CN101924546B - 快速动态暂存器以及相关的集成电路与数据暂存方法 - Google Patents

Abstract

本发明提供一种快速动态暂存器，该快速动态暂存器包括一第一预充电电路、一第二预充电电路、一全保持电路以及一输出电路。第一预充电电路用以在一时钟节点为低电压电平时将一第一预充电节点预充电至高电压电平。第二预充电电路用以在时钟节点为低电压电平时将一第二预充电节点预充电至高电压电平。全保持电路用以在第一预充节点与第二预充电节点中的任一者的状态在时钟节点为高电压电平时发生改变后，立即保持第二预充电节点的状态。输出电路根据第二预充电节点的状态决定一输出节点的状态并且维持输出节点的状态。

Description

快速动态暂存器以及相关的集成电路与数据暂存方法

技术领域

本发明是关于闩锁器与暂存器，特别是关于快速动态暂存器(firstdynamic circuit)。

背景技术

动态逻辑电路通常需要相当长的设置时间(setup times)及/或保持时间(hold times)用以确保其正常运作。在许多动态暂存器中，必须在一特定时钟状态期间内维持住数据，这对于某些50％或接近50％工作周期的时钟信号非常不利。在数字电路(digital circuit)的快速路径(fast path)中，通常需要缓冲器用以在所需的时间内保持数据。然而，使用缓冲器不但占空间还会增加功率消耗。一种减少保持时间的方法就是提供一脉冲时钟产生器(pulsedclock generator)。然而，使用脉冲时钟产生器一样会有占空间以及增加功率消耗的问题。

因此，在不想因使用缓冲器及/或脉冲时钟电路而造成额外负担的考虑下，需要一种具有最短设置与保持时间的快速动态暂存器。

发明内容

本发明提供一种快速动态暂存器，该快速动态暂存器包括一第一预充电电路、一第二预充电电路、一全保持电路以及一输出电路。第一预充电电路用以在一时钟节点为低电压电平时将一第一预充电节点预充电至高电压电平，若一数据节点在时钟节点变为高电压电平时为低电压电平，则第一预充电电路将第一预充电节点维持在高电压电平，若数据节点在时钟节点变为高电压电平时为高电压电平，则第一预充电电路将第一预充电节点放电至低电压电平，若第一预充电节点在时钟节点变为高电压电平时被放电至低电压电平，则第一预充电电路在时钟节点为高电压电平时将第一预充电节点保持在低电压电平。第二预充电电路用以在时钟节点为低电压电平时将一第二预充电节点预充电至高电压电平，若第一预充电节点在时钟节点变为高电压电平之后维持在高电压电平，则第二预充电电路将第二预充电节点放电至低电压电平。全保持电路用以在第一预充节点与第二预充电节点中的任一者的状态在时钟节点为高电压电平时发生改变后，立即保持第二预充电节点的状态。输出电路用以在第一预充节点与第二预充电节点中的任一者的状态在时钟节点变为高电压电平时发生改变后，立即根据第二预充电节点的状态决定一输出节点的状态并且维持输出节点的状态。

本发明提供一种集成电路，该集成电路包括一组合逻辑电路以及一快速动态暂存器。组合逻辑电路用以提供一数据信号，而快速动态暂存器包括一第一预充电电路、一第二预充电电路以及一输出电路。第一预充电电路用以在一时钟信号为低电压电平时将一第一信号致能为高电压电平，若数据信号在时钟信号变为高电压电平时为低电压电平，则第一预充电电路将第一信号维持在高电压电平，若数据信号在时钟信号变为高电压电平时为高电压电平，则第一预充电电路将第一信号致能为低电压电平，若第一信号在时钟信号变为高电压电平时被致能为低电压电平，则第一预充电电路在时钟信号为高电压电平时将第一信号保持在低电压电平。第二预充电电路用以在时钟信号为低电压电平时将一第二信号致能为高电压电平，若第一信号在时钟信号变为高电压电平之后维持在高电压电平，则第二预充电电路将第二信号致能为低电压电平，并且在第一信号与第二信号中的任一者的状态在时钟信号为高电压电平时发生改变后，第二预充电电路立即保持第二信号的状态。输出电路用以在第一信号与第二信号中的任一者的状态在时钟信号变为高电压电平时发生改变后，立即根据第二信号的状态决定一输出信号的状态并且维持输出信号的状态。

本发明提供一种数据暂存方法，包括在一时钟节点为低电压电平时将一第一预充电节点预充电至高电压电平；若一数据节点在时钟节点变为高电压电平时为低电压电平，则将第一预充电节点维持在高电压电平；若数据节点在时钟节点变为高电压电平时为高电压电平，则将第一预充电节点放电至低电压电平；若第一预充电节点在时钟节点变为高电压电平时被放电至低电压电平，则在时钟节点为高电压电平时将第一预充电节点保持在低电压电平；在时钟节点为低电压电平时将一第二预充电节点预充电至高电压电平；若第一预充电节点在时钟节点变为高电压电平之后维持在高电压电平，则将第二预充电节点放电至低电压电平；在第一预充节点与第二预充电节点中的任一者的状态在时钟节点为高电压电平时发生改变后，立即保持第二预充电节点的状态；以及在第一预充节点与第二预充电节点中的任一者的状态在时钟节点变为高电压电平时发生改变后，立即根据第二预充电节点的状态决定一输出节点的状态并且维持输出节点的状态。

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1为本发明实施例的快速动态暂存器的方块图；

图2为本发明实施例的第一预充电电路的示意图；

图3为本发明实施例的第二预充电电路的示意图；

图4为本发明实施例的输出电路的示意图；

图5为本发明实施例的全保持电路的示意图；

图6为本发明实施例的快速动态暂存器的运作时序图；

图7为本发明实施例的作为多输入或非门的快速动态暂存器的方块图；

图8为本发明图7所示实施例的作为或非门的快速动态暂存器的逻辑真值表；

图9为本发明图7所示实施例的第一预充电电路的示意图；

图10为本发明实施例的作为多输入与非门的快速动态暂存器的方块图；

图11为本发明图10所示实施例的作为与非门的快速动态暂存器的逻辑真值表；

图12为本发明图10所示实施例的第二预充电电路的示意图；

图13为本发明实施例的全保持电路的示意图；

图14为本发明实施例的集成电路的示意图。

具体实施方式

以下描述内容可使得本领域技术人员能够在特定应用环境及其要求下实施本发明。然而，较佳实施例的各种修改对本领域技术人员来说是显而易见的，并且本文中所定义的一般原理可应用至其它实施例。因此，以下所描述的特定实施例并非用以限定本发明，并且本发明涵括与本文所揭露的原理与新颖特征一致的最广范围。

本发明人察觉到动态逻辑电路通常需要相当长的设置时间及/或保持时间用以确保其正常运作。在许多动态暂存器中，必须在一特定时钟状态期间内维持住数据，这对于某些50％或接近50％工作周期的时钟信号非常不利。在数字电路的快速路径(fast path)中，通常需要缓冲器用以在所需的时间内保持数据。然而，使用缓冲器不但占空间还会增加功率消耗。一种减少保持时间的方法就是提供一脉冲时钟产生器。然而，使用脉冲时钟产生器一样会有占空间以及增加功率消耗的问题。因此，本发明人发明了一种快速动态暂存器，以下将配合图1～13描述此快速动态暂存器。

图1为本发明实施例的快速动态暂存器100的方块图。快速动态暂存器100包括一第一预充电电路102、一第二预充电电路104、一输出电路106以及一全保持电路(full keeper circuit)108，其中第一预充电电路102、第二预充电电路104、输出电路106以及全保持电路108分别耦接于高电源电压VDD与低电源电压VSS之间。高电源电压VDD可为任何适当的电源电压电平，例如1.1伏特(V)、1.3V、1.5V、3V、5V等等，而低电源电压VSS也可为任何适当的电压电平，例如0V或接地电压。输入节点101将数据信号D提供至第一预充电电路102的一输入端，第一预充电电路102具有一输出端耦接至节点103，该节点103将信号PC1提供至第二预充电电路104的一输入端。第二预充电电路104输出信号PC2至节点105，该节点105耦接至输出电路106的一输入端。输出电路106的输出端提供输出信号QB至节点107。时钟信号CLK通过节点109被提供至第一预充电电路102、第二预充电电路104以及输出电路106。全保持电路108耦接至节点105用以维持信号PC2的状态，更详细的细节会在以下做说明。除非另有指明，本文所描述的信号通常操作在高电源电压VDD与低电源电压VSS之间。举例而言，具有任何适当工作周期的时钟信号CLK可在高电源电压VDD与低电源电压VSS之间做切换(toggle)。如本文所述，快速动态暂存器100可在不受时钟信号CLK的工作周期的影响下，提供相对较短的设置时间与保持时间。由于时钟信号CLK不需要为一脉冲时钟信号，所以不需要独立的脉冲时钟产生器。

以下说明快速动态暂存器100的运作，信号PC1及信号PC2在时钟信号CLK为低电压电平时被预充电至高电源电压VDD。当时钟信号CLK变为高电压电平时，第一预充电电路102有效地取样数据信号D，并且将信号PC1维持在高电压电平或将信号PC1放电至低电压电平。若信号PC1维持在高电压电平，则第二预充电电路104将信号PC2放电至低电压电平。当信号PC2被放电至低电压电平时，输出信号QB变为高电压电平(或维持在高电压电平)。若信号PC 1被放电至低电压电平，则信号PC2维持在高电压电平并且输出信号QB变为低电压电平(或维持在低电压电平)。一旦信号PC1或信号PC2在时钟信号CLK为高电压电平时被放电至低电压电平，便可决定快速动态暂存器100的输出信号QB的状态，并且在不用改变输出信号QB的情况下就能够改变数据信号D的状态。在时钟信号CLK的上升缘之后通过信号PC2的状态可较快地决定输出信号QB的状态。如此一来，快速动态暂存器100的保持时间相对地缩短。当时钟信号CLK回到低电压电平时，信号PC1与信号PC2再一次地被预充电至高电压电平，并且由输出电路106维持输出信号QB的状态。

图2为本发明实施例的第一预充电电路102的示意图。用以提供时钟信号CLK的节点109耦接至P通道元件P1的栅极，该P通道元件P1的源极与漏极分别耦接至高电源电压VDD与用以提供信号PC1的节点103。数据信号D被提供至N通道元件N1的栅极，该N通道元件N1的漏极与源极分别耦接至节点103与另一N通道元件N2的漏极。N通道元件N2具有一源极耦接至低电源电压VSS，并且具有一栅极耦接至节点109用以接收时钟信号CLK。节点103进一步耦接至一时钟半保持电路(clocked half-keeper circuit)202，该时钟半保持电路202包含一反相器I1以及两个N通道元件N3与N4。节点103耦接至反相器I1的输入端，反相器I1的输出端耦接至N通道元件N 3的栅极。N通道元件N3的漏极与源极分别耦接至节点103与N通道元件N4的漏极。N通道元件N4具有一源极耦接至低电源电压VSS，并且具有一栅极耦接至节点109用以接收时钟信号CLK。

以下说明第一预充电电路102的运作，P通道元件P1在时钟信号CLK为低电压电平时导通，藉此对节点103进行预充电使得信号PC1被拉高至高电源电压VDD。由于反相器I1的输出端为低电压电平因此N通道元件N3不导通，而此时N通道元件N2也不导通。当时钟信号CLK变为高电压电平时，P通道元件P1关闭而N通道元件N2与N4导通。若此时数据信号D为高电压电平，则节点103上的电压经由N通道元件N1与N2放电使得信号PC1变为低电压电平。在信号PC1变为低电压电平之后，信号PC1的状态就不会随着数据信号D的改变而发生改变。再者，时钟半保持电路202中的反相器I1的输出端变为高电压电平，因而导通N通道元件N3。如此一来，当时钟信号CLK为高电压电平时，节点103上的电压经由N通道元件N3与N4持续放电至低电源电压VSS，使得信号PC1保持在低电压电平。相反地，若数据信号D在时钟信号CLK为高电压电平时为低电压电平，则N通道元件N1不导通，因此节点103持续充电使得信号PC1保持在高电压电平。此时信号PC1在时钟信号CLK为高电压电平时保持在高电压电平。值得注意的是，若数据信号D在时钟信号CLK为高电压电平时从低电压电平转变为高电压电平，则节点103上的电压将被放电使得信号PC1被拉低至低电压电平。然而，若信号PC1在时钟信号CLK为高电压电平时保持在高电压电平，则信号PC2会较快地被放电至低电压电平，更详细的细节会在以下做进一步说明。当时钟信号CLK为高电压电平时，一旦信号PC2被放电至低电压电平，即使信号PC1接着被拉低至低电压电平，信号PC2依然维持在低电压电平，因此信号PC2的状态不会随着数据信号D的改变而发生改变。如此一来，只要信号PC1或信号PC2被拉低至低电压电平，信号PC1或信号PC2的状态就能维持在暂存状态，因此快速动态暂存器100具有相对最短的保持时间。

图3为本发明实施例的第二预充电电路104的示意图。节点109耦接至反相器I2的输入端以及P通道元件P2的栅极。反相器I2的输出端耦接至用以提供一反相时钟信号CLKB的节点301。除非另有指明，反相时钟信号CLKB这个信号名称中的“B”表示逻辑反相信号。举例而言，若时钟信号CLK为高电压电平则反相时钟信号CLKB为低电压电平，反之亦然。P通道元件P2的源极与漏极分别耦接至高电源电压VDD与节点105。N通道元件N5具有一漏极耦接至节点105、一栅极耦接至节点103用以接收信号PC1，以及一源极耦接至节点301。

以下说明第二预充电电路104的运作，当时钟信号CLK为低电压电平时，P通道元件P2导通藉此对节点105进行预充电使得信号PC2被拉高至高电源电压VDD。反相器I2将节点301驱动至高电压电平，藉此对节点301进行预充电使得反相时钟信号CLKB被拉高至高电压电平。如前文所述，由于反相时钟信号CLKB为高电压电平，因此即使信号PC1被预充电至高电压电平，N通道元件N5也不会导通。当时钟信号CLK变为高电压电平时，P通道元件P2关闭并且反相器I2开始将节点301上的电压放电至低电压电平。若信号PC1在时钟信号CLK变为高电压电平之后维持在高电压电平(例如当数据信号D为低电压电平时)，则N通道元件N5会因为反相时钟信号CLKB变为低电压电平而被导通，使得信号PC2被反相器I2拉低至低电压电平。相反地，若信号PC1在时钟信号CLK变为高电压电平之后被拉低至低电压电平(例如当数据信号D为高电压电平时)，则N通道元件N5将维持关闭状态使得信号PC2保持在高电压电平。

图4为本发明实施例的输出电路106的示意图。用以提供时钟信号CLK的节点109耦接至N通道元件N6与P通道元件P5的栅极。用以提供信号PC2的节点105耦接至P通道元件P3的栅极、N通道元件N7的栅极，以及二输入与非门(two-input logic NAND gate)402的其中一个输入端。二输入与非门402的输出端提供输出信号QB。P通道元件P 3的源极与漏极分别耦接至高电源电压VDD与用以提供初始输出信号PO的节点401。N通道元件N6的漏极与源极分别耦接至节点401与另一N通道元件N7的漏极上的节点403，其中N通道元件N7的源极耦接至低电源电压VSS。节点401耦接至反相器I3的输入端，反相器I3的输出端耦接至用以提供反相输出信号Q的节点405。节点405进一步耦接至P通道元件P4的栅极、N通道元件N8的栅极，以及二输入与非门402的另一输入端。P通道元件P4的源极与漏极分别耦接至高电源电压VDD与另一P通道元件P5的源极，其中P通道元件P5的漏极耦接至节点401。N通道元件N8的漏极与源极分别耦接至节点401与节点403。值得注意的是，本领域技术人员可理解到，输出电路106可配置为两个交错耦合的与非门(cross-coupled NAND gates)所组成的SR闩锁器。在交错耦合配置中，第一与非门可配置为如图4所示的二输入与非门402，具有两个输入端分别接收信号PC2与反相输出信号Q，以及一输出端用以发出输出信号QB。而第二与非门(图未显示)具有两个输入端分别接收输出信号QB与反相时钟信号CLKB，以及一输出端用以发出反相输出信号Q。运作原理大致上相同，于此就不再赘述。

以下说明输出电路106的运作，当时钟信号CLK为低电压电平时，N通道元件N6不导通，并且信号PC2被预充电至高电压电平将P通道元件P3关闭并导通N通道元件N7，藉此对节点403进行放电。若反相器I3发出高电压电平的反相输出信号Q(例如在前一个周期)，则P通道元件P4关闭而N通道元件N8导通，使得初始输出信号PO经由N通道元件N8与N7被拉低至低电压电平，因而将反相输出信号Q维持在高电压电平。反相输出信号Q与信号PC2皆为高电压电平，使得输出信号QB为低电压电平。相反地，若反相器I3发出低电压电平的反相输出信号Q，则P通道元件P4导通而N通道元件N8关闭，使得初始输出信号PO经由P通道元件P4与P5被拉高至高电压电平。在此情况下，输出信号QB为高电压电平。P通道元件P4与P5、N通道元件N7与N8以及反相器I3共同起全保持电路的作用，用以在时钟信号CLK为低电压电平时保持初始输出信号PO与反相输出信号Q的状态。

当时钟信号CLK变为高电压电平时，N通道元件N6导通而P通道元件P5关闭。值得注意的是，信号PC2在时钟信号CLK刚开始变为高电压电平时为高电压电平，并且假设此时初始输出信号PO也为高电压电平，因此N通道元件N6与N7皆导通用以对节点401进行放电，使得初始输出信号PO被拉低至低电压电平。若信号PC1维持在高电压电平(例如当数据信号D为低电压电平时)，则反相器I2会较快地对节点301与105进行放电，使得信号PC2的压降速度会比节点401的压降速度快。随着信号PC2的电压电平的下降，N通道元件N7将开始关闭用以减少节点401上的放电电流，而P通道元件P3将开始导通用以提供充电电流至节点401。因此，若初始输出信号PO一开始为高电压电平，则初始输出信号PO会短暂地跳动(glitch)至一低于高电源电压VDD的电压电平。当信号PC2的电压电平降的够低时，P通道元件P3导通而N通道元件N7关闭，使得初始输出信号PO被拉回至高电压电平。在此情况下，N通道元件N5、N6与N7以及反相器I2使得节点401上的电压不会大幅降低，因此初始输出信号PO可维持在高电压电平，使得反相器I3将反相输出信号Q维持在低电压电平。相反地，当时钟信号CLK变为高电压电平并且信号PC1维持在高电压电平时，若此时初始输出信号PO一开始为低电压电平，那么此情况并不重要，因为初始输出信号PO最终会随着信号PC2的电压电平的下降而被P通道元件P3拉高至高电压电平。当初始输出信号PO为高电压电平时，反相器I3将反相输出信号Q拉低为低电压电平。不论是上述两者中的哪一种情况，反相输出信号Q皆变为低电压电平并将P通道元件P4导通。当时钟信号CLK再度变回低电压电平时，P通道元件P5便导通，使得初始输出信号PO经由P通道元件P4与P5被拉高至高电压电平，因而将反相输出信号Q维持在低电压电平。因此不论是上述两者中的哪一种情况，输出信号QB皆维持在高电压电平。

相反地，若信号PC1在时钟信号CLK变为高电压电平之后被拉低至低电压电平(例如当数据信号D为高电压电平时)，则N通道元件N5将维持关闭状态使得信号PC2保持在高电压电平。由于N通道元件N6导通，因此节点401上的电压会经由N通道元件N6与N7被拉低至低电压电平。因此，若初始输出信号PO原本为高电压电平，则初始输出信号PO此时会变为低电压电平；若初始输出信号PO原本为低电压电平，则初始输出信号PO此时的状态不会因为时钟信号CLK变为高电压电平而发生改变。在此情况下，反相器I 3将反相输出信号Q拉高为高电压电平，藉此将N通道元件N8导通，使得初始输出信号PO经由N通道元件N8与N7被拉低至低电压电平，因而将反相输出信号Q维持在高电压电平。由于反相输出信号Q与信号PC2皆为高电压电平，因此输出信号QB为低电压电平。当时钟信号CLK再度变回低电压电平时，信号PC1与信号PC2将再一次地被预充电至高电压电平，并且维持反相输出信号Q与输出信号QB的状态。

图5为本发明实施例的全保持电路108的示意图。用以提供信号PC2的节点105耦接至反相器I 4的输入端，反相器I 4的输出端耦接至节点501用以驱动一反相预充电信号PC2B。P通道元件P6具有一源极耦接至高电源电压VDD、一栅极耦接至低电源电压VSS，以及一漏极耦接至另一P通道元件P7的源极。P通道元件P7的漏极与栅极分别耦接至节点105与节点501。N通道元件N9具有一漏极耦接至节点105、一栅极耦接至节点501，以及一源极耦接至另一N通道元件N10的漏极。N通道元件N10的栅极与源极分别耦接至高电源电压VDD与低电源电压VSS。全保持电路108中保留了P通道元件P6与N通道元件N10，P通道元件P6与N通道元件N10通常用来减弱全保持电路108。在一实施例中，P通道元件P6与N通道元件N10为长通道元件(long-channel device)。值得注意的是，可将P通道元件P7与N通道元件N9做为长通道元件而省去P通道元件P6与N通道元件N10，只是这样的配置会增加P通道元件P7与N通道元件N9的栅极电容(gate capacitance)，因而增加了反相器I4的驱动能力(drive capacity)。

以下说明全保持电路108的运作，如前文所述，信号PC2在时钟信号CLK为低电压电平时被预充电至高电压电平，此时反相器I4将反相预充电信号PC2B驱动至低电压电平，使得P通道元件P7导通而N通道元件N9关闭。因此，信号PC2经由P通道元件P6与P7被拉高至高电压电平。当时钟信号CLK变为高电压电平时，若信号PC2维持在高电压电平并且不以其它方式驱动至低电压电平，则反相器I4将维持反相预充电信号PC2B的状态，使得信号PC2持续经由P通道元件P6与P7被拉高至高电压电平。若信号PC2被反相器I2驱动至低电压电平，则反相器I4将反相预充电信号PC2B拉高至高电压电平，使得P通道元件P7关闭而N通道元件N9导通。因此，信号PC2经由N通道元件N9与N10被拉低至低电压电平。当时钟信号CLK回到低电压电平时，信号PC2将再一次地被预充电至高电压电平，因而将反相预充电信号PC2B拉低至低电压电平。本领域技术人员应能理解，在另一实施例中可使用时钟信号CLK与反相时钟信号CLKB，将全保持电路108配置为一时钟全保持电路(clocked full keeper circuit)。

图6为本发明实施例的快速动态暂存器100的运作时序图，显示出时钟信号CLK、反相时钟信号CLKB、数据信号D、信号PC1、信号PC2、初始输出信号PO、反相输出信号Q、以及输出信号QB在同一时间轴上所产生的状态变化。时钟信号CLK通常操作在一选定频率并可具有任何适当的工作周期(例如50％工作周期)，如图所示，时钟信号CLK在初始时间t0时为低电压电平，接着在高逻辑值与低逻辑值之间做切换。值得注意的是，时钟信号CLK不需要产生脉冲信号即可成功地实现暂存器运作。反相时钟信号CLKB与时钟信号CLK反相并具有少量延迟(反相器I2所致)。在初始时间t0时，数据信号D为低电压电平，信号PC1与信号PC2被预充电至高电压电平，初始输出信号PO与输出信号QB皆为高电压电平，反相输出信号Q为低电压电平。在时钟信号CLK于时间t2变为高电压电平之前，数据信号D大约会在时间t1时变为高电压电平。由于数据信号D与时钟信号CLK在时间t2时皆为高电压电平，因此信号PC1在时间t2后会经由N通道元件N1与N2放电，而在时间t3时变为低电压电平。即使N通道元件N5关闭，反相时钟信号CLKB也大约在时间t 3时变为低电压电平，使得信号PC2在时间t2后依然维持在高电压电平。由于反相输出信号Q与时钟信号CLK在时间t2前皆为低电压电平，因此初始输出信号PO会通过P通道元件P4与P5维持在高电压电平。随着时钟信号CLK变为高电压电平，P通道元件P5关闭而N通道元件N6导通，使得初始输出信号PO在时间t2后(大约在时间t3时)经由N通道元件N6与N7被拉低至低电压电平。由于初始输出信号PO变为低电压电平，因此反相器I3在时间t4时将反相输出信号Q拉高为高电压电平。由于反相输出信号Q变为高电压电平，因此输出信号QB大约在时间t5时变为低电压电平。在时间t3后且信号PC1为低电压电平时，数据信号D的状态改变并不会对整体运作产生影响。如波形602所示，数据信号D在时间t3后切换了许多次状态，但并不影响信号PC1、信号PC2、初始输出信号PO、反相输出信号Q或输出信号QB的状态。

时钟信号CLK大约在时间t6时变回低电压电平。反相器I2将反相时钟信号CLKB拉高为高电压电平，P通道元件P1在时间t7时将信号PC1预充回高电压电平，并且信号PC2维持在高电压电平。由于反相输出信号Q在时间t6后为高电压电平，因此N通道元件N8导通用以将初始输出信号PO维持在低电压电平，使得反相器I3在时钟信号CLK为低电压电平时将反相输出信号Q维持在高电压电平。在时钟信号CLK于时间t9变回高电压电平之前，数据信号D会在时间t 8时变为低电压电平。N通道元件N1关闭，使得信号PC1在刚过时间t9后维持在高电压电平。反相器I2在时间t10时将反相时钟信号CLKB拉低为低电压电平，N通道元件N5因为信号PC1仍为高电压电平而导通。由于N通道元件N5导通，因此反相器I2在时间t11时进一步将信号PC2拉低为低电压电平。P通道元件P3由于信号PC2变为低电压电平而导通，使得初始输出信号PO在时间t12时被拉高为高电压电平。再者，输出电路106在时间t12时将输出信号QB拉高为高电压电平。由于初始输出信号PO变为高电压电平，因此反相器I3在时间t13时将反相输出信号Q拉低为低电压电平。在时间t11后且信号PC2为低电压电平时，数据信号D的状态改变并不会对整体运作产生影响。如波形604所示，数据信号D在时间t11后切换了许多次状态，但并不影响信号PC2、初始输出信号PO、反相输出信号Q或输出信号QB的状态。这个结论是正确的，即使如波形606所示，信号PC1由于数据信号D变为高电压电平而变为低电压电平，但信号PC1会维持在低电压电平直到于时间t14时再度被预充电。当时钟信号CLK于时间t14变为低电压电平时，信号PC1与信号PC2将于时间t15再度被预充电至高电压电平，并且反相时钟信号CLKB也会在时间t15时变为高电压电平。在预充电期间，数据信号D的状态改变也不会对整体运作产生影响。由于反相输出信号Q与时钟信号CLK皆为低电压电平，因此初始输出信号PO会通过P通道元件P4与P5维持在高电压电平，使得反相器I3在时钟信号CLK为低电压电平时将反相输出信号Q维持在低电压电平。

时钟信号CLK在时间t16时再度变为高电压电平，此时数据信号D为低电压电平，而信号PC2仍为高电压电平。随着时钟信号CLK的电压电平的上升，N通道元件N6导通而P通道元件P5关闭。由于用以拉高初始输出信号PO的P通道元件P4与P5关闭，而用以拉低初始输出信号PO的N通道元件N6与N7开始导通，因此存在了一个小争议(contention)。在一实施例中，P通道元件P4与P5被配置为弱保持元件(weak keeper device)。此时，反相时钟信号CLKB在时间t 17时变为低电压电平，N通道元件N 5因为信号PC1仍为高电压电平而导通。由于N通道元件N5导通，因此信号PC2在时间t18时被放电至低电压电平。信号PC2最终将N通道元件N7关闭，使得初始输出信号PO的电压电平不会被N通道元件N6与N7继续拉低，而信号PC2将P通道元件P3导通用以拉高初始输出信号PO的电压电平。如前文所述，虽然初始输出信号PO会如波形608所示产生些微的“跳动(glitch)”，但这些元件的尺寸均被设计成可在时间t17后将初始输出信号PO维持在高电压电平。由于反相器I3的状态并未改变，因此波形608所示的初始输出信号PO的些微下陷(dip)并不会影响初始输出信号PO、反相输出信号Q以及输出信号QB的状态。

图7为本发明实施例的作为多输入或非门(multi-input NOR gate)的快速动态暂存器700的方块图。除了使用第一预充电电路702取代原本的第一预充电电路102之外，快速动态暂存器700与快速动态暂存器100大致上相同。如图7所示，快速动态暂存器700也包括一第二预充电电路104、一输出电路106以及一全保持电路108。第一预充电电路702具有四个输入端分别接收对应的数据信号D1、D2、D3以及D4，并且具有一输出端发出信号PC1至节点103上。图8为本发明实施例的作为或非门的快速动态暂存器700的逻辑真值表。如逻辑真值表第一列所示，若数据信号D1～D4的逻辑值为“0”则输出信号QB的逻辑值为“1”。相反地，如逻辑真值表其余四列所示，若数据信号D1～D4中的任一者的逻辑值为“1”，则不管其它数据信号的逻辑值为何(表示为“可忽略(don’t care)”值“X”)，输出信号QB的逻辑值皆为“0”。

图9为本发明实施例的第一预充电电路702的示意图。除了将原本位于节点103与N通道元件N2的漏极之间的N通道元件N1，替换为并联连接的四个N通道元件N11、N12、N13以及N14之外，第一预充电电路702与第一预充电电路102大致上相同。具体而言，N通道元件N11～N14的漏极一起耦接在节点103上，并且N通道元件N11～N14的源极一起耦接至N通道元件N2的漏极。数据信号D1、D2、D3以及D4分别提供至N通道元件N11、N12、N13以及N14的栅极。以下说明第一预充电电路702的运作，若数据信号D1～D4在时钟信号CLK的上升缘时皆为低电压电平，参考前文所述，信号PC1会维持在高电压电平而输出信号QB会致能为高电压电平。相反地，若数据信号D1～D4中的任一者在时钟信号CLK的上升缘时为高电压电平，参考前文所述，信号PC1会被反相器I1拉低为低电压电平而输出信号QB会致能为低电压电平。

图10为本发明实施例的作为多输入与非门(multi-input NAND gate)的快速动态暂存器1000的方块图。快速动态暂存器1000的运作方式与快速动态暂存器100类似。快速动态暂存器1000包括一对具有相同电路结构的第一预充电电路102，各个第一预充电电路102接收对应的数据信号D并提供对应的信号PC1。具体而言，其中一个第一预充电电路102接收数据信号D1并提供对应的信号PC1_1，另一个第一预充电电路102接收数据信号D2并提供对应的信号PC1_2。虽然图10只显示两个第一预充电电路102，但也可使用更多个第一预充电电路102用以增加快速动态暂存器1000的输入数。第二预充电电路104被替换为类似的第二预充电电路1004，该第二预充电电路1004接收信号PC1_1与信号PC1_2并将信号PC2提供至输出电路106。全保持电路108是由另一个全保持电路1008所取代，更详细的细节会在以下做说明。图11为本发明实施例的作为与非门的快速动态暂存器1000的逻辑真值表。如逻辑真值表前三列所示，根据与非门的运作，只要数据信号D1与数据信号D2中的其中一者的逻辑值为“0”，则输出信号QB的逻辑值为“1”。相反地，如逻辑真值表第四列所示，若数据信号D1与数据信号D2的逻辑值皆为“1”，则输出信号QB的逻辑值为“0”。

图12为本发明实施例的第二预充电电路1004的示意图。第二预充电电路1004除了将原本位于节点105与节点301之间的N通道元件N5，替换为一对并联连接的N通道元件N15与N16之外，第二预充电电路1004与第二预充电电路104大致上相同。具体而言，N通道元件N15与N16的漏极一起耦接在节点105上，并且N通道元件N15与N16的源极一起耦接在节点301上。信号PC1_1与信号PC1_2分别提供至N通道元件N15与N16的栅极。以下说明第二预充电电路1004的运作，若数据信号D1与数据信号D2中的其中一者在时钟信号CLK的上升缘时为低电压电平，参考前文所述，对应的信号PC1(信号PC1_1或信号PC1_2)会维持在高电压电平而输出信号QB会致能为高电压电平。举例而言，若数据信号D1在时钟信号CLK变为高电压电平时为高电压电平，则信号PC1_1会维持在高电压电平，N通道元件N15会因为反相器I 2将节点301上的电压拉低为低电压电平而被导通。相反地，若数据信号D1与数据信号D2在时钟信号CLK的上升缘时皆为高电压电平，参考前文所述，信号PC1_1或信号PC1_2会被放电至低电压电平，使得信号PC2维持在高电压电平而输出信号QB会致能为低电压电平。值得注意的是，可对电路加以改造。可增加反相器I2的尺寸用以更快地将多个N通道元件导通。再者，虽然图12只显示两个输入信号，但可通过在快速动态暂存器1000中使用额外的第一预充电电路102，使得第二预充电电路1004可配置额外的N通道元件用以接收更多输入信号。由于输出信号QB只有在数据信号在时钟信号CLK的上升缘时皆为高电压电平时才为低电压电平，因此运作原理类似，于此就不再赘述。

图13为本发明实施例的全保持电路1008的示意图。如图13所示，P通道元件P8具有一源极耦接至高电源电压VDD、一漏极耦接至节点105，以及一栅极耦接至用以提供反相预充电信号PC2B的节点1001。反相器I 5的输入端与输出端分别耦接至节点105与节点1001。节点105进一步耦接至N通道元件N17的漏极，而N通道元件N17的栅极与源极分别耦接至节点1001与另一N通道元件N18的漏极。N通道元件N18的栅极与源极分别耦接至高电源电压VDD与低电源电压VSS。以下说明全保持电路1008的运作，N通道元件N18会一直维持在导通状态。当节点105上的电压为高电压电平时，反相器I5将节点1001上的电压拉低至低电压电平，因而导通P通道元件P8使得节点105上的电压维持在高电压电平。当节点105上的电压为低电压电平时，反相器I5将节点1001上的电压拉高至高电压电平，因而导通N通道元件N17将节点105上的电压经由N通道元件N17与N18拉低至低电压电平，使得节点105上的电压维持在低电压电平。

本发明所揭露的快速动态暂存器可有利地运用在集成电路中。如图14所示，集成电路1402可包括任何型式的组合逻辑电路1404以及本发明所揭露的快速动态暂存器1406。组合逻辑电路1404用以产生一个或多个数据信号DN，而其所对应的一个或多个快速动态暂存器1406以本发明所揭露的运作方式将这些数据信号DN暂存。虽然图14中只有显示一个组合逻辑电路1404以及一组快速动态暂存器1406，但本领域技术人员应能了解可依照所需来增加逻辑电路与暂存器的数目。举例而言，可通过执行一个或多个管线阶段(pipeline stages)来实现多组快速动态暂存器1406。集成电路1402可根据所需功能来实现，例如作为一微处理器等等。具有本发明所揭露的快速动态暂存器的集成电路将带来相当大的帮助。与传统暂存器相比，本发明所揭露的快速动态暂存器大大地缩短了设置时间与保持时间，使得逻辑电路具有较快的频率速度。此外，由于快速动态暂存器不需要使用脉冲时钟信号即可实现最短设置时间与保持时间，因此也就不需使用到脉冲时钟逻辑电路。

本发明所揭露的快速动态暂存器包括第一预充电电路与第二预充电电路、一全保持电路以及一输出电路。第一预充电电路与第二预充电电路分别对其所对应的预充电节点进行预充电，并且合力地缩短设置时间与保持时间。若一输入数据节点在时钟信号CLK变为高电压电平时为低电压电平，则第一预充电节点将维持在高电压电平，使得第二预充电节点被放电至低电压电平。相反地，若输入数据节点在时钟信号CLK变为高电压电平时为高电压电平，则第一预充电节点将被放电至低电压电平，使得第二预充电节点维持在高电压电平。一旦其中一个预充电节点被放电至低电压电平，快速动态暂存器的输出状态就不会受到输入数据节点的影响而改变，直到下一个时钟信号CLK的上升缘出现。快速动态暂存器可具有多输入端用以执行通用逻辑运算，例如OR、NOR、AND以及NAND逻辑运算。举例而言，图7的NOR门配置可通过将输出反相转换成OR闸配置。同样地，也可通过类似的方法将图10的NAND闸配置轻易地转换成AND门配置。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (18)

1.一种快速动态暂存器，包括：

一第一预充电电路，用以在一时钟节点为低电压电平时，将一第一预充电节点预充电至高电压电平，若一数据节点在上述时钟节点变为高电压电平时为低电压电平，则上述第一预充电电路将上述第一预充电节点维持在高电压电平，若上述数据节点在上述时钟节点变为高电压电平时为高电压电平，则上述第一预充电电路将上述第一预充电节点放电至低电压电平，若上述第一预充电节点在上述时钟节点变为高电压电平时被放电至低电压电平，则上述第一预充电电路在上述时钟节点为高电压电平时将上述第一预充电节点保持在低电压电平；

一第二预充电电路，用以在上述时钟节点为低电压电平时，将一第二预充电节点预充电至高电压电平，若上述第一预充电节点在上述时钟节点变为高电压电平之后维持在高电压电平，则上述第二预充电电路将上述第二预充电节点放电至低电压电平；

一全保持电路，用以在上述第一预充电节点与第二预充电节点中的任一者的状态在上述时钟节点为高电压电平时发生改变后，立即保持上述第二预充电节点的状态；以及

一输出电路，用以在上述第一预充节点与第二预充电节点中的任一者的状态在上述时钟节点变为高电压电平时发生改变后，立即根据上述第二预充电节点的状态决定一输出节点的状态并且维持上述输出节点的状态。

2.根据权利要求1所述的快速动态暂存器，其中上述第一预充电电路包括：

一第一P通道元件，具有一源极耦接至一高电源电压，一漏极耦接至上述第一预充电节点，以及一栅极耦接至上述时钟节点；

一第一N通道元件，具有一漏极耦接至上述第一预充电节点，一源极，以及一栅极耦接至上述数据节点；

一第二N通道元件，具有一漏极耦接至上述第一N通道元件的源极，一源极耦接至一低电源电压，以及一栅极耦接至上述时钟节点；以及

一半保持电路，耦接至上述第一预充电节点、上述低电源电压与上述时钟节点，其中若上述第一预充电节点在上述时钟节点变为高电压电平时被放 电至低电压电平，则上述半保持电路在上述时钟节点为高电压电平时将上述第一预充电节点保持在低电压电平。

3.根据权利要求2所述的快速动态暂存器，其中上述半保持电路包括：

一反相器，具有一输入端与一输出端，上述输入端耦接至上述第一预充电节点；

一第三N通道元件，具有一漏极耦接至上述第一预充电节点，一源极，以及一栅极耦接至上述反相器的输出端；以及

一第四N通道元件，具有一漏极耦接至上述第三N通道元件的源极，一源极耦接至上述低电源电压，以及一栅极耦接至上述时钟节点。

4.根据权利要求1所述的快速动态暂存器，其中上述第二预充电电路包括：

一第一P通道元件，具有一源极耦接至一高电源电压，一漏极耦接至上述第二预充电节点，以及一栅极耦接至上述时钟节点；

一第一N通道元件，具有一漏极耦接至上述第二预充电节点，一源极耦接至一反相时钟节点，以及一栅极耦接至上述第一预充电节点；以及

一反相器，具有一输入端耦接至上述时钟节点以及一输出端耦接至上述反相时钟节点。

5.根据权利要求1所述的快速动态暂存器，其中上述全保持电路包括：

一反相器，具有一输入端与一输出端，上述输入端耦接至上述第二预充电节点；

一第一P通道元件，具有一源极耦接至一高电源电压，一漏极，以及一栅极耦接至一低电源电压；

一第二P通道元件，具有一源极耦接至上述第一P通道元件的漏极，一漏极耦接至上述第二预充电节点，以及一栅极耦接至上述反相器的输出端；

一第一N通道元件，具有一源极，一漏极耦接至上述第二预充电节点，以及一栅极耦接至上述反相器的输出端；以及

一第二N通道元件，具有一源极耦接至上述低电源电压，一漏极耦接至上述第一N通道元件的源极，以及一栅极耦接至上述高电源电压。

6.根据权利要求1所述的快速动态暂存器，其中上述输出电路包括：

一反相器，具有一输入端与一输出端；

一第一P通道元件，具有一源极耦接至一高电源电压，一漏极耦接至上 述反相器的输入端，以及一栅极耦接至上述第二预充电节点；

一第一N通道元件，具有一漏极耦接至上述反相器的输入端，一源极，以及一栅极耦接至上述时钟节点；

一第二N通道元件，具有一漏极耦接至上述第一N通道元件的源极，一源极耦接至一低电源电压，以及一栅极耦接至上述第二预充电节点；

一第二P通道元件，具有一源极耦接至上述高电源电压，一漏极，以及一栅极耦接至上述反相器的输出端；

一第三P通道元件，具有一源极耦接至上述第二P通道元件的漏极，一漏极耦接至上述反相器的输入端，以及一栅极耦接至上述时钟节点；

一第三N通道元件，具有一漏极耦接至上述反相器的输入端，一源极耦接至上述第二N通道元件的漏极，以及一栅极耦接至上述反相器的输出端；以及

一逻辑电路，具有一第一输入端耦接至上述第二预充电节点，一第二输入端耦接至上述反相器的输出端，以及一输出端耦接至上述输出节点。

7.根据权利要求6所述的快速动态暂存器，其中上述逻辑电路包括一与非门。

8.根据权利要求1所述的快速动态暂存器，其中上述第一预充电电路在上述时钟节点为低电压电平时将上述第一预充电节点预充电至高电压电平，若多个数据节点中的每一者在上述时钟节点变为高电压电平时为低电压电平，则上述第一预充电电路将上述第一预充电节点维持在高电压电平，若上述数据节点中的任一者在上述时钟节点变为高电压电平时为高电压电平，则上述第一预充电电路将上述第一预充电节点放电至低电压电平，若上述第一预充电节点在上述时钟节点变为高电压电平时被放电至低电压电平，则上述第一预充电电路在上述时钟节点为高电压电平时将上述第一预充电节点保持在低电压电平。

9.根据权利要求8所述的快速动态暂存器，其中上述第一预充电电路包括：

一第一P通道元件，具有一源极耦接至一高电源电压，一漏极耦接至上述第一预充电节点，以及一栅极耦接至上述时钟节点；

多个第一N通道元件，上述第一N通道元件中的每一者具有一漏极耦接至上述第一预充电节点，一源极，以及一栅极耦接至上述数据节点中所对应 之一者；

一第二N通道元件，具有一漏极耦接至上述第一N通道元件中的每一者的源极，一源极耦接至一低电源电压，以及一栅极耦接至上述时钟节点；以及

一半保持电路，耦接至上述第一预充电节点、上述低电源电压与上述时钟节点，其中若上述第一预充电节点在上述时钟节点变为高电压电平时被放电至低电压电平，则上述半保持电路在上述时钟节点为高电压电平时将上述第一预充电节点保持在低电压电平。

10.根据权利要求1所述的快速动态暂存器，其中上述第一预充电电路有多个，上述多个第一预充电电路中的每一者在上述时钟节点为低电压电平时将多个第一预充电节点中所对应之一者预充电至高电压电平，若多个数据节点中所对应之一者在上述时钟节点变为高电压电平时为低电压电平，则上述第一预充电电路中的每一者将上述第一预充电节点中所对应之一者维持在高电压电平，若上述数据节点中所对应之一者在上述时钟节点变为高电压电平时为高电压电平，则上述第一预充电电路中的每一者将上述第一预充电节点中所对应之一者放电至低电压电平，若上述对应的第一预充电节点在上述时钟节点变为高电压电平时被放电至低电压电平，则上述第一预充电电路中的每一者在上述时钟节点为高电压电平时将上述第一预充电节点中所对应之一者保持在低电压电平；并且

上述第二预充电电路在上述时钟节点为低电压电平时将上述第二预充电节点预充电至高电压电平，若上述第一预充电节点中的至少一者在上述时钟节点变为高电压电平之后维持在高电压电平，则上述第二预充电电路将上述第二预充电节点放电至低电压电平。

11.根据权利要求10所述的快速动态暂存器，其中上述第二预充电电路包括：

一第一P通道元件，具有一源极耦接至一高电源电压，一漏极耦接至上述第二预充电节点，以及一栅极耦接至上述时钟节点；

多个第一N通道元件，上述第一N通道元件中的每一者具有一漏极耦接至上述第二预充电节点，一源极耦接至一反相时钟节点，以及一栅极耦接至上述第一预充电节点中所对应之一者；以及

一反相器，具有一输入端耦接至上述时钟节点以及一输出端耦接至上述 反相时钟节点。

12.根据权利要求11所述的快速动态暂存器，其中上述全保持电路包括：

一第二反相器，具有一输入端与一输出端，上述输入端耦接至上述第二预充电节点；

一第二P通道元件，具有一源极耦接至上述高电源电压，一漏极耦接至上述第二预充电节点，以及一栅极耦接至上述第二反相器的输出端；

一第二N通道元件，具有一漏极耦接至上述第二预充电节点，一源极，以及一栅极耦接至上述第二反相器的输出端；以及

一第三N通道元件，具有一漏极耦接至上述第二N通道元件的源极，一源极耦接至上述低电源电压，以及一栅极耦接至上述高电源电压。

13.一种集成电路，包括：

一组合逻辑电路，用以提供一数据信号；以及

一快速动态暂存器，包括：

一第一预充电电路，用以在一时钟信号为低电压电平时将一第一信号致能为高电压电平，若上述数据信号在上述时钟信号变为高电压电平时为低电压电平，则上述第一预充电电路将上述第一信号维持在高电压电平，若上述数据信号在上述时钟信号变为高电压电平时为高电压电平，则上述第一预充电电路将上述第一信号致能为低电压电平，若上述第一信号在上述时钟信号变为高电压电平时被致能为低电压电平，则上述第一预充电电路在上述时钟信号为高电压电平时将上述第一信号保持在低电压电平；

一第二预充电电路，用以在上述时钟信号为低电压电平时将一第二信号致能为高电压电平，若上述第一信号在上述时钟信号变为高电压电平之后维持在高电压电平，则上述第二预充电电路将上述第二信号致能为低电压电平，并且在上述第一信号与第二信号中的任一者的状态在上述时钟信号为高电压电平时发生改变后，上述第二预充电电路立即保持上述第二信号的状态；以及

一输出电路，用以在上述第一信号与第二信号中的任一者的状态在上述时钟信号变为高电压电平时发生改变后，立即根据上述第二信号的状态决定一输出信号的状态并且维持上述输出信号的状态。

14.根据权利要求13所述的集成电路，其中上述组合逻辑电路提供多个数据信号，并且上述第一预充电电路在上述时钟信号为低电压电平时将上述 第一信号致能为高电压电平，若上述数据信号中的每一者在上述时钟信号变为高电压电平时为低电压电平，则上述第一预充电电路将上述第一信号维持在高电压电平，若上述数据信号中的任一者在上述时钟信号变为高电压电平时为高电压电平，则上述第一预充电电路将上述第一信号致能为低电压电平，并且若上述第一信号在上述时钟信号变为高电压电平时被致能为低电压电平，则上述第一预充电电路在上述时钟信号为高电压电平时将上述第一信号保持在低电压电平。

15.根据权利要求13所述的集成电路，其中上述组合逻辑电路提供多个数据信号，并且上述第一预充电电路有多个，上述多个第一预充电电路中的每一者在上述时钟信号为低电压电平时将多个第一信号中所对应之一者预充电至高电压电平，若上述数据信号中所对应之一者在上述时钟信号变为高电压电平时为低电压电平，则上述第一预充电电路中的每一者将上述第一信号中所对应之一者维持在高电压电平，若上述数据信号中所对应之一者在上述时钟信号变为高电压电平时为高电压电平，则上述第一预充电电路中的每一者将上述第一信号中所对应之一者致能为低电压电平，若上述对应的第一信号在上述时钟信号变为高电压电平时被致能为低电压电平，则上述第一预充电电路中的每一者在上述时钟信号为高电压电平时将上述第一信号中所对应之一者保持在低电压电平；并且上述第二预充电电路在上述时钟信号为低电压电平时将上述第二信号致能为高电压电平，若上述第一信号中的至少一者在上述时钟信号变为高电压电平之后维持在高电压电平，则上述第二预充电电路将上述第二信号致能为低电压电平，并且在上述第一信号与第二信号中的任一者的状态在上述时钟信号变为高电压电平时发生改变后，上述第二预充电电路立即保持上述第二信号的状态。

16.一种数据暂存方法，包括：

在一时钟节点为低电压电平时，将一第一预充电节点预充电至高电压电平；

若一数据节点在上述时钟节点变为高电压电平时为低电压电平，则将上述第一预充电节点维持在高电压电平；

若上述数据节点在上述时钟节点变为高电压电平时为高电压电平，则将上述第一预充电节点放电至低电压电平；

若上述第一预充电节点在上述时钟节点变为高电压电平时被放电至低电 压电平，则在上述时钟节点为高电压电平时将上述第一预充电节点保持在低电压电平；

在上述时钟节点为低电压电平时将一第二预充电节点预充电至高电压电平；

若上述第一预充电节点在上述时钟节点变为高电压电平之后维持在高电压电平，则将上述第二预充电节点放电至低电压电平；

在上述第一预充节点与第二预充电节点中的任一者的状态在上述时钟节点为高电压电平时发生改变后，立即保持上述第二预充电节点的状态；以及

在上述第一预充节点与第二预充电节点中的任一者的状态在上述时钟节点变为高电压电平时发生改变后，立即根据上述第二预充电节点的状态决定一输出节点的状态并且维持上述输出节点的状态。

17.根据权利要求16所述的数据暂存方法，还包括：

若多个数据节点中的每一者在上述时钟节点变为高电压电平时为低电压电平，则将上述第一预充电节点维持在高电压电平；以及

若上述数据节点中的任一者在上述时钟节点变为高电压电平时为高电压电平，则将上述第一预充电节点放电至低电压电平。

18.根据权利要求16所述的数据暂存方法，还包括：

在上述时钟节点为低电压电平时，将多个第一预充电节点预充电至高电压电平；

若多个数据节点中所对应之一者在上述时钟节点变为高电压电平时为低电压电平，则将上述第一预充电节点中所对应之一者维持在高电压电平；

若上述数据节点中所对应之一者在上述时钟节点变为高电压电平时为高电压电平，则将上述第一预充电节点中所对应之一者放电至低电压电平；

若上述对应的第一预充电节点在上述时钟节点变为高电压电平时被放电至低电压电平，则在上述时钟节点为高电压电平时将上述第一预充电节点中所对应之一者保持在低电压电平；

在上述时钟节点为低电压电平时，将上述第二预充电节点预充电至高电压电平；以及

若上述第一预充电节点中的至少一者在上述时钟节点变为高电压电平之后维持在高电压电平，则将上述第二预充电节点放电至低电压电平。 

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