CN1514543A - 互补式输入动态逻辑电路及评估复杂动态逻辑函数的方法 - Google Patents

Abstract

一种互补式输入动态逻辑电路及用以评估一复杂动态逻辑函数的方法，包括输入动态电路、P沟道元件、用以提供反向时钟脉冲号的反向器/驱动器、N沟道导通元件。其中，每一互补式输入动态逻辑电路用以决定相对应的多组“与”逻辑项其中之一的互补式“与”函数，以及通过相对应的多个初步评估点其中之一以指明互补式“与”函数。P沟道元件以串联方式连接于一源电压与一输出评估点之间，并且每个皆有一连接至相对应初步评估点的栅极端。N沟道导通元件以并联方式连接于输出评估点与反向器/驱动器之间，并且每个皆有一连接至相对应初步评估点的栅极端。输出驱动器或反向器/驱动器用以将输出评估点的信号加以缓冲与反向，并且提供逻辑函数的结果。

Description

互补式输入动态逻辑电路及评估复杂动态逻辑函数的方法

技术领域

本发明涉及逻辑电路相关领域，尤指复杂逻辑函数的互补式输入动态逻辑电路及用以评估一复杂动态逻辑函数的方法。

背景技术

与相关申请案的交互参照

本申请案主张以下美国申请案的优先权：案号10/395,213，申请日为2003年3月21日。

本申请案与下列同在申请中、具有相同申请日的美国专利申请案有关，并且皆为相同的申请人与发明人。

美国 申请案号	案卷(DOCKET) 编号(NUMBER)	专利名称
			10/395,305	CNTR.2203	互补式输入动态逻辑电路
10/395,306	CNTR.2206	互补式输入动态多工解码器架构

基于对速度的要求，动态电路常用以实作管线处理系统的逻辑函数。图1为一示意图，包括一代表“与”逻辑函数的“与”门100，与一用以实作“与”门100的示范动态电路102。其中，动态电路102与“与”门100皆有N个输入，分别以D1、D2、…DN表示，而唯一的输出则以“Q”表示。动态逻辑电路102还包括：一P沟道带头元件P0、一N沟道的结尾元件N0、一由逻辑电路104实作而具有评估功用的逻辑函数、一输出缓冲器或是反向器/驱动器U1、一储存或保持电路106。如实施例所示，保持电路106以反向器元件U2和U3实作而成，其中U2的输出连接至U3的输出，反之亦然。

动态电路102在相关时钟脉冲信号“CLK”上升边缘时，于反向器/驱动器U1的输出建立Q信号。动态逻辑电路的动态本质由CLK信号控制：当CLK信号为无效的低电平，动态逻辑电路处于预备或预先充电状态；反之，若为高电平，则居于评估状态。CLK信号被提供至各个带头元件P0与结尾元件N0。P0的源极与源电压VDD连接，而漏极端则与评估点HI连接。在此提示，点与其所负载信号将采用相同的标号名称(例如点HI负载信号HI)。N0的源极与共享参考电压GND连接，而漏极端则与参考点“LO”连接。逻辑电路104连结HI与LO。如实施例所示，逻辑电路104在N沟道逻辑(或称N逻辑)中，通过使用号码“N”的N沟道元件N1～NN在点HI与LO间以串联实作的。特别是，第一个N沟道元件N1将其漏极端连接到HI，而其源极端连接到下一个N沟道元件N2的漏极端，依此类推，直到最后一个N沟道元件NN的源极端连接至LO。N个输入D1～DN分别被提供至N沟道元件N1～NN中，而点HI则连接至反向器U1与U2的输入端，以及反向器元件U3的输出端。

操作上，当CLK信号为低电平时，点HI由带头元件预先充电至逻辑高电平，信号Q经由反向器/驱动器U1变更至低电平，同时输入信号D1～DN为了用于逻辑函数评估而被建立。当CLK信号提升为高电平时，根据D1～DN的输入状态，逻辑电路104的逻辑函数将为进行评估或不予评估两者之一：当逻辑电路104进行评估时，所有输入信号D1～～DN使得所有N沟道元件N1～～NN被导通，而逻辑电路104经由启动的结尾元件N0将点HI驱动至逻辑低电平，同时输出信号Q被驱动至逻辑高电平。当点HI被驱动至低电平时，它将会一直保持在低电平，直到CLK信号再次被驱动至低电平；如果逻辑电路104为不予评估，则保持电路106将维持点HI于逻辑高电平，使得信号Q仍旧为低电平。因此，当CLK信号为低电平，则Q信号亦为低电平；若逻辑函数为“真”，则逻辑电路104将于CLK信号为高电平时，将信号Q驱动至高电平。

由逻辑电路104所实作的逻辑函数为一多输入的“与”函数。为用以评估当CLK信号为高电平时，所有输入D1～DN也必须居于高电平。“与”逻辑函数的实作通常是在N逻辑中串联N沟道元件(如逻辑电路104中所示)，而此种串联或是堆叠N沟道元件的联结方式，至少会具有两项导致动态电路发生问题的因素：其一，在点HI与LO的间的评估路径长度是此一逻辑电路评估路径元件个数的函数，也是扇入的函数，而较长的评估路径被用以评估相对大量的输入信号，同时需要较长的评估时间，所以会降低整个电路的速度。其二，因为使用N沟道元件来实作评估函数，因此堆叠中较高位置的元件容易受到元件基体效应的影响，使得元件的临界电压因为堆叠而改变，也就使得电路潜伏了不稳定性。

为了解决评估路径长度相关的问题，逻辑电路设计者通常会将每个堆叠的大小加以限制，使之不超过四层。一般而言，两层的评估路径为较佳配置，而用以限制评估路径的解决方案，可通过利用“或”逻辑项以实作反向函数，或是将高扇入“与”函数分解为阶层式串联的低扇入“与”函数两者之一来达成。

实作一反向“与”函数，是将串联的“与”路径转换成并联的“或”路径。当目的仅是为了获得单项的反向输出时，转换至反向“或”逻辑函数的解决方式固然可以满足此一简单的功能要求，然而上述解决方式在复杂逻辑状况下并不可行，因为将逻辑运算第一层的“与”项转换成“或”项将会迫使其后的“或”项陆续被转换成“与”项，结果这个方法仅是将N堆叠的问题移转给后续的逻辑阶层。

图2为一16输入“与”门200的示意图，与一用以实作“与”门200的示范逻辑电路202电路分解图。其中，“与”门200包括16个输入信号(分别以A1～A16表示)与一个输出信号Q，用以构成一个高扇入”与”函数。单一的“与”门200是由四个低扇入层204、206、208、210串联而成，并且每一层皆包含一个或多个两输入的“与”门。其中，第一层204包含八个“与”门，每个“与”门分别自输入信号A1～A16中接收各的输入信号对；第二层206包含四个“与”门，每个“与”门分别将所对应的第一层204中两个“与”门的输出当成其输入对；第三层208包含两个“与”门，每个“与”门分别将所对应的第二阶层206中的两个“与”门的输出当成其输入对；第四阶层210包含一个与门，该与门将所对应的第三层208的两个“与”门的输出当成其输入对。

值得注意的是，逻辑电路202中每个“与”函数都只有两个输入，致使个别的评估路径皆被分解成低扇入的配置。但是，将高扇入“与”函数分解成阶层式的低扇入“与”运算并不切合预期，因为分解函数的每个额外串联阶层都会增加整体电路的延迟。利用增加每个“与”门的扇入可以减少“与”门的个数，例如个数减少至五个四输入的“与”门，每个门都有建议的最大四个扇入数目。然而，因为每个“与”函数都有相对较大的扇入，并且还是需要两层，此项解决方法仍然无法避免延迟。

发明内容

一根据本发明的具体实施例的互补式输入动态逻辑电路，用于评估一复杂逻辑函数，包括一互补式输入动态逻辑电路、一P沟道元件、一用以提供反向时钟脉冲信号的反向器/驱动器、一N沟道导通元件。其中，每个互补式输入动态逻辑电路决定相对应的多组“与”逻辑项之一的互补式“与”函数，并且通过相对应多重初步评估点之一以指明互补式“与”函数；P沟道元件以串联连接于源电压与输出评估点之间，并且每个P沟道元件具有一栅极端以连接相对应的初步评估点；N沟道导通元件以并联连接于输出评估点与反向器/驱动器之间，并且每个N沟道导通元件具有一栅极端以连接相对应的初步评估点；一输出驱动器或反向器/驱动器可用以提供缓冲或反向输出评估点的信号，并且提供逻辑函数运算结果。

根据本发明的另一具体实施例，一互补式输入动态逻辑电路包括：一多重互补式N逻辑“与”电路、成对的带头与结尾元件、一P逻辑电路、一N逻辑导通电路。其中，每个互补式N逻辑“与”电路连接相对应多重初步评估点其中之一，并且包含至少一个用以接收相对应组“与”逻辑项的输入；每对带头与结尾元件响应于一时钟脉冲信号以预先充电一初步评估点，并且启动相对应互补式N逻辑“与”电路以进行评估；一P逻辑电路连接至初步评估点与一输出评估点，以供每个互补式N逻辑“与”电路于评估时可将输出评估点拉至高电平；一N逻辑导通电路连接于输出评估点与初步评估点之间，以供任何一个N逻辑“与”电路处于不予评估时，将输出评估点拉至低电平。

一种根据本发明的一具体实施例而用以评估一复杂动态逻辑函数的方法，包括：同时利用相对应互补式“与”逻辑电路以评估数组“与”逻辑项；控制相对应而用以指示各“与”逻辑评估的初步评估点；通过P逻辑，当每个互补式“与”逻辑电路进行评估时，将输出评估点拉至高电平以控管每个初步评估点；通过N逻辑，当任何互补式“与”逻辑电路为不予评估时，将输出评估点拉至低电平以控管每个初步评估点。

本发明的技术方案是这样实现的：

一种用于评估一复杂逻辑函数的互补式输入动态逻辑电路，其特征在于包括：

多个互补式输入动态逻辑电路，每个用以决定相对应的多组“与”逻辑项中的一个，并且用以指明该互补式“与”函数，其方式是通过相对应的多个初步评估点中的一个；

多个P沟道元件，以串联方式连接于一源电压与一输出评估点之间，每个P沟道元件包括一连接至相对应多个该初步评估点其中一个的栅极端；

一反向器/驱动器，包括：一用于接收时钟脉冲信号的输入端，一提供输出与反向时钟脉冲信号的输出端；以及

多个N沟道导通元件，以并联方式连接于该输出评估点与该反向器/驱动器之间，每个N沟道导通元件包括一连接至相对应多个初步评估点其中一个的栅极端。

该多个互补式输入动态逻辑电路的每个包括：一或多个N沟道元件，以并联方式连接于一相对应初步评估点与一相对应结尾元件之间，每个N沟道元件包括一个栅极端，其用以接收一组相对应“与”逻辑项中的一相对应“与”逻辑项。

该多个互补式输入动态逻辑电路中的至少一个，包括多于四个的N沟道元件，以并联连结以达到高扇入。

该多个互补式输入动态逻辑电路的每个，包括：

该一或多个N沟道元件的每个，以并联连接于该相对应初步评估点与一相对应多个参考点之一；

一带头元件，接收该时钟脉冲信号与连接至该相对应初步评估点，当该时钟脉冲信号为低电平时，预先充电该相对应初步评估点；

一结尾元件，接收该时钟脉冲信号，并且连接至一相对应参考点；

其中，该带头与结尾元件响应该时钟脉冲信号，以启动一相对应的互补式输入动态电路进行评估。

该带头元件包括一P沟道元件，该P沟道元件包括：一连接至一源电压的源极端，一接收该时钟脉冲信号的栅极端，一连接至一相对应初步评估点的漏极端；该结尾元件包括一N沟道元件，该N沟道元件包括：一连接至接地端的源极，一接收该时钟脉冲信号的栅极端，一连接至一相对应参考点的漏极端。

还包括多个保持电路，每个连接于一源电压与一相应初步评估点之间。

还包括一输出驱动器，是具有一输入端以连接至该输出评估点，一输出端以提供一逻辑函数结果。

本发明还提供了一种互补式输入动态逻辑电路，其特征在于包括：

多个互补式N逻辑“与”电路，每个连接至相对应的多个初步评估点的其中之一，并且每个包括至少一个用以接收一相对应多组“与”逻辑项的输入；

多对带头与结尾元件，每对元件响应一时钟脉冲信号以预先充电一相对应的初步评估点，以启动一相对应互补式N逻辑“与”电路以进行评估；

一P逻辑电路，连接至该多个初步评估点与一输出评估点，当该多个互补N逻辑“与”电路的每个进行评估时，将该输出评估点拉至高电平；以及

一N逻辑导通元件，连接于该输出评估点与该多个初步评估点之间，当该多个N逻辑“与”电路的任一个为不予评估，将该输出评估点拉至低电平。

其中，每一互补式N逻辑“与”电路包括一或多个N沟道元件，以并联方式连接，每一N沟道元件包括：一栅极端，用以接收一反向“与”逻辑项，一漏极端，一源极端，连接于一相对应初步评估点与一相对应结尾元件之间。

至少一个互补输入逻辑“与”电路包括多于四个N沟道元件，以并联联结以达成高扇入。

还包括一反向器/驱动器，包括：一输入端，用以接收该时钟脉冲信号，一输出端，用以提供缓冲与反向时钟脉冲信号至该N逻辑导通电路，当该时钟脉冲信号为低电平时，通过该N逻辑导通元件预先充电该输出评估点。

还包括一输出驱动器，包括：一连接至该输出评估点的输入端，一提供逻辑函数结果的输出端。

还包括多个保持电路，每个所述保持电路连接于一源电压与一相对应的该多个初步评估点之一两者之间。

该多对带头与结尾元件的每对元件包括：一P沟道元件与一N沟道元件，其中，该P沟道元件包括：一源极端，连接至源电压，一栅极端，接收该时钟脉冲信号，一漏极端，连接至一相对应的初步评估点；该N沟道元件包括：一源极端，连接至接地端，一栅极端，接收该时钟脉冲信号，一漏极端，连接至一相对应的一多个互补式N逻辑电路其中之一。

本发明还提供了一种用以评估一复杂动态逻辑函数的方法，其特征在于包括：

同时评估多组“与”逻辑项，利用一各别的多个互补式“与”逻辑电路，并且控制用以指示各别的“与”逻辑评估的各个多个初步评估点；

监控多个初步评估点的每一个，是通过P逻辑，当每一多个互补式“与”逻辑电路进行评估，将一输出评估点拉至高电平；以及

监控多个初步评估点每一个，是通过N逻辑，当多个互补式“与”逻辑电路任一个为不予评估时，将输出评估点拉至低电平。

包括：实作每一互补式“与”逻辑电路，以并联连接一或多个N沟道元件于一相对应初步评估点与一相对应结尾元件之间，以及提供一反向“与”门项至每一N沟道元件的栅极端。

还包括：反向与缓冲一时钟脉冲信号以提供一反向时钟脉冲信号，预先充电多个初步评估点的每一个至高电平，以及当时钟脉冲信号为低电平时，经由N逻辑而通过传送反向时钟脉冲信号以预先充电输出评估点至高电平。

还包括：当时钟脉冲信号为高电平，并且当多个互补“与”逻辑电路为不予评估时，经由N逻辑而通过传送反向时钟脉冲信号，将输出评估点拉至高电平。

还包括：当相对应“与”逻辑电路为不予评估时，持续将多个初步评估点的任一个拉至高电平。

附图说明

图1为一具有N个输入而用以代表“与”逻辑函数，及一实作相对应N输入“与”门示范动态电路的示意图。

图2为一16输入“与”门示意图，及一实作16输入“与”门示范逻辑电路分解图。

图3为一根据本发明一实施例而实作的示范互补式输入动态逻辑电路的示意图。

图4为一根据本发明更特定而用以实作一“与”逻辑函数的实施例所实作的示范互补式输入动态逻辑电路的示意图。

图5为一根据本发明另一特定而用以实作一“或”逻辑函数的实施例的示范互补式输入动态逻辑电路的示意图。

图6为一根据本发明另一用以实作一复杂逻辑函数的实施例的示范互补式输入动态逻辑电路的示意图。

图7为一互补式输入动态逻辑电路的简化方块图，用以实作具有大量“与”逻辑项的复杂逻辑函数，并且其方式是通过包含多个互补式输入动态逻辑电路。其中，每个互补式输入动态逻辑电路皆类似于图6的互补式输入动态逻辑电路。

图8为一常见多工解码器方块图，用以图解常用于管线系统中的循序“与”运算范例，以供两组地址位间选择与解码所选结果之用。

图9为一用以决定最高解码位的解码状态的示范互补式输入动态多工解码器电路的示意图。

图10为一通过互补式输入动态逻辑电路所实作的示范快速动态多工解码器的简化方块图。

其中，附图标记说明如下：

102  示范动态电路

104  评估逻辑函数的逻辑电路

106  储存或保管电路

202  示范逻辑电路

204、206、208、210  低扇入阶层

302  用N-逻辑实现评估的逻辑函数的补码

304  储存电路

306  用P-逻辑实现评估的逻辑函数的补码

308  互补N-沟道逻辑电路

310  互补P-沟道逻辑电路

402  互补与N-逻辑电路

406  互补与P-逻辑电路

502  互补或N-逻辑电路

506  互补或P-逻辑电路

602  第1互补N-沟道动态逻辑电路

604  以AND1标记的N-逻辑方块

606  最后一个(或第M个)互补N-沟道动态逻辑电路

608  以ANDM标记的N-逻辑方块

702、704、706  多互补输入动态逻辑电路

802  2-位多工器

804  解码器

902  第1互补输入动态逻辑电路

904  P-逻辑电路

906  第2互补输入动态逻辑电路

908  P-逻辑电路

1002、1004、1006、1008  互补输入动态逻辑电路

1010  4-输入BADB逻辑门

具体实施方式

本发明的益处、特征与优点，将可经由配合下列说明与附图而获得更佳的理解。

下列说明用以提供本领域技术人员能在特定应用与条件下实现本发明。然而，各种对较佳实施例的修改，对本领域技术人员是显而易见的，即，在此所定义的一般原理亦可应用至其它实施例。因此，本发明并不限于此处所展示与叙述的特定实施例，而是具有与此处所公开的原理与新颖特征相符合的最大范围。

本应用的发明者已认识到于动态电路中实作高扇入复杂逻辑函数有其必要性，而此种实作方式并不会引发基体效应与延迟。换言之，发明者所发展的互补式输入动态逻辑电路，能使具有多输入项的动态逻辑电路不致因为高堆叠而引发基体效应，或是因为“与”项分解而发生延迟。以上叙述可利用图3至图10进一步的描述得到说明。

图3为一根据本发明一实施例而实作的示范互补式输入动态逻辑电路300的示意图。CLK信号被供应至P沟道带头元件P0以及N沟道结尾元件N0的栅极；带头元件P0的源极端连接源电压VDD，且其漏极端连接第一初步评估点NTOP；结尾元件N0的漏极端连接到参考点NBOT，其源极端则连接到参考电压点GND。以N逻辑实作而用于评估的逻辑函数的补码为COMP，如302所示。其中，此逻辑函数302的输出端连接NTOP点，参考点则连接至NBOT点，NCOMP 302接收N个输入信号D1～DN的反向信号，如DNB：D1B所示。其中，附加于信号名称的字母“B”除了其它指定外，即代表逻辑反向(意即逻辑1或“真”的反向即为逻辑0或“伪”，反之亦然)。在此说明一点，D1B～DNB和D1B：DNB是同一组而标示法不同的N个信号，其中N为大于1的正整数。一储存电路304连接于VDD与NTOP之间，如实施例所示，储存电路304被实作以供作为半保持电路304之用，且该储存电路304包括一反向器U1和一P沟道元件P1。其中，反向器U1的输入连接NTOP，输出连接到P1元件的栅极端；P1元件的源极端连接VDD，漏极端则连接NTOP。

CLK信号同时也被提供应至另一个P沟道元件P2的栅极端和一个反向器/驱动器的输入端UC0。其中，P2的源极端连接VDD，漏极端则连接第二或输出评估点PTOP；反向器/驱动器UC0发出脉冲信号CLK的反向(即CLKB)，且其输出连接至N沟道导通元件N1的源极端，而N1的栅极连接NTOP，漏极连接PTOP。一用以通过NCOMP 302进行评估的逻辑函数补码，可利用P逻辑以实作，如PCOMP 306所示。其中，PCOMP 306的参考点连接VDD，输出点连接PTOP点。此外，PCOMP 306接收N个输入信号D1～DN，并以“P逻辑”实作(意即使用P沟道元件)，就如同NCOMP 302以N逻辑实作逻辑函数的补码。PTOP被提供到一输出反向器/驱动器U2的输入端，且该反向器/驱动器U2的输出端的输出信号为“Q”。

在操作上，CLK信号初始值为低电平，使得PTOP输出评估点经由带头元件P2预先充电至高电平，同时NTOP初步评估点则经由带头元件P0预先充电至高电平。输出信号Q初始值为低电平。当CLK信号为高电平时，NCOMP 302与PCOMP 306分别评估输入信号DNB：D1B和DN：D1，以决定或控制NTOP与PTOP点的状态。NCOMP 302与PCOMP 306皆实作相同的逻辑函数补码，因此当CLK为高电平时，NCOMP 302与PCOMP 306二者皆为进行评估，或皆为不予评估。当NCOMP 302与PCOMP 306二者皆为“伪”时(意即NCOMP 302与PCOMP 306皆为不予评估)，则逻辑函数本身为“真”；当NCOPM302与PCOMP 306二者皆为进行评估时，则逻辑函数本身为“伪”。

因此，当逻辑函数为“真”，并且NCOMP 203与PCOMP 306皆为不予评估，则经由保持电路304运算过后的NTOP仍旧维持在高电平。既然NTOP依然为高电平，导通元件N1也随之维持在导通或开启状态。由反向器/驱动器UC0所缓冲暂存的CLKB信号为低电平，并且该信号通过导通元件N1将PTOP放电至低电平，因此Q变成高电平，也就是逻辑函数为“真”。依此方式，当导通元件N1持续由NTOP控制而维持在导通状态时，反向器UC0经由一条最多具有两个N元件的路径将评估点PTOP拉至低电平，因此导致Q输出信号为逻辑“真”状态。这两个N沟道元件特指在反向器UC0与导通元件N1中的N沟道元件(图中未标示)。当逻辑函数为“伪”时，则NCOMP 302与PCOMP 306同时进行评估，使得NTOP经由结尾元件N0拉至低电平，并且PTOP由PCOMP 306拉至高电平；导通元件N1被冻结或关闭，因此PTOP维持在高电平；Q输出信号保持在低电平，意即逻辑函数为“伪”。

不同于单纯的骨牌电路，互补式输入动态逻辑电路300允许其输出在评估期间被驱动至高电平。也正因为不同于骨牌电路，若输入信号延后到达，则当CLK信号居于高电平而使得NCOMP 302与PCOMP 306皆处于评估时，输出信号Q依旧可以被拉回至低电平。互补式输入动态逻辑电路300可被视为包括一与第一个初步评估点NTOP相关的互补N沟道逻辑电路308，以及与第二个输出评估点PTOP相关的互补P沟道逻辑电路310。其中，PTOP用以自反向器/驱动器U2产生输出信号Q；互补N沟道逻辑电路308包括：带头与结尾元件P0与N0、用以评估逻辑函数的互补N逻辑电路NCOMP302，以及保持电路304；互补P沟道逻辑电路310包含：带头元件P2、用以评估逻辑函数的互补P逻辑电路PCOMP 306。若互补逻辑电路308与310皆为进行评估，则NTOP被电路308驱动成低电平，而PTOP则被电路310驱动成高电平；当电路308与310皆为不予评估时，由NTOP所控制的导通元件N1将经由一被暂存的反向CLK信号(由反向器/驱动器UC0产生)驱动PTOP至低电平。

另一替代实施例是考虑以N沟道元件N2取代反向器UC0，如图3的虚线连接所示。N2的源极端连接至接地参考点，漏极端连接至旁路元件N1的源极端，N2的栅极端则连接CLK信号。因此，当CLK为高电平，N2将被启动，并且将N1的漏极拉至低电平。若NCOMP 302与PCOMP 306不予评估，则低电平会经由N1传递至信号PTOP，因此将产生高电平的输出Q。

信号PTOP的稳定参考点由一包括元件P3与U3的微弱保持电路所提供。因为这些元件是建议使用而非必要的，因此用虚连接线表示。以一包含两个反向器的全保持电路(如图1所示)取代半保持电路的配置，将可同样地供给PTOP一稳定参考点。

另一用以取代反向器UC0的下拉替代元件N2，以及被建议附加并用以提供PTOP稳定参考点的微弱保持电路，用于本发明中后续所提及的所有实施例中，并可被描述如下。

图4为一示范互补式输入动态逻辑电路400的示意图，其根据本发明更特定而用以实作一“与”逻辑函数的实施例所实作。互补式输入动态逻辑电路400大致上与互补式动态逻辑电路300类似，而相同的组成预设具有相同的标号。对互补式输入动态逻辑电路400而言，互补式“与”N逻辑电路402用以置换NCOPM 302，而互补式“与”P逻辑电路406用以置换PCOMP 306。换言之，除了特别被实作以用于评估“与”逻辑函数的部分之外，互补式输入动态逻辑电路400与互补式动态逻辑电路300完全相同。值得注意的是，只要将反向器/驱动器U2以一驱动器加以置换，或是将一缓冲器移除其反向功能，或是在U2的输出端附加另一个反向器/驱动器(图中未显示)，则互补式动态逻辑电路400便可轻易转换成“与”非逻辑函数。

在N逻辑中，利用将N个N沟道元件NC1～NCN并联连接于NTOP与NBOT间，以实作互补式“与”N逻辑电路402与“与”函数的补码。因此，当补码输入D1B～DNB被提供时，其结果即为所需的D1～DN输入的逻辑“与”。同理，在P逻辑中，可利用将N个P沟道元件PC1～PCN并联方式连接于VDD与PTOP间，以实作互补“与”P逻辑电路406与另一个“与”函数的补码。输入信号补码D1B～DNB分别被提供到N沟道元件NC1～NCN的栅极端(例如D1B被提供到NC1的栅极，而D2B被提供到NC2的栅极，依此类推)，并且非补码的输入信号D1～DN则分别被提供到P沟道元件PC1～PCN的栅极端(例如D1提供到PC1的栅极，而D2提供到PC2的栅极，依此类推)。

互补式输入动态逻辑电路400的操作方式类似上述的互补式输入动态逻辑电路300，因此可加以参照。当D1～DN的任一个或多个输入信号为“伪”或低电平(例如逻辑“0”)，则互补式“与”逻辑电路402与406皆进行评估，因此使得相对应的D1B～DNB输入信号为“真”或高电平(例如逻辑“1”)。此外，当互补式“与”逻辑电路402与406皆为进行评估，则“与”函数成为“伪”，因此当CLK信号拉至高电平时，Q输出信号变为“伪”(拉至低电平)。反之，当所有的输入信号D1～DN皆为“真”时，互补式“与”逻辑电路402与406皆为不予评估，因此D1B～DNB输入信号的信号皆为“伪”。此外，当互补式“与”逻辑电路402与406皆为不予评估，则“与”函数成为“真”，因此当CLK信号拉至高电平时，Q输出信号将会变为“伪”(即为高电平)。值得特别加以注意的是，图4电路的速度对于扇入并不灵敏，所以任何输入到“与”函数的合理个数皆能被接受，因为不会减缓电路的速度；其原因来源于该评估路径仅经由两个堆叠式的N元件：N1和UC0中的N元件(未标示)。

图5为一根据本发明另一特定实施例的示范互补式输入动态逻辑电路500的示意图，用以实作“或”逻辑函数。互补式输入动态逻辑电路500大致上与互补式动态逻辑电路300相似(相同的组成假设有相同标号)，其相异处在于NCOPM 302以互补“或”N逻辑电路502置换，并且PCOMP 306以互补“或”P逻辑电路506置换。换言之，除了特别被实作以用于评估“或”逻辑函数的部分之外，互补式输入动态逻辑电路500与互补式动态逻辑电路300完全相同。

在N逻辑中，将N个N沟道元件NC1～NCN串联连接于NTOP与NBOT间，以实作互补式“或”N逻辑电路502与“或”函数的补码。其中，“或”函数的补码由补码输入D1B～DNB所驱动。同理，在P逻辑中，可利用将N个P沟道元件PC1～PCN串联连接于VDD与PTOP间，以实作互补式“或”P逻辑电路506与“或”函数的补码，而且该“或”函数的补码由输入D1～DN所驱动。因此，输入信号的补码D1B～DNB分别被提供到N沟道元件NC1～NCN的栅极端，并且输入信号D1～DN分别被提供到P沟道元件PC1～PCN的栅极端。

当所有D1～DN输入信号为“伪”时，则互补式“或”逻辑电路502与506皆为进行评估，因此使得所有对应的D1B～DNB输入信号为“真”。此外，当互补“或”逻辑电路502与506皆为进行评估，则“或”函数为“伪”，因此当CLK信号拉至高电平时，Q输出信号将变为“伪”(即拉至低电平)。反之，当一或多个输入信号D1-DN为“真”时，互补式“或”逻辑电路502与506皆为不予评估，使得相对应的D1B-DNB输入信号为“伪”。此外，当互补式“或”逻辑电路402与406皆为不予评估，则“或”函数将为“真”，因此当CLK信号拉至高电平时，Q输出信号将变为“真”(即拉至高电平)。

使用互补式输入动态逻辑电路300与其相关形式(例如互补式输入动态逻辑电路400)，有数项益处与优点。互补式输入动态逻辑电路300特别适用于高扇入“与”应用，例如用于解码电路。如前面在参考图4的讨论时所提到的，互补式输入动态逻辑电路300和400的输出评估路径因为最多仅有两个元件，因此相较于在此之前所提供的其它逻辑电路明显较快。相较于目前用以实作高扇入“与”函数的分解技术，互补式输入动态逻辑电路300和400将比其快到接近一个数量级，而互补式输入动态逻辑电路500因为由互补式“或”逻辑电路502和506的N沟道与P沟道元件以堆叠配置方式所构成，因此会因为基体效应和延迟的产生而限制扇入数。

图6为一用以实作一复杂逻辑函数的示范互补式输入动态逻辑电路600的示意图。因为互补式输入动态逻辑电路600与互补式输入动态逻辑电路300在图形结构上具有相似特征，因此能够以接近于3到4个“或”项实作，并且每个“或”项皆包含一个高扇入的逻辑“与”函数。由互补式输入动态逻辑电路600所实作的复杂逻辑函数，一具有下列方程式(1)形式的复杂“与”与“或”函数：

Q＝D11·D12·…D1X+D21·D22·…D2Y+…

+DM1·DM2·…DMZ       (1)

其中，点“·”代表逻辑“与”函数，而加号“+”代表逻辑“或”函数。方程式(1)为M个多重输入“与”项的逻辑“或”运算，通常见于管线处理系统的运算中。第1项有X个“与”项：D11、D12、…、D1X；第2项有Y个“与”项：D21、D22、…、D2Y；依此类推，直到最后一项或是第M项(最后一项)共有Z个“与”项：DM1、DM2、…、DMZ。

互补式输入动态逻辑电路600共有M个互补式N沟道动态逻辑电路，每个皆类似于互补式输入动态逻辑电路300的互补式N沟道逻辑电路部分。第一互补式N沟道动态逻辑电路602，用以实作第一个“与”项AND1(即D11·D12·…D1X)，其包括：一P沟道带头元件P10、一N沟道结尾元件N10、一以AND1标记的N逻辑方块604，以及一储存电路S1。其中，CLK信号被供应至元件P10与N10的栅极端；反向输入信号D11B～D1XB(即D1XB：D11B)被提供到N逻辑方块604个别的输入端；带头元件P10的源极端连接VDD，漏极端则连接至第一初步评估点NTOP1；结尾元件N10的源极端连接至GND，漏极端连接至第一参考点NBOT1；N逻辑方块604的输出连接NTOP1点，参考点连接到NBOT1点。与“与”N逻辑电路402的配置方式相近的是，二者皆包含X个以并联方式配置的N沟道元件，而每个N沟道元件的栅极端都可接收来自D1XB：D11B的反向输入信号；储存电路S1用以实作为半保持电路，并且和储存电路304同样包含一反向器U11，以及一连接于VDD与点NTOP1间的P沟道元件P11。

互补式输入动态逻辑电路600其它M-1个“与”项的互补式N沟道动态逻辑电路的实作配置方式，皆与第1个互补式N沟道动态逻辑电路602相同。如图所示，最后一个(或第M个)互补式N沟道动态逻辑电路606，用以实作最后一个“与”项ANDM(即DM1·DM2·…DMZ)，其包括：一P沟道带头元件PM0、一N沟道结尾元件NM0、一个以ANDM标记的N逻辑方块608，以及一储存电路SM。其中，CLK信号被提供到元件PM0与NM0的栅极端；反向输入信号DM1B-DMZB(即DMZB：DM1B)被提供到N逻辑方块608；带头元件PM0的源极端连接VDD，而漏极端连接至最后一个初步评估点NTOPM；结尾元件NM0的源极端连接GND，而漏极端连接至最后一个参考点NBOTM；N逻辑方块608的输出连接至NTOPM点，参考点连接到NBOTM点，与“与”N逻辑电路402的配置方式相近的是，两者皆包含Z个以并联方式配置的N沟道元件，并且每个N沟道元件的栅极端都可接收来自DMXB：DM1B的反向输入信号；储存电路SM用以实作半保持电路，并且和储存电路304同样包含一反向器UM1，以及一连接于VDD与点NTOPM间的P沟道元件PM1。

M个初步评估点NTOP1～NTOPM都分别连接到M个P沟道件P21～P2M各栅极端，同时也连接到M个N沟道导通元件N11～NM1的各栅极端。P沟道元件P21～P2M以串联方式配置，或以P堆叠连接于VDD与输出评估点PTOP之间。其中，第一个P沟道元件P21的漏极端连接至点PTOP，且其源极端连接至第二个P沟道元件P22(图中没有显示)的漏极端；第二个P沟道元件P22的源极端连接至第三个P沟道元件P23(图中没有显示)的漏极端；依此类推，直到最后一个P沟道元件P2M的源极端连接至VDD。N沟道导通元件N11～NM1以并联方式连接于PTOP与一反向器/驱动器UC0输出之间，而该反向器/驱动器UC0于点CLKB处提供一反向时钟脉冲信号CLKB。其中，每个N沟道导通元件N11～NM1的漏极端连接至PTOP点，而源极端连接反向器/驱动器UC0以接收CLKB信号；反向器/驱动器UC0的输入用以接收CLK信号，而其输出即为CLKB信号；一输出反向器/驱动器U2的输入端连接至PTOP点，而其输出则提供一输出信号Q。

互补式输入动态逻辑电路600的运算方式如下所述。当CLK信号为低电平时，每个初步评估点NTOP1～NTOPM分别由对应的带头元件P10～PM0拉至高电平，使得每一个N沟道导通元件N11～NM1被启动。反向器/驱动器UC0将CKLB信号拉至高电平，并且将PTOP预先充电至高电平，因此Q输出信号初始值拉至低电平。因为N逻辑方块AND1～ANDM以并联方式连接，因此当CLK信号拉至高电平时，每一个N逻辑方块AND1～ANDM分别同时评估各输入信号。如果一或多个N逻辑方块AND1～ANDM不予评估，则相对应的评估点NTOP1～NTOPM将因为所对应的储存元件S1～SM的操作结果而维持在高电平，因此将使得相对应的N沟道导通元件N11～NM1维持在开启状态。当一或多个N沟道导通元件因为CLKB信号为低电平而动作时，反向器/驱动器UC0对PTOP点放电至低电平，致使Q输出信号成为高电平(“真”)。此状况发生于当一或多个N逻辑方块AND1～ANDM所有的反向输入皆为“伪”时(意即非反向输入全为“真”)，所以导致复杂逻辑函数为“真”。另一方面，如果所有N逻辑方块AND1～ANDM皆为进行评估，而且所有P沟道元件P21～P2M皆导通，则N沟道导通元件N11～NM1将于PTOP拉至高电平时皆被关闭，因此使得Q输出信号为低电平(“伪”)。此种情况发生于N逻辑方块AND1～ANDM的中至少有一个反向输入为“真”的时候(意即相对应的非反向输入为“伪”)，所以复杂逻辑函数的结果为“伪”。

若将图3的互补式输入动态逻辑电路300与互补式输入动态逻辑电路600加以比较，不同于以P逻辑实作复杂逻辑函数补码，后者着眼于每个初始评估点NTOP1～NTOPM的观点。由观察简单的互补式电路可知，所需逻辑运算的P逻辑互补式实作的表达式被逻辑地视为实作另一逻辑函数补码的表达式。所以，与其以P逻辑实作每个包含并联P沟道元件“与”项的“与”项逻辑函数补码，NTOP1～NTOPM点被当作P沟道元件P21～P2M的P逻辑堆叠的输入，以用于决定输出评估点PTOP的状态。因此，因为M个互补式P逻辑方块(每个方块皆代表一“与”项)之中的每一个皆可用一单一的P沟道元件加以置换，而且每个P沟道元件P21～P2M栅极端皆通过对应的评估点NTOP1～NTOPM驱动，故配置结果已达明显简化的效果。

互补式输入动态逻辑电路600在N逻辑方块AND1～ANDM的N沟道评估路径中，并不需要堆叠式元件。例如，互补式输入动态逻辑电路300在配置N与P沟道评估路径时，皆需要堆叠元件以得到复杂逻辑函数每个额外的“或”项，然而，互补式输入动态逻辑电路600虽在P沟道评估路径中堆叠P沟道元件P21～P2M，“或”项的最大数目将受限于漏流量(leakage issue)与基体效应。如实施例所示，“或”项数被限制至大约三到四项。对简单的电路而言，互补式输入动态逻辑电路600稍微慢于互补式输入动态逻辑电路300，因为N逻辑方块AND1～ANDM皆在驱动PTOP前进行评估。然而，以目前实作复杂函数的技术相比，使用互补式输入动态逻辑电路600的方法还是较其快了一个数量级。

图7是一使用多互补式输入动态逻辑电路702、704、706的互补式输入动态逻辑电路700的简化方块图。其中，每个用以实作具有较多“与”项的互补式输入动态逻辑电路，皆与互补式输入动态逻辑电路600相似。第1个逻辑电路702用以处理两个逻辑项，包括：第一个有A个“与”项，即D11、D12、…、D1A；第二个有B个“与”项，即D21、D22、…、D2B。第二个逻辑电路704用以处理另两个逻辑项，包括：第三个有C个“与”项，即D31、D32、…、D3C；第四个有D个“与”项，即D41、D42、…、D4D。依此类推，最后一个逻辑电路706用以处理最后第M与第N个逻辑项，分别包括Y个与Z个“与”项。为了获得最佳解，每个互补式输入动态逻辑电路702～706都只处理两个“与”项。

互补式输入动态逻辑电路702～706的输出，被提供到各“或”门708输入端，以决定最后的输出值Q。如图所示，逻辑电路702提供一输出Q12至“或”门708一输入端，而逻辑电路704则提供一输出Q34至“或”门708的另一个输入。依此类推，最后一个逻辑电路706提供输出QMN至“或”门708的另一个输入。本领域技术人员应可理解到：任何数目的互补式输入动态逻辑电路都可利用并联方式堆叠而成，因此“或”门708可以轻易地通过所欲的多个输入个数加以实作，却无须考虑元件基体效应或延迟问题。例如，“或”门708可利用将N沟道元件并联(图中未标示)而实作，并且每个N沟道元件分别用于接收相对应的互补式输入动态逻辑电路702～706的输出结果。

互补式输入动态逻辑电路300适用于允许循序逻辑运算的组合，且该种运算组合包含逻辑的“与”运算顺序。图8为一常见多工解码器800的方块图，用以作为一管线系统中的循序“与”运算范例，以供两组地址位间选择与解码所选结果之用。如图所示，两组已编码的位A[1:0]和B[1:0]分别被提供到两位多工器802的输入端。此一图解实施例显示每一地址具有两个位，而本领域技术人员应可理解到，目前一般用于地址运算的多工解码器都至少需要两个位。一选择信号SEL用以提供至多工器802的第一个选择输入，以及反向器U1的输入端，而反向器U1的输出则被提供至多工器802另一个选择输入端。SEL信号的状态用于已编码地址位A[1:0]或B[1:0]之间的选择，而被选中的位(以信号ENCODED[1:0]表示)被提供到解码器804的输入端，以供解码器804将ENCODED[1:0]信号解码为输出信号DECODED[3:0]。

任何本领域技术人员应可以理解到，进行位解码包含同时进行逻辑上的“与”运算，以决定每个解码输出DECODED[3:0]的状态。例如，EDCODED[0]信号的状态由下述方程式(2)所示的“与”运算所决定：

ENCODED[1]B·ENCODED[0]B         (2)

其中，符号“·”表示局部“与”运算，而附加于信号名称的后的字母“B”表示逻辑反向。当接收到SEL信号，则多工器802选取A[1:0]信号为ENCODED[1:0]信号；反之，若接收到相反的SEL信号，则B[1:0]信号被选取。

图9为一示范互补式输入动态多工解码器电路900的示意图，其用以决定最高解码位或DECODED[3]信号的解码状态。互补式输入动态多工解码器电路900包含第一与第二互补式输入动态逻辑电路902与906，而且其与先前所提到的互补式输入动态逻辑电路400实作方式相同。其中，互补式输入动态逻辑电路902与互补式输入动态逻辑电路400类似，差异在于导通元件N1更名为N4；信号点NTOP、NBOT、CLKB、PTOP分别重新更名为NTOP1、NBOT1、CLKB1、PTOP1；以三个N沟道元件N1、N2、N3并联的“与”N逻辑电路402，被当作N逻辑电路903实作；以三个P沟道元件P1、P2、和P3并联的“与”P逻辑电路406，被当作P逻辑电路904实作；储存电路304由相同储存电路905取代；反向器/驱动器U2被移除，或是用一个两输入“与”非门/驱动器U4取代。此外，PTOP1信号被提供到“与”非门/驱动器U4的一个输入。

互补式输入动态逻辑电路906也与互补式输入动态逻辑电路400类似，差异在于导通元件N1更名为N9；信号点NTOP、NBOT、CLKB、PTOP分别重新更名为NTOP2、NBOT2、CLKB2、PTOP2；以三个N沟道元件N6、N7、N8并联的“与”N逻辑电路402，被当作N逻辑电路907实作；以三个P沟道元件P9、P10、和P11并联的“与”P逻辑电路406，被当作P逻辑电路908实作；储存电路304由相同储存电路909取代；反向器/驱动器U2被移除；PTOP2信号被提供到“与”非逻辑门/驱动器U4的另一输入。

如图所示，互补式输入动态逻辑电路902与906分别包含对应的时钟脉冲反向器/驱动器UC0和UC2，并且用以将CLK信号反向，以及对于分布式配置提供各反向时钟脉冲CLKB1和CLKB2。可以察觉到的是，单一时钟脉冲缓冲电路可以被使用，以取代提供单一的缓冲和反向时钟脉冲信号到每个导通元件的做法。

N沟道元件N1的栅极接收一反向SEL信号(或写成SELB)。N沟道元件N2与N3的栅极分别接收一反向A0与A1信号(或写成A0B和A1B)。因此，互补式输入动态逻辑电路902可以得到的逻辑值为SEL·A0·A1。N沟道元件N6的栅极端接收SEL信号。N沟道元件N2与N3的栅极端分别接收一反向B0与B1信号(或写成B0B和B1B)。因此，互补式输入动态逻辑电路906可以得到逻辑值SELB·B0·B1。因此，互补输入动态多工器电路900决定DECODED[3]＝ENCODED[1]’ENCDDED[0]，而该结果出现于“与”非门/驱动器U4的输出端。

A和B地址位的解码以并联实作。SEL信号的状态可决定被解码的A或B输出哪一个将被选择与提供到N与门U4。若SEL信号被持有(即SELB被舍弃)，则选择与互补式输入动态逻辑电路902有关的A位，接着较低的互补式输入动态逻辑电路906将对于驱动PTOP输出评估点为高电平进行评估。此时若A0和A1信号为高电平，则导通元件N4导通，以允许CLKB1信号驱动PTOP1输出评估点为低电平，并且造成DECODED[3]输出信号拉至高电平。

在决定所有的DECODED[3:0]位的全快速多工解码器中，互补式输入动态多工解码器电路900被重复使用四次(一个位一次)，而地址位被提供到被选择的评估路径的N沟道与P沟道元件输入端，以作为解码输出位。较低位DECODED[2:0]用以执行输入位与其补码组合的逻辑的“与”运算。例如，为了获得DECODED[2]位，互补式输入动态多工解码器电路900重复使用，同时，除了被交换的地址位外，输入信号大体上相同。此外，A0/A1和A0B/A1B交换，并且B0/B1和B0B/B1B交换(意即不是A0B而是A0被提供到N沟道元件N2的栅极端；不是A0而是A0B被提供到P沟道元件P4的栅极端；不是A1B而是A1被提供到N沟道元件N3的栅极端；不是A1而是A1B被提供到P沟道元件P5的栅极端；不是B0B而是B0被提供到N沟道元件N7的栅极端；不是B0而是B0B被提供到P沟道元件P10的栅极端；不是B1B而是B1被提供到N沟道元件N8的栅极端；不是B1而是B1B被提供到P沟道元件P11的栅极端)。

额外的位可以利用在各评估路径中增加额外的N沟道与P沟道元件去解码(意即分别在点NTOPx/NBOTx间与点VDD/PTOPx间加入，并且其中的“x”表示并联的互补式输入动态逻辑电路的数目)。通过增加多工函数可以达成从2个以上的输入集合中选择，而增加方式在各的评估路径的并联N沟道与P沟道元件中，添加并联解码阶层和选择信号的输入逻辑组合。

“与”非门U4大致上可以利用与互补式输入动态逻辑电路400相同的方式实作，而必须具有足够的输入和一反向输出。利用将互补式输入动态逻辑电路400的反向器/驱动器U2以反向驱动器(图中没有显示)来取代，或是在输出添加另一个反向器(图中没有显示)，可以实作出反向输出。本领域技术人员应可察觉到，因为其高扇入特性，所以可以使用互补式输入动态逻辑电路400当作输出“与”非门以帮助任何个数的地址(例如四个以上)。

图10为一示范快速动态多工解码器的简化方块图，为通过互补式输入动态逻辑电路来解码四个四位地址A[3:0]、B[3:0]、C[3:0]和D[3:0]的示范快速动态多工解码器1000的简化方块图。动态多工解码器1000包含16个互补式输入动态多工解码器电路MD15、MD14、…、MD0(或写成MD[15:0])，每一个互补式输入动态多工解码电路分别解码16个输出解码位DECODED[15:0]中的一个。除了为了从多个地址间选择而包含的额外互补式输入动态逻辑电路，每一个互补输入动态多工解码电路MD[15:0]皆和互补式输入动态多工解码器电路900具有相同的实作方式。同时，在每个互补式输入动态多工解码电路中的每一个互补式输入动态逻辑电路，包含了额外的的N沟道与P沟道元件(在对应的N逻辑与P逻辑电路中)，以用于解码额外的选择和地址位。

每一个互补式输入动态多工解码器电路MD[15:0]都很相似，所以在此只显示第一个多工解码器电路MD15的细节。地址与选择位：A[3:0]、B[3:0]、C[3:0]、D[3:0]和SEL[1:0]，以及相对应的反向地址与选择位：A[3:0]B、B[3:0]B、C[3:0]B、D[3:0]B和SEL[1:0]，皆被提供到每一个互补式输入动态多工解码电路MD[15:0]中。多工解码器电路MD15包含四个互补式输入动态逻辑电路1002、1004、1006和1008，依据四输入BADB门1010的输入分别提供四个输出评估点输出PT1、PT2、PT3和PT4。“与”非门1010的输出提供最上层的解码位DECODED[15]。

多工函数利用两个选择位在四个地址A、B、C、D中选择。其中：若SEL1和SEL02皆经逻辑电路1002而获得，则地址A被选择；若获得SEL1而SEL0无效(经逻辑电路1004)，则地址B被选择；若SEL1无效而SEL0被获得(经逻辑电路1006)，则地址C被选择；若SEL1和SEL02皆无效(经逻辑电路1008)，则地址D被选择。因此，A地址位被提供到逻辑电路1002，B地址位被提供到逻辑电路1004，C地址位被提供到逻辑电路1006，而D地址位被提供到逻辑电路1008。每一个N沟道和P沟道都包含六个元件(两个选择位四个地址位))。每一个评估路径的选择和地址位的特殊组合根据被解码的特殊输出位而选择。

根据本发明的实施例，可利用互补式输入动态逻辑电路来实作动态多工解码器。相比较之下，互补输入动态多工解码电路900会比一般常用多工解码器(如多工解码器800)快速。根据本发明实例，多工解码器所使用的互补式输入动态逻辑电路的解码位数目是可以而易于扩张，以便从两个以上的解码输入集合中作选择。

在一般全动态多工解码器实施例中，N个编码地址每一个都有M个地址位，产生2^M个解码输出位，其中N、M为大于1的整数。所有被提供的2^M个动态多工解码器，每一个皆包含N个从解码位中选择，并对所选择的位解码以提供单一解码位的互补式输入动态逻辑电路。因此全多工解码器包含2^M组的N个互补式输入动态逻辑电路。每个动态多工解码器的每一个互补式输入动态逻辑电路都接收一地址的位和该地址的反向位，而该特殊位被解码，以决定是其地址还是其反向的副本将被提供到N沟道评估路径或是P沟道评估路径之中。

更进一步，P个选择位包含其中(P是大于0且足以从N个编码地址中选择的整数)，举例来说，N＝2地址时，P＝1；N＝3或N＝4地址时，P＝2；N＝5～8地址时，P＝3；依此类推。每一个P选择位都被提供到每一个互补式输入动态逻辑电路的每一个P沟道与N沟道路径中。在每一个互补式输入动态逻辑电路的每一个评估路径中的P位，其特殊组合或逻辑状态被决定，以用于选择相对应而由互补式输入动态逻辑电路所处理的地址。如动态多工解码电路900所示，为了选择A地址，在互补式输入动态逻辑电路902中，SEL信号于P沟道评估路径中被提供，而其反向的SELB则于对应的N沟道评估路径中被提供；为了选择B地址，因此在互补式输入动态逻辑电路906中，选择位SEL/SELB的逻辑状态为反向的。

虽然本发明已经尽力提及某种程度上较佳的方式，并且将可考虑的细节部分详加描述，然而其它方式或变化也可能同时值得考虑。举例来说，一输出信号的特殊逻辑状态可依据其在逻辑电路中的使用而可能反向。此外，虽然本发明公开考虑的应用是金属氧化物半导体(MOS)型态的元件(包含互补式MOS元件及与其类似的元件，例如NMOS与PMOS晶体管)，但也可以相同方式应用于其他相近的技术与图形结构，例如双载子元件或其它相似的。

最后，本领域技术人员应可察觉到可以快速使用上述公开的概念，将上述具体实施例当作设计或修改后的结构的基础，并得到与本发明相同的目的而不违背本发明的精神与范围，因此，本发明的保护范围以权利要求书所界定的为准。

Claims (19)

1.一种用于评估一复杂逻辑函数的互补式输入动态逻辑电路，其特征在于包括：

多个互补式输入动态逻辑电路，每个用以决定相对应的多组“与”逻辑项中的一个，并且用以指明该互补式“与”函数，其方式是通过相对应的多个初步评估点中的一个；

多个P沟道元件，以串联方式连接于一源电压与一输出评估点之间，每个P沟道元件包括一连接至相对应多个该初步评估点其中一个的栅极端；

一反向器/驱动器，包括：一用于接收时钟脉冲信号的输入端，一提供输出与反向时钟脉冲信号的输出端；以及

多个N沟道导通元件，以并联方式连接于该输出评估点与该反向器/驱动器之间，每个N沟道导通元件包括一连接至相对应多个初步评估点其中一个的栅极端。

2.如权利要求1所述的互补式输入动态逻辑电路，其特征在于，该多个互补式输入动态逻辑电路的每个包括：一或多个N沟道元件，以并联方式连接于一相对应初步评估点与一相对应结尾元件之间，每个N沟道元件包括一个栅极端，其用以接收一组相对应“与”逻辑项中的一相对应“与”逻辑项。

3.如权利要求2所述的互补式输入动态逻辑电路，其特征在于，该多个互补式输入动态逻辑电路中的至少一个，包括多于四个的N沟道元件，以并联连结以达到高扇入。

4.如权利要求2所述的互补式输入动态逻辑电路，其特征在于，该多个互补式输入动态逻辑电路的每个，包括：

该一或多个N沟道元件的每个，以并联连接于该相对应初步评估点与一相对应多个参考点之一；

一带头元件，接收该时钟脉冲信号与连接至该相对应初步评估点，当该时钟脉冲信号为低电平时，预先充电该相对应初步评估点；

一结尾元件，接收该时钟脉冲信号，并且连接至一相对应参考点；

其中，该带头与结尾元件响应该时钟脉冲信号，以启动一相对应的互补式输入动态电路进行评估。

5.如权利要求4所述的互补式输入动态逻辑电路，其特征在于，该带头元件包括一P沟道元件，该P沟道元件包括：一连接至一源电压的源极端，一接收该时钟脉冲信号的栅极端，一连接至一相对应初步评估点的漏极端；该结尾元件包括一N沟道元件，该N沟道元件包括：一连接至接地端的源极，一接收该时钟脉冲信号的栅极端，一连接至一相对应参考点的漏极端。

6.如权利要求4所述的互补式输入动态逻辑电路，其特征在于，还包括多个保持电路，每个连接于一源电压与一相应初步评估点之间。

7.如权利要求1所述的互补式输入动态逻辑电路，其特征在于，还包括一输出驱动器，是具有一输入端以连接至该输出评估点，一输出端以提供一逻辑函数结果。

8.一种互补式输入动态逻辑电路，其特征在于包括：

多个互补式N逻辑“与”电路，每个连接至相对应的多个初步评估点的其中之一，并且每个包括至少一个用以接收一相对应多组“与”逻辑项的输入；

多对带头与结尾元件，每对元件响应一时钟脉冲信号以预先充电一相对应的初步评估点，以启动一相对应互补式N逻辑“与”电路以进行评估；

一P逻辑电路，连接至该多个初步评估点与一输出评估点，当该多个互补N逻辑“与”电路的每个进行评估时，将该输出评估点拉至高电平；以及

一N逻辑导通元件，连接于该输出评估点与该多个初步评估点之间，当该多个N逻辑“与”电路的任一个为不予评估，将该输出评估点拉至低电平。

9.如权利要求8所述的互补式输入动态逻辑电路，其特征在于，每一互补式N逻辑“与”电路包括一或多个N沟道元件，以并联方式连接，每一N沟道元件包括：一栅极端，用以接收一反向“与”逻辑项，一漏极端，一源极端，连接于一相对应初步评估点与一相对应结尾元件之间。

10.如权利要求9所述的互补式输入动态逻辑电路，其特征在于，至少一个互补输入逻辑“与”电路包括多于四个N沟道元件，以并联联结以达成高扇入。

11.如权利要求8所述的互补式输入动态逻辑电路，其特征在于，还包括一反向器/驱动器，包括：一输入端，用以接收该时钟脉冲信号，一输出端，用以提供缓冲与反向时钟脉冲信号至该N逻辑导通电路，当该时钟脉冲信号为低电平时，通过该N逻辑导通元件预先充电该输出评估点。

12.如权利要求8所述的互补式输入动态逻辑电路，其特征在于，还包括一输出驱动器，包括：一连接至该输出评估点的输入端，一提供逻辑函数结果的输出端。

13.如权利要求8所述的互补式输入动态逻辑电路，其特征在于，还包括多个保持电路，每个所述保持电路连接于一源电压与一相对应的该多个初步评估点之一两者之间。

14.如权利要求8所述的互补式输入动态逻辑电路，其特征在于，该多对带头与结尾元件的每对元件包括：一P沟道元件与一N沟道元件，其中，该P沟道元件包括：一源极端，连接至源电压，一栅极端，接收该时钟脉冲信号，一漏极端，连接至一相对应的初步评估点；该N沟道元件包括：一源极端，连接至接地端，一栅极端，接收该时钟脉冲信号，一漏极端，连接至一相对应的一多个互补式N逻辑电路其中之一。

15.一种用以评估一复杂动态逻辑函数的方法，其特征在于包括：

同时评估多组“与”逻辑项，利用一各别的多个互补式“与”逻辑电路，并且控制用以指示各别的“与”逻辑评估的各个多个初步评估点；

监控多个初步评估点的每一个，是通过P逻辑，当每一多个互补式“与”逻辑电路进行评估，将一输出评估点拉至高电平；以及

监控多个初步评估点每一个，是通过N逻辑，当多个互补式“与”逻辑电路任一个为不予评估时，将输出评估点拉至低电平。

16.如权利要求15所述的用以评估一复杂动态逻辑函数的方法，其特征在于包括：实作每一互补式“与”逻辑电路，以并联连接一或多个N沟道元件于一相对应初步评估点与一相对应结尾元件之间，以及提供一反向“与”门项至每一N沟道元件的栅极端。

17.如权利要求15所述的用以评估一复杂动态逻辑函数的方法，其特征在于还包括：反向与缓冲一时钟脉冲信号以提供一反向时钟脉冲信号，预先充电多个初步评估点的每一个至高电平，以及当时钟脉冲信号为低电平时，经由N逻辑而通过传送反向时钟脉冲信号以预先充电输出评估点至高电平。

18.如权利要求17所述的用以评估一复杂动态逻辑函数的方法，其特征在于还包括：当时钟脉冲信号为高电平，并且当多个互补“与”逻辑电路为不予评估时，经由N逻辑而通过传送反向时钟脉冲信号，将输出评估点拉至高电平。

19.如权利要求15所述的用以评估一复杂动态逻辑函数的方法，其特征在于还包括：当相对应“与”逻辑电路为不予评估时，持续将多个初步评估点的任一个拉至高电平。

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