CN1700600A - 电压电平变换电路 - Google Patents

Abstract

本发明提供一种电压电平变换电路，可以较低的低电源电压VDD2使将具有与高电源电压VDD1对应的逻辑电压电平的输入信号变换为具有与低电源电压VDD2对应的逻辑电压电平的信号后输出的电压电平变换电路动作。该变换电路具有将VDD1系统的输入信号变换为VDD2系统信号的电平变换部和使电平变换后的输入信号反相后输出的否定电路，构成电平变换部的VDD1系统的两个否定电路的输出仅输入电平变换部的两个耐高压晶体管中，向电平变换部的两个耐低压晶体管输入具有与低电源电压VDD2对应的逻辑电压电平的信号，还向电平变换部后级的否定电路仅输入由电平变换部进行了电平变换后的输入信号。

Description

电压电平变换电路

技术领域

本发明涉及一种电压电平变换电路，尤其涉及将具有与第1电源电压对应的逻辑电压电平的输入信号变换为具有与比第1电源电压低的第2电源电压对应的逻辑电压电平的输出信号后输出的电压电平变换电路。

背景技术

近年来，随着半导体器件的微型化，使用外部电压与内部电压两种电压，并将内部电压设定得比外部电压低。因此，在由外部电压驱动的电路与由内部电压驱动的电路之间，需要有变换信号的逻辑电压电平的电路。

下面，就将与高电源电压对应的逻辑电压电平变换为与低电源电压对应的逻辑电压电平的电路(下面称为电压电平变换电路)说明现有技术。

一般如图6所示，将与高电源电压对应的逻辑电压电平变换为与低电源电压对应的逻辑电压电平的现有电压电平变换电路由2级否定电路构成。

图6中，电压电平变换电路201由被高电源电压VDD1驱动、使输入信号IN反相的前级否定电路201a和被低电源电压VDD2驱动、使该否定电路201a的输出信号OUT1反相的后级否定电路201b构成。

前级否定电路201a在高电源电压VDD1与接地电压VSS之间串联连接P沟道型MOS晶体管Qhp11与N沟道型MOS晶体管Qhn11，并且共同连接电源侧晶体管Qhp11的栅极与接地侧晶体管Qhn11的栅极。在该否定电路201a中，上述栅极的共同连接点为输入输入信号IN的输入节点N1a，电源侧晶体管Qhp11与接地侧晶体管Qhn11的连接点变为输出节点N1b。

后级否定电路201b在低电源电压VDD2与接地电压VSS之间串联连接P沟道型MOS晶体管Qhp12与N沟道型MOS晶体管Qhn12，并且共同连接电源侧晶体管Qhp12的栅极与接地侧晶体管Qhn12的栅极。在该否定电路201b中，上述栅极的共同连接点变为输入前级否定电路201a的输出信号OUT1的输入节点N2a，电源侧晶体管Qhp12与接地侧晶体管Qhn12的连接点变为输出节点N2b。

在这种电压电平变换电路201中，若输入输入信号IN时，则前级否定电路201a使输入信号IN反相后，输出到后级否定电路201b。此时，后级否定电路201b进一步使反相后的输入信号反相后输出。

此时，由于后级否定电路201b的电源电压VDD2比前级否定电路201a的电源电压VDD1低，所以后级否定电路201b的输出信号OUT的逻辑电压电平比前级否定电路201a的输出信号OUT1的逻辑电压电平低，由此，将输入信号的逻辑电压电平从与高电源电压对应的逻辑电压电平变换为与低电源电压对应的逻辑电压电平。

这样，利用2级否定电路来变换输入信号的逻辑电压电平的电压电平变换电路201的电路结构一般是，利用以高电源电压为耐压的VDD1耐压系列晶体管构成各否定电路201a、201b，利用比驱动前级否定电路201a的电源电压VDD1低的电源电压VDD2来驱动后级否定电路201b，其电路结构简单。

但是，在这种由上述2级否定电路构成的电压电平变换电路201中，因为将构成否定电路的VDD1耐压系列晶体管的阈值设定得高，所以难以利用比VDD1耐压系列晶体管的阈值电压低的电源电压来使后级否定电路201b动作。另外，通过在构成后级否定电路201b的晶体管中使用阈值电压低的晶体管，可利用比VDD1耐压系列晶体管的阈值电压低的电源电压来使后级否定电路201b动作，但此时，因为构成后级否定电路201b的晶体管的耐压低，所以有可能导致电路损坏等。

另外，在特开平5-14174号公报(专利文献1)中，公开了可进行包含高阻抗输入输出的3值输入输出变换的电平移动电路。

图7是说明上述专利文献1中公开的电平移动电路的图。

该电平移动电路202是对输入到输入端子1的输入信号进行电平变换后从输出端子14输出的电路。

图7中，电平移动电路202具有：串联连接于电源电压VDD1与接地电压VSS之间的第1电阻2和第2电阻3；分别将输入节点连接于该两电阻的连接点n1上的第1、第2反相器4、5；和对第1反相器4的输出进行电平变换的电平移动器6。第2反相器5的阈值比第1反相器4的阈值低。另外，电平移动电路202具有串联连接于电源电压VDD2与接地电压VSS之间的P沟道型MOS晶体管12和N沟道型MOS晶体管13，将电平移动器6的输出节点连接于电源侧晶体管12的栅极上，将反相器5的输出节点连接于接地侧晶体管13的栅极上。另外，将电平移动电路202的输入端子1连接于第1电阻2和第2电阻3的连接点n1上，将其输出端子14连接于晶体管12和13的连接点n2上。

这里，电平移动器6具有输入反相器4的输出信号的反相器7、串联连接于电源电压VDD2与接地电压VSS之间的第1P沟道型MOS晶体管8和第1N沟道型MOS晶体管10，以及串联连接于电源电压VDD2与接地电压VSS之间的第2P沟道型MOS晶体管9和第2N沟道型MOS晶体管11，将晶体管8和晶体管10的连接节点n3连接于晶体管9的栅极上，将晶体管9和晶体管11的连接节点n4连接于晶体管8的栅极上。另外，该电平移动器6将从反相器4输出的、具有与高电源电压VDD1对应的逻辑电压电平的VDD1系统信号变换成具有与低电源电压VDD2对应的逻辑电压电平的VDD2系统信号。

下面简单说明电平移动电路202的动作。

在该电平移动电路202中，当施加于输入端子1上的输入电压为低电平时，反相器4的输出电压为高电平，反相器5的输出电压大致为高电平。此时，通过电平移动器6将反相器4的输出电压从VDD1系统信号的高电平逻辑电压变换成VDD2系统信号的高电平逻辑电压。因此，P沟道晶体管12的栅极电压VGP变为低电源电压VDD2，N沟道晶体管13的栅极电压VGN变为高电源电压VDD1，输出端子14输出低电平逻辑电压(接地电压)VSS。

另外，当施加于输入端子1上的电压为高电平时，反相器4的输出大致为低电平，反相器5的输出变为低电平。这样，在反相器4的输出电压大致为低电平的情况下，即便由电平移动器6来变换反相器4的输出电压，低电平逻辑电压仍为接地电压不变。因此，P沟道晶体管12的栅极电压VGP变为接地电压VSS，N沟道晶体管13的栅极电压VGN变为接地电压VSS，从输出端子14输出VDD2系统信号的高电平逻辑电压VDD2。

另外，当施加于输入端子1上的输入电压是介于高电平与低电平之间的中间电平时，反相器4的输出电压变为高电平，反相器5的输出电压大致为低电平。此时，电位移位器6将反相器4的输出电压从VDD1系统信号的高电平逻辑电压变换为VDD2系统信号的高电平逻辑电压。因此，P沟道晶体管12的栅极电压VGP变为低电源电压VDD2，N沟道晶体管13的栅极电压VGN变为接地电压VSS。即，此时，电源侧晶体管12和接地侧晶体管13双方都为截止状态，输出端子14变为高阻抗状态。

在该文献中，未就电平移动电路202中的电源电压VDD1和电源电压VDD2进行具体记载，但与图6所示的电压电平变换电路201一样，当电源电压VDD2比电源电压VDD1低时，由高电源电压VDD1来驱动反相器5，并向晶体管13的栅极施加VDD1系统信号的高电平逻辑电压或低电平逻辑电压，所以该晶体管需要增厚栅极氧化膜的膜厚度，以具有与构成由高电源电压VDD1驱动的电路(VDD1系统电路)的晶体管相同的耐压。但是，此时，由于增厚了栅极氧化膜的晶体管13被包含在由低电源电压VDD2驱动的电平移动器6的后级电路中，所以无法将低电源电压VDD2设定得比晶体管13的阈值、即VDD1系统电路的晶体管的阈值低。

因此，该文献公开的电平移动电路202与图6所示的电压电平变换电路201不同，是电源电压VDD2比电源电压VDD1高的、将与低电源电压对应的逻辑电压电平变换为与高电源电压对应的逻辑电压电平的电压电平变换电路。

专利文献1：特开平05-014174号公报(第2-3页，图1)

如上所述，在图6所示的由2级否定电路构成的现有电压电平变换电路201中，因为由VDD1耐压系列(耐高压系列)晶体管构成以低电源电压VDD2为电源电压的后级否定电路，所以晶体管的阈值电压高，难以利用比该阈值低的低电源电压来使该耐高压系列晶体管动作。因此，存在的问题是，这种电压电平变换电路201构成阻碍实现半导体装置中基于低电压驱动的低功耗化或晶体管的微型化的主要因素。

另外，图7所示的电平移动电路202如上所述，被认为是将与低电源电压对应的逻辑电压电平变换为具有与高电源电压对应的逻辑电压电平的电路，在将该电平移动电路202的电路结构适用于将与高电源电压对应的逻辑电压电平变换为与低电源电压对应的逻辑电压电平的电压电平变换电路的情况下，施加与高电源电压对应的逻辑电压的晶体管13是栅极氧化膜厚的耐高压晶体管，因而存在不能使低电源电压比以高电源电压为耐压的晶体管的阈值低的问题。

发明内容

本发明为了解决上述课题而提出，其目的在于提供一种将输入信号的逻辑电压电平从与高电源电压对应的逻辑电压电平变换为与低电源电压对应的逻辑电压电平的、可利用较低的内部电压工作的电压电平变换电路。

本申请的技术方案1是一种电压电平变换电路，将具有与第1电源电压对应的逻辑电压电平的输入信号变换为具有与比所述第1电源电压低的第2电源电压对应的逻辑电压电平的输出信号后输出，其中，在所述第2电源电压与接地电压之间，以第2电源电压为耐压的第1P沟道型MOS晶体管和以第1电源电压为耐压的第1N沟道型MOS晶体管相串联连接，在所述第2电源电压与接地电压之间，以第2电源电压为耐压的第2P沟道型MOS晶体管和以第1电源电压为耐压的第2N沟道型MOS晶体管相串联连接，将所述第1P沟道型MOS晶体管与所述第1N沟道型MOS晶体管的第2连接点连接于所述第2P沟道型MOS晶体管的栅极上，将所述第2P沟道型MOS晶体管与所述第2N沟道型MOS晶体管的第1连接点连接于所述第1P沟道型MOS晶体管的栅极上，所述第2连接点向由所述第2电源电压驱动的电路提供所述输出信号。

本申请的技术方案2是在技术方案1记载的电压电平变换电路中，所述第1P沟道型MOS晶体管和所述第2P沟道型MOS晶体管的驱动能力比所述第1N沟道型MOS晶体管和所述第2N沟道型MOS晶体管的驱动能力小。

本申请的技术方案3是在技术方案1记载的电压电平变换电路中，具有否定电路，该否定电路由以第2电源电压为耐压的第3P沟道型MOS晶体管和以第2电源电压为耐压的第3N沟道型MOS晶体管构成，所述第3N沟道型MOS晶体管的驱动能力比所述第3P沟道型MOS晶体管的驱动能力小，经由该否定电路向由所述第2电源电压驱动的电路提供所述输出信号。

本申请的技术方案4是在技术方案1记载的电压电平变换电路中，在所述第1P沟道型MOS晶体管与所述第1N沟道型MOS晶体管之间，插入第1电阻，在所述第2P沟道型MOS晶体管与所述第2N沟道型MOS晶体管之间，插入第2电阻。

本申请的技术方案5是在技术方案1记载的电压电平变换电路中，具有连接于所述第1连接点与所述第2电源电压之间的第5P沟道型MOS晶体管；连接于所述第2连接点与所述第2电源电压之间的第6P沟道型MOS晶体管；第1信号发生电路，当检测到所述第1连接点上产生的L电平逻辑电压时，向所述第6P沟道型MOS晶体管的栅极施加使该晶体管导通的单触发短脉冲电压；和第2信号发生电路，当检测到所述第2连接点产生的L电平逻辑电压时，向所述第5P沟道型MOS晶体管的栅极施加使该晶体管导通的单解发脉冲电压。

根据本申请的技术方案1，在变换输入信号的逻辑电压电平的电压电平变换电路中，由由于具有由低电源电压驱动、将具有与高电源电压对应的逻辑电压电平的输入信号变换为具有与低电源电压对应的逻辑电压电平的输出信号的电平变换部，并且将作为由电平变换部进行了电平变换后的输入信号的输出信号提供给由低电源电压驱动的电路，所以可在构成该电平变换部后级电路的晶体管中使用以低电源电压为耐压的晶体管。由此，可将电平变换部的低电源电压设定在以高电源电压为耐压的晶体管的阈值以下，从而可实现能以较低的内部电压工作的电压电平变换电路。

根据本申请的技术方案2，因为在技术方案1记载的电压电平变换电路中，将所述第1P沟道型MOS晶体管和所述第2P沟道型MOS晶体管的驱动能力设定得比所述第1N沟道型MOS晶体管和所述第2N沟道型MOS晶体管的驱动能力小，所以可进一步实现电平变换部在N沟道型MOS晶体管导通时的动作的高速化。

根据本申请的技术方案3，因为在技术方案1记载的电压电平变换电路中，配备由第3P沟道型MOS晶体管和具有比该第3P沟道型MOS晶体管的驱动能力小的驱动能力的第3N沟道型MOS晶体管构成的否定电路，并且经由该否定电路向由所述第2电源电压驱动的电路提供所述输出信号，所以可通过上述电平变换部后级的否定电路来补偿因电平变换部中而使N沟道型MOS晶体管的驱动能力比P沟道型MOS晶体管的驱动能力低的不足，从而可进一步高速化实现作为电压电平变换电路整体的动作速度的高速化。

根据本申请的技术方案4，因为在技术方案1记载的电压电平变换电路中，因为将电阻串联连接于构成电平变换部的P沟道型MOS晶体管上，从而抑制了该晶体管的驱动能力，所以实质上提高了构成电平变换部的N沟道型晶体管的驱动效果，从而可进一步高速化实现电平变换部在N沟道型MOS晶体管导通时的动作的高速化。

根据本申请的技术方案5，因为在技术方案1记载的电压电平变换电路中，配备辅助电平变换部中的P沟道型MOS晶体管的动作的辅助P沟道型MOS晶体管，并且利用单触发脉冲来驱动该辅助P沟道型MOS晶体管，所以可使电压电平变换电路的动作成为更稳定的高速动作。

附图说明

图1是说明本发明实施方式1的电压电平变换电路的图。

图2是说明本发明实施方式2的电压电平变换电路的图。

图3是说明本发明实施方式3的电压电平变换电路的图。

图4是说明本发明实施方式4的电压电平变换电路的图。

图5是说明本发明实施方式5的电压电平变换电路的图。

图6是说明现有的电压电平变换电路的图。

图7是说明文献1记载的电平移动电路的图。

具体实施方式

下面，说明本发明的实施方式。

(实施方式1)

图1是说明本发明实施方式1的电压电平变换电路的电路图。

本实施方式1的电压电平变换电路101是将具有高电源电压系统(VDD1系统)的逻辑电压电平的输入信号变换为具有低电源电压系统(VDD2系统)的逻辑电压电平的输出信号后输出的电路。该电压电平变换电路101由耐高压N沟道型MOS晶体管和阈值比该晶体管低的耐低压P沟道型MOS晶体管构成，具有仅向耐高压N沟道型MOS晶体管的栅极输入VDD1系统输入信号的电平变换部，将由该电平变换部进行电平变换后的输入信号输出到由低电源电压驱动的电路，由此可使VDD2系统的电源电压实现低电压化。

图1中，电压电平变换电路101具有将VDD1系统的输入信号变换为VDD2系统的信号的电平变换部101a和使电平变换后的输入信号反相后输出的否定电路30。21a是使输入信号IN的第1否定电路，21b是使第1否定电路21a的输出信号反向的第2否定电路。另外，在作为第2电源电压的低电源电压VDD2与接地电压VSS之间，以低电源电压VDD2为耐压的第1P沟道型MOS晶体管Q1p1和以高电源电压VDD1为耐压的第1N沟道型MOS晶体管Qhn1相互中联连接，在同一低电源电压VDD2与接地电压VSS之间，以低电源电压VDD2为耐压的第2P沟道型MOS晶体管Q1p2和以高电源电压VDD1为耐压的第2N沟道型MOS晶体管Qhn2相互串联连接。将P沟道型MOS晶体管Q1p1与N沟道型MOS晶体管Qhn1的连接节点N11连接于P沟道型MOS晶体管Q1p2的栅极上，将P沟道型MOS晶体管Q1p2与N沟道型MOS晶体管Qhn2的连接节点N12连接于P沟道型MOS晶体管Q1p1的栅极上。节点N13是否定电路21a的输出节点，被连接于N沟道型MOS晶体管Qhn1的栅极和否定电路21b的输入节点上。另外，节点N14是否定电路21b的输出节点，被连接于N沟道型MOS晶体管Qhn2的栅极上。

该电压电平变换电路101对输入到否定电路21a的输入节点的输入信号IN进行电平变换，将电平变换后的输入信号IN从P沟道型MOS晶体管Q1p2与N沟道型MOS晶体管Qhn2的连接节点N12输出到由低电源电压VDD2驱动的电路中。

这里，第1P沟道型MOS晶体管Q1p1和第2P沟道型MOS晶体管Q1p2以及构成否定电路30的MOS晶体管是阈值低的耐低压晶体管，属于由低电源电压VDD2驱动的电路系统(VDD2系统)A2。另外，第1N沟道型MOS晶体管Qhn1和第2N沟道型MOS晶体管Qhn2以及构成反相器21a和21b的MOS晶体管(未图示)是阈值高的耐高压晶体管，属于由高电源电压VDD1驱动的电路系统(VDD1系统)A1。

下面说明动作。

若向电压电平变换电路101输入VDD1系统的输入信号IN后，则该输入信号IN由否定电路21a反相，将输入信号IN的“非”信号被输入到第1N沟道型MOS晶体管Qhn1的栅极和否定电路21b。该输入信号IN的“非”信号中否定电路21b反相后，输入到第2N沟道型MOS晶体管Qhn2的栅极。

例如，当输入信号IN的电压为L电平逻辑电压(＝VSS)时，第1N沟道型MOS晶体管Qhn1的栅极电压变为H电平逻辑电压(＝VDD1)，第2N沟道型MOS晶体管Qhn2的栅极电压变为L电平逻辑电压(＝VSS)，N沟道型晶体管Qhn1处于导通状态，N沟道型晶体管Qhn2处于截止状态。此时，第1连接节点N11的电压变为L电平逻辑电压(＝VSS)，第2P沟道型MOS晶体管Q1p2处于导通状态，第2连接节点N12的电压变为H电平逻辑电压(＝VDD2)。因为该第2连接节点N12的电压是第1P沟道型MOS晶体管Q1p1的栅极电压，所以该晶体管Q1p1处于截止状态，将第1连接节点N11的电压确定为L电平逻辑电压(＝VSS)。

另一方面，当输入信号IN的电压为H电平逻辑电压(＝VDD1)时，上述第1P沟道型MOS晶体管Q1p1和第2N沟道型晶体管Qhn2变处于导通状态，上述第2P沟道型晶体管Qhp2和第1N沟道型晶体管Qhn1处于截止状态，第1连接节点N11的电压变为H电平逻辑电压(＝VDD2)，第2连接节点N12的电压变为L电平逻辑电压(＝VSS)。

另外，第2连接节点N12的逻辑电压被由低电源电压VDD2驱动的否定电路30反相，将该否定电路30的反相输出作为该电压电平变换电路101的输出信号OUT输出到VDD2系统的电路。

这样，在本实施方式1的电压电平变换电路101中，VDD1系统的否定电路21a和21b的输出仅被输入到耐高压晶体管Qhn1和Qhn2，并且向以低电源电压VDD2为电源电压的耐低压晶体管Q1p1和Q1p2输入具有与低电源电压VDD2对应的逻辑电压电平的信号，在以低电源电压VDD2为电源电压的晶体管Q1p1和Q1p2中，使用阈值低的耐低压晶体管，另外，因为向电平变换部101a的后级否定电路30仅输入由电平变换部101a进行电平变换后的输入信号，所以在构成否定电路30的晶体管中也可使用阈值低的耐低压晶体管。由此，可使作为VDD2系统的电源电压的低电源电压VDD2比VDD1系统的耐高压晶体管的阈值低，从而可进一步实现低电源电压VDD2的低电压化。

另外，在上述实施方式1中，若将第1、第2P沟道型MOS晶体管Q1p1、Q1p2的驱动能力设定为比第1、第2N沟道型MOS晶体管Qhn1、Qhn2的驱动能力小，则当N沟道型MOS晶体管Qhn1或Qhn2导通，由N沟道型MOS晶体管Qhn1或Qhn2从连接节点N1或N2抽取电荷时，从P沟道型MOS晶体管Q1p1或Q1p2流入连接节点N1或N2的电荷变少，从而当N沟道型MOS晶体管Qhn1和Qhn2导通时，可进一步使电压电平变换电路高速动作。

(实施方式2)

图2是说明本发明实施方式2的电压电平变换电路的电路图。

本实施方式2的电压电平变换电路102具有调整电平变换部101a中的晶体管能力的平衡的否定电路31，以代替实施方式1的电压电平变换电路的否定电路30，通过用于波形整形的输出电路41输出该否定电路31的输出信号。

图2中，电压电平变换电路102具有与实施方式1结构相同构成的电平变换部101a、使该电平变换部101a输出的信号反相的否定电路31，以及对该否定电路31输出的“非”信号进行波形整形后输出的输出电路41。否定电路31由串联连接于高电源电压VDD2与接地电压VSS之间的第3P沟道型MOS晶体管Q1p7和第3N沟道型MOS晶体管Q1n7构成，并且电源侧晶体管Q1p7的栅极与接地侧晶体管Q1n7的栅极共同连接于电平变换部101a的第2连接节点N12上。这里，在连接节点N12的电压从H电平逻辑电压变为L电平逻辑电压时输出信号OUT的电平快速转变，设上述第3P沟道型MOS晶体管Q1p7和第3N沟道型MOS晶体管Q1n7的驱动能力相比，使P沟道型MOS晶体管的驱动能力比N沟道型MOS晶体管的驱动能力大。

另外，输出电路41以构成否定电路31的串联连接的两个MOS晶体管Q1p7和Q1n7的连接节点N15为输入节点，由2级否定电路41a和41b构成。

这里，构成否定电路31的晶体管Q1p7和Q1n7以及构成输出电路41的2级否定电路41a、41b的晶体管(未图示)是阈值低的耐低压晶体管，第1P沟道型MOS晶体管Q1p1和第2P沟道型MOS晶体管Q1p2都属于由低电源电压VDD2驱动的VDD2系统A2。

下面说明动作。

本实施方式2的电压电平变换电路102的电平变换部101a的动作与实施方式1的动作相同，将由该电平变换部101a进行电平变换后的输入信号1N从电平变换部101a的第2连接节点N12输出到否定电路31。

在否定电路31中，因为电源侧P沟道型MOS晶体管Q1p7的驱动能力比接地侧N沟道型MOS晶体管Q1n7的驱动能力大，所以当接地节点N12的电压从H电平逻辑电压变为L电平逻辑电压时，其输出节点N15的电平快速转变换。

即，因为在N沟道型MOS晶体管Qhn2中使用VDD1系统的耐高压晶体管，所以该晶体管Qhn2的驱动能力一般较低，因此，连接节点N12的电位电平从H电平转变为L电平的动作慢。在本实施方式2中，可以通过增大构成电平变换部101a的次级否定电路的P沟道型MOS晶体管Q1n7的驱动能力来补偿由于这种VDD1系统晶体管的驱动能力低而造成的作为电压电平变换电路整体的动作速度的低下，从而可实现电压电平变换电路的高速动作。

这样，在本实施方式2的电压电平变换电路102中，与实施方式1一样，将具有与高电源电压VDD1对应的逻辑电压电平的VDD1系统信号仅输入到耐高压晶体管Qhn1和Qhn2，向耐低压晶体管Q1p1和Q1p2输入具有与低电源电压VDD2对应的逻辑电压电平的VDD2系统信号，在以低电源电压VDD2为电源电压的晶体管Q1p1和Q1p2中使用阈值低的耐低压晶体管，另外，因为向电平变换部101a的后级的否定电路31仅输入由电平变换部101a进行电平变换后的VDD2系统信号，所以在构成否定电路31的晶体管中也可使用阈值低的耐低压晶体管。由此，可使作为VDD2系统电源电压的低电源电压VDD2比VDD1系统的耐高压晶体管的阈值低，从而可进一步实现低电源电压VDD2的低电压化。

另外，因为设定构成否定电路31的P沟道型MOS晶体管和N沟道型MOS晶体管当中电源侧的P沟道型MOS晶体管的驱动能力大，所以具有的效果是，可通过电平变换部101a的后级的否定电路31来补偿电平变换部101a的VDD1系统N沟道型MOS晶体管Qhn2的驱动能力低、动作慢的不足，从而可使电压电平变换电路整体的动作实现高速化。

(实施方式3)

图3是说明本发明实施方式3的电压电平变换电路的电路图。

本实施方式3的电压电平变换电路103具有代替实施方式1的电压电平变换电路的电平变换部101a的电平变换部103a。

本实施方式3的电压电平变换电路的电平变换部103a的结构是，在实施方式1的电平变换部101a的第1连接节点N11与第1P沟道型MOS晶体管Q1p1之间插入电阻R1，在电平变换部101a的第2连接节点N12与第2P沟道型MOS晶体管Q1p2之间插入电阻R2。

这里，电阻R1由串联连接在第1连接节点N11与第1P沟道型MOS晶体管Q1p1之间、将栅极连接在接地电压VSS上的P沟道型MOS晶体管Q1p3构成。电阻R2由串联连接在第2连接节点N12与第2P沟道型MOS晶体管Q1p2之间、栅极连接在接地电压VSS上的P沟道型MOS晶体管Q1p4构成。

下面说明动作。

本实施方式3的电压电平变换电路103的本质动作与实施方式1相同。

但是，在本实施方式3中，因为在第1连接节点N11与第1P沟道型MOS晶体管Q1p1之间插入电阻R1，并且在第2连接节点N12与第2P沟道型MOS晶体管Q1p2之间插入电阻R2，所以抑制了这些P沟道型MOS晶体管驱动连接节点N11和N12的能力。因此，N沟道型MOS晶体管Qhn1和QhN2驱动连接节点N11和N12的驱动效果实质上提高。

这样，在本实施方式3中，与实施方式1一样，将具有与高电源电压VDD1对应的逻辑电压电平的VDD1系统信号仅输入到耐高压晶体管Qhn1和Qhn2，向耐低压晶体管Q1p1与Q1p2和否定电路30输入与对应于低电源电压VDD2对应的逻辑电压电平的VDD2系统信号，所以可在构成电平变换部101a的VDD2系统晶体管Q1p1和Q1p2以及构成否定电路30的晶体管中使用阈值低的耐低压晶体管，由此，可使作为VDD2系统电源电压的低电源电压VDD2比VDD1系统的耐高压晶体管的阈值低，从而可进一步实现低电源电压VDD2的低电压化。

另外，因为将电阻串联连接于构成电平变换部103a的电源侧P沟道型晶体管Q1p1和Q1p2上，从而抑制了这些晶体管的驱动能力，所以实质上提高了接地侧N沟道型晶体管Qhn1和Qhn2的驱动效果，从而可高速确定否定电路30输出的信号的接地电位电平。

(实施方式4)

图4是说明本发明实施方式4的电压电平变换电路的电路图。

本实施方式4的电压电平变换电路104在实施方式1的电压电平变换电路101的基础上，还具有辅助电平变换部101a的电源侧晶体管Q1p1和Q1p2的动作的电路结构。

图4中，电压电平变换电路104与实施方式1的电压电平变换电路101一样，具有电平变换部101a和否定电路30，电平变换部101a将具有高电源电压系统(VDD1系统)的逻辑电压电平的输入信号变换为具有低电源电压系统(VDD2系统)的逻辑电压电平的输出信号后输出；否定电路30使电平变换后的输入信号反相后输出。

另外，电压电平变换电路104还具有：第5P沟道型MOS晶体管Q1p5，并联连接于电平变换部101a的电源侧P沟道型MOS晶体管Q1p1上，辅助该晶体管Q1p1为连接节点N11充电的动作；第6P沟道型MOS晶体管Q1p6，并联连接于电平变换部101a的电源侧P沟道型MOS晶体管Q1p2上，辅助该晶体管Q1p2为连接节点N12充电的动作；以及分别利用脉冲信号来驱动这些辅助晶体管Q1p5和Q1p6的第1和第2脉冲信号发生电路P1和P2。

驱动晶体管Q1p6的脉冲信号发生电路P1由依次使电平变换部101a的连接节点N11的电压电平反相的4级否定电路P1a～P1d和分别以第1级否定电路P1a的输出和第4级否定电路P1d的输出为输入的2输入NAND电路P1e构成，将该2输入NAND电路P1e的输出节点N16连接于上述P沟道型MOS晶体管Q1p6的栅极上。

驱动晶体管Q1p5的脉冲信号发生电路P2由依次使电平变换部101a的连接节点N12的电压电平反相的4级否定电路P2a～P2d和分别以第1级否定电路P2a的输出和第4级否定电路P2d的输出为输入的2输入NAND电路P2e构成，将该2输入NAND电路P2e的输出节点N15连接于上述P沟道型MOS晶体管Q1p5的栅极上。

这里，上述辅助晶体管Q1p5和Q1p6以及构成脉冲信号发生电路P1和P2的晶体管是阈值电压低的耐低压晶体管，属于由低电源电压VDD2驱动的电路系统(VDD2系统)A2。

下面说明动作。

若向电压电平变换电路104输入VDD1系统输入信号IN后，则该输入信号IN由否定电路21a反相，将输入信号IN的“非”信号被输入到第1N沟道型MOS晶体管Qhn1的栅极和否定电路21b。该输入信号IN的“非”信号由否定电路21b反相后，输入到第2N沟道型MOS晶体管Qhn2的栅极。

例如，当输入信号IN的电压为L电平逻辑电压(＝VSS)时，第1N沟道型晶体管Qhn1的栅极电压变为H电平逻辑电压(＝VDD1)，第2N沟道型晶体管Qhn2的栅极电压变为L电平逻辑电压(＝VSS)，N沟道型晶体管Qhn1处于导通状态，N沟道型晶体管Qhn2处于截止状态。

这样，第1连接节点N11的电压变为L电平逻辑电压(＝VSS)，第2P沟道型MOS晶体管Q1p2处于导通状态，从而该晶体管Q1p2开始第2连接节点N12的充电。另外，此时，第1连接节点N11的电压被输入第1脉冲发生电路P1，从该脉冲发生电路P1向P沟道型MOS晶体管Q1p6的栅极施加具有与该否定电路P1a～P1d的级数对应的脉冲幅度的单触发脉冲信号，从而该晶体管Q1p6开始第2连接节点N12的充电。由此，由P沟道型MOS晶体管Q1p6来辅助第2P沟道型MOS晶体管Q1P2的动作。

另外，因为第2连接节点N12的电压为第1P沟道型MOS晶体管Q1p1的栅极电压，所以该晶体管Q1p1处于截止状态，将第1连接节点N11的电压被确定为L电平逻辑电压(＝VSS)。

另一方面，当输入信号IN的电压为H电平逻辑电压(＝VDD1)时，第1N沟道型晶体管Qhn1的栅极电压变为L电平逻辑电压(＝VSS)，第2N沟道型晶体管Qhn2的栅极电压变为H电平逻辑电压(＝VDD1)，N沟道型晶体管Qhn1处于截止状态，N沟道型晶体管Qhn2处于导通状态。

这样，第2连接节点N12的电压变为L电平逻辑电压(＝VSS)，第1 P沟道型MOS晶体管Q1p1处于导通状态，从而该晶体管Q1p1开始第1连接节点N11的充电。另外，此时，将第2连接节点N12的电压被输入第2脉冲信号发生电路P2，从该脉冲发生电路P2向P沟道型MOS晶体管Q1p5的栅极施加具有与该否定电路P2a～P2d的级数对应的脉冲幅度的单触发脉冲信号，从而该晶体管Q1p5开始第1连接节点N11的充电。由此，由P沟道型MOS晶体管Q1p5来辅助第1P沟道型MOS晶体管Q1P1的动作。

另外，因为第1连接节点N11的电压为第2P沟道型MOS晶体管Q1p2的栅极电压，所以该晶体管Q1p2处于截止状态，将第2连接节点N12的电压被确定为L电平逻辑电压(＝VSS)。

的后，第2连接节点N12的逻辑电压被由低电源电压VDD2驱动的否定电路30反相，将该否定电路30的反相输出作为该电压电平变换电路104的输出信号OUT输出到VDD2系统的电路。

这样，在本实施方式4中，与实施方式1一样，具有与高电源电压VDD1对应的逻辑电压电平的VDD1系统信号仅被输入到耐高压晶体管Qhn1和Qhn2，向耐低压晶体管Q1p1与Q1p2及否定电路30输入具有与低电源电压VDD2对应的逻辑电压电平的VDD2系统信号，从而在构成电平变换部101a的VDD2系统晶体管Q1p1与Q1p2以及构成否定电路30的晶体管中，所以使用阈值低的耐低压晶体管，由此，可使作为VDD2系统电源电压的低电源电压VDD2比VDD1系统的耐高压晶体管的阈值低，从而可进一步实现低电源电压VDD2的低电压化。

另外，在本实施方式4中，具有辅助电平变换部101a的电源侧P沟道型晶体管Q1p1为连接节点N11充电的动作的P沟道型晶体管Q1p5，和辅助电平变换部101a的电源侧P沟道型晶体管Q1p2为连接节点N12充电的动作的P沟道型晶体管Q1p6，并且由脉冲信号发生电路P1和P2输出的单触发脉冲来驱动这些辅助晶体管Q1p5和Q1p6，所以与实施方式1相比，可实现能稳定地高速动作的电压电平变换电路。

(实施方式5)

图5是说明本发明实施方式5的电压电平变换电路的电路图。

本实施方式5的电压电平变换电路105具有代替实施方式4的电压电平变换电路的电平变换部101a的、与实施方式3的电平变换部103a具有相同结构的电平变换部105a，换言的，该实施方式5的电压电平变换电路105具有使实施方式3与实施方式4组合的电路结构。

本实施方式5的电压电平变换电路的电平变换部105a在实施方式4的电平变换部101a的第1连接节点N11与第1P沟道型MOS晶体管Q1p1之间插入电阻R1，在电平变换部101a的第2连接节点N12与第2P沟道型MOS晶体管Q1p2之间插入电阻R2。

这里，电阻R1由串联连接在第1连接节点N11与第1P沟道型MOS晶体管Q1p1之间、栅极连接于接地电压VSS上的P沟道型MOS晶体管Q1p3构成。另外，电阻R2由串联连接在第2连接节点N12与第2P沟道型MOS晶体管Q1p2之间、栅极连接于接地电压VSS上的P沟道型MOS晶体管Q1p4构成。

下面说明动作。

本实施方式5的电压电平变换电路105的本质动作与实施方式4相同。

但是，在本实施方式5中，因为在第1连接节点N11与第1P沟道型MOS晶体管Q1p1之间插入电阻R1，在第2连接节点N12与第2P沟道型MOS晶体管Q1p2之间插入电阻R2，所以抑制了这些P沟道型MOS晶体管驱动连接节点N11和N12的能力，由此，N沟道型MOS晶体管Qhn1和Qhn2驱动连接节点N11和N12的驱动效果实质上提高。

这样，在本实施方式5中，与实施方式1一样，将具有与高电源电压VDD1的逻辑电压电平对应的VDD1系统信号仅输入到耐高压晶体管Qhn1和Qhn2，向耐低压晶体管Q1p1与Q1p2和否定电路30输入具有与低电源电压VDD2的逻辑电压电平对应的VDD2系统信号，所以可在构成电平变换部101a的VDD2系统晶体管Q1p1与Q1p2以及构成否定电路30的晶体管中使用阈值低的耐低压晶体管，由此，可使作为VDD2系统电源电压的低电源电压VDD2比VDD1系统的耐高压晶体管的阈值低，从而可进一步实现低电源电压VDD2的低电压化。

另外，在本实施方式5中，与实施方式3一样，因为将电阻串联连接于构成电平变换部105a的电源侧P沟道型晶体管Q1p1和Q1p2上，从而抑制了这些晶体管的驱动能力，所以实质上提高了接地侧N沟道型晶体管Qhn1和Qhn2的驱动效果，从而可高速确定否定电路30输出的信号的接地电位电平。

另外，在该实施方式5中，与实施方式4一样，由P沟道型MOS晶体管Q1p5来辅助电平变换部105a的电源侧P沟道型MOS晶体管Q1p1为连接节点N11充电的动作，由P沟道型MOS晶体管Q1p6来辅助电平变换部101a的电源侧P沟道型MOS晶体管Q1p2为连接节点N12充电的动作，所以与实施方式1相比，可实现能稳定地高速动作的电压电平变换电路。

工业实用性

本发明的电压电平变换电路在将逻辑电压电平从与高电源电压对应的逻辑电压电平变换为与低电源电压对应的逻辑电压电平的电路中，可以利用较低的内部电压来动作，从而可以用于实现驱动电压电平变换电路的低电源电压的低电压化。

Claims (5)

1、一种电压电平变换电路，将具有与第1电源电压对应的逻辑电压电平的输入信号变换为具有与比所述第1电源电压低的第2电源电压对应的逻辑电压电平的输出信号后输出，其特征在于：

在所述第2电源电压与接地电压之间，以第2电源电压为耐压的第1P沟道型MOS晶体管和以第1电源电压为耐压的第1N沟道型MOS晶体管相互串联连接，

在所述第2电源电压与接地电压之间，以第2电源电压为耐压的第2P沟道型MOS晶体管和以第1电源电压为耐压的第2N沟道型MOS晶体管相互串联连接，

所述第1P沟道型MOS晶体管与所述第1N沟道型MOS晶体管的第1连接点连接于所述第2P沟道型MOS晶体管的栅极上，

所述第2P沟道型MOS晶体管与所述第2N沟道型MOS晶体管的第2连接点连接于所述第1P沟道型MOS晶体管的栅极上，

所述第2连接点向由所述第2电源电压驱动的电路提供所述输出信号。

2、根据权利要求1所述的电压电平变换电路，其特征在于：

所述第1P沟道型MOS晶体管和所述第2P沟道型MOS晶体管的驱动能力比所述第1N沟道型MOS晶体管和所述第2N沟道型MOS晶体管的驱动能力小。

3、根据权利要求1所述的电压电平变换电路，其特征在于：

具有否定电路，该否定电路由以第2电源电压为耐压的第3P沟道型MOS晶体管和以第2电源电压为耐压的第3N沟道型MOS晶体管构成，所述第3N沟道型MOS晶体管的驱动能力比所述第3P沟道型MOS晶体管的驱动能力小，

经由该否定电路向由所述第2电源电压驱动的电路提供所述输出信号。

4、根据权利要求1所述的电压电平变换电路，其特征在于：

在所述第1P沟道型MOS晶体管与所述第1N沟道型MOS晶体管之间，插入第1电阻，

在所述第2P沟道型MOS晶体管与所述第2N沟道型MOS晶体管之间，插入第2电阻。

5、根据权利要求1所述的电压电平变换电路，其特征在于：具有：

连接于所述第1连接点与所述第2电源电压之间的第5P沟道型MOS晶体管；

连接于所述第2连接点与所述第2电源电压之间的第6P沟道型MOS晶体管；

第1信号发生电路，当检测到所述第1连接点上产生的L电平逻辑电压时，向所述第6P沟道型MOS晶体管的栅极施加使该晶体管导通的单触发脉冲电压；和

第2信号发生电路，当检测到所述第2连接点上产生的L电平逻辑电压时，向所述第5P沟道型MOS晶体管的栅极施加使该晶体管导通的单触发脉冲电压。

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