JP4807431B2 - 入力インタフェース回路 - Google Patents
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Description
工作機械の数値制御装置に設けた入力インタフェース回路1は、制御部3と、32個の入力回路部20と、設定スイッチとしての2つのディップスイッチ(ディップSW)8,9と、端子台10とを有する。入力インタフェース回路1は1つの基板2に実装してある。制御部3は、マイクロコンピュータを含んで構成してあり、CPU4と、ROM5と、RAM6と、入出力インタフェース(I/O)7等を有する。制御部3は、ディップSW8,9の設定信号に基づいて後述するFET駆動回路21を制御する。入出力インタフェース7は、ディップSW8,9と、FET駆動回路21と、後述するシンク用レベル変換回路24及びソース用レベル変換回路25とを接続している。
図1、図2に示すように入力回路部20は、端子A(第1端子)と、端子B(第2端子)と、FET駆動回路21(スイッチ駆動部)と、VCCバイパス回路22(電源バイパス回路)と、GNDバイパス回路23(グランドバイパス回路)と、シンク用レベル変換回路24と、ソース用レベル変換回路25とを有する。端子A,Bは端子台10に設けてあり、図3(a),(b)に示すように端子A,Bは、外部機器50のシンク型スイッチング素子50a又はソース型スイッチング素子50bに夫々接続される。
シンク用レベル変換回路24は、外部機器50が動作する24V系の端子Aの入力信号を制御部3が動作する3.3V系の入力信号レベルに変換し、入出力インタフェース7を介して制御部3へ出力する。シンク用レベル変換回路24は、プルアップ抵抗33又はVCCバイパス回路22を介して端子Aの入力信号を受けて動作するNPN型トランジスタ37と、プルアップ抵抗39とを有する。
端子A,Bに接続された外部機器50の出力タイプがシンク型の場合、ディップSW8,9によりNPN入力対応モードに設定する。FET駆動回路21の駆動によりVCCバイパス回路22のFET30をオフし、FET30のソースとドレインが導通しないので端子Aは抵抗33を介して24V電源32に接続した状態となる。同時に、FET駆動回路21の駆動によりGNDバイパス回路23のFET40をオンし、FET40のソースとドレインが導通し端子Bが直接接地した状態となる。
この入力インタフェース回路1では、制御部3は、NPN入力対応モードのとき、VCCバイパス回路22が無効、且つGNDバイパス回路23が有効となるようにFET駆動回路21を制御することで、抵抗33を介して端子Aを24V電源32に接続し且つ端子Bを接地する。一方、制御部3は、PNP入力対応モードのときGNDバイパス回路23が無効、且つVCCバイパス回路22が有効となるようにFET駆動回路21を制御することで、抵抗43を介して端子Bを接地し且つ端子Aを24V電源32に接続することができる。
1]入力回路部20の個数は外部機器50の出力端子数に応じて変更可能であり、32個以外であってもよい。
2]NPN/PNP混在入力対応モードを省略することも可能である。この場合ディップSWは1つで実現できる。
B 第2端子
1 入力インタフェース回路
3 制御部
8,9 ディップスイッチ
21 FET駆動回路
22 VCCバイパス回路
23 GNDバイパス回路
24 シンク用レベル変換回路
25 ソース用レベル変換回路
30 PMOS−FET
33 第1電流制限抵抗
37,47 トランジスタ
39,49 プルアップ抵抗
40 NMOS−FET
43 第2電流制限抵抗
Claims (6)
- 外部機器から、シンク型入力信号を入力する第1状態と、ソース型入力信号を入力する第2状態とに切換え可能な入力インタフェース回路において、
前記外部機器に接続された第1,第2端子と、
前記第1状態と前記第2状態とを選択可能に設定する設定スイッチと、
前記第1端子と電源との間に設け、過電流を防ぐための第1電流制限抵抗と、
前記第1電流制限抵抗と並列に接続し、且つ前記電源と前記第1端子とを前記第1電流制限抵抗を介さずに接続可能な第1スイッチング素子を含む電源バイパス回路と、
前記第2端子とグランドとの間に設け、過電流を防ぐための第2電流制限抵抗と、
前記第2電流制限抵抗と並列に接続し、且つ前記グランドと前記第2端子とを前記第2電流制限抵抗を介さずに接続可能な第2スイッチング素子を含むグランドバイパス回路と、
前記電源バイパス回路の前記第1スイッチング素子と前記グランドバイパス回路の前記第2スイッチング素子を駆動する為のスイッチ駆動部と、
前記設定スイッチの設定信号に基づいて前記スイッチ駆動部を制御する制御手段とを備え、
前記制御手段は、前記第1状態のとき前記電源バイパス回路が無効となるように前記スイッチ駆動部を制御し、前記第2状態のとき前記グランドバイパス回路が無効となるように前記スイッチ駆動部を制御することを特徴とする入力インタフェース回路。 - 前記電源バイパス回路又は前記第1電流制限抵抗と、前記制御手段との間に設け、前記第1状態のときに、前記第1端子からの入力信号レベルを該入力信号レベルよりも低い信号レベルに変換して前記制御手段へ出力するシンク用レベル変換回路と、
前記グランドバイパス回路又は前記第2電流制限抵抗と、前記制御手段との間に設け、前記第2状態のときに、前記第2端子からの入力信号レベルを該入力信号レベルよりも低い信号レベルに変換して前記制御手段へ出力するソース用レベル変換回路とを更に備えたことを特徴とする請求項1に記載の入力インタフェース回路。 - 前記シンク用レベル変換回路は、第1端子の入力信号を受けて動作するトランジスタと、このトランジスタのコレクタに接続されたプルアップ抵抗を含み、
前記ソース用レベル変換回路は、第2端子の入力信号を受けて動作するトランジスタと、このトランジスタのコレクタに接続されたプルアップ抵抗を含むことを特徴とする請求項2に記載の入力インタフェース回路。 - 前記制御手段は、前記設定スイッチにより第1状態が設定されたとき前記電源バイパス回路の第1スイッチング素子をオフし且つ前記グランドバイパス回路の第2スイッチング素子をオンするように前記スイッチ駆動部を制御し、前記設定スイッチにより第2状態が設定されたとき前記電源バイパス回路の第1スイッチング素子をオンし且つ前記グランドバイパス回路の第2スイッチング素子をオフするように前記スイッチ駆動部を制御することを特徴とする請求項1〜3の何れかに記載の入力インタフェース回路。
- 前記設定スイッチは、外部機器からシンク型入力信号とソース型入力信号を入力可能な第3状態を設定可能に構成され、
前記制御手段は、前記設定スイッチにより第3状態が設定されたとき前記電源バイパス回路の第1スイッチング素子をオフし且つ前記グランドバイパス回路の第2スイッチング素子をオフするように前記スイッチ駆動部を制御することを特徴とする請求項4に記載の入力インタフェース回路。 - 前記電源バイパス回路の第1スイッチング素子と前記グランドバイパス回路の第2スイッチング素子をFETで構成したことを特徴とする請求項1〜5の何れかに記載の入力インタフェース回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009082222A JP4807431B2 (ja) | 2009-03-30 | 2009-03-30 | 入力インタフェース回路 |
CN 201010144272 CN101854112B (zh) | 2009-03-30 | 2010-03-15 | 接口电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009082222A JP4807431B2 (ja) | 2009-03-30 | 2009-03-30 | 入力インタフェース回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010239202A JP2010239202A (ja) | 2010-10-21 |
JP4807431B2 true JP4807431B2 (ja) | 2011-11-02 |
Family
ID=43093197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009082222A Active JP4807431B2 (ja) | 2009-03-30 | 2009-03-30 | 入力インタフェース回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4807431B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5459161B2 (ja) * | 2010-09-24 | 2014-04-02 | ブラザー工業株式会社 | 入力回路及び入力装置 |
CN104834616A (zh) * | 2015-04-30 | 2015-08-12 | 徐友华 | 一种数据接口电路及其通讯方法以及多节传感器系统 |
JP6766352B2 (ja) * | 2015-12-15 | 2020-10-14 | ブラザー工業株式会社 | インタフェース回路 |
CN107888183B (zh) * | 2017-12-16 | 2024-03-15 | 苏州新优化投资咨询有限公司 | 低压系统中npn/pnp传感器接入器 |
EP4369122A3 (en) * | 2018-01-30 | 2024-07-31 | Parker-Hannifin Corporation | Method and apparatus for configuring i/o modules connected to a fieldbus controller |
JP2020010295A (ja) * | 2018-07-12 | 2020-01-16 | パナソニックIpマネジメント株式会社 | 入出力装置 |
CN109445424B (zh) * | 2018-12-25 | 2024-06-11 | 珠海格力电器股份有限公司 | 检测电路和检测装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5815326A (ja) * | 1981-07-21 | 1983-01-28 | Seiko Epson Corp | ゲ−ト入力回路 |
JPS61263316A (ja) * | 1985-05-17 | 1986-11-21 | Hitachi Ltd | 半導体スイツチング回路 |
JPS6415433A (en) * | 1987-07-10 | 1989-01-19 | Mitsubishi Heavy Ind Ltd | Turbo-compound system |
JPH06119280A (ja) * | 1992-10-06 | 1994-04-28 | Nec Eng Ltd | データ処理装置 |
JP3564920B2 (ja) * | 1997-03-07 | 2004-09-15 | 三菱電機株式会社 | 制御装置のインターフェイス回路 |
JP4304091B2 (ja) * | 2004-02-12 | 2009-07-29 | サンクス株式会社 | 信号入力回路及びリレーユニット回路 |
JP2005333595A (ja) * | 2004-05-21 | 2005-12-02 | Matsushita Electric Ind Co Ltd | 電圧レベル変換回路 |
-
2009
- 2009-03-30 JP JP2009082222A patent/JP4807431B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2010239202A (ja) | 2010-10-21 |
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---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110714 |
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TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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