JP4807431B2 - 入力インタフェース回路 - Google Patents

Description

本発明は、外部機器からシンク型入力信号を入力する第１状態とソース型入力信号を入力する第２状態とに切換え可能な入力インタフェース回路に関する。

工作機械の数値制御装置に設けた入力インタフェース回路の入力タイプにはシンク型（ＮＰＮ型）とソース型（ＰＮＰ型）がある。外部機器を数値制御装置に接続する場合、外部機器の出力タイプと数値制御装置の入力インタフェース回路の入力タイプを、シンク型又はソース型に合わせる必要がある。

例えばセンサなどの外部機器を数値制御装置に接続する場合、外部機器の出力タイプがシンク型のときは、入力タイプがシンク型の入力インタフェース回路に交換する必要がある。通常、１つの基板には１種類の入力インタフェース回路のみ実装しているため、外部機器の出力タイプに合わせて基板全体を交換する必要があり、シンク型とソース型の２種類の基板を用意する必要があった。そこで、外部機器の出力タイプに合わせて容易に対応できるようにしたものが、例えば特許文献１に開示してある。

特許文献１には、端子台と入出力回路部とコネクタを有する脱着式端子台基板と、制御部を有する制御用基板とを備えた制御基板を開示してある。この制御基板では、端子台と入出力回路部についてはシンク型とソース型の２種類のものを用意してある。外部機器の入出力タイプに合わせて２種類の脱着式端子台基板のうちから１つの脱着式端子台基板を選択しコネクタを介して制御用基板に接続することで制御基板を構成する。この制御基板では制御用基板を共通化したため、外部機器の出力タイプに合わせて脱着式端子台基板のみを交換するだけで、外部機器の出力タイプに容易に対応することができる。

特許第３７００３１５号公報

しかし、特許文献１では制御用基板を共通化したものの、脱着式端子台基板については外部機器に合わせて交換する必要があるため、外部機器の出力タイプに合わせて入力インタフェース回路を容易に切換えることができない。また、２種類の脱着式端子台基板が必要なうえ、レベル変換回路として部品サイズが大きいフォトカプラを使用しているため基板を小型化するのは難しい。それ故、入力インタフェース回路の製作コストを低減することは難しい。

本発明の目的は、外部機器の出力タイプに合わせてシンク型とソース型とに容易に切換えることができ、且つ製作コストを低減できる入力インタフェース回路を提供することである。

請求項１の入力インタフェース回路は、外部機器から、シンク型入力信号を入力する第１状態と、ソース型入力信号を入力する第２状態とに切換え可能な入力インタフェース回路において、前記外部機器に接続された第１，第２端子と、前記第１状態と前記第２状態とを選択可能に設定する設定スイッチと、前記第１端子と電源との間に設け、過電流を防ぐための第１電流制限抵抗と、前記第１電流制限抵抗と並列に接続し、且つ前記電源と前記第１端子とを前記第１電流制限抵抗を介さずに接続可能な第１スイッチング素子を含む電源バイパス回路と、前記第２端子とグランドとの間に設け、過電流を防ぐための第２電流制限抵抗と、前記第２電流制限抵抗と並列に接続し、且つ前記グランドと前記第２端子とを前記第２電流制限抵抗を介さずに接続可能な第２スイッチング素子を含むグランドバイパス回路と、前記電源バイパス回路の前記第１スイッチング素子と前記グランドバイパス回路の前記第２スイッチング素子を駆動する為のスイッチ駆動部と、前記設定スイッチの設定信号に基づいて前記スイッチ駆動部を制御する制御手段とを備え、前記制御手段は、前記第１状態のとき前記電源バイパス回路が無効となるように前記スイッチ駆動部を制御し、前記第２状態のとき前記グランドバイパス回路が無効となるように前記スイッチ駆動部を制御することを特徴としている。

この入力インタフェース回路では、設定スイッチにより第１状態又は第２状態に設定する。制御手段は、第１状態のとき電源バイパス回路が無効となるようにスイッチ駆動部を制御するので、第１電流制限抵抗を介して第１端子を電源に接続することができる。この状態でグランドバイパス回路が有効となるようにスイッチ駆動部を制御することで、第２端子をグランドに接続することができる。

制御手段は、第２状態のときグランドバイパス回路が無効となるようにスイッチ駆動部を制御するので、第２電流制限抵抗を介して第２端子をグランドに接続することができる。この状態で電源バイパス回路が有効となるようにスイッチ駆動部を制御することで、第１端子を電源に接続することができる。これにより、外部機器の出力タイプに合わせて設定スイッチを設定することで、入力インタフェース回路をシンク型とソース型とに容易に切換えることができる。

請求項２の入力インタフェース回路は、請求項１の発明において、前記電源バイパス回路又は前記第１電流制限抵抗と、前記制御手段との間に設け、前記第１状態のときに、前記第１端子からの入力信号レベルを該入力信号レベルよりも低い信号レベルに変換して前記制御手段へ出力するシンク用レベル変換回路と、前記グランドバイパス回路又は前記第２電流制限抵抗と、前記制御手段との間に設け、前記第２状態のときに、前記第２端子からの入力信号レベルを該入力信号レベルよりも低い信号レベルに変換して前記制御手段へ出力するソース用レベル変換回路とを更に備えたことを特徴としている。

請求項３の入力インタフェース回路は、請求項２の発明において、前記シンク用レベル変換回路は、第１端子の入力信号を受けて動作するトランジスタと、このトランジスタのコレクタに接続されたプルアップ抵抗を含み、前記ソース用レベル変換回路は、第２端子の入力信号を受けて動作するトランジスタと、このトランジスタのコレクタに接続されたプルアップ抵抗を含むことを特徴としている。

請求項４の入力インタフェース回路は、請求項１〜３の何れかの発明において、前記制御手段は、前記設定スイッチにより第１状態が設定されたとき前記電源バイパス回路の第１スイッチング素子をオフし且つ前記グランドバイパス回路の第２スイッチング素子をオンするように前記スイッチ駆動部を制御し、前記設定スイッチにより第２状態が設定されたとき前記電源バイパス回路の第１スイッチング素子をオンし且つ前記グランドバイパス回路の第２スイッチング素子をオフするように前記スイッチ駆動部を制御することを特徴としている。

請求項５の入力インタフェースは、請求項４の発明において、前記設定スイッチは、外部機器からシンク型入力信号とソース型入力信号を入力可能な第３状態を設定可能に構成され、前記制御手段は、前記設定スイッチにより第３状態が設定されたとき前記電源バイパス回路の第１スイッチング素子をオフし且つ前記グランドバイパス回路の第２スイッチング素子をオフするように前記スイッチ駆動部を制御することを特徴としている。

請求項６の入力インタフェースは、請求項１〜５の何れかの発明において、前記電源バイパス回路の第１スイッチング素子と前記グランドバイパス回路の第２スイッチング素子をＦＥＴで構成したことを特徴としている。

請求項１の発明によれば、制御手段は、第１状態のとき電源バイパス回路が無効となるようにスイッチ駆動部を制御するので、グランドバイパス回路が有効となるようにスイッチ駆動部を制御することで、第１電流制限抵抗を介して第１端子を電源に接続し且つ第２端子をグランドに接続することができる。一方、制御手段は、第２状態のときグランドバイパス回路が無効となるようにスイッチ駆動部を制御するので、電源バイパス回路が有効となるようにスイッチ駆動部を制御することで、第２電流制限抵抗を介して第２端子をグランドに接続し且つ第１端子を電源に接続することができる。

これにより、外部機器の出力タイプに合わせて設定スイッチを設定することで、入力インタフェース回路をシンク型とソース型とに容易に切換えることができる。また、シンク型とソース型とに切換えるのに基板の交換を必要としないので、複数種類の基板を用意する必要がなく、入力インタフェース回路の製作コストを低減できる。第１端子と電源との間に第１電流制限抵抗を設け且つ第２端子とグランドとの間に第２電流制限抵抗を設けたので、外部機器を第１，第２端子に接続した場合に外部機器に過電流が流れるのを確実に防止できる。

請求項２の発明によれば、第１状態のときに、第１端子からの入力信号レベルをこの入力信号レベルよりも低い信号レベルに変換して制御手段へ出力するシンク用レベル変換回路と、第２状態のときに、第２端子からの入力信号レベルをこの入力信号レベルよりも低い信号レベルに変換して制御手段へ出力するソース用レベル変換回路とを更に備えたので、シンク型とソース型とに切換え可能な入力インタフェース回路を１つの基板で実現できる。

請求項３の発明によれば、シンク用レベル変換回路は、第１端子の入力信号を受けて動作するトランジスタと、このトランジスタのコレクタに接続されたプルアップ抵抗を含み、ソース用レベル変換回路は、第２端子の入力信号を受けて動作するトランジスタと、このトランジスタのコレクタに接続されたプルアップ抵抗を含むので、フォトカプラよりも小型のトランジスタを使用することで基板を小型化することが可能となる。それ故、入力インタフェース回路の製作コストを低減できる。

請求項４の発明によれば、制御手段は、設定スイッチにより第１状態が設定されたとき電源バイパス回路の第１スイッチング素子をオフし且つグランドバイパス回路の第２スイッチング素子をオンするようにスイッチ駆動部を制御し、設定スイッチにより第２状態が設定されたとき電源バイパス回路の第１スイッチング素子をオンし且つグランドバイパス回路の第２スイッチング素子をオフするようにスイッチ駆動部を制御するので、第１状態と第２状態とに切換える際に第１，第２端子に流れる電流値のみ変化する。それ故、第１状態と第２状態とを誤って設定した場合にも外部機器に対して逆電圧が印加されない。

請求項５の発明によれば、設定スイッチは、外部機器からシンク型入力信号とソース型入力信号を入力可能な第３状態を設定可能に構成され、制御手段は、設定スイッチにより第３状態が設定されたとき電源バイパス回路の第１スイッチング素子をオフし且つグランドバイパス回路の第２スイッチング素子をオフするようにスイッチ駆動部を制御するので、シンク型とソース型の外部機器を混在した状態で接続する場合にも容易に接続することができる。

請求項６の発明によれば、電源バイパス回路の第１スイッチング素子とグランドバイパス回路の第２スイッチング素子をＦＥＴで構成したので、部品点数が増加することなく入力インタフェース回路の製作コストを低減できる。

本発明の実施例に係る入力インタフェース回路を実装した基板を示す図である。 入力インタフェース回路のブロック図である。 （ａ）は外部機器のシンク型スイッチング素子を示す図、（ｂ）は外部機器のソース型スイッチング素子を示す図である。 ディップＳＷによるモード設定を示す説明図である。 各モードにおける端子の状態を示す説明図である。

以下、本発明を実施するための形態について説明する。

図１に基づいて入力インタフェース回路１の構成について説明する。
工作機械の数値制御装置に設けた入力インタフェース回路１は、制御部３と、３２個の入力回路部２０と、設定スイッチとしての２つのディップスイッチ（ディップＳＷ）８，９と、端子台１０とを有する。入力インタフェース回路１は１つの基板２に実装してある。制御部３は、マイクロコンピュータを含んで構成してあり、ＣＰＵ４と、ＲＯＭ５と、ＲＡＭ６と、入出力インタフェース（Ｉ／Ｏ）７等を有する。制御部３は、ディップＳＷ８，９の設定信号に基づいて後述するＦＥＴ駆動回路２１を制御する。入出力インタフェース７は、ディップＳＷ８，９と、ＦＥＴ駆動回路２１と、後述するシンク用レベル変換回路２４及びソース用レベル変換回路２５とを接続している。

入力インタフェース回路１は、２つのディップＳＷ８，９の設定状態に応じて、外部機器５０からシンク型入力信号を入力するＮＰＮ入力対応モード（第１状態）と、外部機器５０からソース型入力信号を入力するＰＮＰ入力対応モード（第２状態）と、外部機器５０からシンク型入力信号とソース型入力信号を入力可能なＮＰＮ／ＰＮＰ混在入力対応モード（第３状態）とに選択可能に設定する。

図４に示すように、ディップＳＷ８をオン、ディップＳＷ９をオフに設定した場合、ＰＮＰ入力対応モードとなる。ディップＳＷ８をオフ、ディップＳＷ９をオンに設定した場合、ＮＰＮ入力対応モードとなる。ディップＳＷ８をオン、ディップＳＷ９をオンに設定した場合、ＮＰＮ／ＰＮＰ入力対応モードとなる。

次に、入力回路部２０について説明する。例えば３２個の入力回路部２０は全て同じ構成であるので、１ポート目に対応する入力回路部２０について説明する。
図１、図２に示すように入力回路部２０は、端子Ａ（第１端子）と、端子Ｂ（第２端子）と、ＦＥＴ駆動回路２１（スイッチ駆動部）と、ＶＣＣバイパス回路２２（電源バイパス回路）と、ＧＮＤバイパス回路２３（グランドバイパス回路）と、シンク用レベル変換回路２４と、ソース用レベル変換回路２５とを有する。端子Ａ，Ｂは端子台１０に設けてあり、図３（ａ），（ｂ）に示すように端子Ａ，Ｂは、外部機器５０のシンク型スイッチング素子５０ａ又はソース型スイッチング素子５０ｂに夫々接続される。

外部機器５０には、図３（ａ）に示すシンク型と、図３（ｂ）に示すソース型の２種類の出力タイプがある。端子Ａ，Ｂにシンク型の外部機器５０を接続する場合、ＮＰＮ入力対応モードに設定し、端子Ａ，Ｂにソース型の外部機器５０を接続する場合は、ＰＮＰ入力対応モードに設定する必要がある。また、３２個の入力回路部２０の端子Ａ，Ｂに対してシンク型とソース型の外部機器５０を混在した状態で接続する場合は、ＮＰＮ／ＰＮＰ入力対応モードに設定する必要がある。

図２に示すように、ＶＣＣバイパス回路２２は、第１スイッチング素子としてのＰＭＯＳ−ＦＥＴ３０（以下、ＦＥＴ３０という）とダイオード３１とで構成してある。ＦＥＴ３０において、ゲートはＦＥＴ駆動回路２１に接続し、ドレインはダイオード３１を介して端子Ａとツェナーダイオード３４に接続し、ソースは２４Ｖ電源３２に接続してある。第１電流制限抵抗としての抵抗３３は、その一端は２４Ｖ電源３２に接続し他端は端子Ａに接続してある。抵抗３３は、ＶＣＣバイパス回路２２と並列に接続している。抵抗３３は、外部機器５０に過電流が流れるのを防ぐものである。

ＧＮＤバイパス回路２３は、第２スイッチング素子としてのＮＭＯＳ−ＦＥＴ４０（以下、ＦＥＴ４０という）とダイオード４１とで構成してある。ＦＥＴ４０において、ゲートはＦＥＴ駆動回路２１に接続し、ドレインはダイオード４１を介して端子Ｂとツェナーダイオード４４に接続し、ソースは接地してある。第２電流制限抵抗としての抵抗４３は、その一端は接地し他端は端子Ｂに接続してある。抵抗４３は、ＧＮＤバイパス回路２３と並列に接続している。抵抗４３は、外部機器５０に過電流が流れるのを防ぐものである。

ダイオード３１，４１は電流の回り込みを防止するものであり、入力インタフェース回路１において１つの入力回路部２０のみ備える場合はダイオード３１，４１を省略することが可能である。ＦＥＴ駆動回路２１は、制御部３からの制御信号に基づいてＦＥＴ３０とＦＥＴ４０とを駆動して、ＶＣＣバイパス回路２２及びＧＮＤバイパス回路２３を有効又は無効に切換える。

次に、シンク用レベル変換回路２４とソース用レベル変換回路２５について説明する。
シンク用レベル変換回路２４は、外部機器５０が動作する２４Ｖ系の端子Ａの入力信号を制御部３が動作する３．３Ｖ系の入力信号レベルに変換し、入出力インタフェース７を介して制御部３へ出力する。シンク用レベル変換回路２４は、プルアップ抵抗３３又はＶＣＣバイパス回路２２を介して端子Ａの入力信号を受けて動作するＮＰＮ型トランジスタ３７と、プルアップ抵抗３９とを有する。

ＮＰＮ型トランジスタ３７において、ベースはツェナーダイオード３４と抵抗３５を介して端子Ａに接続し、コレクタは制御部３の入出力インタフェース７に接続し、エミッタは接地してある。ＮＰＮ型トランジスタ３７のベースは抵抗３６を介してエミッタと接続してある。プルアップ抵抗３９の一端は３．３Ｖ電源３８に接続し、他端はＮＰＮ型トランジスタ３７のコレクタに接続してある。

ソース用レベル変換回路２５は、外部機器５０が動作する２４Ｖ系の端子Ｂの入力信号を、制御部３が動作する３．３Ｖ系の入力信号レベルに変換し、入出力インタフェース７を介して制御部３へ出力する。ソース用レベル変換回路２５は、プルダウン抵抗４３又はＧＮＤバイパス回路２３を介して端子Ｂの入力信号を受けて動作するＮＰＮ型トランジスタ４７と、プルアップ抵抗４９とを有する。

ＮＰＮ型トランジスタ４７において、ベースはツェナーダイオード４４と抵抗４５を介して端子Ｂに接続し、コレクタは制御部３の入出力インタフェース７に接続し、エミッタは接地してある。ＮＰＮ型トランジスタ４７のベースは抵抗４６を介してエミッタと接続してある。プルアップ抵抗４９の一端は３．３Ｖ電源４８に接続し、他端はＮＰＮ型トランジスタ４７のコレクタに接続してある。尚、ツェナーダイオード３４，４４と、抵抗３５，３６，４５，４６と、ＮＰＮ型トランジスタ３７，４７についてはトランジスタアレイとして１チップにパッケージしたものを使用している。ここで、例えば３２個の入力インタフェース回路１において、ツェナーダイオード３４，４４と、抵抗３５，３６，４５，４６と、ＮＰＮ型トランジスタ３７，４７とを１チップにパッケージしたトランジスタアレイを使用することも可能である。

次に、入力インタフェース回路１の動作を説明する。
端子Ａ，Ｂに接続された外部機器５０の出力タイプがシンク型の場合、ディップＳＷ８，９によりＮＰＮ入力対応モードに設定する。ＦＥＴ駆動回路２１の駆動によりＶＣＣバイパス回路２２のＦＥＴ３０をオフし、ＦＥＴ３０のソースとドレインが導通しないので端子Ａは抵抗３３を介して２４Ｖ電源３２に接続した状態となる。同時に、ＦＥＴ駆動回路２１の駆動によりＧＮＤバイパス回路２３のＦＥＴ４０をオンし、ＦＥＴ４０のソースとドレインが導通し端子Ｂが直接接地した状態となる。

これにより、図５に示すように、端子ＡはプルアップされたＮＰＮ入力端子として機能し、端子ＢはＧＮＤを供給する端子として機能する。外部機器５０の出力がオフのとき端子Ａ，Ｂはハイインピーダンス状態となるので、端子Ａは「Ｈ」レベル、端子Ｂは「Ｌ」レベルに保持される。このとき、端子Ａ側の制御部３への出力は「Ｌ」レベル、端子Ｂ側の制御部３への出力は「Ｈ」レベルである。

外部機器５０の出力がオンのとき端子Ａ，Ｂが短絡し、２４Ｖ電源３２から端子Ａ，Ｂを介してＦＥＴ４０に接続されたＧＮＤに電流が流れるので、端子Ａの電位が「Ｈ」レベルから「Ｌ」レベルに変化する。これによりトランジスタ３７がオフするので、端子Ａ側の制御部３への出力が「Ｌ」レベルから「Ｈ」レベルに変化する。尚、端子Ｂは「Ｌ」レベルに保持されるので、端子Ｂ側の制御部３への出力は「Ｈ」レベルのままである。

端子Ａ，Ｂに接続された外部機器５０の出力タイプがソース型の場合、ディップＳＷ８，９によりＰＮＰ入力対応モードに設定する。ＦＥＴ駆動回路２１の駆動によりＶＣＣバイパス回路２２のＦＥＴ３０をオンし、ＦＥＴ３０のソースとドレインが導通し端子Ａが２４Ｖ電源に直接接続した状態となる。同時に、ＦＥＴ駆動回路２１の駆動によりＧＮＤバイパス回路２３のＦＥＴ４０をオフし、ＦＥＴ４０のソースとドレインが導通しないので端子Ｂは抵抗４３を介して接地した状態となる。

これにより、図５に示すように、端子Ａは２４Ｖ電源３２を供給する端子として機能し、端子ＢはプルダウンされたＰＮＰ入力端子として機能する。外部機器５０の出力がオフのとき端子Ａ，Ｂはハイインピーダンス状態となるので、端子Ａは「Ｈ」レベル、端子Ｂは「Ｌ」レベルに保持される。このとき、端子Ａ側の制御部３への出力は「Ｌ」レベル、端子Ｂ側の制御部３への出力は「Ｈ」レベルである。

外部機器５０の出力がオンのとき端子Ａ，Ｂが短絡し、２４Ｖ電源から端子Ａを介して端子Ｂに電流が流れるので、端子Ｂの電位が「Ｌ」レベルから「Ｈ」レベルに変化する。これによりトランジスタ４７がオンし、トランジスタ４７のコレクタ、エミッタ間に電流が流れることで、端子Ｂ側の制御部３への出力が「Ｈ」レベルから「Ｌ」レベルに変化する。尚、端子Ａは「Ｈ」レベルに保持されるので、端子Ａ側の制御部３への出力は「Ｌ」レベルのままである。

３２個の入力回路部２０の端子Ａ，Ｂに対してシンク型とソース型の外部機器５０を混在した状態で接続する場合は、ディップＳＷ８，９によりＮＰＮ／ＰＮＰ混在入力対応モードに設定する。ＦＥＴ駆動回路２１の駆動によりＶＣＣバイパス回路２２のＦＥＴ３０をオフし、ＦＥＴ３０のソースとドレインが導通しないので端子Ａは抵抗３３を介して２４Ｖ電源に接続した状態となる。

同時に、ＦＥＴ駆動回路２１の駆動によりＧＮＤバイパス回路２３のＦＥＴ４０をオフし、ＦＥＴ４０のソースとドレインが導通しないので端子Ｂは抵抗４３を介して接地した状態となる。これにより、図５に示すように、端子ＡはプルアップされたＮＰＮ入力端子として機能し、端子ＢはプルダウンされたＰＮＰ入力端子として機能する。その後の動作については、前述の場合と同様であるので説明を省略する。

次に、以上説明した入力インタフェース回路１の作用、効果について説明する。
この入力インタフェース回路１では、制御部３は、ＮＰＮ入力対応モードのとき、ＶＣＣバイパス回路２２が無効、且つＧＮＤバイパス回路２３が有効となるようにＦＥＴ駆動回路２１を制御することで、抵抗３３を介して端子Ａを２４Ｖ電源３２に接続し且つ端子Ｂを接地する。一方、制御部３は、ＰＮＰ入力対応モードのときＧＮＤバイパス回路２３が無効、且つＶＣＣバイパス回路２２が有効となるようにＦＥＴ駆動回路２１を制御することで、抵抗４３を介して端子Ｂを接地し且つ端子Ａを２４Ｖ電源３２に接続することができる。

これにより、外部機器５０の出力タイプに合わせてディップＳＷ８，９を設定することで、入力インタフェース回路１をシンク型とソース型とに容易に切換えることができる。また、シンク型とソース型とに切換えるのに基板の交換を必要としないので、複数種類の基板を用意する必要がなく、入力インタフェース回路１の製作コストを低減できる。端子Ａと２４Ｖ電源３２との間に抵抗３３を設け且つ端子Ｂとグランドとの間に抵抗４３を設けたので、外部機器５０を端子Ａ，Ｂに接続した場合に外部機器５０に過電流が流れるのを確実に防止できる。

ＮＰＮ入力対応モードのときに、端子Ａからの入力信号レベルをこの入力信号レベルよりも低い信号レベルに変換して制御部３へ出力するシンク用レベル変換回路２４と、ＰＮＰ入力対応モードのときに、端子Ｂからの入力信号レベルをこの入力信号レベルよりも低い信号レベルに変換して制御部３へ出力するソース用レベル変換回路２５とを更に備えたので、シンク型とソース型とに切換え可能な入力インタフェース回路１を１つの基板で実現できる。

シンク用レベル変換回路２４は、端子Ａの入力信号を受けて動作するトランジスタ３７と、プルアップ抵抗３９を含み、ソース用レベル変換回路２５は、端子Ｂの入力信号を受けて動作するトランジスタ４７と、プルアップ抵抗４９を含むので、フォトカプラよりも小型のトランジスタ３７，４７を使用することで基板２を小型化することが可能となる。それ故、入力インタフェース回路１の製作コストを低減できる。

制御部３は、ディップＳＷ８，９によりＮＰＮ入力対応モードが設定されたときＶＣＣバイパス回路２２のＦＥＴ３０をオフし且つＧＮＤバイパス回路２３のＦＥＴ４０をオンするようにＦＥＴ駆動回路２１を制御し、ディップＳＷ８，９によりＰＮＰ入力対応モードが設定されたときＶＣＣバイパス回路２２のＦＥＴ３０をオンし且つＧＮＤバイパス回路２３のＦＥＴ４０をオフするようにＦＥＴ駆動回路２１を制御するので、入力対応モードを切換える際に端子Ａ，Ｂに流れる電流値のみ変化する。それ故、入力対応モードを誤って設定した場合にも外部機器５０に対して逆電圧が印加されない。

ディップＳＷ８，９は、外部機器５０からシンク型入力信号とソース型入力信号を入力可能なＮＰＮ／ＰＮＰ混在入力対応モードを設定可能に構成され、制御部３は、ディップＳＷ８，９によりＮＰＮ／ＰＮＰ混在入力対応モードが設定されたときＶＣＣバイパス回路２２のＦＥＴ３０をオフし且つＧＮＤバイパス回路２３のＦＥＴ４０をオフするようにＦＥＴ駆動回路２１を制御するので、シンク型とソース型の外部機器５０を混在した状態で接続する場合にも容易に接続することができる。

ＶＣＣバイパス回路２２の第１スイッチング素子とＧＮＤバイパス回路２３の第２スイッチング素子をＦＥＴ３０，４０で構成したので、部品点数が増加することなく入力インタフェース回路１の製作コストを低減できる。シンク用レベル変換回路２４とソース用レベル変換回路２５においてトランジスタアレイを使用したので、フォトカプラを使用した場合と比較して回路規模が小さくなり基板２が大型化しない。

次に、前記実施例を部分的に変更した変更例について説明する。
１］入力回路部２０の個数は外部機器５０の出力端子数に応じて変更可能であり、３２個以外であってもよい。
２］ＮＰＮ／ＰＮＰ混在入力対応モードを省略することも可能である。この場合ディップＳＷは１つで実現できる。

Ａ 第１端子
Ｂ 第２端子
１ 入力インタフェース回路
３ 制御部
８，９ ディップスイッチ
２１ ＦＥＴ駆動回路
２２ ＶＣＣバイパス回路
２３ ＧＮＤバイパス回路
２４ シンク用レベル変換回路
２５ ソース用レベル変換回路
３０ ＰＭＯＳ−ＦＥＴ
３３ 第１電流制限抵抗
３７，４７ トランジスタ
３９，４９ プルアップ抵抗
４０ ＮＭＯＳ−ＦＥＴ
４３ 第２電流制限抵抗

Claims (6)

1. 外部機器から、シンク型入力信号を入力する第１状態と、ソース型入力信号を入力する第２状態とに切換え可能な入力インタフェース回路において、
   前記外部機器に接続された第１，第２端子と、
   前記第１状態と前記第２状態とを選択可能に設定する設定スイッチと、
   前記第１端子と電源との間に設け、過電流を防ぐための第１電流制限抵抗と、
   前記第１電流制限抵抗と並列に接続し、且つ前記電源と前記第１端子とを前記第１電流制限抵抗を介さずに接続可能な第１スイッチング素子を含む電源バイパス回路と、
   前記第２端子とグランドとの間に設け、過電流を防ぐための第２電流制限抵抗と、
   前記第２電流制限抵抗と並列に接続し、且つ前記グランドと前記第２端子とを前記第２電流制限抵抗を介さずに接続可能な第２スイッチング素子を含むグランドバイパス回路と、
   前記電源バイパス回路の前記第１スイッチング素子と前記グランドバイパス回路の前記第２スイッチング素子を駆動する為のスイッチ駆動部と、
   前記設定スイッチの設定信号に基づいて前記スイッチ駆動部を制御する制御手段とを備え、
   前記制御手段は、前記第１状態のとき前記電源バイパス回路が無効となるように前記スイッチ駆動部を制御し、前記第２状態のとき前記グランドバイパス回路が無効となるように前記スイッチ駆動部を制御することを特徴とする入力インタフェース回路。
2. 前記電源バイパス回路又は前記第１電流制限抵抗と、前記制御手段との間に設け、前記第１状態のときに、前記第１端子からの入力信号レベルを該入力信号レベルよりも低い信号レベルに変換して前記制御手段へ出力するシンク用レベル変換回路と、
   前記グランドバイパス回路又は前記第２電流制限抵抗と、前記制御手段との間に設け、前記第２状態のときに、前記第２端子からの入力信号レベルを該入力信号レベルよりも低い信号レベルに変換して前記制御手段へ出力するソース用レベル変換回路とを更に備えたことを特徴とする請求項１に記載の入力インタフェース回路。
3. 前記シンク用レベル変換回路は、第１端子の入力信号を受けて動作するトランジスタと、このトランジスタのコレクタに接続されたプルアップ抵抗を含み、
   前記ソース用レベル変換回路は、第２端子の入力信号を受けて動作するトランジスタと、このトランジスタのコレクタに接続されたプルアップ抵抗を含むことを特徴とする請求項２に記載の入力インタフェース回路。
4. 前記制御手段は、前記設定スイッチにより第１状態が設定されたとき前記電源バイパス回路の第１スイッチング素子をオフし且つ前記グランドバイパス回路の第２スイッチング素子をオンするように前記スイッチ駆動部を制御し、前記設定スイッチにより第２状態が設定されたとき前記電源バイパス回路の第１スイッチング素子をオンし且つ前記グランドバイパス回路の第２スイッチング素子をオフするように前記スイッチ駆動部を制御することを特徴とする請求項１〜３の何れかに記載の入力インタフェース回路。
5. 前記設定スイッチは、外部機器からシンク型入力信号とソース型入力信号を入力可能な第３状態を設定可能に構成され、
   前記制御手段は、前記設定スイッチにより第３状態が設定されたとき前記電源バイパス回路の第１スイッチング素子をオフし且つ前記グランドバイパス回路の第２スイッチング素子をオフするように前記スイッチ駆動部を制御することを特徴とする請求項４に記載の入力インタフェース回路。
6. 前記電源バイパス回路の第１スイッチング素子と前記グランドバイパス回路の第２スイッチング素子をＦＥＴで構成したことを特徴とする請求項１〜５の何れかに記載の入力インタフェース回路。