JP6766352B2 - インタフェース回路 - Google Patents

Description

本発明は、シンク出力形式の信号、及び、ソース出力形式の信号の何れも検出することが可能なインタフェース回路に関する。

外部機器から出力される信号の形式（シンク型又はソース型）に応じて、信号を検出するための検出回路を切り替えることが可能なインタフェース回路がある。例えば特許文献１は、端子Ａ、Ｂを備えた入力インタフェース回路を開示する。入力インタフェース回路は、ディップスイッチの設定に応じて、ＮＰＮ入力対応モード、ＰＮＰ入力対応モード、及び、ＮＰＮ／ＰＮＰ混在入力対応モードの何れかの動作モードで動作する。入力インタフェース回路は、ＮＰＮ入力対応モードで動作する時、端子ＡをＮＰＮ入力端子に設定し、端子Ｂを０Ｖに設定する。入力インタフェース回路は、ＰＮＰ入力対応モードで動作する時、端子Ａを２４Ｖに設定し、端子ＢをＰＮＰ入力端子に設定する。入力インタフェース回路は、ＮＰＮ／ＰＮＰ混在入力対応モードで動作する時、端子ＡをＮＰＮ入力端子に設定し、端子ＢをＰＮＰ入力端子に設定する。

特許第４８０７４３１号公報

入力インタフェース回路は、動作モードに応じて端子ＡをＮＰＮ入力端子又は２４Ｖに設定する。又、入力インタフェース回路は、動作モードに応じて端子ＢをＰＮＰ入力端子又は０Ｖに設定する。ユーザは、外部機器の出力信号の形式に応じて、外部機器の配線を端子Ａに接続するか又は端子Ｂに接続するかを切り替えなければならない。故に、ユーザは誤った端子に配線を接続する時がある。

本発明の目的は、出力信号の形式が異なる時でも、外部機器の配線を適切な端子に容易に接続できるインタフェース回路を提供することである。

本発明に係るインタフェース回路は、第一端子及び第二端子を有し、該第一端子と第二端子に接続した外部機器から出力する出力信号を検出するインタフェース回路において、前記外部機器の前記出力信号の形式として、ソース型を示す第一形式、又は、シンク型を示す第二形式を入力する入力機器と、前記第二端子に接続する抵抗、及び、前記抵抗のうち前記第二端子と接続する側に接続して前記第二端子の電気状態を検出する第一検出素子を含む第一検出部と、２点間の導通／非導通を切り替え可能な切り替え部であって、前記第一端子と電源との間が導通した第一導通状態と、前記第一端子と前記電源との間が導通しない第一非導通状態とに切り替え可能な第一切り替え部、前記第一端子とグランドとの間が導通した第二導通状態と、前記第一端子と前記グランドとの間が導通しない第二非導通状態とに切り替え可能な第二切り替え部、前記抵抗のうち前記第二端子と接続する側に対して反対側と前記電源との間が導通した第三導通状態と、前記抵抗の前記反対側と前記電源との間が導通しない第三非導通状態とに切り替え可能な第三切り替え部、及び、前記抵抗の前記反対側と前記グランドとの間が導通した第四導通状態と、前記抵抗の前記反対側と前記グランドとの間が導通しない第四非導通状態とに切り替え可能な第四切り替え部を有する切り替え部と、前記入力機器に入力された前記形式に応じて前記切り替え部を制御する制御部であって、前記入力機器に入力した前記形式が前記第一形式の場合、前記第一切り替え部を制御して前記第一導通状態とし、前記第二切り替え部を制御して前記第二非導通状態とし、前記第三切り替え部を制御して前記第三非導通状態とし、前記第四切り替え部を制御して前記第四導通状態とし、前記入力機器に入力した前記形式が前記第二形式の場合、前記第一切り替え部を制御して前記第一非導通状態とし、前記第二切り替え部を制御して前記第二導通状態とし、前記第三切り替え部を制御して前記第三導通状態とし、前記第四切り替え部を制御して前記第四非導通状態とする制御部とを備え、前記第一検出部は、前記第一検出素子による検出結果を前記制御部に出力し、前記制御部は、前記第一検出部が出力した前記検出結果に基づき、前記外部機器がＨレベルの前記出力信号を出力したか、又は、Ｌレベルの前記出力信号を出力したかを判断することを特徴とする。

上記のインタフェース回路において、第一導通状態及び第二非導通状態の時、第一端子は電源と導通する。第三非導通状態及び第四導通状態の時、第二端子は、第一検出部の抵抗を介してグランドに接続する。故に、インタフェース回路は、外部機器が出力するソース型の出力信号を、第二端子を介して第一検出部によって検出できる。外部機器は、第一端子に導通する電源を、出力信号用の電源として使用できる。上記のインタフェース回路において、第一非導通状態及び第二導通状態の時、第一端子はグランドと導通する。第三導通状態及び第四非導通状態の時、第二端子は、第一検出部の抵抗を介して電源に接続する。故に、インタフェース回路は、外部機器が出力するシンク型の出力信号の電気状態を、第二端子を介して第一検出部によって検出できる。外部機器は、第一端子に導通するグランドを、出力信号用のグランドとして使用できる。

上記の如く、インタフェース回路は、第一端子を、電源と導通した状態か又は抵抗を介してグランドと導通した状態に切り替える。インタフェース回路は、外部機器からの出力信号を第二端子を介して検出する。ユーザは、外部機器の出力信号の配線を、常に第二端子に接続すればよい。故に、ユーザは、外部機器の出力信号の形式が異なる時でも、配線を適切な端子に容易に接続できる。

本発明において、複数の第二端子を有し、前記第一検出部は、前記複数の第二端子毎に１つずつ設け、前記複数の第二端子の各々の電気状態を、複数の前記第一検出部の各々の前記第一検出素子により検出可能であり、前記切り替え部は、前記複数の第二端子の数に依らず、前記第一切り替え部、前記第二切り替え部、前記第三切り替え部、及び、前記第四切り替え部をそれぞれ１つずつ有してもよい。該時、インタフェース回路は、複数の第二端子の数に依らず、切り替え部の数を一定にできる。故に、インタフェース回路は、複数の第二端子の数が増加することによって切り替え部の数が増加することを抑制できるので、インタフェース回路のコストを抑制できる。

本発明において、前記端子は、３つ以上の第二端子を有してもよい。該時、インタフェース回路は、端子毎に切り替え部を１つずつ有する構成と比べて、切り替え部の数を抑制できる。

本発明において、前記第一端子に接続して前記第一端子の電気状態を検出する第二検出素子を含む第二検出部であって、前記第二検出素子による検出結果を前記制御部に出力する第二検出部を更に備え、前記制御部は、前記第二検出部が出力した前記検出結果に基づき、前記第一切り替え部及び前記第二切り替え部が駆動しているかを確認してもよい。該時、インタフェース回路は、第一端子が電源と導通した状態であるか、又は、第一端子がグランドと導通した状態であるかを、第二検出部によって検出できる。故に、インタフェース回路は、第一端子が適切な導通状態であるかを、第二検出部によって確認できる。

本発明において、前記抵抗の前記反対側に接続して前記抵抗の前記反対側の電気状態を検出する第三検出素子を含む第三検出部であって、前記第三検出素子による検出結果を前記制御部に出力する第三検出部を更に備え、前記制御部は、前記第三検出部が出力した前記検出結果に基づき、前記第三切り替え部及び前記第四切り替え部が駆動しているかを確認してもよい。該時、インタフェース回路は、第二端子が抵抗を介して電源と導通した状態であるか、又は、第二端子が抵抗を介してグランドと導通した状態であるかを、第三検出部によって検出できる。故に、インタフェース回路は、第二端子が適切な導通状態であるかを、第三検出部によって確認できる。

本発明において、前記第一検出素子は、前記第二端子の電圧の最大値と最小値との差である第一レベルに応じて、最大値と最小値との差が第二レベルの電圧を前記制御部に出力し、前記第二レベルが前記第一レベルよりも小さくてもよい。該時、インタフェース回路は、第二端子の電圧レベルを、入力部にて検出可能な電圧レベルに変換できる。

本発明において、前記第一検出素子は、コレクタにプルアップ抵抗が接続し、エミッタに前記グランドが接続し、前記第二端子の電気状態をベースで受けて動作するトランジスタを有してもよい。該時、インタフェース回路は、簡易な構成で、第一レベルを第二レベルに変換できる。

本発明において、前記切り替え部はＦＥＴであってもよい。該時、インタフェース回路は、２点間の導通／非導通の切り替えを簡易な構成で実現できる。

インタフェース回路１を示すブロック図である。 インタフェース回路１を示す回路図である。 制御部２、駆動部３、及び、切り替え部５の電気状態を示す表である。 第一端子８０１及び第二端子８０２の電気状態を示す表である。 外部機器９６とインタフェース回路１との接続状態を示す図である。 外部機器９７とインタフェース回路１との接続状態を示す図である。

＜インタフェース回路１の構成＞
本発明を具現化した実施形態について、図１〜図６を参照し説明する。インタフェース回路１は、工作機械の数値制御装置に設ける。インタフェース回路１の後述する端子８に、後述する外部機器９が接続する。外部機器９として、ソース型の信号を出力する外部機器と、シンク型の信号を出力する外部機器がある。ソース型の出力信号はＰＮＰ型の出力信号ともいう。シンク型の出力信号はＮＰＮ型の出力信号ともいう。外部機器９の具体例として、センサ、スイッチ等がある。工作機械は、外部機器９が出力した信号をインタフェース回路１を介して検出できる。工作機械は、外部機器９が出力した信号に応じて他の外部機器を駆動したり、警告信号を出力したりする。外部機器９が出力する信号に応じて工作機械が実行する処理は、上記の例に限らない。インタフェース回路１は工作機械以外の機器に設けてもよい。

図１に示す如く、インタフェース回路１は、制御部２、駆動部３、切り替え部５、第一検出部６、第二検出部７１、第三検出部７２、端子８、ディップスイッチ１０を有する。図２は、図１の切り替え部５、第一検出部６、第二検出部７１、第三検出部７２の回路構成を詳細に示す。図２では、図１の第一検出部６３、６４・・・、端子８３、８４・・・、外部機器９を省略する。

図１に示す如く、制御部２は、ＣＰＵ２１、ＲＯＭ２２、ＲＡＭ２３、入出力（Ｉ／Ｏ）部２４を有する。ＣＰＵ２１は、ＲＯＭ２２、ＲＡＭ２３、駆動部３、第一検出部６、第二検出部７１、第三検出部７２、ディップスイッチ１０とＩ／Ｏ部２４を介して接続する。詳細は後述するが、ＣＰＵ２１は、ディップスイッチ１０の設定に応じ、Ｉ／Ｏ部２４を介して駆動部３に０Ｖの信号（「「Ｌ」レベルの信号」という。）又は３．３Ｖの信号（「「３．３Ｈ」レベルの信号」という。）を出力する。ＣＰＵ２１は、第一検出部６、第二検出部７１、第三検出部７２が出力する信号をＩ／Ｏ部２４を介して検出する。ＲＯＭ２２は、ＣＰＵ２１の制御プログラムを記憶する。ＲＡＭ２３は一時的な情報を記憶する。Ｉ／Ｏ部２４は、ＲＯＭ２２、ＲＡＭ２３、駆動部３、第一検出部６、第二検出部７１、第三検出部７２、ディップスイッチ１０とＣＰＵ２１の間で信号を中継する。制御部２は３．３Ｖの電源で駆動する。

駆動部３は、Ｉ／Ｏ部２４が出力した信号に応じて切り替え部５に信号を出力し、切り替え部５の電気状態を切り替える。駆動部３は少なくとも一つのトランジスタと抵抗を有する。駆動部３は、Ｉ／Ｏ部２４が「Ｌ」レベルの信号を出力した時、切り替え部５に「Ｌ」レベルの信号を出力する。駆動部３は、Ｉ／Ｏ部２４が「３．３Ｈ」レベルの信号を出力した時、切り替え部５に２４Ｖの信号（「「２４Ｈ」レベルの信号」という。）を出力する。駆動部３は、第一駆動部３１、第二駆動部３２、第三駆動部３３、第四駆動部３４を有する。第一駆動部３１は後述する第一切り替え部５１に信号を出力する。第二駆動部３２は後述する第二切り替え部５２に信号を出力する。第三駆動部３３は後述する第三切り替え部５３に信号を出力する。第四駆動部３４は後述する第四切り替え部５４に信号を出力する。図２では、駆動部３の回路構成を省略する。

図１に示す如く、切り替え部５は第一切り替え部５１、第二切り替え部５２、第三切り替え部５３、第四切り替え部５４を有する。第一切り替え部５１、第二切り替え部５２は、後述する第一端子８１１、８２１、８３１、８４１・・・（総称して「第一端子８０１」という。）の電気状態を切り替える。第三切り替え部５３、第四切り替え部５４は、後述する第二端子８１２、８２２、８３２、８４２・・・（総称して「第二端子８０２」という。）の電気状態を切り替える。

図２に示す如く、第一切り替え部５１はＦＥＴ５０１を有する。ＦＥＴ５０１のソースは、第一電源１１に接続する。第一電源１１の電圧は２４Ｖである。ＦＥＴ５０１のゲートは、第一駆動部３１に接続する。ＦＥＴ５０１のドレインは、第一端子８１１に接続する。ＦＥＴ５０１は、第一駆動部３１が「Ｌ」レベルの信号を出力した時、ドレイン−ソース間を導通する。この時、第一端子８０１と第一電源１１とは導通する。第一端子８０１と第一電源１１が導通した状態を「第一導通状態」という。ＦＥＴ５０１は第一駆動部３１が「２４Ｈ」レベルの信号を出力した時、ドレイン−ソース間を導通しない。この時、第一端子８０１と第一電源１１は導通しない。第一端子８０１と第一電源１１が導通しない状態を「第一非導通状態」という。

第二切り替え部５２はＦＥＴ５０２を有する。ＦＥＴ５０２のソースは、グランド１６に接続する。ＦＥＴ５０２のゲートは、第二駆動部３２に接続する。ＦＥＴ５０２のドレインは、第一端子８１１に接続する。ＦＥＴ５０２は、第二駆動部３２が「２４Ｈ」レベルの信号を出力した時、ドレイン−ソース間を導通する。この時、第一端子８０１とグランド１６は導通する。第一端子８０１とグランド１６が導通した状態を「第二導通状態」という。ＦＥＴ５０２は、第二駆動部３２が「Ｌ」レベルの信号を出力した時、ドレイン−ソース間を導通しない。この時、第一端子８０１とグランド１６は導通しない。第一端子８０１とグランド１６が導通しない状態を「第二非導通状態」という。

第三切り替え部５３はＦＥＴ５０３を有する。ＦＥＴ５０３のソースは、第一電源１１に接続する。ＦＥＴ５０３のゲートは、第三駆動部３３に接続する。ＦＥＴ５０３のドレインは、後述する抵抗６７に接続する。ＦＥＴ５０３は、第三駆動部３３が「Ｌ」レベルの信号を出力した時、ドレイン−ソース間を導通する。この時、抵抗６７を介して第二端子８０２と第一電源１１は導通する。抵抗６７を介して第二端子８０２と第一電源１１が導通した状態を「第三導通状態」という。ＦＥＴ５０３は、第三駆動部３３が「２４Ｈ」レベルの信号を出力した時、ドレイン−ソース間を導通しない。この時、第二端子８０２と第一電源１１との間は導通しない。第二端子８０２と第一電源１１が導通しない状態を「第三非導通状態」という。

第四切り替え部５４はＦＥＴ５０４を有する。ＦＥＴ５０４のソースは、グランド１６に接続する。ＦＥＴ５０４のゲートは、第四駆動部３４に接続する。ＦＥＴ５０４のドレインは、抵抗６７に接続する。ＦＥＴ５０４は、第四駆動部３４が「２４Ｈ」レベルの信号を出力した時、ドレイン−ソース間を導通する。この時、抵抗６７を介して第二端子８０２とグランド１６は導通する。抵抗６７を介して第二端子８０２とグランド１６が導通した状態を「第四導通状態」という。ＦＥＴ５０４は、第四駆動部３４が「Ｌ」レベルの信号を出力した時、ドレイン−ソース間を導通しない。この時、第二端子８０２とグランド１６は導通しない。第二端子８０２とグランド１６が導通しない状態を「第四非導通状態」という。

以上をまとめて図３に示す。第一切り替え部５１は、第一端子８０１と第一電源１１を第一導通状態又は第一非導通状態に切り替える。第二切り替え部５２は、第一端子８０１とグランド１６を第二導通状態又は第二非導通状態に切り替える。第三切り替え部５３は、第二端子８０２に一端側が接続する抵抗６７と第一電源１１を、第三導通状態と第三非導通状態に切り替える。第四切り替え部５４は、第二端子８０２に一端側が接続する抵抗６７とグランド１６を、第四導通状態と第四非導通状態に切り替える。図２に示す如く、ＦＥＴ５０１、５０２、５０３、５０４を総称して「ＦＥＴ５０」という。

図１に示す如く、第一検出部６１、６２、６３、６４・・・（総称して「第一検出部６」という。）は検出素子６１１、６２１、６３１、６４１・・・（総称して「検出素子６６」という。）と抵抗６１２、６２２、６３２、６４２・・・（総称して「抵抗６７」という。）を少なくとも有する。検出素子６６は、第二端子８０２に接続する。検出素子６６は、第二端子８０２の電気状態を検出する。検出素子６６は、検出結果を示す信号をＩ／Ｏ部２４に出力する。図２に示す如く、抵抗６７の一端側は、第三切り替え部５３と第四切り替え部５４に接続する。抵抗６７の他端側は、第二端子８０２に接続する。抵抗６７は、一端側が第一電源１１と導通した時、第二端子８０２のプルアップ抵抗として機能する。抵抗６７は、一端側がグランド１６と導通した時、第二端子８０２のプルダウン抵抗として機能する。

第一検出部６１は、検出素子６１１、抵抗６１２、６１３、６１６、コンデンサ６１８を有する。検出素子６１１は、抵抗６１４、６１５、ダイオード６１７、ＮＰＮ型のトランジスタ６１９を有する。抵抗６１２の一端側は、ＦＥＴ５０３、５０４のドレインに接続する。抵抗６１２の他端側は、第二端子８１２に接続する。抵抗６１３の一端側は、第二端子８１２に接続する。抵抗６１３の他端側は、コンデンサ６１８の一端側とダイオード６１７のカソードに接続する。コンデンサ６１８の他端側は、グランド１６に接続する。ダイオード６１７のアノードは、抵抗６１４の一端側に接続する。抵抗６１４の他端側は、トランジスタ６１９のベースと抵抗６１５の一端側に接続する。抵抗６１５の他端側とトランジスタ６１９のエミッタは、グランド１６に接続する。トランジスタ６１９のコレクタは、抵抗６１６の一端側と制御部２のＩ／Ｏ部２４（図１参照）に接続する。抵抗６１６の他端側は、第二電源１２に接続する。第二電源の電圧は３．３Ｖである。抵抗６１６は、トランジスタ６１９のコレクタをプルアップするプルアップ抵抗として機能する。

抵抗６１２は、第三非導通状態と第四導通状態の時、第二端子８１２のプルダウン抵抗として機能する。抵抗６１２は、第三導通状態と第四非導通状態の時、第二端子８１２のプルアップ抵抗として機能する。検出素子６１１は、第二端子８１２に入力した信号を検出する。検出素子６１１は、検出結果を示す信号をトランジスタ６１９のコレクタからＩ／Ｏ部２４に出力する。検出素子６１１が出力する信号は、第二端子８１２の電圧が２４Ｖ（最大値）の時「Ｌ」レベルである。検出素子６１１が出力する信号は、第二端子８１２の電圧が０Ｖ（最小値）の時「３．３Ｈ」レベルである。検出素子６１１が制御部２に出力する信号の電圧の最大値と最小値との差（３．３Ｖ）は、制御部２の電源の電圧と略一致する。検出素子６１１が制御部２に出力する信号の電圧の最大値と最小値との差（３．３Ｖ）は、第二端子８１２の電圧の最大値と最小値との差（２４Ｖ）よりも小さい。

第一検出部６２は、第一検出部６１と同一構成を有する。第一検出部６２は、検出素子６２１、抵抗６２２、６２３、６２６、コンデンサ６２８を有する。検出素子６２１は、抵抗６２４、６２５、ダイオード６２７、トランジスタ６２９を有する。検出素子６２１、抵抗６２２〜６２６、ダイオード６２７、コンデンサ６２８、トランジスタ６２９は、それぞれ、第一検出部６１の検出素子６１１、抵抗６１２〜６１６、ダイオード６１７、コンデンサ６１８、トランジスタ６１９に対応する。

抵抗６２２のうちＦＥＴ５０３、５０４のドレインに接続する側と反対側は、第二端子８２２に接続する。抵抗６２２は、第三非導通状態と第四導通状態の時、第二端子８２２のプルダウン抵抗として機能する。抵抗６２３のうちダイオード６２７とコンデンサ６２８に接続する側と反対側は、第二端子８２２に接続する。抵抗６２２は、第三導通状態と第四非導通状態の時、第二端子８２２のプルアップ抵抗として機能する。検出素子６２１は、第二端子８２２に入力した信号を検出する。検出素子６２１は、検出結果を示す信号をトランジスタ６２９のコレクタからＩ／Ｏ部２４に出力する。図２では省略されているが、図１の第一検出部６３、６４も第一検出部６１、６２と同一構成を有する。第一検出部６３、６４は、それぞれ、第二端子８３２、８４２に入力した信号を検出する。第一検出部６３、６４は、それぞれ、検出結果を示す信号をＩ／Ｏ部２４に出力する。

図１に示す如く、第二検出部７１は、検出素子７１１を少なくとも備える。図２に示す如く、第二検出部７１は、第一検出部６１と略同一構成を有する。第二検出部７１が第一検出部６と異なる点は、抵抗６７に対応する抵抗を有していない点である。第二検出部７１は、検出素子７１１、抵抗７１３、７１６、コンデンサ７１８を有する。検出素子７１１は、抵抗７１４、７１５、ダイオード７１７、トランジスタ７１９を有する。検出素子７１１、抵抗７１３〜７１６、ダイオード７１７、コンデンサ７１８、トランジスタ７１９は、それぞれ、第一検出部６１の検出素子６１１、抵抗６１３〜６１６、ダイオード６１７、コンデンサ６１８、トランジスタ６１９に対応する。

検出素子７１１は、ＦＥＴ５０１、５０２のドレインの電圧レベル、言い換えれば、第一端子８０１の電圧レベルを検出する。検出素子７１１は、検出結果を示す信号をＩ／Ｏ部２４に出力する。検出素子７１１が出力する信号は、第一端子８０１の電圧レベルが「２４Ｈ」レベルの時、「Ｌ」レベルである。検出素子７１１が出力する信号は、第一端子８０１の電圧レベルが「Ｌ」レベルの時、「３．３Ｈ」レベルである。

図１に示す如く、第三検出部７２は、検出素子７２１を少なくとも備える。図２に示す如く、第三検出部７２は、第二検出部７１と同一構成を有する。第三検出部７２は、検出素子７２１、抵抗７２３、７２６、コンデンサ７２８を有する。検出素子７２１は、抵抗７２４、７２５、ダイオード７２７、トランジスタ７２９を有する。検出素子７２１、抵抗７２３〜７２６、ダイオード７２７、コンデンサ７２８、トランジスタ７２９は、それぞれ、第二検出部７１の検出素子７１１、抵抗７１３〜７１６、ダイオード７１７、コンデンサ７１８、トランジスタ７１９に対応する。

検出素子７２１は、ＦＥＴ５０３、５０４のドレインの電圧レベル、言い換えれば、抵抗６７のうち第二端子８０２と接続する側と反対側の電圧レベルを検出する。検出素子７２１は、検出結果を示す信号をＩ／Ｏ部２４に出力する。検出素子７２１が出力する信号は、抵抗６７の反対側の電圧レベルが「２４Ｈ」レベルの時、「Ｌ」レベルである。検出素子７２１が出力する信号は、抵抗６７の反対側の電圧レベルが「Ｌ」レベルの時、「３．３Ｈ」レベルである。

図１に示す如く、端子８１、８２、８３、８４・・・（総称して「端子８」という。）は図示しない端子台に設けてある。端子８には、外部機器９１、９２、９３、９４・・・（総称して「外部機器９」という。）が接続する。端子８１は、第一端子８１１と第二端子８１２を備える。端子８２は、第一端子８２１と第二端子８２２を備える。端子８３は、第一端子８３１と第二端子８３２を備える。端子８４は、第一端子８４１と第二端子８４２を備える。図示していないが、端子８の数は５以上である。インタフェース回路１は、端子８の数に依らず、第一切り替え部５１、第二切り替え部５２、第三切り替え部５３、第四切り替え部５４、第二検出部７１、第三検出部７２をそれぞれ一つずつ有する。一方、インタフェース回路１は、端子８のそれぞれの第二端子８０２毎に第一検出部６を一つずつ有する。

ディップスイッチ１０は、オン又はオフの状態に切り替えることができる。制御部２のＣＰＵ２１はＩ／Ｏ部２４を介してディップスイッチ１０の状態（オン又はオフ）を検出できる。

＜インタフェース回路１の動作概要＞
インタフェース回路１の使用者は、ソース型の信号を出力する外部機器９を端子８に接続する時、ディップスイッチ１０をオンの状態に切り替える。該時、制御部２は、第一駆動部３１と第二駆動部３２に「Ｌ」レベルの信号を出力する。制御部２は、第三駆動部３３と第四駆動部３４に「３．３Ｈ」レベルの信号を出力する。図３に示す如く、第一切り替え部５１は、第一端子８０１と第一電源１１を第一導通状態に切り替える。第二切り替え部５２は、第一端子８０１とグランド１６を第二非導通状態に切り替える。第三切り替え部５３は、第二端子８０２に一端側が接続する抵抗６７と第一電源１１を、第三非導通状態とに切り替える。第四切り替え部５４は、第二端子８０２に一端側が接続する抵抗６７とグランド１６を、第四導通状態に切り替える。図４に示す如く、第一端子８０１は、第一電源１１に接続し、「２４Ｈ」レベルとなる。図５に示す如く、第二検出部７１の検出素子７１１は、第一端子８０１の電圧レベル（「２４Ｈ」レベル）を検出し、検出結果を示す信号をＩ／Ｏ部２４に出力する。図４に示す如く、第二端子８０２は、抵抗６７を介してグランド１６に接続し、「Ｌ」レベルとなる。図５に示す如く、第三検出部７２の検出素子７２１は、抵抗６７のうち第二端子８０２と接続する側と反対側の電圧レベル（「Ｌ」レベル）を検出し、検出結果を示す信号をＩ／Ｏ部２４に出力する。

図５の外部機器９６は、ソース型の信号を出力する外部機器９の一例を示す。外部機器９６は、ＰＮＰ型のトランジスタ９０１、入力端子９６１、出力端子９６２を有する。入力端子９６１は、端子８の第一端子８０１に接続する。出力端子９６２は、端子８の第二端子８０２に接続する。トランジスタ９０１のエミッタは、入力端子９６１に接続する。トランジスタ９０１のコレクタは、出力端子９６２に接続する。入力端子９６１と出力端子９６２は、インタフェース回路１と接続しない時、ハイインピーダンス状態である。トランジスタ９０１は、エミッタ−ベース間の電圧に応じて、エミッタ−コレクタ間が導通した状態とエミッタ−コレクタ間が導通しない状態に切り替える。外部機器９６は、トランジスタ９０１のエミッタ−コレクタ間の導通状態を切り替えることで、出力端子９６２から出力する信号のレベルを制御する。外部機器９６は、２４Ｖの電圧の電源で駆動する。

トランジスタ９０１のエミッタ−コレクタ間が導通しない時、入力端子９６１は、第一端子８０１と接続することで「２４Ｈ」レベルになる。出力端子９６２は、第二端子８０２と接続することで「Ｌ」レベルになる。第一検出部６の検出素子６６は、「３．３Ｈ」レベルの信号を制御部２に出力する。制御部２は、外部機器９６が「Ｌ」レベルの信号を出力端子９６２から出力したと判断する。

トランジスタ９０１のエミッタ−コレクタ間が導通した時、出力端子９６２は、入力端子９６１と同じ「２４Ｈ」レベルになる。出力端子９６２と接続する第二端子８０２は、「２４Ｈ」レベルになる。第一検出部６の検出素子６６は、「Ｌ」レベルの信号を制御部２に出力する。制御部２は、外部機器９６が「２４Ｈ」レベルの信号を出力端子９６２から出力したと判断する。以上の如く、第一端子８０１は、ディップスイッチ１０がオンされた時、外部機器９６に２４Ｖ電源を供給する出力端子として機能する。第二端子８０２は、ディップスイッチ１０がオンされた時、ソース型の出力信号を入力可能なＰＮＰ入力端子として機能する。

インタフェース回路１の使用者は、シンク型の信号を出力する外部機器９を端子８に接続する時、ディップスイッチ１０をオフの状態に切り替える。該時、制御部２は、第一駆動部３１と第二駆動部３２に「３．３Ｈ」レベルの信号を出力する。制御部２は、第三駆動部３３と第四駆動部３４に「Ｌ」レベルの信号を出力する。図３に示す如く、第一切り替え部５１は、第一端子８０１と第一電源１１を第一非導通状態に切り替える。第二切り替え部５２は、第一端子８０１とグランド１６を第二導通状態に切り替える。第三切り替え部５３は、第二端子８０２と第一電源１１を第三導通状態とに切り替える。第四切り替え部５４は、第二端子８０２とグランド１６を第四非導通状態に切り替える。図４に示す如く、第一端子８０１はグランド１６に接続し、「Ｌ」レベルとなる。図６に示す如く、第二検出部７１の検出素子７１１は、第一端子８０１の電圧レベル（「Ｌ」レベル）を検出し、検出結果を示す信号をＩ／Ｏ部２４に出力する。図４に示す如く、第二端子８０２は抵抗６７を介して第一電源１１に接続し、「２４Ｈ」レベルとなる。図６に示す如く、第三検出部７２の検出素子７２１は、抵抗６７のうち第二端子８０２と接続する側と反対側の電圧レベル（「２４Ｈ」レベル）を検出し、検出結果を示す信号をＩ／Ｏ部２４に出力する。

図６の外部機器９７は、シンク型の信号を出力する外部機器９の一例を示す。外部機器９７は、ＮＰＮ型のトランジスタ９０２、入力端子９７１、出力端子９７２を有する。入力端子９７１は、端子８の第一端子８０１に接続する。出力端子９７２は、端子８の第二端子８０２に接続する。トランジスタ９０２のエミッタは、入力端子９７１に接続する。トランジスタ９０２のコレクタは、出力端子９７２に接続する。入力端子９７１と出力端子９７２は、インタフェース回路１と接続しない時、ハイインピーダンス状態である。トランジスタ９０２は、エミッタ−ベース間の電圧に応じて、エミッタ−コレクタ間が導通した状態とエミッタ−コレクタ間が導通しない状態に切り替える。外部機器９７は、トランジスタ９０１のエミッタ−コレクタ間の導通状態を切り替えることで、出力端子９７２から出力する信号のレベルを制御する。外部機器９７は２４Ｖの電圧の電源で駆動する。

トランジスタ９０２のエミッタ−コレクタ間が導通しない時、入力端子９７１は、第一端子８０１と接続することで「Ｌ」レベルになる。出力端子９７２は、第二端子８０２と接続することで「２４Ｈ」レベルになる。第一検出部６の検出素子６６は、「Ｌ」レベルの信号を制御部２に出力する。制御部２は外部機器９７が「２４Ｈ」レベルの信号を出力端子９７２から出力したと判断する。

トランジスタ９０２のエミッタ−コレクタ間が導通した時、出力端子９７２は、入力端子９７１と同じ「Ｌ」レベルになる。出力端子９７２と接続する第二端子８０２は、「Ｌ」レベルになる。第一検出部６の検出素子６６は、「３．３Ｈ」レベルの信号を制御部２に出力する。制御部２は、外部機器９７が「Ｌ」レベルの信号を出力端子９７２から出力したと判断する。以上の如く、第一端子８０１は、ディップスイッチ１０がオフされた時、外部機器９７にグランドレベルを出力する出力端子として機能する。第二端子８０２は、ディップスイッチ１０がオフされた時、シンク型の出力信号を入力可能なＮＰＮ入力端子として機能する。

＜本実施形態の主たる作用、効果＞
インタフェース回路１において、第一導通状態及び第二非導通状態となった時、第一端子８０１は第一電源１１と導通する。第三非導通状態及び第四導通状態となった時、第二端子８０２は、抵抗６７を介してグランド１６に接続する。つまり、抵抗６７は第二端子８０２をプルダウンする。該時、インタフェース回路１は、外部機器９６が出力するソース型の出力信号の電気状態を、第二端子８０２を介して第一検出部６によって検出できる。外部機器９６は、第一端子８０１に導通する第一電源１１を、出力信号用の電源として使用できる。インタフェース回路１において、第一非導通状態及び第二導通状態となった時、第一端子８０１はグランド１６と導通する。第三導通状態及び第四非導通状態となった時、第二端子８０２は、抵抗６７を介して第一電源１１に接続する。つまり、抵抗６７は第二端子８０２をプルアップする。該時、インタフェース回路１は、外部機器９７が出力するシンク型の出力信号の電気状態を、第二端子８０２を介して第一検出部６によって検出できる。外部機器９７は、第一端子８０１に導通するグランド１６を、出力信号用のグランドとして使用できる。

以上の如く、インタフェース回路１は、第一端子８０１を、第一電源１１と導通した状態か又はグランド１６と導通した状態に切り替える。インタフェース回路１は、外部機器９からの出力信号を第二端子８０２を介して検出する。ユーザは、外部機器９の出力信号の配線を、常に第二端子８０２に接続すればよい。故に、ユーザは、外部機器９の出力信号の形式がシンク型とソース型とで異なる時でも、配線を適切な端子に容易に接続できる。

インタフェース回路１は、外部機器９の出力信号の形式に合わせてディップスイッチ１０を設定することで、インタフェース回路１で検出可能な出力信号の形式をシンク型とソース型に容易に切換えることができる。シンク型とソース型とに切換える為に基板の交換を必要としない。故に、複数種類の基板を用意する必要がないので、インタフェース回路１のコストを低減できる。

インタフェース回路１は第一端子８０１と第二端子８０２をそれぞれ５以上有する。インタフェース回路１は、第二端子８０２の数に依らず、第一切り替え部５１、第二切り替え部５２、第三切り替え部５３、第四切り替え部５４、第二検出部７１、第三検出部７２をそれぞれ一つずつ有する。言い換えれば、第二端子８０２の数が増加した時、第一切り替え部５１、第二切り替え部５２、第三切り替え部５３、第四切り替え部５４、第二検出部７１、第三検出部７２は増加しない。故に、インタフェース回路１は、第二端子８０２の数に依らず、切り替え部５の数を一定にできる。インタフェース回路１は、第二端子８０２の数が増加することによって切り替え部５の数が増加することを抑制できるので、インタフェース回路１のコストを抑制できる。

インタフェース回路１は、第一端子８０１の電圧レベルを検出する第二検出部７１を有する。インタフェース回路１は、第一端子８０１が第一電源１１と導通した状態であるか、又は、第一端子８０１がグランド１６と導通した状態であるかを、第二検出部７１によって検出できる。故に、インタフェース回路１は、制御部２の制御に従って第一切り替え部５１と第二切り替え部５２が駆動しているかを、第二検出部７１によって確認できる。

インタフェース回路１は、抵抗６７のうち第二端子８０２と接続する側と反対側の電圧レベルを検出する第三検出部７２を有する。インタフェース回路１は、第二端子８０２が抵抗６７を介して第一電源１１と導通した状態であるか、又は、第二端子８０２が抵抗６７を介してグランド１６と導通した状態であるかを、第三検出部７２によって検出できる。故に、インタフェース回路１は、制御部２の制御によって第三切り替え部５３と第四切り替え部５４が駆動しているかを、第三検出部７２によって確認できる。

第一検出部６の検出素子６６は、第二端子８０２に入力した信号を検出する。検出素子６６は、検出結果を示す信号を制御部２に出力する。検出素子６６が制御部２に出力する信号の電圧の最大値と最小値との差（３．３Ｖ）は、第二端子８１２の電圧の最大値と最小値との差（２４Ｖ）よりも小さい。信号の電圧の最大値と最小値との差（３．３Ｖ）は、制御部２の電源の電圧と略一致する。故に、インタフェース回路１は、第二端子８０２の電圧レベルを、制御部２のＩ／Ｏ部２４にて検出可能な電圧レベルに変換できる。

第一検出部６の検出素子６６は、トランジスタ６１９、６２９・・を有する。それぞれのコレクタに、抵抗６１６、６２６が接続する。それぞれのエミッタに、グランド１６が接続する。トランジスタ６１９、６２９・・は、第二端子８０２の電気状態をベースで受けて動作する。故に、第一検出部６は、簡易な構成で、第二端子８１２の電圧レベルを、より小さい電圧レベルに変換して制御部２に出力できる。又、フォトカプラよりも小型のトランジスタを使用することで、インタフェース回路１を小型化できる。

インタフェース回路１の切り替え部５は、ＦＥＴ５０によって導通状態と非導通状態とを切り替える。故に、インタフェース回路１は、２点間の導通／非導通の切り替えを簡易な構成で実現できる。又、切り替え部５の部品点数を抑制できるので、インタフェース回路１のコストを低減できる。

＜変形例＞
本発明は上記実施形態に限定されず、種々の変更が可能である。切り替え部５は、導通状態と非導通状態とをＦＥＴ以外の素子によって切り替えてもよい。例えば、切り替え部５は、トランジスタ、接触状態を機械的に切り替えるスイッチ等によって、導通状態と非導通状態とを切り替えてもよい。第一電源１１の電圧は２４Ｖに限らず、他の電圧であってもよい。例えば、第一電源１１と第二電源１２の電圧を、制御部２の電源の電圧と同じ３．３Ｖとしてもよい。該時、インタフェース回路１は、制御部２と切り替え部５が駆動部３を介さず直接接続してもよい。該時、インタフェース回路１は駆動部３を有さなくてもよい。制御部２は、切り替え部５に「Ｌ」レベル又は「３．３Ｈ」レベルの信号を出力することで、切り替え部５の電気状態を切り替えてもよい。第二電源１２の電圧は３．３Ｖに限らず、他の電圧であってもよい。

ソース型の信号を出力する外部機器９６は、エミッタに接続する電源を内部に有していてもよい。該時、外部機器９６の入力端子９６１を第一端子８０１に接続しなくてもよい。シンク型の信号を出力する外部機器９７は、エミッタに接続するグランドを内部に有していてもよい。該時、外部機器９７の入力端子９７１を第一端子８０１に接続しなくてもよい。

端子８の数は、本実施形態において５以上である。本発明において端子８の数は５以上に限らず、１〜４、６以上の何れの数でもよい。但、端子８の数は３以上であることが好ましい。端子８の数を３以上とした時、インタフェース回路１は、端子８毎に切り替え部５を１つずつ有する構成と比べて、切り替え部５の数を抑制できる。端子８のそれぞれの第一端子８０１毎に第一切り替え部５１及び第二切り替え部５２のそれぞれを１つずつ有してもよい。端子８のそれぞれの第二端子８０２毎に第三切り替え部５３及び第四切り替え部５４のそれぞれを１つずつ有してもよい。

第一検出部６の検出素子６６、第二検出部７１の検出素子７１１、第三検出部７２の検出素子７２１の回路構成は、上記実施形態に限らない。例えば、検出素子６６、７１１、７２１の少なくとも何れかは、Ａ／Ｄ変換回路でもよい。インタフェース回路１は、第二検出部７１、及び、第三検出部７２のうち少なくとも一方を有していなくてもよい。

インタフェース回路１の制御部２が、２４Ｖの電圧の信号を入力可能な時、第一検出部６の検出素子６６が制御部２に出力する信号の電圧の最大値と最小値との差は２４Ｖでもよい。該時、検出素子６６が制御部２に出力する信号の電圧の最大値と最小値との差と、第二端子８０２の電圧の最大値と最小値との差は、何れも２４Ｖでもよい。インタフェース回路１の第一電源１１は３．３Ｖでもよい。該時、第二端子８０２の電圧の最大値と最小値との差は３．３Ｖでもよい。検出素子６６が制御部２に出力する信号の電圧の最大値と最小値との差は、第二端子８０２の電圧の最大値と最小値との差とは、何れも３，３Ｖでもよい。

インタフェース回路１のディップスイッチ１０は、ユーザが入力可能な他の入力機器に変更できる。例えばインタフェース回路１は、入力機器として押しボタンスイッチ、トグルスイッチ、ソフトスイッチ、ジャンパーピン等をディップスイッチ１０の代わりに有してもよい。

１ ：インタフェース回路
２ ：制御部
３ ：駆動部
５ ：切り替え部
６ ：第一検出部
８ ：端子
９ ：外部機器
１０ ：ディップスイッチ
６７ ：抵抗
７１ ：第二検出部
７２ ：第三検出部

Claims (8)

1. 第一端子及び第二端子を有し、該第一端子と第二端子に接続した外部機器から出力する出力信号を検出するインタフェース回路において、
   前記外部機器の前記出力信号の形式として、ソース型を示す第一形式、又は、シンク型を示す第二形式を入力する入力機器と、
   前記第二端子に接続する抵抗、及び、前記抵抗のうち前記第二端子と接続する側に接続して前記第二端子の電気状態を検出する第一検出素子を含む第一検出部と、
   ２点間の導通／非導通を切り替え可能な切り替え部であって、
   前記第一端子と電源との間が導通した第一導通状態と、前記第一端子と前記電源との間が導通しない第一非導通状態とに切り替え可能な第一切り替え部、
   前記第一端子とグランドとの間が導通した第二導通状態と、前記第一端子と前記グランドとの間が導通しない第二非導通状態とに切り替え可能な第二切り替え部、
   前記抵抗のうち前記第二端子と接続する側に対して反対側と前記電源との間が導通した第三導通状態と、前記抵抗の前記反対側と前記電源との間が導通しない第三非導通状態とに切り替え可能な第三切り替え部、及び、
   前記抵抗の前記反対側と前記グランドとの間が導通した第四導通状態と、前記抵抗の前記反対側と前記グランドとの間が導通しない第四非導通状態とに切り替え可能な第四切り替え部を有する切り替え部と、
   前記入力機器に入力された前記形式に応じて前記切り替え部を制御する制御部であって、
   前記入力機器に入力した前記形式が前記第一形式の場合、前記第一切り替え部を制御して前記第一導通状態とし、前記第二切り替え部を制御して前記第二非導通状態とし、前記第三切り替え部を制御して前記第三非導通状態とし、前記第四切り替え部を制御して前記第四導通状態とし、
   前記入力機器に入力した前記形式が前記第二形式の場合、前記第一切り替え部を制御して前記第一非導通状態とし、前記第二切り替え部を制御して前記第二導通状態とし、前記第三切り替え部を制御して前記第三導通状態とし、前記第四切り替え部を制御して前記第四非導通状態とする制御部と
   を備え、
   前記第一検出部は、
   前記第一検出素子による検出結果を前記制御部に出力し、
   前記制御部は、
   前記第一検出部が出力した前記検出結果に基づき、前記外部機器がＨレベルの前記出力信号を出力したか、又は、Ｌレベルの前記出力信号を出力したかを判断する
   ことを特徴とするインタフェース回路。
2. 複数の第二端子を有し、
   前記第一検出部は、前記複数の第二端子毎に１つずつ設け、前記複数の第二端子の各々の電気状態を、複数の前記第一検出部の各々の前記第一検出素子により検出可能であり、
   前記切り替え部は、前記複数の第二端子の数に依らず、前記第一切り替え部、前記第二切り替え部、前記第三切り替え部、及び、前記第四切り替え部をそれぞれ１つずつ有することを特徴とする請求項１に記載のインタフェース回路。
3. ３つ以上の第二端子を有することを特徴とする請求項２に記載のインタフェース回路。
4. 前記第一端子に接続して前記第一端子の電気状態を検出する第二検出素子を含む第二検出部であって、前記第二検出素子による検出結果を前記制御部に出力する第二検出部を更に備え、
   前記制御部は、
   前記第二検出部が出力した前記検出結果に基づき、前記第一切り替え部及び前記第二切り替え部が駆動しているかを確認する
   ことを特徴とする請求項１から３の何れかに記載のインタフェース回路。
5. 前記抵抗の前記反対側に接続して前記抵抗の前記反対側の電気状態を検出する第三検出素子を含む第三検出部であって、前記第三検出素子による検出結果を前記制御部に出力する第三検出部を更に備え、
   前記制御部は、
   前記第三検出部が出力した前記検出結果に基づき、前記第三切り替え部及び前記第四切り替え部が駆動しているかを確認する
   ことを特徴とする請求項１から４の何れかに記載のインタフェース回路。
6. 前記第一検出素子は、前記第二端子の電圧の最大値と最小値との差である第一レベルに応じて、最大値と最小値との差が第二レベルの電圧を前記制御部に出力し、
   前記第二レベルが前記第一レベルよりも小さいことを特徴とする請求項１から５の何れかに記載のインタフェース回路。
7. 前記第一検出素子は、
   コレクタにプルアップ抵抗が接続し、エミッタに前記グランドが接続し、前記第二端子の電気状態をベースで受けて動作するトランジスタを有することを特徴とする請求項６に記載のインタフェース回路。
8. 前記切り替え部はＦＥＴであることを特徴とする請求項１から７の何れかに記載のインタフェース回路。

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