CN1489211A - 具有非易失性数据存储电路的集成电路 - Google Patents

Abstract

一种集成电路，包括：休眠开关，位于第一电源线和第二电源线之间，其由具有第一阈值电压的晶体管构成，且在休眠模式时变为非导通；锁存电路，连接到所述的第二电源线上，由具有比第一阈值电压低的第二阈值电压的晶体管构成；以及铁电电容器，用于根据其铁电膜的极化方向存储锁存电路中保持的数据。该集成电路还包含控制信号发生电路，用于在从所述的休眠模式返回活动模式时，产生极板信号以驱动所述铁电电容器的端子，从而根据极化方向在所述锁存电路中产生电压，并在驱动所述铁电电容器之后产生休眠信号，使所述的休眠开关导通，从而激活所述锁存电路。

Description

具有非易失性数据存储电路的集成电路

本申请基于并要求2002年8月27日提交的日本专利申请No.2002-247346的优先权，在此引入其全部内容作为参考。

技术领域

本发明涉及一种集成电路，该电路具有多阈值电压CMOS中的非易失性数据存储电路，以实现低功耗，本发明特别涉及一种能够简化电源布局并避免在数据恢复操作中出现错误操作的集成电路。

背景技术

已经提出了多阈值电压CMOS(MTCMOS)作为减少LSI(大规模集成电路)中能耗的技术。根据该MTCMOS技术，例如，如下面的非专利文献1中所述，使用了低Vth晶体管的高电流驱动能力和高Vth晶体管的低泄漏品质来实现高速的操作和低的能耗。例如，可以利用低Vth晶体管构建具有预定功能的组合逻辑电路来实现高速操作。然而，在低Vth晶体管中，会在等待期间或者休眠模式期间(下文中将称作“休眠模式”)产生泄漏电流而导致能耗升高。因此，配备了通过休眠开关连接到高电源VDD或者低电源VSS上的模拟电源线(虚拟电源线)，并且把组合逻辑电路连接到此模拟电源线上，从而在休眠模式期间，可以通过关闭休眠开关来抑制泄漏电流。休眠开关由高Vth晶体管构成，所以可以抑制休眠开关断开时泄漏电流的产生。

因而根据MTCMOS技术，可以通过在休眠模式期间将部分或全部电路的休眠开关断开来抑制泄漏电流。然而，因为没有提供电源电压，所以产生了保持在电路内的锁存器和触发器中的数据丢失的问题。

于是提出了Balloon型数据保持电路作为解决这个问题的技术。例如，在下面的非专利文献1中公开了一种具有Balloon型数据保持电路的MTCMOS电路，而且作为现有技术的电路示例在图1中显示。在此实例中，组合电路1和锁存电路2由低Vth晶体管构成，能够进行高速操作。通过休眠开关SSW连接到正常电源电压Vdd上的虚拟电源电压VVdd被连接到这些电路1和电路2上。休眠开关SSW由高Vth晶体管构成，在休眠模式下由于休眠控制信号SLP的低电平而进入非导通状态，从而抑制组合电路1和锁存电路2中的泄漏电流。

锁存电路2中保持的数据即使在休眠模式中也应该是非易失性的。因此，把Balloon锁存电路3连接到锁存电路2上，这样当从活动模式切换到休眠模式时，锁存电路2中保持的数据可以在Balloon锁存电路3中保持或取出。因为正常电源电压Vdd连接到Balloon锁存电路3上，所以即使在休眠模式时也向Balloon锁存电路3提供电源电压，从而可以保持被保护的数据。为了抑制休眠模式期间的泄漏电流，Balloon锁存电路3也由高Vth晶体管构成。当从休眠模式返回活动模式时，Balloon锁存电路3中的数据被恢复到锁存电路2上。因此，锁存电路2成为非易失性锁存电路。

非专利文献1

“Technology for a Low Power Consumption，High-Speed LSI”，Realize Inc.，60-74页

非专利文献2

T.Miwa et al.″A 512 Kbit Low-Voltage NV-SRAM with the Size ofa Conventional SRAM″，2001 symposium on VLSI circuit Digest ofTechnical Papers.

然而，在图1中所示的具有Balloon型数据保持电路的MTCMOS电路中，正常电源线Vdd和虚拟电源线VVdd混杂在一起，所以此例不适合进行自动布图设计。当非易失性锁存电路布置在集成电路内的多个位置时，例如，Balloon锁存电路3必须布置在邻近各个非易失性锁存电路2的位置。结果，正常电源线Vdd和虚拟电源线VVdd在整个芯片上混杂在一起，这使设计变得复杂并因此不利于集成的程度。

另外，组合电路1和非易失性锁存电路2都由低Vth晶体管构成，而Balloon锁存电路3则由高Vth晶体管构成。因此，不同阈值电压的晶体管混杂在一起，而由于结构的不同，在芯片上这些晶体管之间需要保持足够的距离，于是就产生了集成度降低的问题。

因此，最好能够在Balloon锁存电路3中消除正常电源Vdd以及高Vth晶体管。

上述的非专利文献2描述了具有存储单元的非易失性SRAM(静态随机存取存储器)，其中使用了铁电膜的可变电容电容器(下文中称为“铁电电容器”)被连接到锁存电路上。在该非易失性SRAM存储单元中，铁电电容器连接到锁存电路的存储节点对的每一个节点上，其中节点对交叉连接到一对反相器的输入端和输出端上，而且锁存电路中的存储节点对的高电平和低电平都存储在铁电电容器里。因此，即使在断电的时候，存储单元中的数据也以不同的极化方向保持在铁电电容器中。当电源重新打开时，存储单元的锁存电路根据铁电电容器的极化方向进行恢复。

然而，在非专利文献2的非易失性SRAM所使用的非易失性锁存电路中，当电源重新打开时，就出现了如下问题：由于锁存电路晶体管特性的不规则性，要恢复的数据容易发生反转。本申请的发明人以前提出了解决这个问题的发明。例如，日本专利申请特愿平13-400507(2001年1月28日提交)。然而在这个申请中锁存电路并没有采用MTCMOS技术。

发明内容

因此本发明的一个目的是提供一种使用MTCMOS技术的低能耗集成电路，特别是提供一种具有非易失性数据存储电路和简化的电源配线及晶体管结构的集成电路。

为了到达上述的目的，本发明的第一方面是一种具有休眠开关的集成电路，该休眠开关位于第一电源线和第二电源线之间，由第一阈值电压的晶体管构成，在休眠模式时变为非导通。该集成电路还包含锁存电路，该锁存电路连接到第二电源线上，由具有比第一阈值电压低的第二阈值电压的晶体管构成；还包含铁电电容器，用于根据其铁电膜的极化方向来存储在锁存电路中保持的数据。该集成电路还包含控制信号发生电路，在从休眠模式回到活动模式时，控制信号发生电路产生极板信号(plate signal)，以驱动铁电电容器的端子，从而根据极化方向在锁存电路中产生电压，还在驱动铁电电容器之后产生休眠信号，使休眠开关导通，从而激活锁存电路。

根据本发明的第一方面，在使用MTCMOS技术构成的集成电路中提供了用于在休眠模式期间保持非易失性锁存电路所保持数据的铁电电容器，而且将在休眠模式期间用于关闭电源的休眠开关用作从休眠模式恢复时激活锁存电路的激发电路。更具体地，在驱动另一个铁电电容器端子以在锁存电路的端子对之间产生电压时，休眠开关导通，从而触发锁存信号，锁存与这些电压之间的电压差相关的数据。于是，锁存电路能够安全地恢复数据。另外，因为无需将第一电源线连接到铁电电容器上，所以简化了电源线的设计。因为铁电电容器不需要高Vth晶体管，所以减小了电路元件面积。只有休眠开关由高Vth晶体管构成，因此减少了高Vth晶体管的数目。

为了实现上述目的，本发明的第二方面是一种具有休眠开关的集成电路，该休眠开关位于第一电源线和第二电源线之间，由第一阈值电压的晶体管构成，并在休眠模式时变为非导通，其中在高电源线侧和低电源线侧都提供了第一和第二电源线以及休眠开关。该集成电路还包含连接到第二高电源线和低电源线的锁存电路，其由具有比第一阈值电压低的第二阈值电压的晶体管构成；该集成电路还包括铁电电容器，用于根据其铁电膜的极化方向存储锁存电路中保持的数据；该集成电路还具有控制信号发生电路，当由休眠模式回到活动模式时，它产生极板信号以驱动所述的铁电电容器的端子，根据极化方向在锁存电路中产生电压，它还在驱动铁电电容器之后产生休眠信号，使高电源线侧和低电源线侧的一对休眠开关导通，从而激活锁存电路。

根据该第二方面，导通高电源线侧和低电源线侧的一对休眠开关以激活锁存电路，从而锁存电路可以安全地锁存根据铁电电容器的极化状态而产生的电压。

在本发明该方面的优选实施例中，铁电电容器至少由一对铁电电容器组成，各个铁电电容器的一个端子连接到锁存电路的一对存储端子上。极板信号驱动铁电电容器的另外一个端子。驱动的结果是在锁存电路的一对存储端子中产生了基于铁电电容器极化方向的电压差。

在本发明该方面的优选实施例中，铁电电容器具有两对铁电电容器，每个铁电电容器的一个端子连接到锁存电路的一对存储端子上。连接到锁存电路的各个存储端子上的铁电电容器对中一个铁电电容器的另一个端子由极板信号驱动。驱动的结果是在锁存电路的存储端子对中产生了基于与各个存储端子相连的铁电电容器对极化方向的电压差。通过向锁存电路的每个存储端子提供铁电电容器对，由极板信号执行的驱动所产生的电压之间的电压差增大了，由此可以以更高的精确度执行恢复操作。

附图说明

图1显示了根据MTCMOS技术传统实例的电路示例；

图2是本实施例中集成电路的结构示意图；

图3是本实施例中集成电路的结构示意图；

图4是本实施例中集成电路的另一个结构示意图；

图5是本实施例中集成电路的另一个结构示意图；

图6是图2中非易失性锁存电路实例的电路图；

图7显示了铁电电容器的极化行为；

图8是一个等效电路图，显示了与从属锁存电路的节点对N2、NX2连接的电容；

图9是图2中非易失性锁存电路的另一个实例的电路图；

图10显示了铁电电容器的极化行为；

图11是一个等效电路图，显示了与从属锁存电路的节点对N2、NX2连接的电容；

图12是本实施例中第一改进例的电路图；

图13是本实施例中第二改进例的电路图；

图14是本实施例中第三改进例的电路图；

图15是本实施例的非易失性锁存电路的工作波形图；

图16显示了本实施例中的集成电路总体结构的一个实例；

图17显示了本实施例中的集成电路总体结构的另一个实例；

图18显示了本实施例中的集成电路总体结构的又一个实例；

图19显示了本实施例中的电路块布局的一个实例；以及

图20显示了本实施例中的电路块布局的另一个实例。

具体实施方式

以下参照附图说明本发明的一个实施例。然而，本发明的保护范围并不限于下面的实施例，而是涵盖所附权利要求及其等同物所限定的范围。

图2是本实施例中集成电路的结构原理图。与图1中的实例相似，正常电源Vdd和虚拟电源VVdd通过一个休眠开关SSW连接起来，组合逻辑电路1和非易失性锁存电路2连接到虚拟电源VVdd。休眠开关SSW由高Vth晶体管构成，然而组合逻辑电路1和非易失性锁存电路2由低Vth晶体管构成。

本实施例的集成电路中提供了铁电电容器4，用于保持非易失性锁存电路2中所保持的数据，甚至是在休眠开关SSW变为非导通的时候。如下文所述，铁电电容器利用铁电膜即使在切断电源时仍能保留极化方向的特性保持非易失性锁存电路中所保持的数据。当记录锁存电路数据或者当把数据恢复到锁存电路时，铁电电容器4由极板信号PL驱动。铁电电容器4只连接到锁存电路2上而不必连接到正常电源Vdd和虚拟电源VVdd上。

控制信号发生电路5由高Vth晶体管构成，并且向它提供正常电源Vdd。因此甚至处于休眠模式时，控制信号发生电路5仍处于工作状态。控制信号发生电路5产生极板信号PL和休眠信号SLP等等，其中，极板信号PL供给铁电电容器4，休眠信号SLP用于控制休眠开关SSW。

图2中电路的操作概述如下。在活动模式下，休眠信号SLP切换到低电平，休眠开关SSW(P沟道晶体管)进入导通状态，虚拟电源VVdd与正常电源Vdd连接。这样就向组合逻辑电路1和锁存电路2供电以执行常规操作。在进入休眠模式之前，响应于外部的等待信号STBY，控制信号发生电路5休眠产生极板信号PL，从而铁电电容器4利用其极化方向保持锁存电路2中所保持的数据。然后，休眠信号SLP变成高电平，这样休眠开关SSW进入到非导通状态。因为休眠开关SSW是一个高Vth晶体管，所以泄漏电流量很小，从而可以抑制休眠状态下的泄漏电流。在休眠模式下，锁存电路不能保持数据，但是铁电电容器的极化方向作为残留极化被保留下来。

当响应于等待信号STBY休眠模式返回活动模式时，控制信号发生电路5驱动极板信号PL，从而根据铁电电容器4保持的极化状态在锁存电路2的端子中产生一个预定电压。完成这个状态以后，控制信号发生电路5驱动休眠信号SLP到达低电平，从而激活锁存电路2，由此所产生的电压电平由锁存电路2恢复。这就是恢复操作。

这样，向休眠开关SSW提供了两种功能，一种用于在休眠模式和活动模式之间进行切换，另一种用于在由休眠模式返回到活动模式时通过恢复操作来激活锁存电路2。在此实施例中，可以抑制休眠状态下的泄漏电流，并且在恢复操作期间锁存电路能够安全地执行铁电电容器中的数据锁存操作。

图3是本实施例中集成电路的结构原理图。该电路与图2中的集成电路的不同之处在于，在高电压源Vdd侧和低电压源Vss侧都提供了正常电源和虚拟电源以及用以连接它们的休眠开关，其余部分完全相同。由此在高电压侧的正常电源Vdd和虚拟电源VVdd之间提供了由P沟道晶体管构成的休眠开关SSWP，并在低电压侧(接地侧)的正常电源Vss和虚拟电源VVss之间提供了由N沟道晶体管构成的休眠开关SSWN，而且由控制信号发生电路5分别向这些休眠开关提供具有相反电平的休眠信号SLP和SLPx休眠。休眠信号SLPx是利用反相器6将信号SLP反转而得到的。

在图3的实例中，当由休眠模式返回到活动模式时，铁电电容器由极板信号PL驱动，且根据铁电电容器的残留极化方向在锁存电路2中产生电压，然后，在这种状态下，休眠信号SLP、SLPx分别被驱动为低电平和高电平，从而向锁存电路2提供高电源电压和低电源电压。于是，锁存电路2执行锁存操作以恢复数据。通过同时供给高、低电源电压的锁存操作，可以更安全地锁存数据。

换句话说，铁电电容器4作为数据保持电路来保持在锁存电路2中所保持的数据。在休眠模式期间，没有供应电源，铁电电容器4能够利用铁电膜的极化方向来保持数据。

图4和图5是本实施例中集成电路的另外两个结构原理图。在这些实例中，在集成电路中存在多个锁存电路2，且向每个锁存电路提供铁电电容器4以保持锁存电路中的数据。当公共休眠开关SSW设置为导通状态时，激活这些锁存电路2。通过向这些铁电电容器4同时提供极板信号PL等等，从而控制信号发生电路5共同地在进入休眠模式时控制存储操作，铁电极板信号在返回活动模式时控制恢复操作。与图3类似，在图5的实例中也分别在高电源侧和低电源侧提供了休眠开关SSWP和休眠开关SSWN。

图6中的电路图显示了图2中的非易失性锁存电路、铁电电容器、控制信号发生器和组合逻辑电路的实例。图6中显示了一个由主锁存电路10和从属锁存电路14构成的D型触发器。组合逻辑电路1的输出经过CMOS传输门17输入到主锁存电路10，主锁存电路10的输出经过CMOS传输门20连接到从属锁存电路14。并且分别向锁存电路10和14提供了一对反相器11、12和15、16以及CMOS传输门18和21。

因此，组合逻辑电路1的输出在时钟CK的下降沿(反相时钟CKX的上升沿)同步供给节点N1，该输出在时钟CK的上升沿同步由主锁存电路10锁存。此外，反相器11的输出在时钟CK的上升沿同步供给节点N2，该输出在时钟CK的下一个下降沿同步由从属锁存电路14锁存。节点NX2中的数据提供给后一级组合逻辑电路1。

在图6的实例中，在D型触发器中的从属锁存电路14的一对存储端子N2和NX2中存储的反相数据可以保持在分别与这对存储端子N2和NX2连接的铁电电容器FC1和FC2中。

图6中详细显示了从属锁存电路14的CMOS电路。反相器15由P沟道和N沟道晶体管构成，其衬底(在P沟道MOS情况下为n型半导体，在N沟道MOS情况下为p型半导体)分别与电源Vdd和地Vss连接。反相器16也由P沟道和N沟道晶体管构成，其衬底分别与电源Vdd和地Vss连接。P沟道晶体管的源极与虚拟电源VVdd相连。

图15是非易失性锁存电路的工作波形图，该非易失性锁存电路还包括将在下文描述的另一个非易失性锁存电路。因此，在图6中未示出的控制信号等也包括在图15中。图6中的非易失性锁存电路的操作将参照图15来描述。首先，在活动模式期间，休眠信号SLP处于低电平，休眠开关SSW处于导通状态，并且来自虚拟电源线VVdd的电源电压被供给组合逻辑电路1，其中组合逻辑电路1由低Vth晶体管、主锁存电路10和从属锁存电路14的反相器11、12、15和16组成。

响应于外部等待信号STBY达到高电平，控制信号发生电路5驱动极板信号PL1从低电平到高电平，然后又到低电平。响应于此，铁电电容器FC1、FC2的极化方向根据从属锁存电路14的存储端子对N2、NX2的电平而确定。

图7显示了铁电电容器的极化行为。横坐标是施加在铁电膜上的电压V，纵坐标是电荷Q，从而阐释了铁电电容器的滞后特性。假定从属锁存电路14的节点N2和NX2分别处于低电平和高电平。当极板信号PL1处于低电平时，向铁电电容器FC2施加一个负向电压，因而电容器FC2移动到点A。铁电电容器FC1上未施加电压，所以电容器FC1位于点D或者点B，这由以前所存储的数据确定。

然后，当极板信号PL1到达高电平时，向铁电电容器FC1施加一个正向电压，因而电容器FC1移动到点C。铁电电容器FC2上未施加电压，所以电容器FC2由点A移动到点B。其后当极板信号PL1转换回低电平时，铁电电容器FC1上未施加电压，因此电容器FC1由点C移动到点D，并且电容器FC2移动到点A。因此，如图6所示，铁电电容器FC1和FC2在不同的方向上极化。注意，箭头方向表示箭头末端侧的电极充有正电荷。

所以通过铁电电容器的极化方向保持了从属锁存电路14中的数据，存储操作结束。图15中的复位操作是下文将描述的另一个非易失性锁存电路的操作。在图6中的电路中，休眠信号SLP转换到高电平并进入休眠模式。在休眠模式中，休眠开关SSW处于非导通状态，供给反相器15、16的电源被切断，且存储节点N2、NX2的高电平和低电平状态都失去。

此后，当等待信号STBY到达低电平时执行恢复操作。控制信号发生电路5驱动极板信号PL1到达高电平，以此来驱动铁电电容器的一个端子，于是在从属锁存电路14的一对存储端子N2、NX2内根据电容器极化方向而产生电压。

如图7所示，当极板信号PL1到达高电平时，在铁电电容器上施加一个正向电压，导致处于点B的电容器FC2移动到点C，而处于点D的电容器FC1也移动到点C。因此对于相同的电压，电容器FC2的电荷量Q较大而电容器FC1的电荷量Q较小。换句话说，关于两个电容器FC1、FC2的电容C，由关系C＝Q/V可知，电容器FC1具有低电容(例如50fF)而电容器FC2具有高电容(例如200fF)。

图8是一个等效电路图，显示了连接到从属锁存电路的一对节点N2和NX2上的电容。例如，假定在每个节点上存在5fF的寄生电容。在图8的等效电路中，当极板信号PL1处于高电平，例如3.3V的电源电压Vdd电平，根据两个电容的比例，节点N2变为3V(＝3.3V×50fF/(5fF+50fF))，节点NX2变为3.22V(＝3.3V×200fF/(5fF+200fF))。换句话说，分别向两个节点N2、NX2施加了3V和3.22V的电压，从而在两个节点之间产生一个0.22V的电压差。

接着，如图15所示，当控制信号发生电路5将休眠信号SLP转换为低电平时，休眠开关SSW导通，向从属锁存电路14供电，进入锁存使能状态。结果，节点N2、NX2之间的电压差被放大，并由锁存电路14锁存。

当锁存电路14驱动节点N2到达低电平并驱动节点NX2到达高电平时，对铁电电容器FC1施加了一个正向电压，因而电容器FC1移动到图7中的滞后特性中的点C。而当极板信号PL1再转换到低电平时，对铁电电容器FC2施加了一个负向电压，因而电容器FC2移动到点A。因而在基于锁存电路14的节点N2、NX2的电平的方向上，重写了两个电容器的极化方向。

如上所述，在从休眠模式返回活动模式时的数据恢复操作期间，极板信号PL1使得根据铁电电容器的极化方向在锁存电路14的一对节点N2、NX2中产生铁电一个电压，因此休眠开关SSW导通，且锁存电路被激活。因此，数据可以安全地锁存及恢复。

图9是图2中非易失性锁存电路等等的另一个实例的电路图。其中使用了与图6相同的标号。除图6中的电路之外，还向图9中的电路提供了铁电电容器FC3、FC4和第二极板信号PL2。别的地方该电路与图6中的相同，从属锁存电路14的CMOS反相器的结构也一样。

以下参照图15描述图9中电路的操作。在进入休眠模式时的存储操作期间，第一极板信号PL1和第二极板信号PL2都由低电平驱动至高电平，然后又到低电平。相应地，连接到节点N2上的一对铁电电容器FC1、FC3均在面向节点N2的相同方向上极化。同样，连接到节点NX2上的一对铁电电容器FC2、FC4在背对节点NX2的相反方向上极化。

图10显示了铁电电容器的极化行为。第一和第二极板信号PL1、PL2具有与存储操作时相同的波形，因此铁电电容器FC1、FC3进入相同的极化方向状态并且铁电电容器FC2、FC4也进入相同的极化方向状态。于是铁电电容器FC2、FC4由于节点NX2的高电平而移动到点A，并由于极板信号PL1和PL2的高电平而移动到点B。铁电电容器FC1、FC3由于极板信号PL1和PL2的高电平而移到点C，并由于极板信号的低电平而移动到点D。

然后，休眠信号SLP到达高电平，这样休眠开关SSW进入非导通状态，并且与虚拟电源VVdd连接的电路都进入休眠状态。

当从休眠模式返回活动模式时，只有第一极板信号PL1从低电平转换到高电平(电源Vdd电平)，第二极板信号PL2仍保持在低电平(地Vss电平)。换句话说，在存储操作期间对铁电电容器FC3、FC4施加相反的电压。因此，在图10的曲线图中，横坐标和纵坐标的方向相反。更具体一点，当第一极板信号PL1到达高电平且第二极板信号PL2保持低电平时，铁电电容器FC1、FC2都移到点C，然而铁电电容器FC3、FC4都移到点A。即，电容器FC1、FC2具有FC1＜FC2的电容关系，而铁电电容器FC3、FC4则具有FC3＞FC4的电容关系。

图11是与从属锁存电路14的一对存储节点N2和NX2连接的电容的等效电路。假定5fF的寄生电容连接到节点N2和NX2上。具有FC1＜FC3关系的电容连接到节点N2上，而具有FC2＞FC4关系的电容连接到节点NX2上。因此如果第一极板信号PL1转换到高电平，即电源Vdd电平3.3V，节点N2的电压变为0.65V(＝3.3V×50FF/(5fF+50fF+200fF))，节点NX2的电压变为2.59V(＝3.3V×200fF/(5fF+50fF+200fF))。因此两个节点之间产生的1.84V的电压差远大于图6中产生的电压差。

通过以此方式分别将铁电电容器对FC1、FC3和FC2、FC4连接到锁存电路14的一对端子N2和NX2上，可以在恢复操作期间提高端子N2和NX2之间的电压差。

当控制信号发生电路5将休眠信号SLP由此状态转换到低电平时，休眠开关SSW开始导通，从属锁存电路14激活，节点对N2和NX2之间的电压差被放大，从而可以安全地恢复原始数据。

现在描述具有与从属锁存电路14相连的铁电电容器的电路的一个改进例。在以下的实例中，与图9类似，锁存电路14的一对节点N2和NX2各连接着一对铁电电容器，而且在相对侧的电极上施加第一和第二极板信号。然而，这个实例也适用于图6中的情况，其中铁电锁存电路的每个节点上连接一个铁电电容器。

图12是本实施例中第一改进例的电路图。在这个改进例中，除了图9中的电路以外，还在低电源电压Vss侧提供了一个休眠开关SSWN和虚拟低压电源VVss，并且将虚拟低压电源VVss连接到主锁存电路10和从属锁存电路14的反相器上。因此，虚拟高压电源VVdd和虚拟低压电源VVss连接到从属锁存电路14的反相器15和16上，从属锁存电路14是一个非易失性锁存电路。换句话说，图12中的休眠开关的结构与图3中的相同。

关于其它方面，此电路与图9中的相同。当进入休眠模式时处于存储操作期间，驱动第一和第二极板信号PL1、PL2由低电平到高电平，然后又到低电平，如图15所示。因此，铁电电容器FC1至FC4根据节点N2、NX2的电平来设置极化状态。当处在由休眠模式回到活动模式的恢复操作期间，第一极板信号PL1被驱动为高电平，从而根据铁电电容器FC1至FC4的极化方向在节点N2和NX2上产生电压差。此后，分别驱动休眠信号SLP及其反相信号SLPx至低电平和高电平，从而导致休眠开关SSWP和SSWN同时导通，从属锁存电路14被激活，节点N2和NX2之间的电压差被放大并锁存。

图13是本实施例中第二改进例的电路图。除了图12中的电路图之外，在图13中，在铁电电容器FC1、FC2和从属锁存电路14之间提供了开关电路30、31，在铁电电容器FC3、FC4和从属锁存电路14之间提供了开关电路32、33。因此，控制信号发生电路5产生开关信号SWT，该开关信号和由反相器29反转的反相开关信号SWTx一起提供给开关电路30至33。

在正常操作期间，开关电路30至33被控制为非导通状态，而且将从属锁存电路14与铁电电容器FC1至FC4分开。因此当从属锁存电路14中的节点对N2、NX2的电势被驱动至高电平和低电平时，可以减小负载电容。而且，当驱动节点N2、NX2时，防止了向铁电电容器FC1至FC4的铁电膜施加电压，从而劣化其材料质量。

因此，在由活动模式返回休眠模式的存储操作期间，以及在由休眠模式返回活动模式的恢复操作期间，开关电路30至33导通，从而允许保存锁存电路14中的数据以及将铁电电容器中的数据恢复到锁存电路14中。

如同图15所示，在图13的电路操作中，在存储操作和恢复操作期间驱动开关信号SWT为高电平，从而将开关电路30至33控制为导通状态，并且铁电电容器FC1至FC4连接到锁存电路14的节点对N2和NX2上。在其它时间，开关信号SWT设置为低电平，从而开关电路30至33被控制为非导通状态，并且将铁电电容器与锁存电路节点分开。

图14是本实施例中另一个改进例的电路图。在此电路中，除了图13中的电路之外，还有复位晶体管34、35连接到铁电电容器FC1和FC2上，复位晶体管36、37连接到铁电电容器FC3和FC4上。控制信号发生电路5产生复位信号RES来控制这些晶体管。此电路的其它结构与图13中的结构完全相同。

在从活动模式转到休眠模式的存储操作之前，以及从休眠模式转到活动模式的恢复操作之前，复位晶体管34至37都被控制为导通状态。结果，铁电电容器FC1至FC4的节点FN1至FN4设置为地电压，从而没有多余的噪声电平残留在节点FN1至FN4中。在集成电路的情况下，信号线通过绝缘膜位于节点周围，由于来自这些信号线的耦合噪声而在节点FN1至FN4中产生预定的电压电平。通过使复位晶体管34至37导通，可以抑制耦合噪声的影响。

以下使用图15中的工作波形图来描述图14中的电路操作。在活动模式中响应于等待信号STBY的高电平，复位信号RES设置为低电平并且所有的复位晶体管34至37设置为非导通状态。结果，铁电电容器的节点FN1至FN4由地电平转换为浮动状态。然后开关信号SWT被控制为高电平并且开关电路30至33设置为导通状态。在这种状态下，第一和第二极板信号PL1、PL2从低电平驱动至高电平，再到低电平。从而铁电电容器FC1至FC4的极化方向根据锁存电路14的节点对N2、NX2的电压电平而设置为图14中的箭头方向。此时，存储操作结束。

然后驱动休眠信号SLP到高电平，这样休眠晶体管SSWP、SSWN都变为非导通，均由低Vth晶体管构成的组合逻辑电路1和锁存电路10、14停止操作，进入休眠模式。在休眠模式期间，复位信号RES转换到高电平，这样复位晶体管保持在导通状态，并且开关信号SWT被转换到低电平，这样开关电路30至33保持在非导通状态。然而，注意到在休眠模式时，复位晶体管也可以保持在非导通状态。在那种情况下，复位晶体管在离开休眠模式时转换到导通状态。

当从休眠模式返回到活动模式时，等待信号STBY转换到低电平。作为响应，控制信号发生电路5将开关信号SWT设置为高电平，这样开关电路30至34就进入到导通状态，而且通过复位晶体管34至37，铁电电容器的节点FN1至FN4连同从属锁存电路14的节点N2、NX2一起设置为地电平。从而执行了复位操作。然后，控制信号发生电路5将复位信号RES设置为低电平，这样复位晶体管34至37进入到非导通状态。结果，节点N2、NX2进入到浮动状态。

此后开始恢复操作，控制信号发生电路5将第一极板信号PL1驱动为高电平，而将第二极板信号PL2保持为地电平。结果，在铁电电容器对FC1和FC3之间施加了电源电压，在另一个铁电电容器对FC2和FC4之间也施加了电源电压。因此，在从属锁存电路14的节点对N2和NX2之间生成上述的电压差。在这种状态下，控制信号发生电路5驱动休眠信号SLP到低电平，并使两个休眠晶体管SSWP、SSWN同时导通，从而激活从属锁存电路14。因此节点N2、NX2之间的电压差被放大而且原始数据被锁存。

然后，开关信号SWT被设置为低电平，这样开关电路30至33就变为非导通，于是极板信号PL1返回低电平，这样根据锁存电路14锁存的数据而在铁电电容器FC1、FC2中产生一个极化状态。因为开关电路30至33处于非导通状态，即使极板信号PL1返回到低电平时，由于电容器FC2的耦合，锁存电路14的节点NX2的高电平也不会下降。

如上所述，在图14中，通过在电路中提供开关电路30至33和复位晶体管34至37，可以更安全地进行存储操作和恢复操作。

也可以在主锁存电路10一侧提供上述的非易失性锁存电路结构。根据存入或取出数据的锁存电路，可以使用铁电电容器选择性地设置数据取出结构。而且，可以在主锁存电路10和从属锁存电路14中都提供铁电电容器。在这两种情况下，非易失性触发器电路都由主锁存电路和从属锁存电路构成。

图16显示了本实施例中集成电路的总体结构实例。图16的集成电路中配备了在休眠模式期间可以存储触发数据的非易失性区52，以及不能存储数据的易失性区50。在易失性区50中，一直向组合逻辑电路1和触发器40提供正常电源Vdd，并且不会控制进入休眠模式。在非易失性区52中，向组合逻辑电路1和触发器42提供虚拟电源VVdd，因此可以将这个区域控制为休眠模式。相应的，在非易失性区52中在触发器42上添加了上述的铁电电容器电路，这样在休眠模式期间，触发器中的数据可以存储在其铁电电容器中。如上所述，这些触发器配备有锁存电路。

一直向易失性区50里的触发器40提供时钟CK。从而组合逻辑电路1所处理和产生的数据保持在各自的触发器40中，并且作为输入信号提供给下一个组合逻辑电路1。

同时，向非易失性区52内的触发器42提供时钟FCK。然而，当非易失性区52处在休眠模式时，停止时钟FCK。更精确地，如图15所示，从等待信号STBY到达高电平直至恢复操作结束，时钟FCK一直是停止的。

控制信号发生电路5向配备有多个铁电电容器的触发器42提供时钟FCK和控制信号(极板信号、开关信号和复位信号，等等)。控制信号发生电路5还产生休眠信号SLP以控制非易失性区52内由低Vth晶体管组成的电路共同具有的休眠晶体管SSW。

图17显示了本实施例的集成电路总体结构的另一个实例。图17中的实例也配备了易失性区50和非易失性区52，但是与图16的区别在于，供给非易失性区52内触发器42的时钟是由正常时钟CK和等待信号STBY的反相信号STBYx的逻辑乘积。相应地，每个触发器42都配备有与门43。在图16的实例中，与门位于控制信号发生电路5中，而在图17的实例中，为非易失性区52内每一个触发器42都提供了一个与门43。与门43的配置位置根据布局情况而定。

图18显示了本实施例中的集成电路总体结构的又一个实例。在图18的实例中提供了多个易失性电路块BLK1至BLKN，而且每个电路块中都提供了一对休眠开关信号SSWP、SSWN和控制信号发生电路5。电源管理电路54分别向每个电路块里的控制信号发生电路5提供其它的等待信号STBY1至STBYn。每个电路块的内部结构和图12、13以及14所示的相同。

因此，当电源管理电路54向预期电路块提供低电平的等待信号时，该电路块将会进入休眠状态，而当向特定的电路块提供高电平的等待信号时，该电路块将会回到活动模式。因此，通过控制不需要工作的电路块进入休眠模式，电路块并且把需要工作的电路块设置为活动模式电路块，电源管理电路54能够减小功率消耗。另外，处于休眠模式的电路块中的触发器和锁存电路中的数据可以由铁电电容器保持，从而这些触发器和锁存电路实质上是非易失性电路。

图19显示了本实施例中的电路块布局实例。这个电路块具有单元阵列配置，比如具有在多个单元阵列CA上布置的多个单元的ASIC(专用集成电路)。在单元阵列的多个单元中，用斜线阴影块表示的非易失性锁存电路或者非易失性触发器LATCH位于由灰色块表示的铁电电容器单元FCC边上。这样，存储在非易失性锁存电路或者触发器电路中的数据可以储存在铁电电容器单元FCC中。

如图19所示，用于保持其中的数据的非易失性锁存电路等等和铁电电容器单元FCC分散在电路块的各处，而且用于向铁电电容器单元提供控制信号的控制信号发生电路5位于单元阵列的第二行。因此未示出的控制信号分别从控制信号发生电路5传送到分散的铁电电容器单元FCC。控制信号发生电路5可以分散地位于多个位置。

如图12、13和14所示，向铁电电容器单元FCC提供了四个铁电电容器FC。在图19的实例中，在铁电电容器结构中，在4个真铁电电容器RFC的周围铁电提供了虚铁电电容器DFC，以减小因制造过程的不连贯而造成的不规则影响。相应地，在制造过程中，例如，由于布局上的不连贯导致的结构不规则性主要由周边的虚铁电电容器DFC吸收了，从而可以减弱这个影响。由于结构的不规则并不影响到内部的四个真铁电电容器RFC，这些电容器的数据保持特性得以改善。

图20显示了本实施例中的单元电路块布局的另一个实例。这个单元电路块也配备了布置在多个单元阵列CA上的多个单元，但它区别于图19之处在于，用斜线阴影块表示的非易失性锁存电路LATCH集中在两个单元阵列行中。由此，铁电电容器单元FCC集中排列在非易失性锁存电路边上。用于向铁电电容器单元提供控制信号的控制信号发生电路5位于铁电电容器单元FCC边上。这样可以缩短控制信号线路。

如图20所示，铁电电容器单元FCC包含位于真铁电电容器RFC周边的虚铁电电容器DFC。因此，可以减小由于制造过程的不连贯导致的不规则影响。在图20的实例中，铁电电容器单元以集中的方式排列，因此与图19中的相比较，虚铁电电容器的数量可以减少。

优选的，在同一电路块中适当地、选择性地选取图19和图20中的布局，最合适的布局方法应基于具体情况而定。

根据上述的实施例，休眠晶体管用于在休眠期间停止向由低Vth晶体管构成的电路组供电，这样可以抑制其中的泄漏电流，而且休眠晶体管也用于在从休眠模式回到活动模式时，在从铁电电容器向非易失性锁存电路恢复数据的期间激活锁存电路。利用铁电电容器作为保持数据的Balloon锁存电路，可以简化电源线的布置，而且在数据恢复期间锁存电路可以更安全地执行锁存操作。

注意，可以按矩阵布置多个上述实施例中的非易失性锁存电路而构成静态存储器。或者，也可以通过串联该非易失性锁存电路而构成触发器、计数器和寄存器等。

根据上述发明，可以在MTCMOS集成电路中简化电源线而且提高集成度。另外，当从休眠模式回到活动模式时，可以使锁存电路的操作更加稳定。

Claims (18)

1.一种集成电路，包括：

休眠开关，位于第一电源线和第二电源线之间，其由具有第一阈值电压的晶体管构成且在休眠模式时变为非导通；

锁存电路，连接到所述的第二电源线上，其由具有比所述第一阈值电压低的第二阈值电压的晶体管构成；

铁电电容器，用于根据其铁电膜的极化方向存储所述锁存电路中保持的数据；以及

控制信号发生电路，用于在从所述的休眠模式返回活动模式时，产生极板信号以驱动所述铁电电容器的端子，从而根据极化方向在所述锁存电路中产生电压，并在驱动所述铁电电容器之后产生休眠信号，使所述的休眠开关导通，从而激活所述锁存电路。

2.一种集成电路，包括：

休眠开关，位于第一电源线和第二电源线之间，由具有第一阈值电压的晶体管构成，且在休眠模式时变为非导通，在高电源线侧和低电源线侧都提供有第一和第二电源线以及休眠开关；

锁存电路，其连接到所述高电源线侧的第二电源线和所述低电源线侧的第二电源线上，由具有比所述第一阈值电压低的第二阈值电压的晶体管构成；

铁电电容器，用于根据其铁电膜的极化方向而存储在所述锁存电路中保持的数据；以及

控制信号发生电路，用于在从所述的休眠模式返回活动模式时，产生极板信号以驱动所述铁电电容器的端子，从而根据极化方向在所述锁存电路中产生电压，并在驱动所述铁电电容器之后产生休眠信号，使所述高电源线侧和低电源线侧的一对休眠开关导通，从而激活所述锁存电路。

3.根据权利要求1或2所述的集成电路，其中，所述的铁电电容器包含至少一对铁电电容器，每个铁电电容器的一个端子分别连接到所述锁存电路的一对存储端子上，以及

向所述铁电电容器的另外一个端子提供所述极板信号，从而在所述锁存电路的一对存储端子中生成基于所述铁电电容器的极化方向的电压。

4.根据权利要求1或2所述的集成电路，其中，所述的铁电电容器包含两对铁电电容器，每个铁电电容器的一个端子分别连接到所述锁存电路的一对存储端子上，以及

通过极板信号驱动与所述锁存电路的各个存储端子相连的铁电电容器对中一个铁电电容器的其它端子极板信号，从而根据与各个存储端子相连的铁电电容器对的极化方向，在所述锁存电路的一对存储端子中分别产生电压。

5.根据权利要求3所述的集成电路，其中，在进入到所述的休眠模式时，向所述的铁电电容器的另一个端子提供所述的极板信号，从而根据所述锁存电路的存储端子对的电压电平而将所述的铁电电容器设置为预定的极化状态。

6.根据权利要求4所述的集成电路，其中，在进入到所述的休眠模式时，向所述的铁电电容器对的另一个端子提供所述的极板信号，从而根据所述锁存电路的存储端子对的电压电平而将所述的铁电电容器对设置为预定的极化状态。

7.根据权利要求1或2所述的集成电路，还包含开关电路，其位于所述的铁电电容器和所述的锁存电路之间，在由所述休眠模式返回所述活动模式时进入导通状态，且在活动模式期间进入到非导通状态。

8.根据权利要求7所述的集成电路，其中，当从所述的休眠模式返回所述的活动模式时，所述的开关电路导通从而连接所述的铁电电容器和所述的锁存电路。

9.根据权利要求1或2所述的集成电路，还包括复位电路，其位于所述铁电电容器的一个端子上，当从所述的休眠模式返回活动模式时其进入导通状态，以将所述铁电电容器的所述一个端子复位为预定的电平。

10.根据权利要求9所述的集成电路，其中，所述的一个端子在所述复位电路的驱动下进入浮动状态，从而提供所述的极板信号。

11.根据权利要求9所述的集成电路，其中，当从活动模式进入所述的休眠模式时，所述的复位电路进入导通状态，从而将所述铁电电容器的所述一个端子复位为一个预定的电平。

12.根据权利要求1所述的集成电路，还包括：

具有非易失性锁存电路的非易失性区域，其中非易失性锁存电路包含所述的锁存电路和所述的铁电电容器；以及

具有易失性锁存电路的易失性区域，其中易失性锁存电路包含所述的锁存电路但并未附加所述的铁电电容器，

其中，向所述非易失性区域的锁存电路提供在所述休眠模式中停止的时钟。

13.根据权利要求1所述的集成电路，还包括：

具有非易失性锁存电路的非易失性区域，其中非易失性锁存电路包含所述的锁存电路和所述的铁电电容器；以及

具有易失性锁存电路的易失性区域，其中易失性锁存电路包含所述的锁存电路但并未附加所述的铁电电容器，

其中，所述非易失性区域的每个锁存电路都配备有时钟门电路，用于根据休眠模式控制信号提供时钟。

14.根据权利要求1所述的集成电路，还包括：

多个电路块，

其中，每个电路块分别具有所述的休眠开关、所述的锁存电路、所述的铁电电容器和所述的控制信号发生电路，而且还包括：

电源管理电路，用于分别向所述的控制信号发生电路提供休眠模式控制信号。

15.根据权利要求1所述的集成电路，其中，所述的锁存电路以及附加到其上的铁电电容器位于分散的位置，且向这些分散的铁电电容器提供所述的极板信号。

16.根据权利要求1所述的集成电路，其中，所述的锁存电路以及附加到其上的铁电电容器集中排列，所述的控制信号发生电路紧邻集中的锁存电路组和铁电电容器组。

17.根据权利要求1所述的集成电路，其中，所述的铁电电容器包括用于根据极化方向存储所述锁存电路的存储端子电平的真电容器，以及位于真电容器周边的假电容器。

18.一种集成电路，包括：

休眠开关，位于第一电源线和第二电源线之间，由具有第一阈值电压的晶体管构成，在休眠模式时变为非导通；

锁存电路，其连接到所述的第二电源线上，由具有比所述第一阈值电压低的第二阈值电压的晶体管构成；

组合电路，其连接到所述的第二电源线上，由所述的具有第二阈值电压的晶体管构成；

非易失性数据保持电路，用于在所述休眠模式期间存储在所述锁存电路中保持的数据；以及

控制信号发生电路，当从所述休眠模式回到活动模式时，其产生恢复信号以根据所述非易失性数据保持电路的状态在所述的锁存电路中产生电压，此后产生休眠信号以使所述的休眠开关导通，从而激活所述的锁存电路。

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