CN1354908A - 采用先进的cmos处理的集成电路低耗散功率线路 - Google Patents

采用先进的cmos处理的集成电路低耗散功率线路 Download PDF

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Abstract

本发明在一个实施方案之中提供了一个电路,它包括一个核心电路(202)以及一个连接到核心电路(202)上的控制电路(204)。控制电路(204)在核心电路处于静止状态的时候减少了核心电路(202)中的漏电流。当核心电路(202)处于将休眠状态时,控制电路(204)可以使它保持一种逻辑状态。

Description

采用先进的CMOS处理的集成电路低耗散功率线路
发明背景
发明领域
本发明涉及在电子电路之中保存电力的领域。更重要的是，本发明涉及减少漏电流的电路。
背景资料
随着深度亚微细粒的互补金属氧化物半导体(CMOS)处理的出现，出现在关闭的晶体管之中的低于阈值的漏电流Ioff比早期的CMOS处理有显著的增加。而亚微细粒的特性——也就是行宽度越来越小——和处理特性越出色，金属氧化物半导体场效应晶体管(MOSFET)所消耗的漏电流Ioff也就越显著。在处于闲置或者停止状态的超大规模集成电路(VLSI)来说，这种偏高的Ioff会导致其中的附加电流(Ioff(chip))大大增加。所谓闲置状态，就是指没有任何整流活动进行，也没有直流的偏电流出现。
随着漏电流(Ioff(chip))的逐渐增加，集成电路(IC)家族的新一代产品将不再能符合早期处理中Ioff(chip)的电流规格。例如在早期的处理中，对于带有大约2,000,000个晶体管的微处理器来说，可能得到的Ioff(chip)电流值介于10s到100s微安培之间。而对于由低特性的亚微细粒处理构成的更高性能的微处理器来说，其具有更佳集合特性的集成电路的Ioff(chip)大概是介于10到100毫安培范围之内。这种偏高的漏电流一般能够达到早期亚微细粒设备的漏电流的100到1000倍，它会给集成电路部分造成很大麻烦。例如，需要超低维持电源的应用设备中所使用的微处理器更是如此。
图1将金属氧化物半导体场效应晶体管(MOSFET)的漏-源电流(Ids)表示为栅-源电压(Vgs)的函数。在理想情况下，当MOSFET低于阈值电压Vgs的时候，也就是说，Vgs-Vt＜0，Ids等于0；而实际上，在栅极电压低于Vt的时候，Ids并不等于0，这些你可以在曲线102上看到。其中，Log Ids被表示为Vgs的函数。当Vgs等于0伏特的时候，会有一股漏电流Ioff1流经晶体管。
在许多情况下，例如在依靠电池提供能源的移动设备中，这些过程特征被降低了，电源所提供的电压越来越低，所以我们需要更持久的电池。当过程特征降低并且电源电压降低到较低水平，漏-源电压(Vds)被下推。在这种情况下，对于偏低的电源电压(Vdd)来说，Vt也被降低以使过程更加迅速。在于诸如亚微细粒CMOS的更好的过程几何过程来说，Vdd被降低以防止电场或者电磁场击穿晶体管的沟道区。如果Vt不被降低的话，就需要把相关的巨大电压加到MOSFET的栅极，从而打开晶体管。这将导致电子电路的MOSFET特性降低。从曲线104上可以看出，随着Vt的降低，漏电流会增大到Ioff2。对于Vt被降低的状态来说，漏电流Ioff2对应的曲线104比对应于漏电流Ioff1对应的曲线102要高。随着Ioff的升高，带有MOSFET的电子电路所消耗的电源也会随之升高。为了获得好的特性CMOS过程，诸如亚微细粒CMOS过程，减少电源消耗是令人满意的。
发明概述
在具体实施方案中，本发明提供了一个电路，它包括一个核心电路以及一个与之相连的控制电路。控制电路可以在核心电路处于将休眠状态的时候维持其某种逻辑状态。
附图简述
从下面的发明详述、附加权利要求、以及附带的图示中，本发明的特点、各个细节、以及优点将会变得越发明显：
图1是一个曲线图，其中MOSFET中漏-源电流(Ids)作为栅-源电压(Vds)的函数。
图2显示了根据本发明的漏电流控制电路的一个具体实施方案。
图3显示了根据本发明，使用漏电流控制电路的具体实施方案的一个静态随机存储器(SRAM)。
图4显示了与SRAM电路共同使用的行驱动器。
图5显示了图4中行驱动器的栅极具体实施方案。
发明详述
在下面的描述中，为了给本发明提供一个完整的理解，我们阐述了大量的具体细节问题。但是对于那些拥有相关技术常识的人来说，他们会意识到本发明可以被投入实际应用而无需理会这些细节问题。在某些情况下，我们会忽略详细显示众所周知的电路、结构、以及技术，从而避免与本发明混淆。
本发明的一个具体实施方案是带有控制电路的集成电路(IC)，其中的控制电路是用来控制漏电流的。这个电路可以连同性能出色的互补金属氧化物半导体(CMOS)，诸如先进的深度亚微细粒CMOS过程一起使用，以减少在这些电路处于闲置状态时——也就是说，电路没有动态运转并且没有直流栅流的时候，被核心CMOS电路消耗的功率。根据本发明，为了保存功率并在希望的时候保持核心电路的逻辑状态，电路的具体实施方案应该被设置为两个状态(模式)：分别为活动的将休眠模式和保持(将休眠)模式。根据本发明的电路实施方案应该包括一个带有控制电路的核心电路。其中，控制电路可以在核心电路处于将休眠状态的时候，充分减少核心电路之中的漏电流。再有就是，控制电路可以在核心电路处于将休眠模式的时候，维持其逻辑状态。
当处于将休眠模式时，控制电路可以使核心电路中的漏电流处于尽可能低的状态。在这个模式下，由于电流通路是由漏电流而不是那些处于“开”状态的晶体管产生的电流控制，集成电路中的存储元件的逻辑状态(包括RAM存储器、锁存器、触发器等等)很可能会丢失。当处于将休眠模式时，电路受Vdd作用而被偏置，而并非客观地使Vdd电源降到最低。当处于将休眠模式的时候，控制电路可以为核心电路的存储元件提供足够的电流，从而确保其中所存储的逻辑状态，然而在存储元件处于限制状态或者活动操作中却不会消耗其它已经消耗的功率。据个例子来说，流经处于将休眠模式下的核心电路装置的电流要比流经处于限制模式的装置的电流少20到100倍。将休眠模式较将休眠模式的优点是它可以在避免丢失机器“状态”的前提下使电路从将休眠状态转入工作状态。这一点对于确保微处理器的正确运转非常有帮助，原因在于对于实现将休眠模式的微处理器来说，将微处理器的机器状态备份于外部存储器中是非常重要的。
根据本发明，图2说明了电路200的一个实施方案。它包括一个集成的漏电流控制电路204。电路204可以与实现先进CMOS过程的电子电路一起使用。核心电路202包括一些电子设备，诸如实现电路预期功能的晶体管等等。控制电路204可以在核心电路202处于将休眠或者将休眠状态之一时控制流经核心电路202的漏电流。
根据本发明的电路实施方案，核心电路202包括一个反相器。反相器或者单堆栈结构是集成电路中高漏电流通道的主要来源。举例来说，在同一代的微处理器中，反相器结构所产生的漏电流占总漏电流的大部分。在通常情况下，一个诸如逻辑CMOS反相器的反相器包括一个P型MOSFET和一个N型MOSFET。在运转情况下，其中一个MOSFET在另一个MOSFET偏置于OFF状态时处于ON状态。漏电流是由被关闭的设备(P型MOSFET或者N型MOSFET)的Ioff决定的。
当出现全部电压遇到经处于满电压Vdd或者(Vdd-Vss)过反相器或者单堆栈结构的情况时，其中Vss不等于0，并且源极与射极间电压是0伏特。反相器将要消耗大量的漏电功率。介于与高端电源线相连的MOSFET的漏极电压Vdd和低端电源线相连的MOSFET的源极电压Vss之间的电压降就是全部的电压降。要想克服消耗大量的漏电功率所造成的影响，依据本发明的电路200实施方案是这样配置的，当核心电路202处于非活动状态时，源-势电压Vsb被调整，使得核心电路202的处于OFF状态的MOSFET的阈值电压Vt显著降低。对于这里所描述的实施方案来说，这些是通过反偏的势-源连接来做到的。Vsb的升高还会导致Vt的升高，这是由于Vt会随着(2φs+Vsb)的平方根的变化而变化，其中φs是费米量级的。Vt的升高会导致漏电流Ioff的降低，就如同在前面关于图1的讨论中解释的一样。因此，控制电路204可以确保在核心电路202处于将休眠模式的时候，OFF核心晶体管的Vsb会降低，从而导致前面解释的情况出现——Ioff降低。
控制电路204添加了降低核心电路Ioff的附加机制。这会导致核心电路200中OFF核心晶体管Vds电压的降低。降低OFF核心晶体管Vds会对Ioff造成很大影响。消耗漏电功率的核心电路晶体管(在下文将其简称为“OFF核心晶体管”)的Vds的减少，会导致晶体管的Ioff的降低，其原因在于Ioff的幂受到Vds的影响。OFF核心晶体管的Vds的减少主要表现在核心电路的堆栈原件，例如PMOSFET 218和NMOSFET 217，的全部电压降减少。
采用下列手段可以降低核心电路202的全部电压降。电路200包括内部电源线214(Vddi)和216(Vdsi)，它们能够对核心电路202提供电源。当处于将休眠状态的时候，控制单路204可以使内部电源线214和216的电压值衰减，并且远远低于外部电源线Vdd和Vss的值。其结果就是，OFF核心晶体管的Vds随着内部电源线电压214和216的衰减而变得越来越低。对于具体实施方案来说，内部电源线电压的衰减以及对Ioff的控制是由两对电控晶体管(207、209)和(213和217)提供的。流控晶体管207、209和215工作于Vssi和Vss之间，而流控管213和217以及208工作于Vddi和Vdd。
当电路200处于将休眠状态时，可以通过设置晶体管207、209、213以及217的栅-源电压(Vgs)低于阈值电压值来关闭这些晶体管。在将休眠模式下漏电流是由晶体管207和213控制的。晶体管207和213的作用就是全面控制流经OFF核心晶体管的漏电流Ioff，其原因在于它们的阈值比晶体管208、209、217、和215宽很多。因此，流经晶体管的漏电流相对于晶体管207和213中的漏电流可以忽略不计。
流经晶体管207和213的漏电流Ioff会导致晶体管207和213的漏-源电压(Vds)降大约数百毫伏。在将休眠模式下晶体管207和213中的Vds的结果就是，使晶体管207和213打开的内部电源线214和216的电压衰减。内部电源线电压214和216的衰减将会导致核心晶体管218和217电压Vds的降低。对于那些Ioff与Vds密切相关的晶体管来说，晶体管217和218的Vds降低可以减小Ioff。对于具体实施方案来说，当内部电源线214和216的衰减导致大约1到200毫伏的电压降的时候，Vdd和Vss之间的差异大约为1.3伏特。还有，对于电路200的实施方案来说，它只有一个内部电压线——也就是说，是214和216之一。在这种情况下，晶体管上的全部电压也会随之下降，这是内部电源线电压衰减的结果。更进一步来讲，值得注意的是，本发明的具体实施方案可以在具有多个内部电源线的情况下实现，也就是说，在不同结构的核心电路中可以采用多个内部电源线。
出于下列原因，晶体管207和213上的电压降Vds可以导致在核心电路202的N型MOSFET和P型MOSFET设备218和217上产生“无源的”Vsb。核心电路中的N型MOSFET 217和P型MOSFET 218的射极和源极是连接在不同电源电压上的。N型MOSFET 217的源极连接在Vssi上，而其射极连接于Vss上，P型MOSFET 218的源极是连接在Vddi上的，而其射极连接在Vdd上。加在核心电路晶体管218和218上的无源电压Vsb可以导致其阈值电压Vt变为一个很大的数值。由于Ioff与Vt成反比，所以Ioff会随着Vt的升高而降低。
内部电源线214和216随着核心晶体管217和218适当偏置，以确保在将休眠模式下Ioff不至太高。这个来自于固有负反馈结构的结果控制着晶体管207和213，其中该结构中核心电路202的偏高的漏电流Ioff会导致将休眠模式下的偏高的Vds。在Vdd和Vss之间的电压差确定的情况下，晶体管207和213中的电压降Vds越大，内部电源线214和216之间的电压就越小。因此核心晶体管217和218维持了一个偏低的Vds。晶体管217和218之中的较低Vds可以使流过这些晶体管的漏电流Ioff减小。
将休眠状态控制晶体管207和213的有效宽度与核心晶体管217和218的比率是确定Ioff的一个参数。在漏电流是由晶体管207和213的Ioff决定时，如果上面所提到的宽度比率较小，那么会使晶体管207和213的Vds较大，从而造成Ioff电流的进一步减少。这个电流Ioff主要依靠两个晶体管207和213的有效宽度。由于晶体管207和213在活动模式操作下提供了核心电流，所以应该同时对于将休眠模式和活动模式操作两个方面慎重考虑上面所提到的比值。对于具体实施方案来说，如果将休眠模式控制晶体管207和213与核心晶体管217和218之间的宽度比为10％，那么所带来将休眠模式下的Ioff电流可能会处于很大的范围之内。在活动模式下，在适当的位于Vddi和Vssi之间的去耦电容C1的作用下，这个比率会导致设备207和213之中的总电压降少于50毫伏。
当电路200处于将休眠模式的时候，会在将休眠模式下的Ioff之上提供一个附加的电流Ioff，以确保核心电路202的Vddi和Vssi电压不会衰减到一定程度，即核心ON晶体管的Vds以及Vgs的电导不会地狱OFF核心晶体管的电导。这个附加的电流可以确保产生足够的Vddi和Vssi电压，以便于ON晶体管有足够的Vgs偏置并且它们的电导支配着OFF晶体管的电导。在处于将休眠模式下，由控制电路204提供的电流附加量可以确保不致由于核心电路中所有逻辑门中的漏电流Ioff导致内部节点的逻辑状态跳转。就如同存储原件都不会因为“电流资源缺乏”而丢失其逻辑状态一样，将休眠状态具有在消耗最小Ioff电流的时候维持其逻辑状态的特性。
在将休眠模式下为核心设备提供附加的Ioff电流的装置包括晶体管209、215、208和217。晶体管209和217作为进入将休眠模式的切换器。在连接到二极管的晶体管208和215在饱和状态下工作的时候，该装置可以为将休眠模式提供附加的控制电流。饱和电流的级别是由漏-源电压(Vds)控制的，而Vds是由(Vdd-Vddi)和(Vss-Vssi)的差异以及晶体管209和215的宽度决定的。对于具体实施方案来说，晶体管208和215的宽度可以被设置为核心晶体管217和218有效宽度的0.1％。这样做确保了将低亚微细粒CMOS过程的休眠电流级限制在几百毫安以内，同时确保了产生一个强大的Vddi到Vssi的电压。再有，这个设计是与下面特性相适应的——晶体管208和215的Vds是随着Ids(Ioff)的平方根而变化的，它可以提供由核心电路要求的电流。这是提供必要的最小电流使核心电路202强力偏置的另一个负反馈机制。这个机制还可以在电路200中的晶体管出现“漏电流影响”的时候提供附加的电流。
图3演示的是线路300，该线路根据本发明，使用减少漏电流的线路实施方案。电路300中有许多静态存储器(SRAM)单元；在虚线中显示的SRAM单元302就是其中一个。该单元中包括两个由MOSFET对(303，304)和(305，306)构成的交叉耦合反相器。SRAM单元还包括分别联接到输出节点320和322上的晶体管308和310；晶体管308和320还分别被联接到位线326和328上。电路300可与在图2中显示的线路204结合使用，以便在该单元处于休眠状态的时候，减少漏电流情况的发生；并在单元处于将休眠状态时，提供额外的电流。
电路300除了包含SRAM单元302之外，还包括允许在SRAM电路中减少漏电流线路的字线驱动线路312。该驱动线路驱动SRAM字线330。字线驱动器312包括内部电力干线Vddi314和Vssi316，它们以与图2的实施方案中内部电力干线的同样方式运行。此外，线路312还包括两个晶体管：其中一个包含反相器313和315，另一个包含反相器318和320。
线路312用于当晶体管308和310处于关闭状态，在穿越它们的时候减少漏电流情况的发生。其次，线路312还会在它其中一些设备处于关闭状态的时候消耗一定量的电力源极。设定SRAM单元处于以下状态中：节点320设置为逻辑1，节点302设置为逻辑0。因此，晶体管308拥有逻辑数1；而晶体管308也有逻辑1，当位线的阈值伏特量Vddi等同于更高的内部电源线316被设置的伏特数的时候，该逻辑1被联接到位线326上。位线326和328会在处于断电状态——休眠、挂起和将休眠的各种不活跃状态下，保持在Vddi的阈值伏特数水平上。因此晶体管308在有无源极的状态下所耦合的伏特数都是相同的。
当字线330被设置被逻辑0，晶体管308就会断电。但是由于晶体管308在有无源极的状态下所耦合的伏特数都是相同的——也就是Vddi，因此穿越晶体管308的Vds就大概是0伏特。这样就不会在穿越晶体管308的时候出现漏电流的情况了。
晶体管310的源极耦合到阈值为Vddi的位线328上。晶体管310的源极借由把那个节点拖拽到较低的内部干线Vssi的晶体管306，被设置为逻辑0。补充伏特，即逻辑0，就被储存在SRAM单元的另一边。为减少穿越晶体管310的漏电流情况，线路312提供了一种解决方案：把晶体管310的电路极偏压到较低的内部干线Vss，而非Vssi。这样，当节点322处的源极伏特大致等同于Vssi，电路极的伏特数大致等于Vss的时候，晶体管310从电路极到源极的伏特数就拥有了临界值。子临界值Vgs会缩减漏电流状态的方式，公式如下：IDS＝(z)aCT(nI)2(1-e-βVD)eβΨs(βΨ3)-0.5
  Leff   2B2  NA
其中Ψs＝(Vgs-VFB)-a2{[1+4(βVgs-βVFB-1)]0.5-1}
          2β         a2
想了解更多关于这些公式的资料，请参阅由S.M.Sze编写的《半导体设备物理学》一书。从上面的公式可看出：漏电流情况完全取决于Vgs。由于晶体管310的漏电流电路大约是由40％穿越SRAM单元的电路构成的；那么通过晶体管的操作伏特和宽度指数，就能节省大约40％的电力。
晶体管306的漏电流现象可由根据内部电源线坍缩建立的机制，这样导致源极射极伏特Vsb为SRAM单元所开发。这种电力节省与图2有关的核心电路类似。SRAM单元的对称性会在单元中的储存状态与上述状态正相反，也就是节点320设置为逻辑0，节点322设置为逻辑1的时候，导致同样的漏电流现象。
要想把字线330设置为Vss而不是Vssi，可以使用两种反相器。第一个反相器包括晶体管313和315，其中313的源极被设置到Vss而非Vssi。当逻辑1伏特应用于晶体管313和315的电路极的时候，晶体管313会把电压推到连接到字线330的Vss而非Vssi。这会导致字线330被设置到Vss，从而降低晶体管310的漏电流量至可忽略的水平。
第二个反相器包括晶体管318和320。晶体管320的源极被耦合到Vdd，而不是Vddi。当字线选择了从线340上驱动的信号WLSEL，被设置为Vssi。当晶体管320的源极被耦合到Vdd的时候，晶体管320把第二个反相器的输出节点332降低至大致等于Vdd的伏特值。由于节点332是连接在晶体管313和315的门极上的，晶体管315的栅-源电压在Vdd大于Vddi的时候要比阈值电压低。这种情况会导致晶体管315的漏电流比它在其他情况下要低很多，这是由于这个晶体管的栅-源电压Vgs。是正的。正电压Vgs会大大降低漏电流。实际情况是，PMOS设备可以被负电压Vgs增大打开程度或者被正电压Vgs增大关闭程度。上面提到的关于Ioff和Vgs的表达式同样适用于PMOS设备，但是注意，其极性是相反的。通过这种方法，我们就确保了流经相关设备315的漏电流不会由于把晶体管315的漏极连接到Vss而不是Vssi使得Vds升高，而造成漏电流的激增。否则的话，这个过大的漏电流很可能基本取消让相关的SRAM单元302的字线330位于Vss而获得的增益。注意，SRAM可以让许多这样的SRAM单元连接到字线330上。在具体实施方案中，SRAM单元的数目位140个。
由于把晶体管320的源极通过设备318连接到Vdd上，会使漏电流增加。而这都可以通过减小晶体管320和318的尺寸而减小。这些晶体管的尺寸都足以驱动那些出现在节点332上的电容性负载——也就是说，设备315和313的门极。另外，在掉电的情况下，包括设备318、329、以及334的串连堆栈几乎不会产生漏电流，这时由于这三个串连设备处于切断状态。
电路300还包括一个由晶体管329、333、334和392组成的NAND电路。Vdd到Vssi(第二个反相器就连接在其上)之间较大的电压通过由318、329和334组成的三重堆栈而下降。其中的三个堆堆栈都是在掉电状态的切断区域中工作的。这个串连式的组合在上部设备318和329上创建了一个源到主体的电压，而每个晶体管的Vds式通过在它们之间区分不同的(Vdd-Vssi)电压来产生的，其中每个晶体管的Vds都近似等于(Vdd-Vssi)/3。
晶体管333被连接在329和334的双堆栈上。在这些设备处于OFF状态时，其漏电流非常小。通过使用这种配置，WL驱动器电路的全部漏电流大约是传统WL驱动器电路上的30％。因此，通过使用这种WL驱动器电路，漏电流不仅在整个阵列设备中，而且在WL驱动器电路本身之中也得到了很好的控制。
本领域的技术人员可以理解，当采用WLSEL的时候，节点332本质上是三态的。但是虚假地(VGND)338是逻辑状态1，也就是说，是在Vddi值上。节点332由PMOS晶体管335和VGND#信号通过线路336维持在高态。其中，线路336总是通过线路338被指定为VGND信号的反态。这个PMOS“保持器”设备335的源极的电压为Vdd。
在本发明的第二个实施方案中，一个如同图4中所示的更为传统的字线(WL)驱动器电路将被改动，使其以图3中所说明相类似的方式减少其漏电流。WL驱动器电路由NAND门402和反相器403组成，它可以在选择输入WLSEL(404)和同步时钟输入CLK(405)的基础上驱动字线(WL)。在前面提出的实施方案中，是通过把WL电压降低到Vss而不是Vssi，来降低在SRAM单元的晶体管之中的Ioff的。它是通过图5中所示的电路配置来完成的。
在图5中，反相器403是由核心晶体管415和413组成的。晶体管413的源极和射极被连接到Vss(节点414)上，以便驱动WL节点到0伏特(Vss)而不是前面所描述的Vssi。就如前面所描述的那样，如果所造成的影响不被由NAND门402产生的正电压Vgs在PMOS设备415上消除的话，晶体管415上过高的Vds会通过设备415使漏电流激增。这个电压是通过线路431在把晶体管420和421的源极连接到Vdd产生WLN信号而产生的。如在前面的实施方案中一样，这样做可以通过字线驱动器晶体管415限制Ioff。
在由晶体管422和423组成的串连堆栈中出现的电压增加的情况，并不会通过这些晶体管产生大的Ioff，就如同它们在堆栈结构中的配置方式一样。这在限制前面提到的漏电流方面非常有效。如果说图3所示的实施方案可以由于SRAM阵列中的Ioff而更有效地限制电力消耗的话，图4和图5之中的实施方案将由于其简单性而更为可行。
在前面的发明详述中，我们是通过这里所列出的具体实施方案来作为发明的参考的。然而很明显，即使在这些方案中还会出现很多修改和变化，但是这些都将是在不离开下面的发明权利要求的主要精神和范围的。相应地，发明详述和图示是说明性的而不是限制性。

Claims (20)

1.一种电路，包括：
核心电路；和
连接到核心电路的控制电路，它可以在核心电路处于休眠模式的时候减少核心电路之中的漏电流，并在核心电路处于将休眠模式的时候维持核心电路的逻辑状态。
2.权利要求1的电路，其中核心电路包括至少一个活动设备和控制电路包括可以调节至少一个活动设备的源-射电压的设备。
3.权利要求2的电路，它连接到一对外部电源线上。其中控制电路包括一对可以把核心电路偏置到电源电压的内部电源线，而电源电压值比外部电源线的电压绝对值要小。
4.权利要求3的电路，其中至少一个活动设备的源-射电压充分等于外部电源线电压和内部电源线电压的电压差。
5.权利要求4的电路，其中的控制电路包括一个带有可调节电导的设备，该电导连接于内部电源线和相应的外部电源线之间，它可以产生射-源电压。
6.权利要求1的电路，其中核心电路包括至少一个活动设备，而控制电路包括一个可以在核心电路处于休眠状态的时候减少至少一个活动设备的漏-源电压的电路。
7.权利要求6的电路，其中降低漏-源电压的电路包括一对可以偏置核心电路的内部电源线。在核心电路处于休眠模式时，如果外部电源线偏置核心电路的话，内部电源线产生的电压降将会小于在外部电源线产生的电压降。
8.权利要求1的电路，其中的控制电路包括一个可以在核心电路处于将休眠模式下产生电流来维持核心电路逻辑状态的设备。
9.权利要求8的电路，其中控制电路还包括一个开关设备。当核心电路处于将休眠模式的时候，开关打开；当核心电路处于休眠模式的时候，开关关闭。
10.一种电路，包括：
一个静态随机访问存储器(SRAM)电路，它包括至少一个字线和至少一个连接到至少一个字线的SRAM单元；以及一个字线驱动器，它连接到SRAM电路上，可以驱动至少一个字线并可以减少SRAM电路消耗的电力。
11.权利要求10的电路，其中字线驱动器被连接到MOSFET，而MOSFET被连接于至少一个SRAM单元之上。
12.权利要求14的电路，它连接在一对更高和更低外部电源线上。该电路还包括一对更高和更低内部电源线，其中外部电源线之间的电压降比内部电源线之间的电压降要大。
13.权利要求12的电路，其中SRAM单元被更高和更低内部电源线偏置。
14.权利要求12的电路，其中的字线驱动器还包括第二个反相器，它可以让一个输入节点接收字线选择信号，并让一个输出节点连接到第一个反相器的输入节点上。
15.权利要求10的电路，它还包括一个连接到SRAM电路的控制电路，它可以在SRAM电路处于休眠模式的时候减少SRAM电路中的漏电流，并且可以在SRAM电路处于将休眠模式的时候维持SRAM电路的逻辑状态。
16.一种电路，包括：
核心电路；和
一个连接到核心电路的控制电路。它可以在电路处于将休眠模式下维持核心电路的逻辑状态。
17.电路包括：
核心电路；以及一个连接到核心电路的漏电流控制电路。当核心电路处于电源被关闭的第一种模式，减少核心电路的漏电流，和当核心电路处于第二种模式下，维持核心电路的逻辑状态，在第二种模式下被核心电路消耗的功率要比当电路处于活动模式的第三种模式之下所消耗的功率要少。
18.一种在电路中控制电力消耗的方法，该方法包括：
通过在电路处于休眠模式下的时候减少偏置电路的电源电压来减少漏电流；和
当电路处于将休眠模式的时候产生漏电流的附加电流来维持电路的逻辑状态。
19.权利要求18的方法，其中减少漏电流包括：通过一对内部电源线来偏置电路，而当电路处于活动模式的时候，该内部电源线的电压降比外部电源线之间的电压降要低。
20.权利要求18的方法，其中产生源极到射极电压包括：将MOSFET设备的射极连接到低级电压内部电源线上，而把MOSFET设备的源极连接到低级电压外部电源线上。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103901932A (zh) * 2012-12-27 2014-07-02 辉达公司 用于设备电力管理的供给电压控制
CN107093452A (zh) * 2010-12-29 2017-08-25 三星电子株式会社 包括写辅助电路的sram和操作该sram的方法
CN108122576A (zh) * 2016-11-30 2018-06-05 意法半导体股份有限公司 具有用于高速驱动字线的电路的相变存储器装置
CN109741778A (zh) * 2018-12-29 2019-05-10 西安紫光国芯半导体有限公司 一种dram输出驱动电路及其减小漏电的方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6405347B1 (en) * 1999-06-30 2002-06-11 Hewlett-Packard Company Method and apparatus for determining the maximum permitted and minimum required width of a feedback FET on a precharge node
US6772356B1 (en) 2000-04-05 2004-08-03 Advanced Micro Devices, Inc. System for specifying core voltage for a microprocessor by selectively outputting one of a first, fixed and a second, variable voltage control settings from the microprocessor
JP4353393B2 (ja) * 2001-06-05 2009-10-28 株式会社ルネサステクノロジ 半導体集積回路装置
JP5240792B2 (ja) * 2001-06-05 2013-07-17 ルネサスエレクトロニクス株式会社 半導体装置
JP2005516454A (ja) * 2002-01-23 2005-06-02 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 集積回路及び電池式電子装置
JP4388274B2 (ja) * 2002-12-24 2009-12-24 株式会社ルネサステクノロジ 半導体記憶装置
US20040128574A1 (en) * 2002-12-31 2004-07-01 Franco Ricci Reducing integrated circuit power consumption
US7027346B2 (en) * 2003-01-06 2006-04-11 Texas Instruments Incorporated Bit line control for low power in standby
US7055007B2 (en) * 2003-04-10 2006-05-30 Arm Limited Data processor memory circuit
EP3321769A1 (en) 2003-05-07 2018-05-16 Conversant Intellectual Property Management Inc. Managing power on integrated circuits using power islands
US7227404B2 (en) * 2003-09-15 2007-06-05 Texas Instruments Incorporated Method for preventing regulated supply undershoot in state retained latches of a leakage controlled system using a low drop out regulator
US7212462B1 (en) * 2003-11-04 2007-05-01 Xilinx, Inc. Structure and method for suppressing sub-threshold leakage in integrated circuits
JP2005157620A (ja) * 2003-11-25 2005-06-16 Matsushita Electric Ind Co Ltd 半導体集積回路
US7126861B2 (en) * 2003-12-30 2006-10-24 Intel Corporation Programmable control of leakage current
US7177176B2 (en) * 2004-06-30 2007-02-13 Intel Corporation Six-transistor (6T) static random access memory (SRAM) with dynamically variable p-channel metal oxide semiconductor (PMOS) strength
KR100604876B1 (ko) * 2004-07-02 2006-07-31 삼성전자주식회사 다양한 ｐｖｔ 변화에 대해서도 안정적인 버츄얼 레일스킴을 적용한 ｓｒａｍ 장치
US7164616B2 (en) * 2004-12-20 2007-01-16 Intel Corporation Memory array leakage reduction circuit and method
JP4660280B2 (ja) * 2005-05-25 2011-03-30 株式会社東芝 半導体記憶装置
TW200707177A (en) * 2005-08-08 2007-02-16 Ind Tech Res Inst Leakage current control circuit with a single low voltage power supply and method thereof
US7271615B2 (en) * 2005-08-16 2007-09-18 Novelics, Llc Integrated circuits with reduced leakage current
US7852113B2 (en) * 2005-08-16 2010-12-14 Novelics, Llc. Leakage control
US7728621B2 (en) 2005-08-16 2010-06-01 Novelics, Llc Block-by-block leakage control and interface
JP4865503B2 (ja) * 2006-07-14 2012-02-01 日本電信電話株式会社 リーク電流低減回路
US7447101B2 (en) * 2006-12-22 2008-11-04 Fujitsu Limited PG-gated data retention technique for reducing leakage in memory cells
US7414878B1 (en) * 2007-05-04 2008-08-19 International Business Machines Corporation Method for implementing domino SRAM leakage current reduction
US20130107651A1 (en) 2011-10-27 2013-05-02 Cold Brick Semiconductor, Inc. Semiconductor device with reduced leakage current and method for manufacture the same
US8975934B2 (en) * 2013-03-06 2015-03-10 Qualcomm Incorporated Low leakage retention register tray
US9390787B2 (en) * 2013-03-15 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Biasing bulk of a transistor
WO2014158200A1 (en) * 2013-03-25 2014-10-02 Cold Brick Semiconductor, Inc. Semiconductor device with reduced leakage current and method for manufacture the same
US10431269B2 (en) 2015-02-04 2019-10-01 Altera Corporation Methods and apparatus for reducing power consumption in memory circuitry by controlling precharge duration
US10879898B2 (en) 2018-01-23 2020-12-29 Samsung Electronics Co., Ltd. Power gating circuit for holding data in logic block

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3112047B2 (ja) * 1991-11-08 2000-11-27 株式会社日立製作所 半導体集積回路
KR100254134B1 (ko) * 1991-11-08 2000-04-15 나시모토 류우조오 대기시 전류저감회로를 가진 반도체 집적회로
US5486774A (en) * 1991-11-26 1996-01-23 Nippon Telegraph And Telephone Corporation CMOS logic circuits having low and high-threshold voltage transistors
JP2631335B2 (ja) * 1991-11-26 1997-07-16 日本電信電話株式会社 論理回路
JP3725911B2 (ja) * 1994-06-02 2005-12-14 株式会社ルネサステクノロジ 半導体装置
US6009034A (en) * 1995-08-15 1999-12-28 Micron Technology, Inc. Memory device with distributed voltage regulation system
JPH0973784A (ja) * 1995-09-07 1997-03-18 Nec Corp 半導体装置及びその制御回路
KR100392687B1 (ko) * 1995-10-31 2003-11-28 마츠시타 덴끼 산교 가부시키가이샤 반도체 기억장치
CN1163482A (zh) * 1996-01-30 1997-10-29 株式会社日立制作所 带有降漏电流装置的半导体集成电路器件
KR100253647B1 (ko) * 1997-02-22 2000-04-15 윤종용 전력감소회로
JPH10261946A (ja) * 1997-03-19 1998-09-29 Mitsubishi Electric Corp 半導体集積回路
JPH11112297A (ja) * 1997-10-06 1999-04-23 Nec Corp ラッチ回路及びこのラッチ回路を有する半導体集積回路
KR100269643B1 (ko) * 1997-11-27 2000-10-16 김영환 전력소비 억제회로
DE19811353C1 (de) * 1998-03-16 1999-07-22 Siemens Ag Schaltungsanordnung zur Reduzierung des Leckstromes

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107093452A (zh) * 2010-12-29 2017-08-25 三星电子株式会社 包括写辅助电路的sram和操作该sram的方法
CN107093452B (zh) * 2010-12-29 2021-08-24 三星电子株式会社 包括写辅助电路的sram和操作该sram的方法
CN103901932A (zh) * 2012-12-27 2014-07-02 辉达公司 用于设备电力管理的供给电压控制
CN108122576A (zh) * 2016-11-30 2018-06-05 意法半导体股份有限公司 具有用于高速驱动字线的电路的相变存储器装置
CN109741778A (zh) * 2018-12-29 2019-05-10 西安紫光国芯半导体有限公司 一种dram输出驱动电路及其减小漏电的方法

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WO2000067380A1 (en) 2000-11-09

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