JP4643025B2 - 先進ｃｍｏｓプロセスでの使用のための集積回路の低漏れ電力回路 - Google Patents
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Description
【０００１】
（発明の背景）
（Ｉ． 発明の分野）
本発明は、電子回路における電力節約の分野に関する。より具体的に述べれば、本発明は、漏れ電流を低減した回路に関する。
【０００２】
（ＩＩ． 背景情報）
深サブ−ミクロン相補形金属酸化物半導体（ＣＭＯＳ）プロセスの出現に伴って、オフになっているトランジスタ内に見られるサブスレッショルドの漏れ電流Ｉoff が、初期のＣＭＯＳプロセスにおける漏れ電流に比べ劇的に増加した。サブ−ミクロン・フィーチャが微細になるほど、すなわちライン幅ならびにプロセス・フィーチャが小さくなるほど、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のドレインの漏れ電流Ｉoff の増加が指摘されるようになってきた。この高いＩoff は、アイドルまたは非アクティブ状態にある超大規模集積（ＶＬＳＩ）回路内では、非常に高い累積電流（Ｉoff(chip) ）となっている。アイドル状態は、スイッチング・アクティビティがまったくなく、かつＤＣバイアス電流がまったく存在しない状態として定義される。
【０００３】
漏れ電流（Ｉoff(chip) ）の増加は、集積回路（ＩＣ）ファミリの新世代製品が初期のプロセスにおいて達成可能であったＩoff(chip) 電流仕様に適合しないと見られるポイントに達している。初期のプロセッサにおいては、たとえば約２００万のトランジスタを有するマイクロプロセッサについては、１０マイクロアンペア台から１００マイクロアンペア台のＩoff(chip) を達成することが可能であった。ロー・フィーチャー・サブ−ミクロン・プロセスを用いて製造された、より性能の高いマイクロプロセッサでは、Ｉoff(chip) がより微細な形状の集積回路（ＩＣ）に対して約１０〜１００ミリアンペアとなる。この高い漏れ電流は、初期のサブ−ミクロン・デバイスの漏れ電流の１００ないし１，０００倍であり、たとえば超低待機電力を必要とする応用に使用されるマイクロプロセッサ等のＩＣパーツに大きな問題をもたらす。
【０００４】
図１は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の、ドレイン−ソース電流（Ｉds）をゲート−ソース電圧（Ｖgs）の関数として示したグラフである。理想的には、ＭＯＳＦＥＴのＶgsがスレッショルド電圧（Ｖt ）より低くなったとき、つまりＶgs−Ｖt ＜０になると、Ｉdsが０に等しくなることである。しかし現実には、Ｖgsの関数としてｌｏｇ（Ｉds）を示しているグラフ１０２からわかるように、ゲート電圧がＶt より低くなってもＩdsは０に等しくならない。Ｖgsが０ボルトになったときにトランジスタに流れる電流が、漏れ電流Ｉoff1である。
【０００５】
多くの場合、たとえばバッテリから電力供給されるモバイル・デバイスの場合は、バッテリの使用可能期間をより長くするために、プロセス・フィーチャがスケール・ダウンされ、電源レベルがさらに低い電圧に抑えられる。プロセスがスケール・ダウンされ、電源がより低い電圧に抑えられると、ドレイン−ソース電圧（Ｖds）が低下する。こういった場合においては、より低い電源電圧Ｖddのために、Ｖt もまた下げられて処理の高速化が図られる。また、サブ−ミクロンＣＭＯＳジオメトリ・プロセス等の、より微細なプロセスについては、トランジスタのチャンネル領域における電界または電磁界の突き抜け現象を防止するためにＶddも下げられる。ここでＶt が下げられなければ、そのトランジスタをオンにするために比較的高い電圧をＭＯＳＦＥＴのゲートに加えなければならない。
これは、電子回路の性能が低下し、ＭＯＳＦＥＴ特性に達しなくなる。Ｖt を下げると、グラフ１０４からわかるように、漏れ電流がＩoff2まで上昇する。グラフ１０４に示されるようにＶt が下げられた状態に対応する漏れ電流Ｉoff2は、グラフ１０２に示した状態における漏れ電流Ｉoff1より高い。Ｉoff が上昇すると、そのＭＯＳＦＥＴを組み込んでいる電子回路によって消費される電力もまた上昇する。したがってサブ−ミクロンＣＭＯＳプロセス等の微細な特徴のＣＭＯＳプロセスに関して、電力消費を抑えることが望まれている。
【０００６】
（発明の要約）
本発明は、一実施態様においてコア回路および当該コア回路に結合されたコントロール回路を含む回路を提供する。コントロール回路は、コア回路がドラウジーモード(Drowsy mode）に入っているとき、当該コア回路のロジック状態を維持する。
【０００７】
本発明の特徴、側面、および利点については、以下の詳細な説明、付随する特許請求の範囲、および添付の図面からより明らかなものとなろう。
【０００８】
（発明の詳細な説明）
以下の説明においては、本発明の完全な理解を与えるために多数の具体的な詳細が示されている。しかしながら、当業者であれば当然に認識されようが、これらの具体的な詳細がなくても本発明の実施は可能である。一方、周知の回路、構造、およびテクニックについては、本発明の不明瞭化を避けるために詳細を示していない。
【０００９】
本発明の一実施形態は、漏れ電流をコントロールするコントロール回路を伴う集積回路（ＩＣ）である。この回路は、進んだ深サブ−ミクロンＣＭＯＳプロセス等の微細なフィーチャの相補形金属酸化物半導体（ＣＭＯＳ）プロセスに関連して使用され、コアＣＭＯＳ回路がアイドル・モードで動作しているとき、つまり、回路が動的に動作してなく、かつＤＣバイアス電流を有していないときに、その回路によって消費される電力を抑える。コア回路の電力を節約し、かつ望ましいときにはその（１ないしは複数の）論理状態を保持するため、本発明に従った回路の実施形態においては、２つの状態（モード）、すなわちスリープモードおよび状態保持（ドラウジー）モードをそれぞれセットすることができる。本発明に従った実施形態は、コントロール回路に結合されたコア回路を含む。このコントロール回路は、コア回路がスリープモードに入っているとき、コア回路内の漏れ電流を実質的に低減する。また、コントロール回路は、コア回路がドラウジーモードに入っているとき、コア回路のロジック状態を維持する。
【００１０】
スリープモードの間、コントロール回路は、コア回路に漏れ電流が最小な状態になるように作用する。このモードにおいては、「オン」にバイアスされたトランジスタによって生じる電流とは異なり、電流パスが漏れ電流によって支配されることから、ＲＡＭメモリ、ラッチ、およびフリップフロップを含めて、ＩＣのメモリ・エレメントのロジック状態が失われる可能性がある。スリープモードの間は、外部的にＶdd電源がグラウンド電位に引き込まれるのではなく、この回路がＶddに積極的にバイアスされる。ドラウジーモードの間は、コントロール回路の作用によって、コア回路のメモリ・エレメントがアイドルもしくはアクティブ動作状態にある間に消費する電力を伴うことなく、これらのメモリ・エレメントがそのロジック状態を維持できることを保証するだけの充分な電流が提供される。たとえば、ドラウジーモードの間にコア回路のデバイスを通って流れる電流は、アイドルモードで動作しているこれらのデバイスを通って流れる電流の約２０ないし１００分の１に抑えられる。スリープモードに対するドラウジーモードの利点は、マシンの「状態」を失うことなく、回路がドラウジーモードから完全にアクティブな動作に戻れることである。これは、マイクロプロセッサが適正に動作する上で非常に重要であり、ドラウジーモードを実装しているマイクロプロセッサにおいては、マイクロプロセッサのマシン状態を外部メモリにバックアップする必要がなくなる。
【００１１】
本発明による、集積回路の漏れ電流コントロール回路２０４を含む回路２００の一実施形態を図２に示す。回路２０４は、進んだ相補形金属酸化物半導体（ＣＭＯＳ）プロセスを実装している電子回路とともに使用される。コア回路２０２は、この回路に意図された機能を実装するトランジスタ等の電子デバイスを含んでいる。コントロール回路２０４は、コア回路２０２がスリープモードもしくはドラウジーモードのいずれかに入っているとき、コア回路２０２を通って流れる漏れ電流をコントロールする。
【００１２】
本発明に従った一実施形態の回路の場合、コア回路２０２がインバータを含むが、回路２０２をそのほかのタイプの回路を含むものとすることもできる。インバータまたはシングル・スタック構造は、集積回路における高い漏れ電流パスの主要ソースである。たとえば、今日のマイクロプロセッサの場合は、漏れ電流の大半がインバータ構造からもたらされている。通常、ロジックＣＭＯＳインバータ等のインバータは、シングルＰ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）およびシングルＮ型ＭＯＳＦＥＴを有する。動作においては、２つのＭＯＳＦＥＴの一方が「オン」になり他方が「オフ」になる。漏れ電流は、オフになっているデバイス（Ｐ−ＭＯＳＦＥＴまたはＮ−ＭＯＳＦＥＴ）のＩoff によって決定される。
【００１３】
インバータまたはシングル・スタック構造が、インバータの端子間にわたって全体的に電圧が降下している状態にあるとき、もしくはシングル・スタック構造が、完全な電位Ｖdd、またはゼロを除くＶssに対して（Ｖdd−Ｖss）にあり、ソースとバルクの電圧Ｖsbがゼロ・ボルトのとき、インバータは大量の漏れ電流を消費する。全体的な電圧降下は、高側の電源レールＶddに結合されているＭＯＳＦＥＴのドレインと、低側の電源レールＶssに結合されているＭＯＳＦＥＴのソースの間における電圧降下である。漏れ電流による大量の電力消費の影響を克服するために、本発明に従った実施形態の回路２００は、コア回路２０２がアクティブでないとき、ソース−バルク電圧Ｖsbを所定の電圧値、すなわちコア回路２０２の「オフ」になっているＭＯＳＦＥＴのスレッショルド電圧Ｖt を著しく低くする電圧値に調整する。ここで説明している実施形態においては、バルク−ソース間の接合を逆バイアスすることによってこれが行なわれている。またＶsbにおける増加は、フェルミ準位をφs としたとき、Ｖtが（２φs＋Ｖsb）の平方根に関連して変化することから、Ｖt を高くする。先に図１に関連した考察の中で説明したように、Ｖtにおける増加は漏れ電流Ｉoffの減少に影響する。したがって、コントロール回路２０４は、コア回路２０２がスリープモードに入っているとき、「オフ」になっているコア・トランジスタに関するＶsbが減少し、それにより前述したＩoff+における減少が導かれることを保証する。
【００１４】
コントロール回路２０４は、追加のメカニズム、つまり、それによってコア回路に関するＩoff が減少するメカニズムを提供する。これは、回路２００の「オフ」になっているコア・トランジスタ（１ないしは複数）のＶds電圧における減少をもたらす。「オフ」のトランジスタ（１ないしは複数）全体にわたってＶdsを減少させると、Ｉoff において大きな節約効果が得られる。電力の漏れを招いているコア回路のトランジスタ（以下、これを「オフのコア・トランジスタ」という）に関するＶdsの減少は、Ｖdsに伴って変化するＩoff の指数関数的な依存関係に起因して、これらのトランジスタに関するＩoff の減少をもたらす。「オフ」のコア・トランジスタに関するＶdsの減少は、主としてコア回路の、Ｐ−ＭＯＳＦＥＴ ２１８およびＮ−ＭＯＳＦＥＴ ２１７等のスタックされたエレメント間の全体的な電圧降下として生じる。
【００１５】
コア回路２０２間の全体的な電圧降下の減少は次のような方法から得られる。回路２００は、１対の内部電源レール２１４（Ｖddi）および２１６Ｖssiを有し、これらはコア回路２０２に電源を供給する。スリープモードにおいては、コントロール回路２０４が内部電源レール２１４および２１６（ＶddiおよびＶssi）の「つぶれ(collapse)」を引き起こし、それが外部レールＶddおよびＶssの電圧より、絶対値において低くなる。その結果、「オフ」のコア・トランジスタに関するＶdsが、この内部電源レール２１４および２１６のつぶれに伴って、より小さくなる。一実施形態の場合、内部電源レール電圧のつぶれおよびＩoff のコントロールが、２組の電流コントロール・トランジスタ（２０７、２０９）および（２１３、２１７）によってもたらされる。電流コントロール・トランジスタ２０７、２０９、および２１５は、Ｖssi とＶssの間において動作し、電流コントロール・トランジスタ２１３、２１７、および２０８は、Ｖddi とＶddの間において動作する。
【００１６】
回路２００がスリープモードに入っているときは、トランジスタ２０７、２０９、２１３、および２１７が、これらのトランジスタのゲート−ソース電圧（Ｖgs）をサブスレッショルドの電圧値にセットすることによってオフになる。スリープモードにおいては、漏れがトランジスタ２０７および２１３によってコントロールされる。トランジスタ２０７および２１３の寄与は、トランジスタ２０８、２０９、２１７、および２１５より、これらのトランジスタがはるかに広いことから、「オフ」のコア・トランジスタを通って流れる全体的な漏れ電流Ｉoff の優勢な部分となる。したがって、トランジスタ２１７および２０９を通って生じる漏れ電流は、トランジスタ２０７および２１３を通る漏れ電流に比較すると無視できる程度になる。
【００１７】
トランジスタ２０７および２１３を通って流れる漏れ電流Ｉoff は、トランジスタ２０７および２１３のドレインとソースの間に、数百ミリボルト台の電圧降下（Ｖds）をもたらす。スリープモードの間にトランジスタ２０７および２１３にわたってＶdsが現れる結果、トランジスタ２０７および２１３がオンになっていたとき内部電源レール２１４および２１６が有していた電圧に比較して、これらの内部電源レール電圧がつぶれる。内部電源レール２１４および２１６のつぶれは、コア・トランジスタ２１８および２１７に関するＶdsの低下をもたらす。このトランジスタ２１８および２１７に関するＶdsにおいて低下した結果、これらのトランジスタに関するＩoff がＶdsと指数関数的な関係を有することから、Ｉoff が低下する。一例を示すと、ＶddとＶssの間の差は、約１．３ボルトであり、内部電源レール２１４および２１６のつぶれによって生じるそれらの間の電圧降下は、約１〜２００ミリボルトの範囲となる。また、回路２００の一例においては、内部電源レールが１つ、すなわち２１４もしくは２１６のいずれか一方しか備えられない。その場合、コア回路のトランジスタ間の全体的な電圧も、内部電源レールのつぶれの結果として下がる。さらにここで、本発明の一実施形態が複数組の内部レール、すなわち異なるコア回路の構造に使用される複数の内部電源レールを備える形で実装されることもある点に注意を要する。
【００１８】
トランジスタ２０７および２１３にわたる電圧降下Ｖdsによって、次に述べる理由から、コア回路２０２のＰ−ＭＯＳＦＥＴデバイス２１８およびＮ−ＭＯＳＦＥＴデバイス２１７内に「受動的な」Ｖsbが生じる。コア回路のＮ−ＭＯＳＦＥＴ ２１７およびＰ−ＭＯＳＦＥＴ ２１８は、ともにそれぞれに関するバルクおよびソースが、それぞれ異なる電源電圧に結合されている。すなわちＮ−ＭＯＳＦＥＴ ２１７のソースは、Ｖssi に結合されており、そのバルクはＶssに結合されている。Ｐ−ＭＯＳＦＥＴ ２１８のソースは、Ｖddi に結合され、そのバルクはＶddに結合されている。コア回路のトランジスタ２１７および２１８内に生じる受動的なＶsbは、それらのスレッショルド電圧Ｖt を、より大きな値に向けてシフトさせる。ＩoffがＶtに逆比例することから、Ｖt における増加に伴って、Ｉoffが減少する。
【００１９】
内部電源レール２１４および２１６は、適応的にコア・トランジスタ２１７および２１８をバイアスし、スリープモードの間における低いＩoff 電流を保証する。これは、本質的な負帰還メカニズムから結果的にもたらされ、その際、コア回路２０２内の、より高い漏れ電流Ｉoff が、スリープモード・コントロール・トランジスタ２０７および２１３内に、より大きなＶdsの降下を生じさせる。トランジスタ２０７および２１３内における、より大きなＶdsの降下は、ＶddとＶssの間の電位差が固定されていることから、内部電源レール２１４と２１６の間の電圧をより小さく「保持」する。したがって、コア・トランジスタ２１７および２１８に関して、より低いＶdsが「残存」する。コア・トランジスタ２１７および２１８に関するＶdsがより低くなれば、これらのトランジスタを通るＩoff 電流がより低くなる。
【００２０】
コア・トランジスタ２１７および２１８に対するスリープコントロール・トランジスタ２０７および２１３の有効幅の比は、Ｉoff の決定におけるパラメータをコントロールする。上記の幅の比が低いと、トランジスタ２０７および２１３のＶdsの降下がより大きくなり、トランジスタ２０７および２１３のＩoff によってこの電流が支配されることから、Ｉoff 電流においてさらに低減が得られる。このＩoff 電流は、２つのトランジスタ２０７および２１３の幅に１次従属する。アクティブ・モードの動作の間は、トランジスタ２０７および２１３がコア電流を提供することから、スリープモードおよびアクティブ・モードの動作仕様の両方を考慮して、上記の比をバランスさせなければならない。一実施形態においては、スリープコントロール・トランジスタ２０７および２１３と、コア・トランジスタ２１７および２１８の間の、それぞれの幅の比が１０％であり、スリープモードの間におけるＩoff 電流を望ましい範囲に設定することができる。アクティブ・モードにおいては、ＶddiとＶssiの間に適切なオン−ダイ減結合キャパシタンスＣ1 を補うことによって、この比が、５０ミリボルト以下のデバイス２０７および２１３にわたる総合的な電圧降下をもたらす。
【００２１】
回路２００がドラウジーモードに入っているとき、追加のＩoff が、スリープモードに入っているときのＩoffに付加して与えられ、コア回路２０２のＶssiに対するＶddi の電位が、所定のポイント、すなわちそれを超えると「オン」のコア・トランジスタに関するＶdsおよびＶgsが低くなりすぎてこのトランジスタのコンダクタンスが「オフ」のコア・トランジスタのそれより低くなる可能性のあるポイントまでつぶれないことを保証する。この追加の電流は、Ｖssi に対するＶddi の電位が充分に生じ、その結果「オン」のトランジスタが充分なＶgsバイアスを有し、それらのコンダクタンスが「オフ」のトランジスタのコンダクタンスより優位になることを保証する。ドラウジーモードにおいてコントロール回路２０４によって提供される追加の電流は、コア回路のすべてのロジック・ゲート内のいずれの内部ノードも、Ｉoff 電流が原因となってロジック状態を「フリップ」、つまり変化させないことを保証する。「電流不足」に起因して状態が失われるメモリ・エレメントがないことから、このドラウジーモードは、消費するＩoff 電流を最小に抑えつつ、状態を保持する特性を有することになる。
【００２２】
ドラウジーモードに入っているコア・デバイスに関する追加のＩoff 電流を与えるメカニズムは、トランジスタ２０９、２１５、２０８、２１７を含む。トランジスタ２０９および２１７は、ドラウジーモードを設定するスイッチとして作用し、ダイオード接続されたトランジスタ２０８および２１５は、飽和状態で動作され、ドラウジーモードのための、追加の電流のコントロールを行う。飽和電流レベルは、差（Ｖdd−Ｖddi）および（Ｖss−Ｖssi）によって、かつトランジスタ２０８および２１５の幅によって決定されるドレイン−ソース電圧（Ｖds）によりコントロールされる。一実施形態においては、トランジスタ２０８および２１５の幅がコア・トランジスタ２１７および２１８の有効幅の０．１％にセットされる。これは、非常に低いサブ−ミクロンＣＭＯＳプロセスに関して、数百マイクロアンペアのドラウジー電流レベルを保証し、その一方で堅牢なＶssi に対するＶddi の電位が生じることを保証する。またこの構成は、本質的に適応型である、すなわちトランジスタ２０８および２１５のＶdsは、Ｉds（Ｉoff ）の平方根に依存して増加し、コア回路によって要求される電流を供給する。これは、コア回路２０２を適切にバイアスするために必要な最小電流を提供する、もう１つの負帰還メカニズムである。またこのメカニズムは、回路２００内にあるトランジスタに「漏れ欠陥」が存在する場合に、追加の電流を提供することにもなる。
【００２３】
図３は、本発明に従った漏れ電流を抑えるための回路の一実施形態を使用した回路３００を示している。回路３００は、複数のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを含んでいる。この種のＳＲＡＭセルの１つ３０２が、破線で囲まれた枠内に示されている。ＳＲＡＭセル３０２は、交差結合された２つのインバータを含み、そのそれぞれは、ＭＯＳＦＥＴのペア（３０３、３０４）および（３０５、３０６）で構成される。またＳＲＡＭセル３０２は、それぞれがこのＳＲＡＭセルの出力ノード３２０および３２２に結合されたパス・トランジスタ３０８および３１０を含んでいる。さらにパス・トランジスタ３０８および３１０は、それぞれビット・ライン３２６および３２８に結合されている。回路３００は、前述した図２に示した漏れ電流コントロール回路２０４、すなわちＳＲＡＭセル３０２がスリープモードに入っているときのこのセルの交差結合されたインバータの漏れ電流を抑え、さらにこのセルがドラウジーモードに入っているときの追加の電流を与えるコントロール回路とともに使用される。
【００２４】
ＳＲＡＭセル３０２に加えて、回路３００は、ＳＲＡＭ回路内の漏れ電流を抑えることができるワードライン（ＷＬ）ドライバ回路３１２を含んでいる。ワードライン（ＷＬ）ドライバ回路は、ＳＲＡＭワードライン（ＷＬ）３３０をドライブする。ワードライン・ドライバ３１２は、内部電源レールＶddi ３１６およびＶssi ３１４を有し、これらは、図２の実施形態に関連して説明した内部電源レールと同じ形態で機能する。それに加えて回路３１２は、２つのインバータを有している。第１のインバータはトランジスタ３１３および３１５を含み、第２のインバータはトランジスタ３１８および３２０を含む。
【００２５】
回路３１２は、パス・トランジスタ３０８および３１０が「オフ」のとき、これらのトランジスタを通って流れる漏れ電流を低減するように設計されている。さらに、回路３１２は、そのデバイスのいくつかがオフになったとき、限られた量の電力しか消費しない。ここで、ＳＲＡＭセル３０２が、ノード３２０がロジック「１」にセットされ、ノード３２２がロジック「０」にセットされた状態にある場合を考える。したがって、パス・トランジスタ３０８も、そのドレインにロジック「１」を有する。またパス・トランジスタ３０８は、当初ビット・ライン３２６が、高側の内部電源レール３１６がセットされている電圧に等しい電圧Ｖddi にプレチャージされていることから、このビット・ラインに結合されたソースにロジック「１」を有する。ビット・ライン３２６および３２８は、パワー・ダウン・モードのスリープ、アイドル、およびドラウジーを含めて、任意の非アクティブ期間にわたって、Ｖddi のプレチャージ電圧に維持される。トランジスタ３０８は、したがってそのドレインおよびソースに実質的に同じ電圧を有する。
【００２６】
ワードラインＷＬ３３０がロジック「０」にセットされると、トランジスタ３０８がカットオフする。しかしながらトランジスタ３０８のドレインおよびソースが同じ電圧、つまりＶddi に結合されていることから、トランジスタ３０８のＶdsが約０ボルトになる。その結果、トランジスタ３０８を通って流れる漏れ電流（Ｉoff ）がなくなる。
【００２７】
パス・トランジスタ３１０もまた、そのドレインが、Ｖddi にプレチャージされたビット・ライン３２８に結合されている。トランジスタ３１０のソースは、そのノードを低側の内部レールＶssi に引き込むトランジスタ３０６によってロジック「０」にセットされる。これは、相補電圧、すなわちロジック「０」がＳＲＡＭセルの他方の側にストアされるからである。パス・トランジスタ３１０を通る漏れ電流を低減するために、回路３１２は、トランジスタ３１０のゲートを、より低い内部レールＶssi ではなく、外部レールＶssにバイアスする手段を提供する。その結果、ノード３２２のソース電圧が概略でＶssi に等しくなり、ゲートが概略でＶssに等しくなることから、トランジスタ３１０に関するゲート−ソース電圧（Ｖgs）がスレッショルド値より低くなる。スレッショルドより低くなったゲート−ソース電圧（Ｖgs）は、漏れ電流Ｉoff を下げる上で寄与し、その関係は次式で示される。
【数１】
この式に関するより詳細な説明については、Ｓ．Ｍ．Ｓｚｅ（シェ）による「Ｐｈｙｓｉ ｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ（半導体デバイスの物理学）」（Ｗｉｌｅｙ Ｐｕｂｌｉｃａｔｉｏｎｓ（ウィリー・パブリケーションズ）１９６９年）を参照されたい。前述の式からわかるように、漏れ電流は、Ｖgsの指数関数に依存する。トランジスタ３１０に関する漏れ電流が、ＳＲＡＭセルを通って流れる漏れ電流の約４０％を構成することから、これにより、動作電圧およびトランジスタの幅の比に応じてＳＲＡＭ回路（アレイ）に関する約４０％の、実際の電力の節約が達成されることになる。
【００２８】
内部電源レールがつぶれ、ＳＲＡＭセルのトランジスタのソース−バルク電圧Ｖsbを生じさせるメカニズムによってトランジスタ３０６を通る漏れ電流が低減する。この電力の節約は、図２との関係ですでに説明したコア回路におけるそれに類似である。ＳＲＡＭセルの対称性は、セル内にストアされた状態が上記の逆の場合、つまりノード３２０がロジック「０」にセットされ、ノード３２２がロジック「１」にセットされている場合にも、同じ漏れ電流（Ｉoff ）の低減をもたらす。
【００２９】
ワードライン３３０をＶssi ではなくＶssにセットするときには、これら２つのインバータを次の形態で使用する。トランジスタ３１３および３１５を含む第１のインバータは、トランジスタ３１３のソースがＶssi ではなくＶssにセットされている。トランジスタ３１３および３１５のゲートにロジック「１」の電圧が印加されると、トランジスタ３１３がワードライン３３０に結合されているドレインの電圧をＶssi ではなくＶssに引き込む。これは、ワードライン３３０をＶssにセットし、それによってパス・トランジスタ３１０を通る漏れ電流を無視できると見なせるポイントまで下げる。
【００３０】
第２のインバータはトランジスタ３１８および３２０を含む。トランジスタ３２０は、そのソースがＶddi ではなくＶddに結合されている。ライン３４０を介してドライブされるワードライン選択信号ＷＬＳＥＬがＶssi にセットされると、トランジスタ３２０のソースがＶddに結合されていることから、トランジスタ３２０が第２のインバータの出力ノード３３２をＶddと実質的に等しい電圧値に引き込む。ノード３３２はトランジスタ３１３および３１５のゲートに結合されており、ＶddがＶddi より大きいことから、トランジスタ３１５に関するゲート−ソース電圧は、サブスレッショルドの電圧値になる。これによって、上記のようにドライブしない場合に比べるとトランジスタ３１５に関する漏れ電流が著しく低くなるが、これは、このトランジスタに関するゲート−ソース電圧Ｖgsが正になることによる。Ｐ−ＭＯＳデバイスは、負のＶgsによってより強くオンになり、正のＶgsによってより強くオフになることから、正のＶgsは、漏れ電流を指数関数的に低下させる。Ｖgsに対するＩoff の依存を示した前述の式は、Ｐ−ＭＯＳデバイスに適用可能であるが、当業者にとっては周知のとおり、逆極性になる。このようにして、比較的広いデバイス３１５を通る漏れ電流が、トランジスタ３１５のドレインをＶssi ではなくＶssに結合したことにより生成される、より高いＶdsによって不当に悪化しないことが保証される。その逆の場合には、この大きな漏れ電流が、結合されたＳＲＡＭセル３０２に関してワードライン３３０をＶssにセットすることによって得られる利得を実質的に相殺することもあり得る。ここで、ＳＲＡＭが、ワードライン３３０に結合される多数のこの種のＳＲＡＭセルを有する可能性があることに注意する必要がある。一実施形態においては、ＳＲＡＭセルの数が１４０になる。
【００３１】
トランジスタ３２０のソースをＶddに結合することに起因して生じることがあるデバイス３１８を介したこのように高い漏れ電流は、よりサイズの小さいトランジスタ３２０および３１８によって緩和される。これらのトランジスタは充分に大きく、ノード３３２にある容量性負荷、すなわちデバイス３１５および３１３のゲートをドライブすることができる。それに加えてパワーダウン状態においては、デバイス３１８、３２９、および３３４がすべてカットオフになることから、これら３つの直列のデバイスを含む直列スタックが生成する漏れ電流がほとんどなくなる。
【００３２】
回路３００は、さらにトランジスタ３２９、３３３、３３４、および３９２からなるナンド回路を含んでいる。Ｖssi に対するＶddがより大きくなると、パワーダウン状態においてすべてカットオフ動作領域に入る３１８、３２９、および３３４からなる三重スタックを介して第２のインバータが受ける電圧が低下する。直列の組み合わせは、上側のデバイス３１８および３２９の両方にソース−ボディ電圧を生成し、その一方、各トランジスタのＶdsが、これらの間の差電圧（Ｖdd−Ｖssi ）を分圧することによって生成され、各トランジスタには、約（Ｖdd−Ｖssi ）／３のＶdsが現れる。
【００３３】
トランジスタ３３３は、「オフ」になっているとき漏れ電流が非常に低くなるデバイス３２９および３３４からなる二重スタックに結合されている。この構成を用いれば、ＷＬドライバ回路の総合漏れ電流が、従来のＷＬドライバ回路の約３０％になる。つまり、このＷＬドライバ回路を使用することによって、アレイ・デバイス全体の漏れ電流が抑えられるだけでなく、ＷＬドライバ回路自体においても大きくそれが抑えられる。
【００３４】
当業者であれば認識されようが、ＷＬＳＥＬがアサートされたとき、基本的にノード３３２は３状態であるが、仮想グラウンド（ＶＧＮＤ）３３８は、ロジック「１」、つまりＶddi である。ノード３３２は、Ｐ−ＭＯＳトランジスタ３３５および、常にＶＧＮＤ信号スルーライン３３８と逆の状態にドライブされるＶＧＮＤ＃信号スルーライン３３６によって高い状態に維持される。このＰ−ＭＯＳ「キーパ」デバイス３３５のソースはＶddとなる。
【００３５】
本発明の第２の実施形態においては、より従来的な、図４に示すようなワードライン（ＷＬ）ドライバ回路が、図３において説明した方法と類似の方法に従って修正され、その漏れ電流が抑えられる。ナンド・ゲート４０２およびインバータ４０３からなるＷＬドライバ回路は、選択入力ＷＬＳＥＬ（４０４）および同期クロック入力ＣＬＫ（４０５）に基づいてワードライン（ＷＬ）４３０をドライブする。前述の実施形態の場合と同様に、ＳＲＡＭセルのパス・トランジスタ内のＩoff は、ＷＬ電圧をＶssi ではなくＶssに下げることによって低減される。これは、図５に示した回路構成によって達成される。
【００３６】
図５において、インバータ４０３は、コア・トランジスタ４１５および４１３から構成されている。トランジスタ４１３は、ＷＬノードを、前述したようにＶssi ではなく０Ｖ（Ｖss）にドライブするように、そのソースおよびバルクがともにＶss（ノード４１４）に結合されている。この直前の説明で述べたたように、トランジスタ４１５上のＶdsが高くなると、ナンド・ゲート４０２によって生成される、Ｐ−ＭＯＳデバイス４１５上の正のＶgsによってその効果が緩和されない限り、デバイス４１５を通って流れる漏れ電流が不当に増加する。この電圧は、トランジスタ４２０および４２１のソースをＶddに結合するライン４３１を介し、Ｖddi ではなくＶddにおいてＷＬＮ信号を生成することによって生成される。前述した実施形態の場合と同様に、これはワードライン・ドライバのトランジスタ４１５を通るＩoff を制限する。
【００３７】
トランジスタ４２２および４２３からなる直列スタックに渡される増加された電圧は、これらのトランジスタがスタック構成になっているとき、これらのトランジスタを通る大きなＩoff を生成することがなく、したがって前述したように漏れ電流の抑制に有効である。図３に関連して説明した実施形態は、ＳＲＡＭアレイ内におけるＩoff に起因する電力消費をより効果的に制限するが、図４および５に示した実施形態は、その単純さから望ましいと考えられる。
【００３８】
以上の詳細な説明においては、本発明がその具体的な実施形態を参照して説明されている。しかしながら、特許請求の範囲に示すように本発明の精神ならびに範囲はより広く、それから逸脱することなしにこれらの実施形態に対する各種の修正ならびに変更を行い得ることは明らかであろう。したがって、明細書ならびに図面は、限定の意味ではなく、例示として考えられるべきである。
【図面の簡単な説明】
【図１】 金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）における、ドレイン−ソース電流（Ｉds）をゲート−ソース電圧（Ｖgs）の関数として示したグラフである。
【図２】 本発明に従った漏れ電流コントロール回路の一実施形態を示している。
【図３】 本発明に従った漏れ電流コントロール回路の一実施形態を使用するスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）回路を示している。
【図４】 ＳＲＡＭ回路とともに使用するためのワードライン・ドライバを示している。
【図５】 図４のワードライン・ドライバのゲート・レベルの実装を示している。
（発明の背景）
（Ｉ． 発明の分野）
本発明は、電子回路における電力節約の分野に関する。より具体的に述べれば、本発明は、漏れ電流を低減した回路に関する。
【０００２】
（ＩＩ． 背景情報）
深サブ−ミクロン相補形金属酸化物半導体（ＣＭＯＳ）プロセスの出現に伴って、オフになっているトランジスタ内に見られるサブスレッショルドの漏れ電流Ｉoff が、初期のＣＭＯＳプロセスにおける漏れ電流に比べ劇的に増加した。サブ−ミクロン・フィーチャが微細になるほど、すなわちライン幅ならびにプロセス・フィーチャが小さくなるほど、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のドレインの漏れ電流Ｉoff の増加が指摘されるようになってきた。この高いＩoff は、アイドルまたは非アクティブ状態にある超大規模集積（ＶＬＳＩ）回路内では、非常に高い累積電流（Ｉoff(chip) ）となっている。アイドル状態は、スイッチング・アクティビティがまったくなく、かつＤＣバイアス電流がまったく存在しない状態として定義される。
【０００３】
漏れ電流（Ｉoff(chip) ）の増加は、集積回路（ＩＣ）ファミリの新世代製品が初期のプロセスにおいて達成可能であったＩoff(chip) 電流仕様に適合しないと見られるポイントに達している。初期のプロセッサにおいては、たとえば約２００万のトランジスタを有するマイクロプロセッサについては、１０マイクロアンペア台から１００マイクロアンペア台のＩoff(chip) を達成することが可能であった。ロー・フィーチャー・サブ−ミクロン・プロセスを用いて製造された、より性能の高いマイクロプロセッサでは、Ｉoff(chip) がより微細な形状の集積回路（ＩＣ）に対して約１０〜１００ミリアンペアとなる。この高い漏れ電流は、初期のサブ−ミクロン・デバイスの漏れ電流の１００ないし１，０００倍であり、たとえば超低待機電力を必要とする応用に使用されるマイクロプロセッサ等のＩＣパーツに大きな問題をもたらす。
【０００４】
図１は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の、ドレイン−ソース電流（Ｉds）をゲート−ソース電圧（Ｖgs）の関数として示したグラフである。理想的には、ＭＯＳＦＥＴのＶgsがスレッショルド電圧（Ｖt ）より低くなったとき、つまりＶgs−Ｖt ＜０になると、Ｉdsが０に等しくなることである。しかし現実には、Ｖgsの関数としてｌｏｇ（Ｉds）を示しているグラフ１０２からわかるように、ゲート電圧がＶt より低くなってもＩdsは０に等しくならない。Ｖgsが０ボルトになったときにトランジスタに流れる電流が、漏れ電流Ｉoff1である。
【０００５】
多くの場合、たとえばバッテリから電力供給されるモバイル・デバイスの場合は、バッテリの使用可能期間をより長くするために、プロセス・フィーチャがスケール・ダウンされ、電源レベルがさらに低い電圧に抑えられる。プロセスがスケール・ダウンされ、電源がより低い電圧に抑えられると、ドレイン−ソース電圧（Ｖds）が低下する。こういった場合においては、より低い電源電圧Ｖddのために、Ｖt もまた下げられて処理の高速化が図られる。また、サブ−ミクロンＣＭＯＳジオメトリ・プロセス等の、より微細なプロセスについては、トランジスタのチャンネル領域における電界または電磁界の突き抜け現象を防止するためにＶddも下げられる。ここでＶt が下げられなければ、そのトランジスタをオンにするために比較的高い電圧をＭＯＳＦＥＴのゲートに加えなければならない。
これは、電子回路の性能が低下し、ＭＯＳＦＥＴ特性に達しなくなる。Ｖt を下げると、グラフ１０４からわかるように、漏れ電流がＩoff2まで上昇する。グラフ１０４に示されるようにＶt が下げられた状態に対応する漏れ電流Ｉoff2は、グラフ１０２に示した状態における漏れ電流Ｉoff1より高い。Ｉoff が上昇すると、そのＭＯＳＦＥＴを組み込んでいる電子回路によって消費される電力もまた上昇する。したがってサブ−ミクロンＣＭＯＳプロセス等の微細な特徴のＣＭＯＳプロセスに関して、電力消費を抑えることが望まれている。
【０００６】
（発明の要約）
本発明は、一実施態様においてコア回路および当該コア回路に結合されたコントロール回路を含む回路を提供する。コントロール回路は、コア回路がドラウジーモード(Drowsy mode）に入っているとき、当該コア回路のロジック状態を維持する。
【０００７】
本発明の特徴、側面、および利点については、以下の詳細な説明、付随する特許請求の範囲、および添付の図面からより明らかなものとなろう。
【０００８】
（発明の詳細な説明）
以下の説明においては、本発明の完全な理解を与えるために多数の具体的な詳細が示されている。しかしながら、当業者であれば当然に認識されようが、これらの具体的な詳細がなくても本発明の実施は可能である。一方、周知の回路、構造、およびテクニックについては、本発明の不明瞭化を避けるために詳細を示していない。
【０００９】
本発明の一実施形態は、漏れ電流をコントロールするコントロール回路を伴う集積回路（ＩＣ）である。この回路は、進んだ深サブ−ミクロンＣＭＯＳプロセス等の微細なフィーチャの相補形金属酸化物半導体（ＣＭＯＳ）プロセスに関連して使用され、コアＣＭＯＳ回路がアイドル・モードで動作しているとき、つまり、回路が動的に動作してなく、かつＤＣバイアス電流を有していないときに、その回路によって消費される電力を抑える。コア回路の電力を節約し、かつ望ましいときにはその（１ないしは複数の）論理状態を保持するため、本発明に従った回路の実施形態においては、２つの状態（モード）、すなわちスリープモードおよび状態保持（ドラウジー）モードをそれぞれセットすることができる。本発明に従った実施形態は、コントロール回路に結合されたコア回路を含む。このコントロール回路は、コア回路がスリープモードに入っているとき、コア回路内の漏れ電流を実質的に低減する。また、コントロール回路は、コア回路がドラウジーモードに入っているとき、コア回路のロジック状態を維持する。
【００１０】
スリープモードの間、コントロール回路は、コア回路に漏れ電流が最小な状態になるように作用する。このモードにおいては、「オン」にバイアスされたトランジスタによって生じる電流とは異なり、電流パスが漏れ電流によって支配されることから、ＲＡＭメモリ、ラッチ、およびフリップフロップを含めて、ＩＣのメモリ・エレメントのロジック状態が失われる可能性がある。スリープモードの間は、外部的にＶdd電源がグラウンド電位に引き込まれるのではなく、この回路がＶddに積極的にバイアスされる。ドラウジーモードの間は、コントロール回路の作用によって、コア回路のメモリ・エレメントがアイドルもしくはアクティブ動作状態にある間に消費する電力を伴うことなく、これらのメモリ・エレメントがそのロジック状態を維持できることを保証するだけの充分な電流が提供される。たとえば、ドラウジーモードの間にコア回路のデバイスを通って流れる電流は、アイドルモードで動作しているこれらのデバイスを通って流れる電流の約２０ないし１００分の１に抑えられる。スリープモードに対するドラウジーモードの利点は、マシンの「状態」を失うことなく、回路がドラウジーモードから完全にアクティブな動作に戻れることである。これは、マイクロプロセッサが適正に動作する上で非常に重要であり、ドラウジーモードを実装しているマイクロプロセッサにおいては、マイクロプロセッサのマシン状態を外部メモリにバックアップする必要がなくなる。
【００１１】
本発明による、集積回路の漏れ電流コントロール回路２０４を含む回路２００の一実施形態を図２に示す。回路２０４は、進んだ相補形金属酸化物半導体（ＣＭＯＳ）プロセスを実装している電子回路とともに使用される。コア回路２０２は、この回路に意図された機能を実装するトランジスタ等の電子デバイスを含んでいる。コントロール回路２０４は、コア回路２０２がスリープモードもしくはドラウジーモードのいずれかに入っているとき、コア回路２０２を通って流れる漏れ電流をコントロールする。
【００１２】
本発明に従った一実施形態の回路の場合、コア回路２０２がインバータを含むが、回路２０２をそのほかのタイプの回路を含むものとすることもできる。インバータまたはシングル・スタック構造は、集積回路における高い漏れ電流パスの主要ソースである。たとえば、今日のマイクロプロセッサの場合は、漏れ電流の大半がインバータ構造からもたらされている。通常、ロジックＣＭＯＳインバータ等のインバータは、シングルＰ型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）およびシングルＮ型ＭＯＳＦＥＴを有する。動作においては、２つのＭＯＳＦＥＴの一方が「オン」になり他方が「オフ」になる。漏れ電流は、オフになっているデバイス（Ｐ−ＭＯＳＦＥＴまたはＮ−ＭＯＳＦＥＴ）のＩoff によって決定される。
【００１３】
インバータまたはシングル・スタック構造が、インバータの端子間にわたって全体的に電圧が降下している状態にあるとき、もしくはシングル・スタック構造が、完全な電位Ｖdd、またはゼロを除くＶssに対して（Ｖdd−Ｖss）にあり、ソースとバルクの電圧Ｖsbがゼロ・ボルトのとき、インバータは大量の漏れ電流を消費する。全体的な電圧降下は、高側の電源レールＶddに結合されているＭＯＳＦＥＴのドレインと、低側の電源レールＶssに結合されているＭＯＳＦＥＴのソースの間における電圧降下である。漏れ電流による大量の電力消費の影響を克服するために、本発明に従った実施形態の回路２００は、コア回路２０２がアクティブでないとき、ソース−バルク電圧Ｖsbを所定の電圧値、すなわちコア回路２０２の「オフ」になっているＭＯＳＦＥＴのスレッショルド電圧Ｖt を著しく低くする電圧値に調整する。ここで説明している実施形態においては、バルク−ソース間の接合を逆バイアスすることによってこれが行なわれている。またＶsbにおける増加は、フェルミ準位をφs としたとき、Ｖtが（２φs＋Ｖsb）の平方根に関連して変化することから、Ｖt を高くする。先に図１に関連した考察の中で説明したように、Ｖtにおける増加は漏れ電流Ｉoffの減少に影響する。したがって、コントロール回路２０４は、コア回路２０２がスリープモードに入っているとき、「オフ」になっているコア・トランジスタに関するＶsbが減少し、それにより前述したＩoff+における減少が導かれることを保証する。
【００１４】
コントロール回路２０４は、追加のメカニズム、つまり、それによってコア回路に関するＩoff が減少するメカニズムを提供する。これは、回路２００の「オフ」になっているコア・トランジスタ（１ないしは複数）のＶds電圧における減少をもたらす。「オフ」のトランジスタ（１ないしは複数）全体にわたってＶdsを減少させると、Ｉoff において大きな節約効果が得られる。電力の漏れを招いているコア回路のトランジスタ（以下、これを「オフのコア・トランジスタ」という）に関するＶdsの減少は、Ｖdsに伴って変化するＩoff の指数関数的な依存関係に起因して、これらのトランジスタに関するＩoff の減少をもたらす。「オフ」のコア・トランジスタに関するＶdsの減少は、主としてコア回路の、Ｐ−ＭＯＳＦＥＴ ２１８およびＮ−ＭＯＳＦＥＴ ２１７等のスタックされたエレメント間の全体的な電圧降下として生じる。
【００１５】
コア回路２０２間の全体的な電圧降下の減少は次のような方法から得られる。回路２００は、１対の内部電源レール２１４（Ｖddi）および２１６Ｖssiを有し、これらはコア回路２０２に電源を供給する。スリープモードにおいては、コントロール回路２０４が内部電源レール２１４および２１６（ＶddiおよびＶssi）の「つぶれ(collapse)」を引き起こし、それが外部レールＶddおよびＶssの電圧より、絶対値において低くなる。その結果、「オフ」のコア・トランジスタに関するＶdsが、この内部電源レール２１４および２１６のつぶれに伴って、より小さくなる。一実施形態の場合、内部電源レール電圧のつぶれおよびＩoff のコントロールが、２組の電流コントロール・トランジスタ（２０７、２０９）および（２１３、２１７）によってもたらされる。電流コントロール・トランジスタ２０７、２０９、および２１５は、Ｖssi とＶssの間において動作し、電流コントロール・トランジスタ２１３、２１７、および２０８は、Ｖddi とＶddの間において動作する。
【００１６】
回路２００がスリープモードに入っているときは、トランジスタ２０７、２０９、２１３、および２１７が、これらのトランジスタのゲート−ソース電圧（Ｖgs）をサブスレッショルドの電圧値にセットすることによってオフになる。スリープモードにおいては、漏れがトランジスタ２０７および２１３によってコントロールされる。トランジスタ２０７および２１３の寄与は、トランジスタ２０８、２０９、２１７、および２１５より、これらのトランジスタがはるかに広いことから、「オフ」のコア・トランジスタを通って流れる全体的な漏れ電流Ｉoff の優勢な部分となる。したがって、トランジスタ２１７および２０９を通って生じる漏れ電流は、トランジスタ２０７および２１３を通る漏れ電流に比較すると無視できる程度になる。
【００１７】
トランジスタ２０７および２１３を通って流れる漏れ電流Ｉoff は、トランジスタ２０７および２１３のドレインとソースの間に、数百ミリボルト台の電圧降下（Ｖds）をもたらす。スリープモードの間にトランジスタ２０７および２１３にわたってＶdsが現れる結果、トランジスタ２０７および２１３がオンになっていたとき内部電源レール２１４および２１６が有していた電圧に比較して、これらの内部電源レール電圧がつぶれる。内部電源レール２１４および２１６のつぶれは、コア・トランジスタ２１８および２１７に関するＶdsの低下をもたらす。このトランジスタ２１８および２１７に関するＶdsにおいて低下した結果、これらのトランジスタに関するＩoff がＶdsと指数関数的な関係を有することから、Ｉoff が低下する。一例を示すと、ＶddとＶssの間の差は、約１．３ボルトであり、内部電源レール２１４および２１６のつぶれによって生じるそれらの間の電圧降下は、約１〜２００ミリボルトの範囲となる。また、回路２００の一例においては、内部電源レールが１つ、すなわち２１４もしくは２１６のいずれか一方しか備えられない。その場合、コア回路のトランジスタ間の全体的な電圧も、内部電源レールのつぶれの結果として下がる。さらにここで、本発明の一実施形態が複数組の内部レール、すなわち異なるコア回路の構造に使用される複数の内部電源レールを備える形で実装されることもある点に注意を要する。
【００１８】
トランジスタ２０７および２１３にわたる電圧降下Ｖdsによって、次に述べる理由から、コア回路２０２のＰ−ＭＯＳＦＥＴデバイス２１８およびＮ−ＭＯＳＦＥＴデバイス２１７内に「受動的な」Ｖsbが生じる。コア回路のＮ−ＭＯＳＦＥＴ ２１７およびＰ−ＭＯＳＦＥＴ ２１８は、ともにそれぞれに関するバルクおよびソースが、それぞれ異なる電源電圧に結合されている。すなわちＮ−ＭＯＳＦＥＴ ２１７のソースは、Ｖssi に結合されており、そのバルクはＶssに結合されている。Ｐ−ＭＯＳＦＥＴ ２１８のソースは、Ｖddi に結合され、そのバルクはＶddに結合されている。コア回路のトランジスタ２１７および２１８内に生じる受動的なＶsbは、それらのスレッショルド電圧Ｖt を、より大きな値に向けてシフトさせる。ＩoffがＶtに逆比例することから、Ｖt における増加に伴って、Ｉoffが減少する。
【００１９】
内部電源レール２１４および２１６は、適応的にコア・トランジスタ２１７および２１８をバイアスし、スリープモードの間における低いＩoff 電流を保証する。これは、本質的な負帰還メカニズムから結果的にもたらされ、その際、コア回路２０２内の、より高い漏れ電流Ｉoff が、スリープモード・コントロール・トランジスタ２０７および２１３内に、より大きなＶdsの降下を生じさせる。トランジスタ２０７および２１３内における、より大きなＶdsの降下は、ＶddとＶssの間の電位差が固定されていることから、内部電源レール２１４と２１６の間の電圧をより小さく「保持」する。したがって、コア・トランジスタ２１７および２１８に関して、より低いＶdsが「残存」する。コア・トランジスタ２１７および２１８に関するＶdsがより低くなれば、これらのトランジスタを通るＩoff 電流がより低くなる。
【００２０】
コア・トランジスタ２１７および２１８に対するスリープコントロール・トランジスタ２０７および２１３の有効幅の比は、Ｉoff の決定におけるパラメータをコントロールする。上記の幅の比が低いと、トランジスタ２０７および２１３のＶdsの降下がより大きくなり、トランジスタ２０７および２１３のＩoff によってこの電流が支配されることから、Ｉoff 電流においてさらに低減が得られる。このＩoff 電流は、２つのトランジスタ２０７および２１３の幅に１次従属する。アクティブ・モードの動作の間は、トランジスタ２０７および２１３がコア電流を提供することから、スリープモードおよびアクティブ・モードの動作仕様の両方を考慮して、上記の比をバランスさせなければならない。一実施形態においては、スリープコントロール・トランジスタ２０７および２１３と、コア・トランジスタ２１７および２１８の間の、それぞれの幅の比が１０％であり、スリープモードの間におけるＩoff 電流を望ましい範囲に設定することができる。アクティブ・モードにおいては、ＶddiとＶssiの間に適切なオン−ダイ減結合キャパシタンスＣ1 を補うことによって、この比が、５０ミリボルト以下のデバイス２０７および２１３にわたる総合的な電圧降下をもたらす。
【００２１】
回路２００がドラウジーモードに入っているとき、追加のＩoff が、スリープモードに入っているときのＩoffに付加して与えられ、コア回路２０２のＶssiに対するＶddi の電位が、所定のポイント、すなわちそれを超えると「オン」のコア・トランジスタに関するＶdsおよびＶgsが低くなりすぎてこのトランジスタのコンダクタンスが「オフ」のコア・トランジスタのそれより低くなる可能性のあるポイントまでつぶれないことを保証する。この追加の電流は、Ｖssi に対するＶddi の電位が充分に生じ、その結果「オン」のトランジスタが充分なＶgsバイアスを有し、それらのコンダクタンスが「オフ」のトランジスタのコンダクタンスより優位になることを保証する。ドラウジーモードにおいてコントロール回路２０４によって提供される追加の電流は、コア回路のすべてのロジック・ゲート内のいずれの内部ノードも、Ｉoff 電流が原因となってロジック状態を「フリップ」、つまり変化させないことを保証する。「電流不足」に起因して状態が失われるメモリ・エレメントがないことから、このドラウジーモードは、消費するＩoff 電流を最小に抑えつつ、状態を保持する特性を有することになる。
【００２２】
ドラウジーモードに入っているコア・デバイスに関する追加のＩoff 電流を与えるメカニズムは、トランジスタ２０９、２１５、２０８、２１７を含む。トランジスタ２０９および２１７は、ドラウジーモードを設定するスイッチとして作用し、ダイオード接続されたトランジスタ２０８および２１５は、飽和状態で動作され、ドラウジーモードのための、追加の電流のコントロールを行う。飽和電流レベルは、差（Ｖdd−Ｖddi）および（Ｖss−Ｖssi）によって、かつトランジスタ２０８および２１５の幅によって決定されるドレイン−ソース電圧（Ｖds）によりコントロールされる。一実施形態においては、トランジスタ２０８および２１５の幅がコア・トランジスタ２１７および２１８の有効幅の０．１％にセットされる。これは、非常に低いサブ−ミクロンＣＭＯＳプロセスに関して、数百マイクロアンペアのドラウジー電流レベルを保証し、その一方で堅牢なＶssi に対するＶddi の電位が生じることを保証する。またこの構成は、本質的に適応型である、すなわちトランジスタ２０８および２１５のＶdsは、Ｉds（Ｉoff ）の平方根に依存して増加し、コア回路によって要求される電流を供給する。これは、コア回路２０２を適切にバイアスするために必要な最小電流を提供する、もう１つの負帰還メカニズムである。またこのメカニズムは、回路２００内にあるトランジスタに「漏れ欠陥」が存在する場合に、追加の電流を提供することにもなる。
【００２３】
図３は、本発明に従った漏れ電流を抑えるための回路の一実施形態を使用した回路３００を示している。回路３００は、複数のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを含んでいる。この種のＳＲＡＭセルの１つ３０２が、破線で囲まれた枠内に示されている。ＳＲＡＭセル３０２は、交差結合された２つのインバータを含み、そのそれぞれは、ＭＯＳＦＥＴのペア（３０３、３０４）および（３０５、３０６）で構成される。またＳＲＡＭセル３０２は、それぞれがこのＳＲＡＭセルの出力ノード３２０および３２２に結合されたパス・トランジスタ３０８および３１０を含んでいる。さらにパス・トランジスタ３０８および３１０は、それぞれビット・ライン３２６および３２８に結合されている。回路３００は、前述した図２に示した漏れ電流コントロール回路２０４、すなわちＳＲＡＭセル３０２がスリープモードに入っているときのこのセルの交差結合されたインバータの漏れ電流を抑え、さらにこのセルがドラウジーモードに入っているときの追加の電流を与えるコントロール回路とともに使用される。
【００２４】
ＳＲＡＭセル３０２に加えて、回路３００は、ＳＲＡＭ回路内の漏れ電流を抑えることができるワードライン（ＷＬ）ドライバ回路３１２を含んでいる。ワードライン（ＷＬ）ドライバ回路は、ＳＲＡＭワードライン（ＷＬ）３３０をドライブする。ワードライン・ドライバ３１２は、内部電源レールＶddi ３１６およびＶssi ３１４を有し、これらは、図２の実施形態に関連して説明した内部電源レールと同じ形態で機能する。それに加えて回路３１２は、２つのインバータを有している。第１のインバータはトランジスタ３１３および３１５を含み、第２のインバータはトランジスタ３１８および３２０を含む。
【００２５】
回路３１２は、パス・トランジスタ３０８および３１０が「オフ」のとき、これらのトランジスタを通って流れる漏れ電流を低減するように設計されている。さらに、回路３１２は、そのデバイスのいくつかがオフになったとき、限られた量の電力しか消費しない。ここで、ＳＲＡＭセル３０２が、ノード３２０がロジック「１」にセットされ、ノード３２２がロジック「０」にセットされた状態にある場合を考える。したがって、パス・トランジスタ３０８も、そのドレインにロジック「１」を有する。またパス・トランジスタ３０８は、当初ビット・ライン３２６が、高側の内部電源レール３１６がセットされている電圧に等しい電圧Ｖddi にプレチャージされていることから、このビット・ラインに結合されたソースにロジック「１」を有する。ビット・ライン３２６および３２８は、パワー・ダウン・モードのスリープ、アイドル、およびドラウジーを含めて、任意の非アクティブ期間にわたって、Ｖddi のプレチャージ電圧に維持される。トランジスタ３０８は、したがってそのドレインおよびソースに実質的に同じ電圧を有する。
【００２６】
ワードラインＷＬ３３０がロジック「０」にセットされると、トランジスタ３０８がカットオフする。しかしながらトランジスタ３０８のドレインおよびソースが同じ電圧、つまりＶddi に結合されていることから、トランジスタ３０８のＶdsが約０ボルトになる。その結果、トランジスタ３０８を通って流れる漏れ電流（Ｉoff ）がなくなる。
【００２７】
パス・トランジスタ３１０もまた、そのドレインが、Ｖddi にプレチャージされたビット・ライン３２８に結合されている。トランジスタ３１０のソースは、そのノードを低側の内部レールＶssi に引き込むトランジスタ３０６によってロジック「０」にセットされる。これは、相補電圧、すなわちロジック「０」がＳＲＡＭセルの他方の側にストアされるからである。パス・トランジスタ３１０を通る漏れ電流を低減するために、回路３１２は、トランジスタ３１０のゲートを、より低い内部レールＶssi ではなく、外部レールＶssにバイアスする手段を提供する。その結果、ノード３２２のソース電圧が概略でＶssi に等しくなり、ゲートが概略でＶssに等しくなることから、トランジスタ３１０に関するゲート−ソース電圧（Ｖgs）がスレッショルド値より低くなる。スレッショルドより低くなったゲート−ソース電圧（Ｖgs）は、漏れ電流Ｉoff を下げる上で寄与し、その関係は次式で示される。
【数１】
【００２８】
内部電源レールがつぶれ、ＳＲＡＭセルのトランジスタのソース−バルク電圧Ｖsbを生じさせるメカニズムによってトランジスタ３０６を通る漏れ電流が低減する。この電力の節約は、図２との関係ですでに説明したコア回路におけるそれに類似である。ＳＲＡＭセルの対称性は、セル内にストアされた状態が上記の逆の場合、つまりノード３２０がロジック「０」にセットされ、ノード３２２がロジック「１」にセットされている場合にも、同じ漏れ電流（Ｉoff ）の低減をもたらす。
【００２９】
ワードライン３３０をＶssi ではなくＶssにセットするときには、これら２つのインバータを次の形態で使用する。トランジスタ３１３および３１５を含む第１のインバータは、トランジスタ３１３のソースがＶssi ではなくＶssにセットされている。トランジスタ３１３および３１５のゲートにロジック「１」の電圧が印加されると、トランジスタ３１３がワードライン３３０に結合されているドレインの電圧をＶssi ではなくＶssに引き込む。これは、ワードライン３３０をＶssにセットし、それによってパス・トランジスタ３１０を通る漏れ電流を無視できると見なせるポイントまで下げる。
【００３０】
第２のインバータはトランジスタ３１８および３２０を含む。トランジスタ３２０は、そのソースがＶddi ではなくＶddに結合されている。ライン３４０を介してドライブされるワードライン選択信号ＷＬＳＥＬがＶssi にセットされると、トランジスタ３２０のソースがＶddに結合されていることから、トランジスタ３２０が第２のインバータの出力ノード３３２をＶddと実質的に等しい電圧値に引き込む。ノード３３２はトランジスタ３１３および３１５のゲートに結合されており、ＶddがＶddi より大きいことから、トランジスタ３１５に関するゲート−ソース電圧は、サブスレッショルドの電圧値になる。これによって、上記のようにドライブしない場合に比べるとトランジスタ３１５に関する漏れ電流が著しく低くなるが、これは、このトランジスタに関するゲート−ソース電圧Ｖgsが正になることによる。Ｐ−ＭＯＳデバイスは、負のＶgsによってより強くオンになり、正のＶgsによってより強くオフになることから、正のＶgsは、漏れ電流を指数関数的に低下させる。Ｖgsに対するＩoff の依存を示した前述の式は、Ｐ−ＭＯＳデバイスに適用可能であるが、当業者にとっては周知のとおり、逆極性になる。このようにして、比較的広いデバイス３１５を通る漏れ電流が、トランジスタ３１５のドレインをＶssi ではなくＶssに結合したことにより生成される、より高いＶdsによって不当に悪化しないことが保証される。その逆の場合には、この大きな漏れ電流が、結合されたＳＲＡＭセル３０２に関してワードライン３３０をＶssにセットすることによって得られる利得を実質的に相殺することもあり得る。ここで、ＳＲＡＭが、ワードライン３３０に結合される多数のこの種のＳＲＡＭセルを有する可能性があることに注意する必要がある。一実施形態においては、ＳＲＡＭセルの数が１４０になる。
【００３１】
トランジスタ３２０のソースをＶddに結合することに起因して生じることがあるデバイス３１８を介したこのように高い漏れ電流は、よりサイズの小さいトランジスタ３２０および３１８によって緩和される。これらのトランジスタは充分に大きく、ノード３３２にある容量性負荷、すなわちデバイス３１５および３１３のゲートをドライブすることができる。それに加えてパワーダウン状態においては、デバイス３１８、３２９、および３３４がすべてカットオフになることから、これら３つの直列のデバイスを含む直列スタックが生成する漏れ電流がほとんどなくなる。
【００３２】
回路３００は、さらにトランジスタ３２９、３３３、３３４、および３９２からなるナンド回路を含んでいる。Ｖssi に対するＶddがより大きくなると、パワーダウン状態においてすべてカットオフ動作領域に入る３１８、３２９、および３３４からなる三重スタックを介して第２のインバータが受ける電圧が低下する。直列の組み合わせは、上側のデバイス３１８および３２９の両方にソース−ボディ電圧を生成し、その一方、各トランジスタのＶdsが、これらの間の差電圧（Ｖdd−Ｖssi ）を分圧することによって生成され、各トランジスタには、約（Ｖdd−Ｖssi ）／３のＶdsが現れる。
【００３３】
トランジスタ３３３は、「オフ」になっているとき漏れ電流が非常に低くなるデバイス３２９および３３４からなる二重スタックに結合されている。この構成を用いれば、ＷＬドライバ回路の総合漏れ電流が、従来のＷＬドライバ回路の約３０％になる。つまり、このＷＬドライバ回路を使用することによって、アレイ・デバイス全体の漏れ電流が抑えられるだけでなく、ＷＬドライバ回路自体においても大きくそれが抑えられる。
【００３４】
当業者であれば認識されようが、ＷＬＳＥＬがアサートされたとき、基本的にノード３３２は３状態であるが、仮想グラウンド（ＶＧＮＤ）３３８は、ロジック「１」、つまりＶddi である。ノード３３２は、Ｐ−ＭＯＳトランジスタ３３５および、常にＶＧＮＤ信号スルーライン３３８と逆の状態にドライブされるＶＧＮＤ＃信号スルーライン３３６によって高い状態に維持される。このＰ−ＭＯＳ「キーパ」デバイス３３５のソースはＶddとなる。
【００３５】
本発明の第２の実施形態においては、より従来的な、図４に示すようなワードライン（ＷＬ）ドライバ回路が、図３において説明した方法と類似の方法に従って修正され、その漏れ電流が抑えられる。ナンド・ゲート４０２およびインバータ４０３からなるＷＬドライバ回路は、選択入力ＷＬＳＥＬ（４０４）および同期クロック入力ＣＬＫ（４０５）に基づいてワードライン（ＷＬ）４３０をドライブする。前述の実施形態の場合と同様に、ＳＲＡＭセルのパス・トランジスタ内のＩoff は、ＷＬ電圧をＶssi ではなくＶssに下げることによって低減される。これは、図５に示した回路構成によって達成される。
【００３６】
図５において、インバータ４０３は、コア・トランジスタ４１５および４１３から構成されている。トランジスタ４１３は、ＷＬノードを、前述したようにＶssi ではなく０Ｖ（Ｖss）にドライブするように、そのソースおよびバルクがともにＶss（ノード４１４）に結合されている。この直前の説明で述べたたように、トランジスタ４１５上のＶdsが高くなると、ナンド・ゲート４０２によって生成される、Ｐ−ＭＯＳデバイス４１５上の正のＶgsによってその効果が緩和されない限り、デバイス４１５を通って流れる漏れ電流が不当に増加する。この電圧は、トランジスタ４２０および４２１のソースをＶddに結合するライン４３１を介し、Ｖddi ではなくＶddにおいてＷＬＮ信号を生成することによって生成される。前述した実施形態の場合と同様に、これはワードライン・ドライバのトランジスタ４１５を通るＩoff を制限する。
【００３７】
トランジスタ４２２および４２３からなる直列スタックに渡される増加された電圧は、これらのトランジスタがスタック構成になっているとき、これらのトランジスタを通る大きなＩoff を生成することがなく、したがって前述したように漏れ電流の抑制に有効である。図３に関連して説明した実施形態は、ＳＲＡＭアレイ内におけるＩoff に起因する電力消費をより効果的に制限するが、図４および５に示した実施形態は、その単純さから望ましいと考えられる。
【００３８】
以上の詳細な説明においては、本発明がその具体的な実施形態を参照して説明されている。しかしながら、特許請求の範囲に示すように本発明の精神ならびに範囲はより広く、それから逸脱することなしにこれらの実施形態に対する各種の修正ならびに変更を行い得ることは明らかであろう。したがって、明細書ならびに図面は、限定の意味ではなく、例示として考えられるべきである。
【図面の簡単な説明】
【図１】 金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）における、ドレイン−ソース電流（Ｉds）をゲート−ソース電圧（Ｖgs）の関数として示したグラフである。
【図２】 本発明に従った漏れ電流コントロール回路の一実施形態を示している。
【図３】 本発明に従った漏れ電流コントロール回路の一実施形態を使用するスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）回路を示している。
【図４】 ＳＲＡＭ回路とともに使用するためのワードライン・ドライバを示している。
【図５】 図４のワードライン・ドライバのゲート・レベルの実装を示している。
Claims (15)
- 第１および第２外部電源レールと；
第１回路と；
前記第１回路に結合され、前記第１回路がスリープ・モードに入っているとき、前記第１回路内の漏れ電流を低減し、前記第１回路がドラウジー・モードに入っているとき、前記第１回路のロジック状態を維持するコントロール回路と；
を具備し、
前記コントロール回路は、
前記第１および第２外部電源レールの供給電圧より絶対値が小さい供給電圧で前記第１回路をバイアスするための第１および第２内部電源レールと；
前記第１外部電源レールと前記第１内部電源レールとの間、および前記第２外部電源レールと前記第２内部電源レールとの間をそれぞれ結合する第１および第２スリープモードトランジスタと；
前記第１および第２外部電源レールにそれぞれ結合されて、前記ドラウジー・モード中に制御された追加の電流を前記第１回路に供給するために飽和状態で動作する第３および第４トランジスタと
を含むことを特徴とする回路。 - 前記コントロール回路は、スリープ・モード時に前記第１回路全体に第１電圧降下を発生させ、ドラウジー・モード時に前記第１回路全体に第２電圧降下を発生させ、前記第１電圧降下は前記第２電圧降下より小さいことを特徴とする請求項１記載の回路。
- 前記コントロール回路はアクティブ・モード時に前記第１回路全体に第１電圧降下を発生させ、ドラウジー・モード時に前記第１回路全体に第２電圧降下を発生させ、前記第１電圧降下は前記２電圧降下より大きいことを特徴とする請求項１記載の回路。
- 前記第３および第４トランジスタは、ドラウジー・モード時に前記第１回路に電圧を供給するためにオンになり、スリープ・モード時にオフになることを特徴とする請求項１記載の回路。
- 前記コントロール回路は、前記第１回路の少なくとも１つのデバイスのソース−バルク電圧を調整することを特徴とする請求項１記載の回路。
- 前記第１および第２スリープモードトランジスタの幅は、前記第３および第４トランジスタの幅より大きいことを特徴とする請求項１記載の回路。
- 前記第３および第４トランジスタの幅は、前記第１回路に含まれるコアトランジスタの幅より小さいことを特徴とする請求項１記載の回路。
- 前記外部電源レールと前記内部電源レールの間に位置する前記第１および第２トランジスタにそれぞれ直列に結合されて、前記ドラウジー・モードを行う第５および第６トランジスタを備えることを特徴とする請求項１記載の回路。
- 第１および第２外部電源レールと、前記第１および第２外部電源レールの供給電圧より絶対値が小さい供給電圧で前記第１回路をバイアスするための第１および第２内部電源レールと、前記第１外部電源レールと前記第１内部電源レールとの間、および前記第２外部電源レールと前記第２内部電源レールとの間をそれぞれ結合する第１および第２スリープモードトランジスタと、前記第１および第２外部電源レールにそれぞれ結合される第３および第４トランジスタとを備える装置における方法であって、前記方法は、
前記第１回路がスリープ・モードに入っているとき、前記第１回路内の漏れ電流を低減し、前記第１回路がドラウジー・モードに入っているとき、前記第１回路のロジック状態を維持する第１ステップを含み、
前記第１ステップは、
前記第１および第２スリープモードトランジスタと前記第３および第４トランジスタをオフして前記第１回路を前記スリープ・モードにするとともに、前記ドラウジー・モード中には前記第１および第２スリープモードトランジスタをオフしかつ前記第３および第４トランジスタをオンして飽和状態で動作させ制御された追加の電流を前記第１回路に供給するステップを含むことを特徴とする方法。 - 前記第１回路の少なくとも１つのデバイスのソース−バルク電圧を調整するステップを含むことを特徴とする請求項９記載の方法。
- 前記第１ステップは、スリープ・モード時に前記第１回路全体に第１電圧降下を発生させ、ドラウジー・モード時に前記第１回路全体に第２電圧降下を発生させるステップを含み、前記第１電圧降下は前記第２電圧降下より小さいことを特徴とする請求項９記載の方法。
- 前記第１ステップは、アクティブ・モード時に前記第１回路全体に第１電圧降下を発生させ、ドラウジー・モード時に前記第１回路全体に第２電圧降下を発生させるステップを含み、前記第１電圧降下は前記２電圧降下より大きいことを特徴とする請求項９記載の方法。
- 前記第１および第２スリープモードトランジスタの幅は、前記第３および第４トランジスタの幅より大きいことを特徴とする請求項９記載の方法。
- 前記第３および第４トランジスタの幅は、前記第１回路に含まれるコアトランジスタの幅より小さいことを特徴とする請求項９記載の方法。
- 前記外部電源レールと前記内部電源レールの間に位置する前記第１および第２トランジスタにそれぞれ直列に結合される第５および第６トランジスタにより、前記ドラウジー・モードに入ることを特徴とする請求項９記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/302,729 US6166985A (en) | 1999-04-30 | 1999-04-30 | Integrated circuit low leakage power circuitry for use with an advanced CMOS process |
| US09/302,729 | 1999-04-30 | ||
| PCT/US2000/010820 WO2000067380A1 (en) | 1999-04-30 | 2000-04-20 | Integrated circuit low leakage power circuitry for use with an advanced cmos process |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002543731A JP2002543731A (ja) | 2002-12-17 |
| JP2002543731A5 JP2002543731A5 (ja) | 2010-03-04 |
| JP4643025B2 true JP4643025B2 (ja) | 2011-03-02 |
Family
ID=23168972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000616125A Expired - Lifetime JP4643025B2 (ja) | 1999-04-30 | 2000-04-20 | 先進ｃｍｏｓプロセスでの使用のための集積回路の低漏れ電力回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6166985A (ja) |
| JP (1) | JP4643025B2 (ja) |
| KR (1) | KR100479150B1 (ja) |
| CN (1) | CN100375388C (ja) |
| AU (1) | AU4481000A (ja) |
| DE (1) | DE10084545B4 (ja) |
| GB (1) | GB2363685B (ja) |
| WO (1) | WO2000067380A1 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4353393B2 (ja) | 2001-06-05 | 2009-10-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
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1999
- 1999-04-30 US US09/302,729 patent/US6166985A/en not_active Expired - Lifetime
-
2000
- 2000-04-20 GB GB0125644A patent/GB2363685B/en not_active Expired - Lifetime
- 2000-04-20 KR KR10-2001-7013833A patent/KR100479150B1/ko active IP Right Grant
- 2000-04-20 WO PCT/US2000/010820 patent/WO2000067380A1/en active Application Filing
- 2000-04-20 AU AU44810/00A patent/AU4481000A/en not_active Abandoned
- 2000-04-20 DE DE10084545T patent/DE10084545B4/de not_active Expired - Lifetime
- 2000-04-20 CN CNB008069905A patent/CN100375388C/zh not_active Expired - Lifetime
- 2000-04-20 JP JP2000616125A patent/JP4643025B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100479150B1 (ko) | 2005-03-25 |
| CN1354908A (zh) | 2002-06-19 |
| WO2000067380A1 (en) | 2000-11-09 |
| CN100375388C (zh) | 2008-03-12 |
| GB2363685A (en) | 2002-01-02 |
| GB0125644D0 (en) | 2001-12-19 |
| KR20020042759A (ko) | 2002-06-07 |
| DE10084545T1 (de) | 2002-04-11 |
| US6166985A (en) | 2000-12-26 |
| GB2363685B (en) | 2004-06-02 |
| JP2002543731A (ja) | 2002-12-17 |
| AU4481000A (en) | 2000-11-17 |
| DE10084545B4 (de) | 2009-07-02 |
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| A601 | Written request for extension of time |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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