JP2002543731A - 先進ｃｍｏｓプロセスでの使用のための集積回路の低漏れ電力回路 - Google Patents
先進ｃｍｏｓプロセスでの使用のための集積回路の低漏れ電力回路Info
- Publication number
- JP2002543731A JP2002543731A JP2000616125A JP2000616125A JP2002543731A JP 2002543731 A JP2002543731 A JP 2002543731A JP 2000616125 A JP2000616125 A JP 2000616125A JP 2000616125 A JP2000616125 A JP 2000616125A JP 2002543731 A JP2002543731 A JP 2002543731A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- core
- core circuit
- voltage
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
本発明は、一実施形態においてコア回路（２０２）および当該コア回路（２０２）に結合されたコントロール回路（２０４）を含む回路を提供する。コントロール回路（２０４）は、コア回路がスリープモードに入っているとき、当該コア回路（２０２）の漏れ電流を低減する。また、コントロール回路（２０４）は、コア回路がドラウジーモードに入っているとき、当該コア回路（２０２）のロジック状態を維持する。
Description
【０００１】 （発明の背景） （Ｉ． 発明の分野） 本発明は、電子回路における電力節約の分野に関する。より具体的に述べれば
、本発明は、漏れ電流を低減した回路に関する。
、本発明は、漏れ電流を低減した回路に関する。
【０００２】 （ＩＩ． 背景情報） 深サブ−ミクロン相補形金属酸化物半導体（ＣＭＯＳ）プロセスの出現に伴っ
て、オフになっているトランジスタ内に見られるサブスレッショルドの漏れ電流
Ｉoff が、初期のＣＭＯＳプロセスにおける漏れ電流に比べ劇的に増加した。サ
ブ−ミクロン・フィーチャが微細になるほど、すなわちライン幅ならびにプロセ
ス・フィーチャが小さくなるほど、金属酸化物半導体電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）のドレインの漏れ電流Ｉoff の増加が指摘されるようになってきた
。この高いＩoff は、アイドルまたは非アクティブ状態にある超大規模集積（Ｖ
ＬＳＩ）回路内では、非常に高い累積電流（Ｉoff(chip) ）となっている。アイ
ドル状態は、スイッチング・アクティビティがまったくなく、かつＤＣバイアス
電流がまったく存在しない状態として定義される。
て、オフになっているトランジスタ内に見られるサブスレッショルドの漏れ電流
Ｉoff が、初期のＣＭＯＳプロセスにおける漏れ電流に比べ劇的に増加した。サ
ブ−ミクロン・フィーチャが微細になるほど、すなわちライン幅ならびにプロセ
ス・フィーチャが小さくなるほど、金属酸化物半導体電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）のドレインの漏れ電流Ｉoff の増加が指摘されるようになってきた
。この高いＩoff は、アイドルまたは非アクティブ状態にある超大規模集積（Ｖ
ＬＳＩ）回路内では、非常に高い累積電流（Ｉoff(chip) ）となっている。アイ
ドル状態は、スイッチング・アクティビティがまったくなく、かつＤＣバイアス
電流がまったく存在しない状態として定義される。
【０００３】 漏れ電流（Ｉoff(chip) ）の増加は、集積回路（ＩＣ）ファミリの新世代製品
が初期のプロセスにおいて達成可能であったＩoff(chip) 電流仕様に適合しない
と見られるポイントに達している。初期のプロセッサにおいては、たとえば約２
００万のトランジスタを有するマイクロプロセッサについては、１０マイクロア
ンペア台から１００マイクロアンペア台のＩoff(chip) を達成することが可能で
あった。ロー・フィーチャー・サブ−ミクロン・プロセスを用いて製造された、
より性能の高いマイクロプロセッサでは、Ｉoff(chip) がより微細な形状の集積
回路（ＩＣ）に対して約１０〜１００ミリアンペアとなる。この高い漏れ電流は
、初期のサブ−ミクロン・デバイスの漏れ電流の１００ないし１，０００倍であ
り、たとえば超低待機電力を必要とする応用に使用されるマイクロプロセッサ等
のＩＣパーツに大きな問題をもたらす。
が初期のプロセスにおいて達成可能であったＩoff(chip) 電流仕様に適合しない
と見られるポイントに達している。初期のプロセッサにおいては、たとえば約２
００万のトランジスタを有するマイクロプロセッサについては、１０マイクロア
ンペア台から１００マイクロアンペア台のＩoff(chip) を達成することが可能で
あった。ロー・フィーチャー・サブ−ミクロン・プロセスを用いて製造された、
より性能の高いマイクロプロセッサでは、Ｉoff(chip) がより微細な形状の集積
回路（ＩＣ）に対して約１０〜１００ミリアンペアとなる。この高い漏れ電流は
、初期のサブ−ミクロン・デバイスの漏れ電流の１００ないし１，０００倍であ
り、たとえば超低待機電力を必要とする応用に使用されるマイクロプロセッサ等
のＩＣパーツに大きな問題をもたらす。
【０００４】 図１は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の、ドレイ
ン−ソース電流（Ｉds）をゲート−ソース電圧（Ｖgs）の関数として示したグラ
フである。理想的には、ＭＯＳＦＥＴのＶgsがスレッショルド電圧（Ｖt ）より
低くなったとき、つまりＶgs−Ｖt ＜０になると、Ｉdsが０に等しくなることで
ある。しかし現実には、Ｖgsの関数としてｌｏｇ（Ｉds）を示しているグラフ１
０２からわかるように、ゲート電圧がＶt より低くなってもＩdsは０に等しくな
らない。Ｖgsが０ボルトになったときにトランジスタに流れる電流が、漏れ電流
Ｉoff1である。
ン−ソース電流（Ｉds）をゲート−ソース電圧（Ｖgs）の関数として示したグラ
フである。理想的には、ＭＯＳＦＥＴのＶgsがスレッショルド電圧（Ｖt ）より
低くなったとき、つまりＶgs−Ｖt ＜０になると、Ｉdsが０に等しくなることで
ある。しかし現実には、Ｖgsの関数としてｌｏｇ（Ｉds）を示しているグラフ１
０２からわかるように、ゲート電圧がＶt より低くなってもＩdsは０に等しくな
らない。Ｖgsが０ボルトになったときにトランジスタに流れる電流が、漏れ電流
Ｉoff1である。
【０００５】 多くの場合、たとえばバッテリから電力供給されるモバイル・デバイスの場合
は、バッテリの使用可能期間をより長くするために、プロセス・フィーチャがス
ケール・ダウンされ、電源レベルがさらに低い電圧に抑えられる。プロセスがス
ケール・ダウンされ、電源がより低い電圧に抑えられると、ドレイン−ソース電
圧（Ｖds）が低下する。こういった場合においては、より低い電源電圧Ｖddのた
めに、Ｖt もまた下げられて処理の高速化が図られる。また、サブ−ミクロンＣ
ＭＯＳジオメトリ・プロセス等の、より微細なプロセスについては、トランジス
タのチャンネル領域における電界または電磁界の突き抜け現象を防止するために
Ｖddも下げられる。ここでＶt が下げられなければ、そのトランジスタをオンに
するために比較的高い電圧をＭＯＳＦＥＴのゲートに加えなければならない。 これは、電子回路の性能が低下し、ＭＯＳＦＥＴ特性に達しなくなる。Ｖt を下
げると、グラフ１０４からわかるように、漏れ電流がＩoff2まで上昇する。グラ
フ１０４に示されるようにＶt が下げられた状態に対応する漏れ電流Ｉoff2は、
グラフ１０２に示した状態における漏れ電流Ｉoff1より高い。Ｉoff が上昇する
と、そのＭＯＳＦＥＴを組み込んでいる電子回路によって消費される電力もまた
上昇する。したがってサブ−ミクロンＣＭＯＳプロセス等の微細な特徴のＣＭＯ
Ｓプロセスに関して、電力消費を抑えることが望まれている。
は、バッテリの使用可能期間をより長くするために、プロセス・フィーチャがス
ケール・ダウンされ、電源レベルがさらに低い電圧に抑えられる。プロセスがス
ケール・ダウンされ、電源がより低い電圧に抑えられると、ドレイン−ソース電
圧（Ｖds）が低下する。こういった場合においては、より低い電源電圧Ｖddのた
めに、Ｖt もまた下げられて処理の高速化が図られる。また、サブ−ミクロンＣ
ＭＯＳジオメトリ・プロセス等の、より微細なプロセスについては、トランジス
タのチャンネル領域における電界または電磁界の突き抜け現象を防止するために
Ｖddも下げられる。ここでＶt が下げられなければ、そのトランジスタをオンに
するために比較的高い電圧をＭＯＳＦＥＴのゲートに加えなければならない。 これは、電子回路の性能が低下し、ＭＯＳＦＥＴ特性に達しなくなる。Ｖt を下
げると、グラフ１０４からわかるように、漏れ電流がＩoff2まで上昇する。グラ
フ１０４に示されるようにＶt が下げられた状態に対応する漏れ電流Ｉoff2は、
グラフ１０２に示した状態における漏れ電流Ｉoff1より高い。Ｉoff が上昇する
と、そのＭＯＳＦＥＴを組み込んでいる電子回路によって消費される電力もまた
上昇する。したがってサブ−ミクロンＣＭＯＳプロセス等の微細な特徴のＣＭＯ
Ｓプロセスに関して、電力消費を抑えることが望まれている。
【０００６】 （発明の要約） 本発明は、一実施態様においてコア回路および当該コア回路に結合されたコン
トロール回路を含む回路を提供する。コントロール回路は、コア回路がドラウジ
ーモード(Drowsy mode）に入っているとき、当該コア回路のロジック状態を維持
する。
トロール回路を含む回路を提供する。コントロール回路は、コア回路がドラウジ
ーモード(Drowsy mode）に入っているとき、当該コア回路のロジック状態を維持
する。
【０００７】 本発明の特徴、側面、および利点については、以下の詳細な説明、付随する特
許請求の範囲、および添付の図面からより明らかなものとなろう。
許請求の範囲、および添付の図面からより明らかなものとなろう。
【０００８】 （発明の詳細な説明） 以下の説明においては、本発明の完全な理解を与えるために多数の具体的な詳
細が示されている。しかしながら、当業者であれば当然に認識されようが、これ
らの具体的な詳細がなくても本発明の実施は可能である。一方、周知の回路、構
造、およびテクニックについては、本発明の不明瞭化を避けるために詳細を示し
ていない。
細が示されている。しかしながら、当業者であれば当然に認識されようが、これ
らの具体的な詳細がなくても本発明の実施は可能である。一方、周知の回路、構
造、およびテクニックについては、本発明の不明瞭化を避けるために詳細を示し
ていない。
【０００９】 本発明の一実施形態は、漏れ電流をコントロールするコントロール回路を伴う
集積回路（ＩＣ）である。この回路は、進んだ深サブ−ミクロンＣＭＯＳプロセ
ス等の微細なフィーチャの相補形金属酸化物半導体（ＣＭＯＳ）プロセスに関連
して使用され、コアＣＭＯＳ回路がアイドル・モードで動作しているとき、つま
り、回路が動的に動作してなく、かつＤＣバイアス電流を有していないときに、
その回路によって消費される電力を抑える。コア回路の電力を節約し、かつ望ま
しいときにはその（１ないしは複数の）論理状態を保持するため、本発明に従っ
た回路の実施形態においては、２つの状態（モード）、すなわちスリープモード
および状態保持（ドラウジー）モードをそれぞれセットすることができる。本発
明に従った実施形態は、コントロール回路に結合されたコア回路を含む。このコ
ントロール回路は、コア回路がスリープモードに入っているとき、コア回路内の
漏れ電流を実質的に低減する。また、コントロール回路は、コア回路がドラウジ
ーモードに入っているとき、コア回路のロジック状態を維持する。
集積回路（ＩＣ）である。この回路は、進んだ深サブ−ミクロンＣＭＯＳプロセ
ス等の微細なフィーチャの相補形金属酸化物半導体（ＣＭＯＳ）プロセスに関連
して使用され、コアＣＭＯＳ回路がアイドル・モードで動作しているとき、つま
り、回路が動的に動作してなく、かつＤＣバイアス電流を有していないときに、
その回路によって消費される電力を抑える。コア回路の電力を節約し、かつ望ま
しいときにはその（１ないしは複数の）論理状態を保持するため、本発明に従っ
た回路の実施形態においては、２つの状態（モード）、すなわちスリープモード
および状態保持（ドラウジー）モードをそれぞれセットすることができる。本発
明に従った実施形態は、コントロール回路に結合されたコア回路を含む。このコ
ントロール回路は、コア回路がスリープモードに入っているとき、コア回路内の
漏れ電流を実質的に低減する。また、コントロール回路は、コア回路がドラウジ
ーモードに入っているとき、コア回路のロジック状態を維持する。
【００１０】 スリープモードの間、コントロール回路は、コア回路に漏れ電流が最小な状態
になるように作用する。このモードにおいては、「オン」にバイアスされたトラ
ンジスタによって生じる電流とは異なり、電流パスが漏れ電流によって支配され
ることから、ＲＡＭメモリ、ラッチ、およびフリップフロップを含めて、ＩＣの
メモリ・エレメントのロジック状態が失われる可能性がある。スリープモードの
間は、外部的にＶdd電源がグラウンド電位に引き込まれるのではなく、この回路
がＶddに積極的にバイアスされる。ドラウジーモードの間は、コントロール回路
の作用によって、コア回路のメモリ・エレメントがアイドルもしくはアクティブ
動作状態にある間に消費する電力を伴うことなく、これらのメモリ・エレメント
がそのロジック状態を維持できることを保証するだけの充分な電流が提供される
。たとえば、ドラウジーモードの間にコア回路のデバイスを通って流れる電流は
、アイドルモードで動作しているこれらのデバイスを通って流れる電流の約２０
ないし１００分の１に抑えられる。スリープモードに対するドラウジーモードの
利点は、マシンの「状態」を失うことなく、回路がドラウジーモードから完全に
アクティブな動作に戻れることである。これは、マイクロプロセッサが適正に動
作する上で非常に重要であり、ドラウジーモードを実装しているマイクロプロセ
ッサにおいては、マイクロプロセッサのマシン状態を外部メモリにバックアップ
する必要がなくなる。
になるように作用する。このモードにおいては、「オン」にバイアスされたトラ
ンジスタによって生じる電流とは異なり、電流パスが漏れ電流によって支配され
ることから、ＲＡＭメモリ、ラッチ、およびフリップフロップを含めて、ＩＣの
メモリ・エレメントのロジック状態が失われる可能性がある。スリープモードの
間は、外部的にＶdd電源がグラウンド電位に引き込まれるのではなく、この回路
がＶddに積極的にバイアスされる。ドラウジーモードの間は、コントロール回路
の作用によって、コア回路のメモリ・エレメントがアイドルもしくはアクティブ
動作状態にある間に消費する電力を伴うことなく、これらのメモリ・エレメント
がそのロジック状態を維持できることを保証するだけの充分な電流が提供される
。たとえば、ドラウジーモードの間にコア回路のデバイスを通って流れる電流は
、アイドルモードで動作しているこれらのデバイスを通って流れる電流の約２０
ないし１００分の１に抑えられる。スリープモードに対するドラウジーモードの
利点は、マシンの「状態」を失うことなく、回路がドラウジーモードから完全に
アクティブな動作に戻れることである。これは、マイクロプロセッサが適正に動
作する上で非常に重要であり、ドラウジーモードを実装しているマイクロプロセ
ッサにおいては、マイクロプロセッサのマシン状態を外部メモリにバックアップ
する必要がなくなる。
【００１１】 本発明による、集積回路の漏れ電流コントロール回路２０４を含む回路２００
の一実施形態を図２に示す。回路２０４は、進んだ相補形金属酸化物半導体（Ｃ
ＭＯＳ）プロセスを実装している電子回路とともに使用される。コア回路２０２
は、この回路に意図された機能を実装するトランジスタ等の電子デバイスを含ん
でいる。コントロール回路２０４は、コア回路２０２がスリープモードもしくは
ドラウジーモードのいずれかに入っているとき、コア回路２０２を通って流れる
漏れ電流をコントロールする。
の一実施形態を図２に示す。回路２０４は、進んだ相補形金属酸化物半導体（Ｃ
ＭＯＳ）プロセスを実装している電子回路とともに使用される。コア回路２０２
は、この回路に意図された機能を実装するトランジスタ等の電子デバイスを含ん
でいる。コントロール回路２０４は、コア回路２０２がスリープモードもしくは
ドラウジーモードのいずれかに入っているとき、コア回路２０２を通って流れる
漏れ電流をコントロールする。
【００１２】 本発明に従った一実施形態の回路の場合、コア回路２０２がインバータを含む
が、回路２０２をそのほかのタイプの回路を含むものとすることもできる。イン
バータまたはシングル・スタック構造は、集積回路における高い漏れ電流パスの
主要ソースである。たとえば、今日のマイクロプロセッサの場合は、漏れ電流の
大半がインバータ構造からもたらされている。通常、ロジックＣＭＯＳインバー
タ等のインバータは、シングルＰ型金属酸化物半導体電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）およびシングルＮ型ＭＯＳＦＥＴを有する。動作においては、２つ
のＭＯＳＦＥＴの一方が「オン」になり他方が「オフ」になる。漏れ電流は、オ
フになっているデバイス（Ｐ−ＭＯＳＦＥＴまたはＮ−ＭＯＳＦＥＴ）のＩoff によって決定される。
が、回路２０２をそのほかのタイプの回路を含むものとすることもできる。イン
バータまたはシングル・スタック構造は、集積回路における高い漏れ電流パスの
主要ソースである。たとえば、今日のマイクロプロセッサの場合は、漏れ電流の
大半がインバータ構造からもたらされている。通常、ロジックＣＭＯＳインバー
タ等のインバータは、シングルＰ型金属酸化物半導体電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）およびシングルＮ型ＭＯＳＦＥＴを有する。動作においては、２つ
のＭＯＳＦＥＴの一方が「オン」になり他方が「オフ」になる。漏れ電流は、オ
フになっているデバイス（Ｐ−ＭＯＳＦＥＴまたはＮ−ＭＯＳＦＥＴ）のＩoff によって決定される。
【００１３】 インバータまたはシングル・スタック構造が、インバータの端子間にわたって
全体的に電圧が降下している状態にあるとき、もしくはシングル・スタック構造
が、完全な電位Ｖdd、またはゼロを除くＶssに対して（Ｖdd−Ｖss）にあり、ソ
ースとバルクの電圧Ｖsbがゼロ・ボルトのとき、インバータは大量の漏れ電流を
消費する。全体的な電圧降下は、高側の電源レールＶddに結合されているＭＯＳ
ＦＥＴのドレインと、低側の電源レールＶssに結合されているＭＯＳＦＥＴのソ
ースの間における電圧降下である。漏れ電流による大量の電力消費の影響を克服
するために、本発明に従った実施形態の回路２００は、コア回路２０２がアクテ
ィブでないとき、ソース−バルク電圧Ｖsbを所定の電圧値、すなわちコア回路２
０２の「オフ」になっているＭＯＳＦＥＴのスレッショルド電圧Ｖt を著しく低
くする電圧値に調整する。ここで説明している実施形態においては、バルク−ソ
ース間の接合を逆バイアスすることによってこれが行なわれている。またＶsbに
おける増加は、フェルミ準位をφs としたとき、Ｖtが（２φs＋Ｖsb）の平方根
に関連して変化することから、Ｖt を高くする。先に図１に関連した考察の中で
説明したように、Ｖtにおける増加は漏れ電流Ｉoffの減少に影響する。したがっ
て、コントロール回路２０４は、コア回路２０２がスリープモードに入っている
とき、「オフ」になっているコア・トランジスタに関するＶsbが減少し、それに
より前述したＩoff+における減少が導かれることを保証する。
全体的に電圧が降下している状態にあるとき、もしくはシングル・スタック構造
が、完全な電位Ｖdd、またはゼロを除くＶssに対して（Ｖdd−Ｖss）にあり、ソ
ースとバルクの電圧Ｖsbがゼロ・ボルトのとき、インバータは大量の漏れ電流を
消費する。全体的な電圧降下は、高側の電源レールＶddに結合されているＭＯＳ
ＦＥＴのドレインと、低側の電源レールＶssに結合されているＭＯＳＦＥＴのソ
ースの間における電圧降下である。漏れ電流による大量の電力消費の影響を克服
するために、本発明に従った実施形態の回路２００は、コア回路２０２がアクテ
ィブでないとき、ソース−バルク電圧Ｖsbを所定の電圧値、すなわちコア回路２
０２の「オフ」になっているＭＯＳＦＥＴのスレッショルド電圧Ｖt を著しく低
くする電圧値に調整する。ここで説明している実施形態においては、バルク−ソ
ース間の接合を逆バイアスすることによってこれが行なわれている。またＶsbに
おける増加は、フェルミ準位をφs としたとき、Ｖtが（２φs＋Ｖsb）の平方根
に関連して変化することから、Ｖt を高くする。先に図１に関連した考察の中で
説明したように、Ｖtにおける増加は漏れ電流Ｉoffの減少に影響する。したがっ
て、コントロール回路２０４は、コア回路２０２がスリープモードに入っている
とき、「オフ」になっているコア・トランジスタに関するＶsbが減少し、それに
より前述したＩoff+における減少が導かれることを保証する。
【００１４】 コントロール回路２０４は、追加のメカニズム、つまり、それによってコア回
路に関するＩoff が減少するメカニズムを提供する。これは、回路２００の「オ
フ」になっているコア・トランジスタ（１ないしは複数）のＶds電圧における減
少をもたらす。「オフ」のトランジスタ（１ないしは複数）全体にわたってＶds を減少させると、Ｉoff において大きな節約効果が得られる。電力の漏れを招い
ているコア回路のトランジスタ（以下、これを「オフのコア・トランジスタ」と
いう）に関するＶdsの減少は、Ｖdsに伴って変化するＩoff の指数関数的な依存
関係に起因して、これらのトランジスタに関するＩoff の減少をもたらす。「オ
フ」のコア・トランジスタに関するＶdsの減少は、主としてコア回路の、Ｐ−Ｍ
ＯＳＦＥＴ ２１８およびＮ−ＭＯＳＦＥＴ ２１７等のスタックされたエレメ
ント間の全体的な電圧降下として生じる。
路に関するＩoff が減少するメカニズムを提供する。これは、回路２００の「オ
フ」になっているコア・トランジスタ（１ないしは複数）のＶds電圧における減
少をもたらす。「オフ」のトランジスタ（１ないしは複数）全体にわたってＶds を減少させると、Ｉoff において大きな節約効果が得られる。電力の漏れを招い
ているコア回路のトランジスタ（以下、これを「オフのコア・トランジスタ」と
いう）に関するＶdsの減少は、Ｖdsに伴って変化するＩoff の指数関数的な依存
関係に起因して、これらのトランジスタに関するＩoff の減少をもたらす。「オ
フ」のコア・トランジスタに関するＶdsの減少は、主としてコア回路の、Ｐ−Ｍ
ＯＳＦＥＴ ２１８およびＮ−ＭＯＳＦＥＴ ２１７等のスタックされたエレメ
ント間の全体的な電圧降下として生じる。
【００１５】 コア回路２０２間の全体的な電圧降下の減少は次のような方法から得られる。
回路２００は、１対の内部電源レール２１４（Ｖddi）および２１６Ｖssiを有し
、これらはコア回路２０２に電源を供給する。スリープモードにおいては、コン
トロール回路２０４が内部電源レール２１４および２１６（ＶddiおよびＶssi）
の「つぶれ(collapse)」を引き起こし、それが外部レールＶddおよびＶssの電圧
より、絶対値において低くなる。その結果、「オフ」のコア・トランジスタに関
するＶdsが、この内部電源レール２１４および２１６のつぶれに伴って、より小
さくなる。一実施形態の場合、内部電源レール電圧のつぶれおよびＩoff のコン
トロールが、２組の電流コントロール・トランジスタ（２０７、２０９）および
（２１３、２１７）によってもたらされる。電流コントロール・トランジスタ２
０７、２０９、および２１５は、Ｖssi とＶssの間において動作し、電流コント
ロール・トランジスタ２１３、２１７、および２０８は、Ｖddi とＶddの間にお
いて動作する。
回路２００は、１対の内部電源レール２１４（Ｖddi）および２１６Ｖssiを有し
、これらはコア回路２０２に電源を供給する。スリープモードにおいては、コン
トロール回路２０４が内部電源レール２１４および２１６（ＶddiおよびＶssi）
の「つぶれ(collapse)」を引き起こし、それが外部レールＶddおよびＶssの電圧
より、絶対値において低くなる。その結果、「オフ」のコア・トランジスタに関
するＶdsが、この内部電源レール２１４および２１６のつぶれに伴って、より小
さくなる。一実施形態の場合、内部電源レール電圧のつぶれおよびＩoff のコン
トロールが、２組の電流コントロール・トランジスタ（２０７、２０９）および
（２１３、２１７）によってもたらされる。電流コントロール・トランジスタ２
０７、２０９、および２１５は、Ｖssi とＶssの間において動作し、電流コント
ロール・トランジスタ２１３、２１７、および２０８は、Ｖddi とＶddの間にお
いて動作する。
【００１６】 回路２００がスリープモードに入っているときは、トランジスタ２０７、２０
９、２１３、および２１７が、これらのトランジスタのゲート−ソース電圧（Ｖ gs ）をサブスレッショルドの電圧値にセットすることによってオフになる。スリ
ープモードにおいては、漏れがトランジスタ２０７および２１３によってコント
ロールされる。トランジスタ２０７および２１３の寄与は、トランジスタ２０８
、２０９、２１７、および２１５より、これらのトランジスタがはるかに広いこ
とから、「オフ」のコア・トランジスタを通って流れる全体的な漏れ電流Ｉoff の優勢な部分となる。したがって、トランジスタ２１７および２０９を通って
生じる漏れ電流は、トランジスタ２０７および２１３を通る漏れ電流に比較する
と無視できる程度になる。
９、２１３、および２１７が、これらのトランジスタのゲート−ソース電圧（Ｖ gs ）をサブスレッショルドの電圧値にセットすることによってオフになる。スリ
ープモードにおいては、漏れがトランジスタ２０７および２１３によってコント
ロールされる。トランジスタ２０７および２１３の寄与は、トランジスタ２０８
、２０９、２１７、および２１５より、これらのトランジスタがはるかに広いこ
とから、「オフ」のコア・トランジスタを通って流れる全体的な漏れ電流Ｉoff の優勢な部分となる。したがって、トランジスタ２１７および２０９を通って
生じる漏れ電流は、トランジスタ２０７および２１３を通る漏れ電流に比較する
と無視できる程度になる。
【００１７】 トランジスタ２０７および２１３を通って流れる漏れ電流Ｉoff は、トランジ
スタ２０７および２１３のドレインとソースの間に、数百ミリボルト台の電圧降
下（Ｖds）をもたらす。スリープモードの間にトランジスタ２０７および２１３
にわたってＶdsが現れる結果、トランジスタ２０７および２１３がオンになって
いたとき内部電源レール２１４および２１６が有していた電圧に比較して、これ
らの内部電源レール電圧がつぶれる。内部電源レール２１４および２１６のつぶ
れは、コア・トランジスタ２１８および２１７に関するＶdsの低下をもたらす。
このトランジスタ２１８および２１７に関するＶdsにおいて低下した結果、これ
らのトランジスタに関するＩoff がＶdsと指数関数的な関係を有することから、
Ｉoff が低下する。一例を示すと、ＶddとＶssの間の差は、約１．３ボルトであ
り、内部電源レール２１４および２１６のつぶれによって生じるそれらの間の電
圧降下は、約１〜２００ミリボルトの範囲となる。また、回路２００の一例にお
いては、内部電源レールが１つ、すなわち２１４もしくは２１６のいずれか一方
しか備えられない。その場合、コア回路のトランジスタ間の全体的な電圧も、内
部電源レールのつぶれの結果として下がる。さらにここで、本発明の一実施形態
が複数組の内部レール、すなわち異なるコア回路の構造に使用される複数の内部
電源レールを備える形で実装されることもある点に注意を要する。
スタ２０７および２１３のドレインとソースの間に、数百ミリボルト台の電圧降
下（Ｖds）をもたらす。スリープモードの間にトランジスタ２０７および２１３
にわたってＶdsが現れる結果、トランジスタ２０７および２１３がオンになって
いたとき内部電源レール２１４および２１６が有していた電圧に比較して、これ
らの内部電源レール電圧がつぶれる。内部電源レール２１４および２１６のつぶ
れは、コア・トランジスタ２１８および２１７に関するＶdsの低下をもたらす。
このトランジスタ２１８および２１７に関するＶdsにおいて低下した結果、これ
らのトランジスタに関するＩoff がＶdsと指数関数的な関係を有することから、
Ｉoff が低下する。一例を示すと、ＶddとＶssの間の差は、約１．３ボルトであ
り、内部電源レール２１４および２１６のつぶれによって生じるそれらの間の電
圧降下は、約１〜２００ミリボルトの範囲となる。また、回路２００の一例にお
いては、内部電源レールが１つ、すなわち２１４もしくは２１６のいずれか一方
しか備えられない。その場合、コア回路のトランジスタ間の全体的な電圧も、内
部電源レールのつぶれの結果として下がる。さらにここで、本発明の一実施形態
が複数組の内部レール、すなわち異なるコア回路の構造に使用される複数の内部
電源レールを備える形で実装されることもある点に注意を要する。
【００１８】 トランジスタ２０７および２１３にわたる電圧降下Ｖdsによって、次に述べる
理由から、コア回路２０２のＰ−ＭＯＳＦＥＴデバイス２１８およびＮ−ＭＯＳ
ＦＥＴデバイス２１７内に「受動的な」Ｖsbが生じる。コア回路のＮ−ＭＯＳＦ
ＥＴ ２１７およびＰ−ＭＯＳＦＥＴ ２１８は、ともにそれぞれに関するバル
クおよびソースが、それぞれ異なる電源電圧に結合されている。すなわちＮ−Ｍ
ＯＳＦＥＴ ２１７のソースは、Ｖssi に結合されており、そのバルクはＶssに
結合されている。Ｐ−ＭＯＳＦＥＴ ２１８のソースは、Ｖddi に結合され、そ
のバルクはＶddに結合されている。コア回路のトランジスタ２１７および２１８
内に生じる受動的なＶsbは、それらのスレッショルド電圧Ｖt を、より大きな値
に向けてシフトさせる。ＩoffがＶtに逆比例することから、Ｖt における増加に
伴って、Ｉoffが減少する。
理由から、コア回路２０２のＰ−ＭＯＳＦＥＴデバイス２１８およびＮ−ＭＯＳ
ＦＥＴデバイス２１７内に「受動的な」Ｖsbが生じる。コア回路のＮ−ＭＯＳＦ
ＥＴ ２１７およびＰ−ＭＯＳＦＥＴ ２１８は、ともにそれぞれに関するバル
クおよびソースが、それぞれ異なる電源電圧に結合されている。すなわちＮ−Ｍ
ＯＳＦＥＴ ２１７のソースは、Ｖssi に結合されており、そのバルクはＶssに
結合されている。Ｐ−ＭＯＳＦＥＴ ２１８のソースは、Ｖddi に結合され、そ
のバルクはＶddに結合されている。コア回路のトランジスタ２１７および２１８
内に生じる受動的なＶsbは、それらのスレッショルド電圧Ｖt を、より大きな値
に向けてシフトさせる。ＩoffがＶtに逆比例することから、Ｖt における増加に
伴って、Ｉoffが減少する。
【００１９】 内部電源レール２１４および２１６は、適応的にコア・トランジスタ２１７お
よび２１８をバイアスし、スリープモードの間における低いＩoff 電流を保証す
る。これは、本質的な負帰還メカニズムから結果的にもたらされ、その際、コア
回路２０２内の、より高い漏れ電流Ｉoff が、スリープモード・コントロール・
トランジスタ２０７および２１３内に、より大きなＶdsの降下を生じさせる。ト
ランジスタ２０７および２１３内における、より大きなＶdsの降下は、ＶddとＶ ss の間の電位差が固定されていることから、内部電源レール２１４と２１６の間
の電圧をより小さく「保持」する。したがって、コア・トランジスタ２１７およ
び２１８に関して、より低いＶdsが「残存」する。コア・トランジスタ２１７お
よび２１８に関するＶdsがより低くなれば、これらのトランジスタを通るＩoff 電流がより低くなる。
よび２１８をバイアスし、スリープモードの間における低いＩoff 電流を保証す
る。これは、本質的な負帰還メカニズムから結果的にもたらされ、その際、コア
回路２０２内の、より高い漏れ電流Ｉoff が、スリープモード・コントロール・
トランジスタ２０７および２１３内に、より大きなＶdsの降下を生じさせる。ト
ランジスタ２０７および２１３内における、より大きなＶdsの降下は、ＶddとＶ ss の間の電位差が固定されていることから、内部電源レール２１４と２１６の間
の電圧をより小さく「保持」する。したがって、コア・トランジスタ２１７およ
び２１８に関して、より低いＶdsが「残存」する。コア・トランジスタ２１７お
よび２１８に関するＶdsがより低くなれば、これらのトランジスタを通るＩoff 電流がより低くなる。
【００２０】 コア・トランジスタ２１７および２１８に対するスリープコントロール・トラ
ンジスタ２０７および２１３の有効幅の比は、Ｉoff の決定におけるパラメータ
をコントロールする。上記の幅の比が低いと、トランジスタ２０７および２１３
のＶdsの降下がより大きくなり、トランジスタ２０７および２１３のＩoff によ
ってこの電流が支配されることから、Ｉoff 電流においてさらに低減が得られる
。このＩoff 電流は、２つのトランジスタ２０７および２１３の幅に１次従属す
る。アクティブ・モードの動作の間は、トランジスタ２０７および２１３がコア
電流を提供することから、スリープモードおよびアクティブ・モードの動作仕様
の両方を考慮して、上記の比をバランスさせなければならない。一実施形態にお
いては、スリープコントロール・トランジスタ２０７および２１３と、コア・ト
ランジスタ２１７および２１８の間の、それぞれの幅の比が１０％であり、スリ
ープモードの間におけるＩoff 電流を望ましい範囲に設定することができる。ア
クティブ・モードにおいては、ＶddiとＶssiの間に適切なオン−ダイ減結合キャ
パシタンスＣ1 を補うことによって、この比が、５０ミリボルト以下のデバイス
２０７および２１３にわたる総合的な電圧降下をもたらす。
ンジスタ２０７および２１３の有効幅の比は、Ｉoff の決定におけるパラメータ
をコントロールする。上記の幅の比が低いと、トランジスタ２０７および２１３
のＶdsの降下がより大きくなり、トランジスタ２０７および２１３のＩoff によ
ってこの電流が支配されることから、Ｉoff 電流においてさらに低減が得られる
。このＩoff 電流は、２つのトランジスタ２０７および２１３の幅に１次従属す
る。アクティブ・モードの動作の間は、トランジスタ２０７および２１３がコア
電流を提供することから、スリープモードおよびアクティブ・モードの動作仕様
の両方を考慮して、上記の比をバランスさせなければならない。一実施形態にお
いては、スリープコントロール・トランジスタ２０７および２１３と、コア・ト
ランジスタ２１７および２１８の間の、それぞれの幅の比が１０％であり、スリ
ープモードの間におけるＩoff 電流を望ましい範囲に設定することができる。ア
クティブ・モードにおいては、ＶddiとＶssiの間に適切なオン−ダイ減結合キャ
パシタンスＣ1 を補うことによって、この比が、５０ミリボルト以下のデバイス
２０７および２１３にわたる総合的な電圧降下をもたらす。
【００２１】 回路２００がドラウジーモードに入っているとき、追加のＩoff が、スリープ
モードに入っているときのＩoffに付加して与えられ、コア回路２０２のＶssiに
対するＶddi の電位が、所定のポイント、すなわちそれを超えると「オン」のコ
ア・トランジスタに関するＶdsおよびＶgsが低くなりすぎてこのトランジスタの
コンダクタンスが「オフ」のコア・トランジスタのそれより低くなる可能性のあ
るポイントまでつぶれないことを保証する。この追加の電流は、Ｖssi に対する
Ｖddi の電位が充分に生じ、その結果「オン」のトランジスタが充分なＶgsバイ
アスを有し、それらのコンダクタンスが「オフ」のトランジスタのコンダクタン
スより優位になることを保証する。ドラウジーモードにおいてコントロール回路
２０４によって提供される追加の電流は、コア回路のすべてのロジック・ゲート
内のいずれの内部ノードも、Ｉoff 電流が原因となってロジック状態を「フリッ
プ」、つまり変化させないことを保証する。「電流不足」に起因して状態が失わ
れるメモリ・エレメントがないことから、このドラウジーモードは、消費するＩ off 電流を最小に抑えつつ、状態を保持する特性を有することになる。
モードに入っているときのＩoffに付加して与えられ、コア回路２０２のＶssiに
対するＶddi の電位が、所定のポイント、すなわちそれを超えると「オン」のコ
ア・トランジスタに関するＶdsおよびＶgsが低くなりすぎてこのトランジスタの
コンダクタンスが「オフ」のコア・トランジスタのそれより低くなる可能性のあ
るポイントまでつぶれないことを保証する。この追加の電流は、Ｖssi に対する
Ｖddi の電位が充分に生じ、その結果「オン」のトランジスタが充分なＶgsバイ
アスを有し、それらのコンダクタンスが「オフ」のトランジスタのコンダクタン
スより優位になることを保証する。ドラウジーモードにおいてコントロール回路
２０４によって提供される追加の電流は、コア回路のすべてのロジック・ゲート
内のいずれの内部ノードも、Ｉoff 電流が原因となってロジック状態を「フリッ
プ」、つまり変化させないことを保証する。「電流不足」に起因して状態が失わ
れるメモリ・エレメントがないことから、このドラウジーモードは、消費するＩ off 電流を最小に抑えつつ、状態を保持する特性を有することになる。
【００２２】 ドラウジーモードに入っているコア・デバイスに関する追加のＩoff 電流を与
えるメカニズムは、トランジスタ２０９、２１５、２０８、２１７を含む。トラ
ンジスタ２０９および２１７は、ドラウジーモードを設定するスイッチとして作
用し、ダイオード接続されたトランジスタ２０８および２１５は、飽和状態で動
作され、ドラウジーモードのための、追加の電流のコントロールを行う。飽和電
流レベルは、差（Ｖdd−Ｖddi）および（Ｖss−Ｖssi）によって、かつトランジ
スタ２０８および２１５の幅によって決定されるドレイン−ソース電圧（Ｖds）
によりコントロールされる。一実施形態においては、トランジスタ２０８および
２１５の幅がコア・トランジスタ２１７および２１８の有効幅の０．１％にセッ
トされる。これは、非常に低いサブ−ミクロンＣＭＯＳプロセスに関して、数百
マイクロアンペアのドラウジー電流レベルを保証し、その一方で堅牢なＶssi に
対するＶddi の電位が生じることを保証する。またこの構成は、本質的に適応型
である、すなわちトランジスタ２０８および２１５のＶdsは、Ｉds（Ｉoff ）の
平方根に依存して増加し、コア回路によって要求される電流を供給する。これは
、コア回路２０２を適切にバイアスするために必要な最小電流を提供する、もう
１つの負帰還メカニズムである。またこのメカニズムは、回路２００内にあるト
ランジスタに「漏れ欠陥」が存在する場合に、追加の電流を提供することにもな
る。
えるメカニズムは、トランジスタ２０９、２１５、２０８、２１７を含む。トラ
ンジスタ２０９および２１７は、ドラウジーモードを設定するスイッチとして作
用し、ダイオード接続されたトランジスタ２０８および２１５は、飽和状態で動
作され、ドラウジーモードのための、追加の電流のコントロールを行う。飽和電
流レベルは、差（Ｖdd−Ｖddi）および（Ｖss−Ｖssi）によって、かつトランジ
スタ２０８および２１５の幅によって決定されるドレイン−ソース電圧（Ｖds）
によりコントロールされる。一実施形態においては、トランジスタ２０８および
２１５の幅がコア・トランジスタ２１７および２１８の有効幅の０．１％にセッ
トされる。これは、非常に低いサブ−ミクロンＣＭＯＳプロセスに関して、数百
マイクロアンペアのドラウジー電流レベルを保証し、その一方で堅牢なＶssi に
対するＶddi の電位が生じることを保証する。またこの構成は、本質的に適応型
である、すなわちトランジスタ２０８および２１５のＶdsは、Ｉds（Ｉoff ）の
平方根に依存して増加し、コア回路によって要求される電流を供給する。これは
、コア回路２０２を適切にバイアスするために必要な最小電流を提供する、もう
１つの負帰還メカニズムである。またこのメカニズムは、回路２００内にあるト
ランジスタに「漏れ欠陥」が存在する場合に、追加の電流を提供することにもな
る。
【００２３】 図３は、本発明に従った漏れ電流を抑えるための回路の一実施形態を使用した
回路３００を示している。回路３００は、複数のスタティック・ランダム・アク
セス・メモリ（ＳＲＡＭ）セルを含んでいる。この種のＳＲＡＭセルの１つ３０
２が、破線で囲まれた枠内に示されている。ＳＲＡＭセル３０２は、交差結合さ
れた２つのインバータを含み、そのそれぞれは、ＭＯＳＦＥＴのペア（３０３、
３０４）および（３０５、３０６）で構成される。またＳＲＡＭセル３０２は、
それぞれがこのＳＲＡＭセルの出力ノード３２０および３２２に結合されたパス
・トランジスタ３０８および３１０を含んでいる。さらにパス・トランジスタ３
０８および３１０は、それぞれビット・ライン３２６および３２８に結合されて
いる。回路３００は、前述した図２に示した漏れ電流コントロール回路２０４、
すなわちＳＲＡＭセル３０２がスリープモードに入っているときのこのセルの交
差結合されたインバータの漏れ電流を抑え、さらにこのセルがドラウジーモード
に入っているときの追加の電流を与えるコントロール回路とともに使用される。
回路３００を示している。回路３００は、複数のスタティック・ランダム・アク
セス・メモリ（ＳＲＡＭ）セルを含んでいる。この種のＳＲＡＭセルの１つ３０
２が、破線で囲まれた枠内に示されている。ＳＲＡＭセル３０２は、交差結合さ
れた２つのインバータを含み、そのそれぞれは、ＭＯＳＦＥＴのペア（３０３、
３０４）および（３０５、３０６）で構成される。またＳＲＡＭセル３０２は、
それぞれがこのＳＲＡＭセルの出力ノード３２０および３２２に結合されたパス
・トランジスタ３０８および３１０を含んでいる。さらにパス・トランジスタ３
０８および３１０は、それぞれビット・ライン３２６および３２８に結合されて
いる。回路３００は、前述した図２に示した漏れ電流コントロール回路２０４、
すなわちＳＲＡＭセル３０２がスリープモードに入っているときのこのセルの交
差結合されたインバータの漏れ電流を抑え、さらにこのセルがドラウジーモード
に入っているときの追加の電流を与えるコントロール回路とともに使用される。
【００２４】 ＳＲＡＭセル３０２に加えて、回路３００は、ＳＲＡＭ回路内の漏れ電流を抑
えることができるワードライン（ＷＬ）ドライバ回路３１２を含んでいる。ワー
ドライン（ＷＬ）ドライバ回路は、ＳＲＡＭワードライン（ＷＬ）３３０をドラ
イブする。ワードライン・ドライバ３１２は、内部電源レールＶddi ３１６およ
びＶssi ３１４を有し、これらは、図２の実施形態に関連して説明した内部電源
レールと同じ形態で機能する。それに加えて回路３１２は、２つのインバータを
有している。第１のインバータはトランジスタ３１３および３１５を含み、第２
のインバータはトランジスタ３１８および３２０を含む。
えることができるワードライン（ＷＬ）ドライバ回路３１２を含んでいる。ワー
ドライン（ＷＬ）ドライバ回路は、ＳＲＡＭワードライン（ＷＬ）３３０をドラ
イブする。ワードライン・ドライバ３１２は、内部電源レールＶddi ３１６およ
びＶssi ３１４を有し、これらは、図２の実施形態に関連して説明した内部電源
レールと同じ形態で機能する。それに加えて回路３１２は、２つのインバータを
有している。第１のインバータはトランジスタ３１３および３１５を含み、第２
のインバータはトランジスタ３１８および３２０を含む。
【００２５】 回路３１２は、パス・トランジスタ３０８および３１０が「オフ」のとき、こ
れらのトランジスタを通って流れる漏れ電流を低減するように設計されている。
さらに、回路３１２は、そのデバイスのいくつかがオフになったとき、限られた
量の電力しか消費しない。ここで、ＳＲＡＭセル３０２が、ノード３２０がロジ
ック「１」にセットされ、ノード３２２がロジック「０」にセットされた状態に
ある場合を考える。したがって、パス・トランジスタ３０８も、そのドレインに
ロジック「１」を有する。またパス・トランジスタ３０８は、当初ビット・ライ
ン３２６が、高側の内部電源レール３１６がセットされている電圧に等しい電圧
Ｖddi にプレチャージされていることから、このビット・ラインに結合されたソ
ースにロジック「１」を有する。ビット・ライン３２６および３２８は、パワー
・ダウン・モードのスリープ、アイドル、およびドラウジーを含めて、任意の非
アクティブ期間にわたって、Ｖddi のプレチャージ電圧に維持される。トランジ
スタ３０８は、したがってそのドレインおよびソースに実質的に同じ電圧を有す
る。
れらのトランジスタを通って流れる漏れ電流を低減するように設計されている。
さらに、回路３１２は、そのデバイスのいくつかがオフになったとき、限られた
量の電力しか消費しない。ここで、ＳＲＡＭセル３０２が、ノード３２０がロジ
ック「１」にセットされ、ノード３２２がロジック「０」にセットされた状態に
ある場合を考える。したがって、パス・トランジスタ３０８も、そのドレインに
ロジック「１」を有する。またパス・トランジスタ３０８は、当初ビット・ライ
ン３２６が、高側の内部電源レール３１６がセットされている電圧に等しい電圧
Ｖddi にプレチャージされていることから、このビット・ラインに結合されたソ
ースにロジック「１」を有する。ビット・ライン３２６および３２８は、パワー
・ダウン・モードのスリープ、アイドル、およびドラウジーを含めて、任意の非
アクティブ期間にわたって、Ｖddi のプレチャージ電圧に維持される。トランジ
スタ３０８は、したがってそのドレインおよびソースに実質的に同じ電圧を有す
る。
【００２６】 ワードラインＷＬ３３０がロジック「０」にセットされると、トランジスタ３
０８がカットオフする。しかしながらトランジスタ３０８のドレインおよびソー
スが同じ電圧、つまりＶddi に結合されていることから、トランジスタ３０８の
Ｖdsが約０ボルトになる。その結果、トランジスタ３０８を通って流れる漏れ電
流（Ｉoff ）がなくなる。
０８がカットオフする。しかしながらトランジスタ３０８のドレインおよびソー
スが同じ電圧、つまりＶddi に結合されていることから、トランジスタ３０８の
Ｖdsが約０ボルトになる。その結果、トランジスタ３０８を通って流れる漏れ電
流（Ｉoff ）がなくなる。
【００２７】 パス・トランジスタ３１０もまた、そのドレインが、Ｖddi にプレチャージさ
れたビット・ライン３２８に結合されている。トランジスタ３１０のソースは、
そのノードを低側の内部レールＶssi に引き込むトランジスタ３０６によってロ
ジック「０」にセットされる。これは、相補電圧、すなわちロジック「０」がＳ
ＲＡＭセルの他方の側にストアされるからである。パス・トランジスタ３１０を
通る漏れ電流を低減するために、回路３１２は、トランジスタ３１０のゲートを
、より低い内部レールＶssi ではなく、外部レールＶssにバイアスする手段を提
供する。その結果、ノード３２２のソース電圧が概略でＶssi に等しくなり、ゲ
ートが概略でＶssに等しくなることから、トランジスタ３１０に関するゲート−
ソース電圧（Ｖgs）がスレッショルド値より低くなる。スレッショルドより低く
なったゲート−ソース電圧（Ｖgs）は、漏れ電流Ｉoff を下げる上で寄与し、そ
の関係は次式で示される。
れたビット・ライン３２８に結合されている。トランジスタ３１０のソースは、
そのノードを低側の内部レールＶssi に引き込むトランジスタ３０６によってロ
ジック「０」にセットされる。これは、相補電圧、すなわちロジック「０」がＳ
ＲＡＭセルの他方の側にストアされるからである。パス・トランジスタ３１０を
通る漏れ電流を低減するために、回路３１２は、トランジスタ３１０のゲートを
、より低い内部レールＶssi ではなく、外部レールＶssにバイアスする手段を提
供する。その結果、ノード３２２のソース電圧が概略でＶssi に等しくなり、ゲ
ートが概略でＶssに等しくなることから、トランジスタ３１０に関するゲート−
ソース電圧（Ｖgs）がスレッショルド値より低くなる。スレッショルドより低く
なったゲート−ソース電圧（Ｖgs）は、漏れ電流Ｉoff を下げる上で寄与し、そ
の関係は次式で示される。
【数１】 この式に関するより詳細な説明については、Ｓ．Ｍ．Ｓｚｅ（シェ）による「
Ｐｈｙｓｉ ｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ（半導
体デバイスの物理学）」（Ｗｉｌｅｙ Ｐｕｂｌｉｃａｔｉｏｎｓ（ウィリー・
パブリケーションズ）１９６９年）を参照されたい。前述の式からわかるように
、漏れ電流は、Ｖgsの指数関数に依存する。トランジスタ３１０に関する漏れ電
流が、ＳＲＡＭセルを通って流れる漏れ電流の約４０％を構成することから、こ
れにより、動作電圧およびトランジスタの幅の比に応じてＳＲＡＭ回路（アレイ
）に関する約４０％の、実際の電力の節約が達成されることになる。
Ｐｈｙｓｉ ｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ（半導
体デバイスの物理学）」（Ｗｉｌｅｙ Ｐｕｂｌｉｃａｔｉｏｎｓ（ウィリー・
パブリケーションズ）１９６９年）を参照されたい。前述の式からわかるように
、漏れ電流は、Ｖgsの指数関数に依存する。トランジスタ３１０に関する漏れ電
流が、ＳＲＡＭセルを通って流れる漏れ電流の約４０％を構成することから、こ
れにより、動作電圧およびトランジスタの幅の比に応じてＳＲＡＭ回路（アレイ
）に関する約４０％の、実際の電力の節約が達成されることになる。
【００２８】 内部電源レールがつぶれ、ＳＲＡＭセルのトランジスタのソース−バルク電圧
Ｖsbを生じさせるメカニズムによってトランジスタ３０６を通る漏れ電流が低減
する。この電力の節約は、図２との関係ですでに説明したコア回路におけるそれ
に類似である。ＳＲＡＭセルの対称性は、セル内にストアされた状態が上記の逆
の場合、つまりノード３２０がロジック「０」にセットされ、ノード３２２がロ
ジック「１」にセットされている場合にも、同じ漏れ電流（Ｉoff ）の低減をも
たらす。
Ｖsbを生じさせるメカニズムによってトランジスタ３０６を通る漏れ電流が低減
する。この電力の節約は、図２との関係ですでに説明したコア回路におけるそれ
に類似である。ＳＲＡＭセルの対称性は、セル内にストアされた状態が上記の逆
の場合、つまりノード３２０がロジック「０」にセットされ、ノード３２２がロ
ジック「１」にセットされている場合にも、同じ漏れ電流（Ｉoff ）の低減をも
たらす。
【００２９】 ワードライン３３０をＶssi ではなくＶssにセットするときには、これら２つ
のインバータを次の形態で使用する。トランジスタ３１３および３１５を含む第
１のインバータは、トランジスタ３１３のソースがＶssi ではなくＶssにセット
されている。トランジスタ３１３および３１５のゲートにロジック「１」の電圧
が印加されると、トランジスタ３１３がワードライン３３０に結合されているド
レインの電圧をＶssi ではなくＶssに引き込む。これは、ワードライン３３０を
Ｖssにセットし、それによってパス・トランジスタ３１０を通る漏れ電流を無視
できると見なせるポイントまで下げる。
のインバータを次の形態で使用する。トランジスタ３１３および３１５を含む第
１のインバータは、トランジスタ３１３のソースがＶssi ではなくＶssにセット
されている。トランジスタ３１３および３１５のゲートにロジック「１」の電圧
が印加されると、トランジスタ３１３がワードライン３３０に結合されているド
レインの電圧をＶssi ではなくＶssに引き込む。これは、ワードライン３３０を
Ｖssにセットし、それによってパス・トランジスタ３１０を通る漏れ電流を無視
できると見なせるポイントまで下げる。
【００３０】 第２のインバータはトランジスタ３１８および３２０を含む。トランジスタ３
２０は、そのソースがＶddi ではなくＶddに結合されている。ライン３４０を介
してドライブされるワードライン選択信号ＷＬＳＥＬがＶssi にセットされると
、トランジスタ３２０のソースがＶddに結合されていることから、トランジスタ
３２０が第２のインバータの出力ノード３３２をＶddと実質的に等しい電圧値に
引き込む。ノード３３２はトランジスタ３１３および３１５のゲートに結合され
ており、ＶddがＶddi より大きいことから、トランジスタ３１５に関するゲート
−ソース電圧は、サブスレッショルドの電圧値になる。これによって、上記のよ
うにドライブしない場合に比べるとトランジスタ３１５に関する漏れ電流が著し
く低くなるが、これは、このトランジスタに関するゲート−ソース電圧Ｖgsが正
になることによる。Ｐ−ＭＯＳデバイスは、負のＶgsによってより強くオンにな
り、正のＶgsによってより強くオフになることから、正のＶgsは、漏れ電流を指
数関数的に低下させる。Ｖgsに対するＩoff の依存を示した前述の式は、Ｐ−Ｍ
ＯＳデバイスに適用可能であるが、当業者にとっては周知のとおり、逆極性にな
る。このようにして、比較的広いデバイス３１５を通る漏れ電流が、トランジス
タ３１５のドレインをＶssi ではなくＶssに結合したことにより生成される、よ
り高いＶdsによって不当に悪化しないことが保証される。その逆の場合には、こ
の大きな漏れ電流が、結合されたＳＲＡＭセル３０２に関してワードライン３３
０をＶssにセットすることによって得られる利得を実質的に相殺することもあり
得る。ここで、ＳＲＡＭが、ワードライン３３０に結合される多数のこの種のＳ
ＲＡＭセルを有する可能性があることに注意する必要がある。一実施形態におい
ては、ＳＲＡＭセルの数が１４０になる。
２０は、そのソースがＶddi ではなくＶddに結合されている。ライン３４０を介
してドライブされるワードライン選択信号ＷＬＳＥＬがＶssi にセットされると
、トランジスタ３２０のソースがＶddに結合されていることから、トランジスタ
３２０が第２のインバータの出力ノード３３２をＶddと実質的に等しい電圧値に
引き込む。ノード３３２はトランジスタ３１３および３１５のゲートに結合され
ており、ＶddがＶddi より大きいことから、トランジスタ３１５に関するゲート
−ソース電圧は、サブスレッショルドの電圧値になる。これによって、上記のよ
うにドライブしない場合に比べるとトランジスタ３１５に関する漏れ電流が著し
く低くなるが、これは、このトランジスタに関するゲート−ソース電圧Ｖgsが正
になることによる。Ｐ−ＭＯＳデバイスは、負のＶgsによってより強くオンにな
り、正のＶgsによってより強くオフになることから、正のＶgsは、漏れ電流を指
数関数的に低下させる。Ｖgsに対するＩoff の依存を示した前述の式は、Ｐ−Ｍ
ＯＳデバイスに適用可能であるが、当業者にとっては周知のとおり、逆極性にな
る。このようにして、比較的広いデバイス３１５を通る漏れ電流が、トランジス
タ３１５のドレインをＶssi ではなくＶssに結合したことにより生成される、よ
り高いＶdsによって不当に悪化しないことが保証される。その逆の場合には、こ
の大きな漏れ電流が、結合されたＳＲＡＭセル３０２に関してワードライン３３
０をＶssにセットすることによって得られる利得を実質的に相殺することもあり
得る。ここで、ＳＲＡＭが、ワードライン３３０に結合される多数のこの種のＳ
ＲＡＭセルを有する可能性があることに注意する必要がある。一実施形態におい
ては、ＳＲＡＭセルの数が１４０になる。
【００３１】 トランジスタ３２０のソースをＶddに結合することに起因して生じることがあ
るデバイス３１８を介したこのように高い漏れ電流は、よりサイズの小さいトラ
ンジスタ３２０および３１８によって緩和される。これらのトランジスタは充分
に大きく、ノード３３２にある容量性負荷、すなわちデバイス３１５および３１
３のゲートをドライブすることができる。それに加えてパワーダウン状態におい
ては、デバイス３１８、３２９、および３３４がすべてカットオフになることか
ら、これら３つの直列のデバイスを含む直列スタックが生成する漏れ電流がほと
んどなくなる。
るデバイス３１８を介したこのように高い漏れ電流は、よりサイズの小さいトラ
ンジスタ３２０および３１８によって緩和される。これらのトランジスタは充分
に大きく、ノード３３２にある容量性負荷、すなわちデバイス３１５および３１
３のゲートをドライブすることができる。それに加えてパワーダウン状態におい
ては、デバイス３１８、３２９、および３３４がすべてカットオフになることか
ら、これら３つの直列のデバイスを含む直列スタックが生成する漏れ電流がほと
んどなくなる。
【００３２】 回路３００は、さらにトランジスタ３２９、３３３、３３４、および３９２か
らなるナンド回路を含んでいる。Ｖssi に対するＶddがより大きくなると、パワ
ーダウン状態においてすべてカットオフ動作領域に入る３１８、３２９、および
３３４からなる三重スタックを介して第２のインバータが受ける電圧が低下する
。直列の組み合わせは、上側のデバイス３１８および３２９の両方にソース−ボ
ディ電圧を生成し、その一方、各トランジスタのＶdsが、これらの間の差電圧（
Ｖdd−Ｖssi ）を分圧することによって生成され、各トランジスタには、約（Ｖ dd −Ｖssi ）／３のＶdsが現れる。
らなるナンド回路を含んでいる。Ｖssi に対するＶddがより大きくなると、パワ
ーダウン状態においてすべてカットオフ動作領域に入る３１８、３２９、および
３３４からなる三重スタックを介して第２のインバータが受ける電圧が低下する
。直列の組み合わせは、上側のデバイス３１８および３２９の両方にソース−ボ
ディ電圧を生成し、その一方、各トランジスタのＶdsが、これらの間の差電圧（
Ｖdd−Ｖssi ）を分圧することによって生成され、各トランジスタには、約（Ｖ dd −Ｖssi ）／３のＶdsが現れる。
【００３３】 トランジスタ３３３は、「オフ」になっているとき漏れ電流が非常に低くなる
デバイス３２９および３３４からなる二重スタックに結合されている。この構成
を用いれば、ＷＬドライバ回路の総合漏れ電流が、従来のＷＬドライバ回路の約
３０％になる。つまり、このＷＬドライバ回路を使用することによって、アレイ
・デバイス全体の漏れ電流が抑えられるだけでなく、ＷＬドライバ回路自体にお
いても大きくそれが抑えられる。
デバイス３２９および３３４からなる二重スタックに結合されている。この構成
を用いれば、ＷＬドライバ回路の総合漏れ電流が、従来のＷＬドライバ回路の約
３０％になる。つまり、このＷＬドライバ回路を使用することによって、アレイ
・デバイス全体の漏れ電流が抑えられるだけでなく、ＷＬドライバ回路自体にお
いても大きくそれが抑えられる。
【００３４】 当業者であれば認識されようが、ＷＬＳＥＬがアサートされたとき、基本的に
ノード３３２は３状態であるが、仮想グラウンド（ＶＧＮＤ）３３８は、ロジッ
ク「１」、つまりＶddi である。ノード３３２は、Ｐ−ＭＯＳトランジスタ３３
５および、常にＶＧＮＤ信号スルーライン３３８と逆の状態にドライブされるＶ
ＧＮＤ＃信号スルーライン３３６によって高い状態に維持される。このＰ−ＭＯ
Ｓ「キーパ」デバイス３３５のソースはＶddとなる。
ノード３３２は３状態であるが、仮想グラウンド（ＶＧＮＤ）３３８は、ロジッ
ク「１」、つまりＶddi である。ノード３３２は、Ｐ−ＭＯＳトランジスタ３３
５および、常にＶＧＮＤ信号スルーライン３３８と逆の状態にドライブされるＶ
ＧＮＤ＃信号スルーライン３３６によって高い状態に維持される。このＰ−ＭＯ
Ｓ「キーパ」デバイス３３５のソースはＶddとなる。
【００３５】 本発明の第２の実施形態においては、より従来的な、図４に示すようなワード
ライン（ＷＬ）ドライバ回路が、図３において説明した方法と類似の方法に従っ
て修正され、その漏れ電流が抑えられる。ナンド・ゲート４０２およびインバー
タ４０３からなるＷＬドライバ回路は、選択入力ＷＬＳＥＬ（４０４）および同
期クロック入力ＣＬＫ（４０５）に基づいてワードライン（ＷＬ）４３０をドラ
イブする。前述の実施形態の場合と同様に、ＳＲＡＭセルのパス・トランジスタ
内のＩoff は、ＷＬ電圧をＶssi ではなくＶssに下げることによって低減される
。これは、図５に示した回路構成によって達成される。
ライン（ＷＬ）ドライバ回路が、図３において説明した方法と類似の方法に従っ
て修正され、その漏れ電流が抑えられる。ナンド・ゲート４０２およびインバー
タ４０３からなるＷＬドライバ回路は、選択入力ＷＬＳＥＬ（４０４）および同
期クロック入力ＣＬＫ（４０５）に基づいてワードライン（ＷＬ）４３０をドラ
イブする。前述の実施形態の場合と同様に、ＳＲＡＭセルのパス・トランジスタ
内のＩoff は、ＷＬ電圧をＶssi ではなくＶssに下げることによって低減される
。これは、図５に示した回路構成によって達成される。
【００３６】 図５において、インバータ４０３は、コア・トランジスタ４１５および４１３
から構成されている。トランジスタ４１３は、ＷＬノードを、前述したようにＶ ssi ではなく０Ｖ（Ｖss）にドライブするように、そのソースおよびバルクがと
もにＶss（ノード４１４）に結合されている。この直前の説明で述べたたように
、トランジスタ４１５上のＶdsが高くなると、ナンド・ゲート４０２によって生
成される、Ｐ−ＭＯＳデバイス４１５上の正のＶgsによってその効果が緩和され
ない限り、デバイス４１５を通って流れる漏れ電流が不当に増加する。この電圧
は、トランジスタ４２０および４２１のソースをＶddに結合するライン４３１を
介し、Ｖddi ではなくＶddにおいてＷＬＮ信号を生成することによって生成され
る。前述した実施形態の場合と同様に、これはワードライン・ドライバのトラン
ジスタ４１５を通るＩoff を制限する。
から構成されている。トランジスタ４１３は、ＷＬノードを、前述したようにＶ ssi ではなく０Ｖ（Ｖss）にドライブするように、そのソースおよびバルクがと
もにＶss（ノード４１４）に結合されている。この直前の説明で述べたたように
、トランジスタ４１５上のＶdsが高くなると、ナンド・ゲート４０２によって生
成される、Ｐ−ＭＯＳデバイス４１５上の正のＶgsによってその効果が緩和され
ない限り、デバイス４１５を通って流れる漏れ電流が不当に増加する。この電圧
は、トランジスタ４２０および４２１のソースをＶddに結合するライン４３１を
介し、Ｖddi ではなくＶddにおいてＷＬＮ信号を生成することによって生成され
る。前述した実施形態の場合と同様に、これはワードライン・ドライバのトラン
ジスタ４１５を通るＩoff を制限する。
【００３７】 トランジスタ４２２および４２３からなる直列スタックに渡される増加された
電圧は、これらのトランジスタがスタック構成になっているとき、これらのトラ
ンジスタを通る大きなＩoff を生成することがなく、したがって前述したように
漏れ電流の抑制に有効である。図３に関連して説明した実施形態は、ＳＲＡＭア
レイ内におけるＩoff に起因する電力消費をより効果的に制限するが、図４およ
び５に示した実施形態は、その単純さから望ましいと考えられる。
電圧は、これらのトランジスタがスタック構成になっているとき、これらのトラ
ンジスタを通る大きなＩoff を生成することがなく、したがって前述したように
漏れ電流の抑制に有効である。図３に関連して説明した実施形態は、ＳＲＡＭア
レイ内におけるＩoff に起因する電力消費をより効果的に制限するが、図４およ
び５に示した実施形態は、その単純さから望ましいと考えられる。
【００３８】 以上の詳細な説明においては、本発明がその具体的な実施形態を参照して説明
されている。しかしながら、特許請求の範囲に示すように本発明の精神ならびに
範囲はより広く、それから逸脱することなしにこれらの実施形態に対する各種の
修正ならびに変更を行い得ることは明らかであろう。したがって、明細書ならび
に図面は、限定の意味ではなく、例示として考えられるべきである。
されている。しかしながら、特許請求の範囲に示すように本発明の精神ならびに
範囲はより広く、それから逸脱することなしにこれらの実施形態に対する各種の
修正ならびに変更を行い得ることは明らかであろう。したがって、明細書ならび
に図面は、限定の意味ではなく、例示として考えられるべきである。
【図１】 金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）における、ドレイン
−ソース電流（Ｉds）をゲート−ソース電圧（Ｖgs）の関数として示したグラフ
である。
−ソース電流（Ｉds）をゲート−ソース電圧（Ｖgs）の関数として示したグラフ
である。
【図２】 本発明に従った漏れ電流コントロール回路の一実施形態を示している。
【図３】 本発明に従った漏れ電流コントロール回路の一実施形態を使用するスタティッ
ク・ランダム・アクセス・メモリ（ＳＲＡＭ）回路を示している。
ク・ランダム・アクセス・メモリ（ＳＲＡＭ）回路を示している。
【図４】 ＳＲＡＭ回路とともに使用するためのワードライン・ドライバを示している。
【図５】 図４のワードライン・ドライバのゲート・レベルの実装を示している。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，ＡＵ， ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，Ｃ Ｎ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ，ＥＥ ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ， ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，Ｋ Ｐ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ， ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，Ｓ Ｇ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ Ｆターム(参考） 5B015 HH04 JJ05 KA06 KA23 KB62 QQ01 5J056 AA05 BB17 CC00 DD13 DD29 EE08 FF01 FF07 GG14 KK03
Claims (20)
- 【請求項１】 コア回路；および、 前記コア回路に結合され、前記コア回路がスリープ・モードに入っているとき
、前記コア回路内の漏れ電流を低減し、前記コア回路がドラウジー・モードに入
っているとき、前記コア回路のロジック状態を維持するコントロール回路； を包含する回路。 - 【請求項２】 前記コア回路は、少なくとも１つの能動デバイスを含み、前
記コントロール回路は、前記少なくとも１つの能動デバイスのソース−バルク電
圧を調整するデバイスを含むことを特徴とする前記請求項１記載の回路。 - 【請求項３】 前記回路は、１対の外部電源レールに結合されており、それ
によって前記コントロール回路は、絶対値において前記外部電源レールの供給電
圧より小さい供給電圧に前記コア回路をバイアスするための１対の内部電源レー
ルを含むことを特徴とする前記請求項２記載の回路。 - 【請求項４】 前記少なくとも１つの能動デバイスの前記ソース−バルク電
圧は、実質的に、前記外部電源レールの供給電圧と前記内部電源レールの供給電
圧の差に等しいことを特徴とする前記請求項３記載の回路。 - 【請求項５】 前記コントロール回路は、可調コンダクタンスを伴うデバイ
スであって、内部電源レールと、それに対応する外部電源レールの間に結合され
て、バルク−ソース電圧を生成するデバイスを含むことを特徴とする前記請求項
４記載の回路。 - 【請求項６】 前記コア回路は、少なくとも１つの能動デバイスを含み、前
記コントロール回路は、前記コア回路がスリープ・モードに入っているとき、前
記少なくとも１つの能動デバイスのドレイン−ソース電圧を低減する回路を含む
ことを特徴とする前記請求項１記載の回路。 - 【請求項７】 前記ドレイン−ソース電圧を低減する回路は、前記コア回路
をバイアスするための１対の内部電源レールを含んでおり、前記内部電源レール
は、前記コア回路がスリープ・モードに入っているとき、それらの間に生じる電
圧降下が外部電源レールが前記コア回路をバイアスしているときに前記外部電源
レール間に生じる電圧降下より低いことを特徴とする前記請求項６記載の回路。 - 【請求項８】 前記コントロール回路は、前記コア回路がドラウジー・モー
ドに入っているとき、前記コア回路のロジック状態を維持する電流を生成するた
めのデバイスを含むことを特徴とする前記請求項１記載の回路。 - 【請求項９】 前記コントロール回路は、さらにスイッチ・デバイスを含み
、前記スイッチ・デバイスは、前記コア回路がドラウジー・モードに入っている
ときオンとなり、かつ前記コア回路がスリープ・モードに入っているときオフと
なることを特徴とする前記請求項８記載の回路。 - 【請求項１０】 少なくとも１つのワードラインおよび前記少なくとも１つ
のワードラインに結合された少なくとも１つのＳＲＡＭセルを含むスタティック
・ランダム・アクセス・メモリ（ＳＲＡＭ）回路；および、 前記ＳＲＡＭ回路に結合され、前記少なくとも１つのワードラインをドライブ
し、かつ前記ＳＲＡＭ回路によって消費される電力を低減するワードライン・ド
ライバ； を包含する回路。 - 【請求項１１】 前記ワードライン・ドライバは、前記少なくとも１つのＳ
ＲＡＭセルに結合されたパスＭＯＳＦＥＴに結合されていることを特徴とする前
記請求項１０記載の回路。 - 【請求項１２】 前記回路は、１対の高低の外部電源レールに結合されてお
り、かつ前記回路は、さらに１対の高低の内部電源レールを含み、それにおいて
前記外部電源レール間の電圧降下は、前記内部電源レール間の電圧降下より大き
いことを特徴とする前記請求項１４記載の回路。 - 【請求項１３】 前記ＳＲＡＭセルは、前記高低の内部電源レールによって
バイアスされることを特徴とする前記請求項１２記載の回路。 - 【請求項１４】 前記ワードライン・ドライバは、さらにワードライン選択
信号を受け取るための入力ノードおよび第１のインバータの入力ノードに結合さ
れる出力ノードを有することを特徴とする前記請求項１２記載の回路。 - 【請求項１５】 さらに、前記ＳＲＡＭ回路に結合された、前記ＳＲＡＭ回
路がスリープ・モードに入っているとき、前記ＳＲＡＭ回路内の漏れ電流を低減
し、前記ＳＲＡＭ回路がドラウジー・モードに入っているとき、前記ＳＲＡＭ回
路のロジック状態を維持するためのコントロール回路を含むことを特徴とする前
記請求項１０記載の回路。 - 【請求項１６】 コア回路；および、 前記コア回路に結合され、前記コア回路がドラウジー・モードに入っていると
き、前記コア回路のロジック状態を維持するためのコントロール回路； を包含する回路。 - 【請求項１７】 コア回路；および、 前記コア回路に結合され、前記コア回路が、電力がオフになる第１のモードに
入っているとき、前記コア回路の漏れ電流を低減し、前記コア回路が第２のモー
ドに入っているとき、前記コア回路のロジック状態を保持する漏れ電流コントロ
ール回路を含み、前記第２のモードに入っている前記コア回路によって消費され
る電力は、前記コア回路がアクティブ・モードになる第３のモードに入っている
前記コア回路によって消費される電力より小さいことを特徴とする回路。 - 【請求項１８】 回路内の電力消費をコントロールする方法において： 前記回路がスリープ・モードに入っているとき前記回路をバイアスする電源電
圧を低減することによって漏れ電流の低減を行い；かつ、 前記回路がドラウジー・モードに入っているとき、前記漏れ電流のほかに電流
を生成し、前記回路のロジック状態を維持することを特徴とする方法。 - 【請求項１９】 前記漏れ電流の低減は、前記回路がアクティブ・モードに
入っているとき前記回路をバイアスする外部電源レール間に現れる電圧降下より
低い電圧降下を有する１対の内部電源レールによって前記回路をバイアスするこ
とを含む前記請求項１８記載の方法。 - 【請求項２０】 ソース−バルク電圧の発生は、ＭＯＳＦＥＴデバイスのバ
ルクを低側の電圧の内部電源レールに結合し、前記ＭＯＳＦＥＴデバイスのソー
スを低側の電圧の外部電源レールに結合することを含む前記請求項１８記載の方
法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/302,729 US6166985A (en) | 1999-04-30 | 1999-04-30 | Integrated circuit low leakage power circuitry for use with an advanced CMOS process |
| US09/302,729 | 1999-04-30 | ||
| PCT/US2000/010820 WO2000067380A1 (en) | 1999-04-30 | 2000-04-20 | Integrated circuit low leakage power circuitry for use with an advanced cmos process |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002543731A true JP2002543731A (ja) | 2002-12-17 |
| JP2002543731A5 JP2002543731A5 (ja) | 2010-03-04 |
| JP4643025B2 JP4643025B2 (ja) | 2011-03-02 |
Family
ID=23168972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000616125A Expired - Lifetime JP4643025B2 (ja) | 1999-04-30 | 2000-04-20 | 先進ｃｍｏｓプロセスでの使用のための集積回路の低漏れ電力回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6166985A (ja) |
| JP (1) | JP4643025B2 (ja) |
| KR (1) | KR100479150B1 (ja) |
| CN (1) | CN100375388C (ja) |
| AU (1) | AU4481000A (ja) |
| DE (1) | DE10084545B4 (ja) |
| GB (1) | GB2363685B (ja) |
| WO (1) | WO2000067380A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006331519A (ja) * | 2005-05-25 | 2006-12-07 | Toshiba Corp | 半導体記憶装置 |
| JP2008042870A (ja) * | 2006-07-14 | 2008-02-21 | Nippon Telegr & Teleph Corp <Ntt> | リーク電流低減回路 |
| JP2008159249A (ja) * | 2006-12-22 | 2008-07-10 | Fujitsu Ltd | メモリー・セルのリーケージを低減するｐｇゲート・データ保持技術 |
| JP2014199711A (ja) * | 2001-06-05 | 2014-10-23 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6405347B1 (en) * | 1999-06-30 | 2002-06-11 | Hewlett-Packard Company | Method and apparatus for determining the maximum permitted and minimum required width of a feedback FET on a precharge node |
| US6772356B1 (en) | 2000-04-05 | 2004-08-03 | Advanced Micro Devices, Inc. | System for specifying core voltage for a microprocessor by selectively outputting one of a first, fixed and a second, variable voltage control settings from the microprocessor |
| JP4353393B2 (ja) | 2001-06-05 | 2009-10-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| KR100938039B1 (ko) * | 2002-01-23 | 2010-01-21 | 엔엑스피 비 브이 | 집적 회로 및 배터리 전력 공급형 전자 장치 |
| JP4388274B2 (ja) * | 2002-12-24 | 2009-12-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US20040128574A1 (en) * | 2002-12-31 | 2004-07-01 | Franco Ricci | Reducing integrated circuit power consumption |
| US7027346B2 (en) * | 2003-01-06 | 2006-04-11 | Texas Instruments Incorporated | Bit line control for low power in standby |
| US7055007B2 (en) * | 2003-04-10 | 2006-05-30 | Arm Limited | Data processor memory circuit |
| TWI371674B (en) | 2003-05-07 | 2012-09-01 | Mosaid Technologies Inc | Managing power on integrated circuits using power islands |
| US7227404B2 (en) * | 2003-09-15 | 2007-06-05 | Texas Instruments Incorporated | Method for preventing regulated supply undershoot in state retained latches of a leakage controlled system using a low drop out regulator |
| US7212462B1 (en) * | 2003-11-04 | 2007-05-01 | Xilinx, Inc. | Structure and method for suppressing sub-threshold leakage in integrated circuits |
| JP2005157620A (ja) * | 2003-11-25 | 2005-06-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| US7126861B2 (en) * | 2003-12-30 | 2006-10-24 | Intel Corporation | Programmable control of leakage current |
| US7177176B2 (en) * | 2004-06-30 | 2007-02-13 | Intel Corporation | Six-transistor (6T) static random access memory (SRAM) with dynamically variable p-channel metal oxide semiconductor (PMOS) strength |
| KR100604876B1 (ko) * | 2004-07-02 | 2006-07-31 | 삼성전자주식회사 | 다양한 ｐｖｔ 변화에 대해서도 안정적인 버츄얼 레일스킴을 적용한 ｓｒａｍ 장치 |
| US7164616B2 (en) * | 2004-12-20 | 2007-01-16 | Intel Corporation | Memory array leakage reduction circuit and method |
| TW200707177A (en) * | 2005-08-08 | 2007-02-16 | Ind Tech Res Inst | Leakage current control circuit with a single low voltage power supply and method thereof |
| US7852113B2 (en) * | 2005-08-16 | 2010-12-14 | Novelics, Llc. | Leakage control |
| US7728621B2 (en) | 2005-08-16 | 2010-06-01 | Novelics, Llc | Block-by-block leakage control and interface |
| US7271615B2 (en) * | 2005-08-16 | 2007-09-18 | Novelics, Llc | Integrated circuits with reduced leakage current |
| US7414878B1 (en) * | 2007-05-04 | 2008-08-19 | International Business Machines Corporation | Method for implementing domino SRAM leakage current reduction |
| KR101799482B1 (ko) * | 2010-12-29 | 2017-11-20 | 삼성전자주식회사 | 기입 어시스트 회로를 포함하는 정적 메모리 장치 |
| US20130107651A1 (en) | 2011-10-27 | 2013-05-02 | Cold Brick Semiconductor, Inc. | Semiconductor device with reduced leakage current and method for manufacture the same |
| US9939883B2 (en) * | 2012-12-27 | 2018-04-10 | Nvidia Corporation | Supply-voltage control for device power management |
| US8975934B2 (en) | 2013-03-06 | 2015-03-10 | Qualcomm Incorporated | Low leakage retention register tray |
| US9390787B2 (en) * | 2013-03-15 | 2016-07-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Biasing bulk of a transistor |
| WO2014158200A1 (en) * | 2013-03-25 | 2014-10-02 | Cold Brick Semiconductor, Inc. | Semiconductor device with reduced leakage current and method for manufacture the same |
| US10431269B2 (en) | 2015-02-04 | 2019-10-01 | Altera Corporation | Methods and apparatus for reducing power consumption in memory circuitry by controlling precharge duration |
| IT201600121631A1 (it) * | 2016-11-30 | 2018-05-30 | St Microelectronics Srl | Dispositivo di memoria a cambiamento di fase con un circuito di pilotaggio di linea di parola a elevata velocita' |
| US10879898B2 (en) | 2018-01-23 | 2020-12-29 | Samsung Electronics Co., Ltd. | Power gating circuit for holding data in logic block |
| CN109741778A (zh) * | 2018-12-29 | 2019-05-10 | 西安紫光国芯半导体有限公司 | 一种dram输出驱动电路及其减小漏电的方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05210976A (ja) * | 1991-11-08 | 1993-08-20 | Hitachi Ltd | 半導体集積回路 |
| JPH0629834A (ja) * | 1991-11-26 | 1994-02-04 | Nippon Telegr & Teleph Corp <Ntt> | 論理回路 |
| JPH08227580A (ja) * | 1994-06-02 | 1996-09-03 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0973784A (ja) * | 1995-09-07 | 1997-03-18 | Nec Corp | 半導体装置及びその制御回路 |
| JPH11112297A (ja) * | 1997-10-06 | 1999-04-23 | Nec Corp | ラッチ回路及びこのラッチ回路を有する半導体集積回路 |
| JPH11261400A (ja) * | 1997-11-27 | 1999-09-24 | Lg Semicon Co Ltd | 電力消費抑止回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100254134B1 (ko) * | 1991-11-08 | 2000-04-15 | 나시모토 류우조오 | 대기시 전류저감회로를 가진 반도체 집적회로 |
| US5486774A (en) * | 1991-11-26 | 1996-01-23 | Nippon Telegraph And Telephone Corporation | CMOS logic circuits having low and high-threshold voltage transistors |
| US6009034A (en) * | 1995-08-15 | 1999-12-28 | Micron Technology, Inc. | Memory device with distributed voltage regulation system |
| KR100392687B1 (ko) * | 1995-10-31 | 2003-11-28 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체 기억장치 |
| CN1163482A (zh) * | 1996-01-30 | 1997-10-29 | 株式会社日立制作所 | 带有降漏电流装置的半导体集成电路器件 |
| KR100253647B1 (ko) * | 1997-02-22 | 2000-04-15 | 윤종용 | 전력감소회로 |
| JPH10261946A (ja) * | 1997-03-19 | 1998-09-29 | Mitsubishi Electric Corp | 半導体集積回路 |
| DE19811353C1 (de) * | 1998-03-16 | 1999-07-22 | Siemens Ag | Schaltungsanordnung zur Reduzierung des Leckstromes |
-
1999
- 1999-04-30 US US09/302,729 patent/US6166985A/en not_active Expired - Lifetime
-
2000
- 2000-04-20 GB GB0125644A patent/GB2363685B/en not_active Expired - Lifetime
- 2000-04-20 KR KR10-2001-7013833A patent/KR100479150B1/ko active IP Right Grant
- 2000-04-20 WO PCT/US2000/010820 patent/WO2000067380A1/en active Application Filing
- 2000-04-20 AU AU44810/00A patent/AU4481000A/en not_active Abandoned
- 2000-04-20 DE DE10084545T patent/DE10084545B4/de not_active Expired - Lifetime
- 2000-04-20 CN CNB008069905A patent/CN100375388C/zh not_active Expired - Lifetime
- 2000-04-20 JP JP2000616125A patent/JP4643025B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05210976A (ja) * | 1991-11-08 | 1993-08-20 | Hitachi Ltd | 半導体集積回路 |
| JPH0629834A (ja) * | 1991-11-26 | 1994-02-04 | Nippon Telegr & Teleph Corp <Ntt> | 論理回路 |
| JPH08227580A (ja) * | 1994-06-02 | 1996-09-03 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0973784A (ja) * | 1995-09-07 | 1997-03-18 | Nec Corp | 半導体装置及びその制御回路 |
| JPH11112297A (ja) * | 1997-10-06 | 1999-04-23 | Nec Corp | ラッチ回路及びこのラッチ回路を有する半導体集積回路 |
| JPH11261400A (ja) * | 1997-11-27 | 1999-09-24 | Lg Semicon Co Ltd | 電力消費抑止回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014199711A (ja) * | 2001-06-05 | 2014-10-23 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP2006331519A (ja) * | 2005-05-25 | 2006-12-07 | Toshiba Corp | 半導体記憶装置 |
| JP4660280B2 (ja) * | 2005-05-25 | 2011-03-30 | 株式会社東芝 | 半導体記憶装置 |
| JP2008042870A (ja) * | 2006-07-14 | 2008-02-21 | Nippon Telegr & Teleph Corp <Ntt> | リーク電流低減回路 |
| JP2008159249A (ja) * | 2006-12-22 | 2008-07-10 | Fujitsu Ltd | メモリー・セルのリーケージを低減するｐｇゲート・データ保持技術 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4643025B2 (ja) | 2011-03-02 |
| KR100479150B1 (ko) | 2005-03-25 |
| CN1354908A (zh) | 2002-06-19 |
| WO2000067380A1 (en) | 2000-11-09 |
| CN100375388C (zh) | 2008-03-12 |
| GB2363685A (en) | 2002-01-02 |
| GB0125644D0 (en) | 2001-12-19 |
| KR20020042759A (ko) | 2002-06-07 |
| DE10084545T1 (de) | 2002-04-11 |
| US6166985A (en) | 2000-12-26 |
| GB2363685B (en) | 2004-06-02 |
| AU4481000A (en) | 2000-11-17 |
| DE10084545B4 (de) | 2009-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4643025B2 (ja) | 先進ｃｍｏｓプロセスでの使用のための集積回路の低漏れ電力回路 | |
| US6900690B2 (en) | Low-power high-performance integrated circuit and related methods | |
| US7830203B2 (en) | System-on-a-chip and power gating circuit thereof | |
| JPH10261946A (ja) | 半導体集積回路 | |
| JPH11112297A (ja) | ラッチ回路及びこのラッチ回路を有する半導体集積回路 | |
| JP3107545B2 (ja) | 低電力ｃｍｏｓ回路 | |
| TW201703430A (zh) | 電子電路 | |
| JP3445249B2 (ja) | 低電圧ダイナミックロジックの電力消耗抑制回路 | |
| US6529400B1 (en) | Source pulsed, dynamic threshold complementary metal oxide semiconductor static RAM cells | |
| Clark et al. | Managing standby and active mode leakage power in deep sub-micron design | |
| US6980018B2 (en) | Self limiting gate leakage driver | |
| US6975134B2 (en) | Buffer/driver circuits | |
| US7142022B2 (en) | Clock enable buffer for entry of self-refresh mode | |
| JPH10303370A (ja) | 半導体集積回路装置 | |
| Bikki et al. | Analysis of low power SRAM design with leakage control techniques | |
| Min et al. | Zigzag super cut-off CMOS (ZSCCMOS) scheme with self-saturated virtual power lines for subthreshold-leakage-suppressed sub-1-VV DD LSI's | |
| US7345524B2 (en) | Integrated circuit with low power consumption and high operation speed | |
| Singh et al. | A novel approach to reduce sub threshold leakage in deep sub-micron SRAM | |
| JP3255158B2 (ja) | 半導体集積回路 | |
| JP2000082951A (ja) | 半導体集積回路 | |
| US5619153A (en) | Fast swing-limited pullup circuit | |
| US6784695B1 (en) | Domino circuit topology | |
| WO2004075406A1 (en) | Leakage power control | |
| Goel et al. | An area efficient diode and on transistor interchangeable power gating scheme with trim options for low power SRAMs | |
| JP3436209B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070417 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070417 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100112 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100601 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100901 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100908 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100924 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101102 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101202 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4643025 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131210 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |