JPH10303370A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH10303370A JPH10303370A JP9106877A JP10687797A JPH10303370A JP H10303370 A JPH10303370 A JP H10303370A JP 9106877 A JP9106877 A JP 9106877A JP 10687797 A JP10687797 A JP 10687797A JP H10303370 A JPH10303370 A JP H10303370A
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Abstract
(57)【要約】
【課題】 高速化と省電力性の両立を図りつつプロセス
コストとレイアウト面積を削減し、しかも論理回路の動
作開始までのロスタイムも少なくする。 【解決手段】 低しきい値回路と高電位電源線との間に
挿入されたＰＭＯＳの基板電位を制御する第１の基板電
位制御手段と、低しきい値回路と低電位電源線との間に
挿入されたＮＭＯＳの基板電位を制御する第２の基板電
位制御手段とを備える。ＰＭＯＳとＮＭＯＳを低しきい
値として作り込むことができプロセスコストを削減でき
る。低しきい値として動作する際のＰＭＯＳとＮＭＯＳ
の飽和電流は大きく小サイズで済みレイアウト面積も削
減できる。基板電位はＰＭＯＳとＮＭＯＳだけを制御す
ればよく電位の切り換えを速やかに行うことができ、低
しきい値回路の動作開始までのロスタイムを大幅に短縮
できる。
コストとレイアウト面積を削減し、しかも論理回路の動
作開始までのロスタイムも少なくする。 【解決手段】 低しきい値回路と高電位電源線との間に
挿入されたＰＭＯＳの基板電位を制御する第１の基板電
位制御手段と、低しきい値回路と低電位電源線との間に
挿入されたＮＭＯＳの基板電位を制御する第２の基板電
位制御手段とを備える。ＰＭＯＳとＮＭＯＳを低しきい
値として作り込むことができプロセスコストを削減でき
る。低しきい値として動作する際のＰＭＯＳとＮＭＯＳ
の飽和電流は大きく小サイズで済みレイアウト面積も削
減できる。基板電位はＰＭＯＳとＮＭＯＳだけを制御す
ればよく電位の切り換えを速やかに行うことができ、低
しきい値回路の動作開始までのロスタイムを大幅に短縮
できる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に高速化と省電力性の両立を意図した半導
体集積回路装置に関する。近年、ＣＰＵの高速化が目覚
ましく、クロックスピード２００ＭＨｚ超のものも実用
化されている。こうしたＣＰＵの性能をフルに引き出す
ためには周辺回路の高速化が不可欠であるが、単に高速
化しただけではクロック周波数に比例（式参照）して
電力消費が増え、特にバッテリ駆動の機器にとっては不
都合を否めない。
置に関し、特に高速化と省電力性の両立を意図した半導
体集積回路装置に関する。近年、ＣＰＵの高速化が目覚
ましく、クロックスピード２００ＭＨｚ超のものも実用
化されている。こうしたＣＰＵの性能をフルに引き出す
ためには周辺回路の高速化が不可欠であるが、単に高速
化しただけではクロック周波数に比例（式参照）して
電力消費が増え、特にバッテリ駆動の機器にとっては不
都合を否めない。
【０００２】 電力消費＝クロック周波数×負荷容量×電源電圧 ………
【０００３】
【従来の技術】式より、電源電圧を下げることは省電
力化に有効である。実際に可搬型のＯＡ機器では３．３
Ｖ程度の低電源電圧を採用するケースが多い。しかし、
単に低電源電圧化しただけでは回路の動作スピードが落
ちて高速性が損なわれることから、例えば、低しきい値
のトランジスタで回路（以下、低しきい値回路と呼ぶこ
とにする）を構成することが行われるが、低しきい値ト
ランジスタはサブスレッショルド電流（※１）が大きい
という欠点があるため、今度は省電力性が損なわれてし
まい、結局、高速化と省電力性を両立できない。※１：
ゲート電圧がしきい値電圧以下で、しかも表面が弱反転
状態のときに流れるチャネル電流のこと。典型的なＭＯ
Ｓトランジスタではしきい値が０．１Ｖ低下するとサブ
スレッショルド電流が１０倍増える。
力化に有効である。実際に可搬型のＯＡ機器では３．３
Ｖ程度の低電源電圧を採用するケースが多い。しかし、
単に低電源電圧化しただけでは回路の動作スピードが落
ちて高速性が損なわれることから、例えば、低しきい値
のトランジスタで回路（以下、低しきい値回路と呼ぶこ
とにする）を構成することが行われるが、低しきい値ト
ランジスタはサブスレッショルド電流（※１）が大きい
という欠点があるため、今度は省電力性が損なわれてし
まい、結局、高速化と省電力性を両立できない。※１：
ゲート電圧がしきい値電圧以下で、しかも表面が弱反転
状態のときに流れるチャネル電流のこと。典型的なＭＯ
Ｓトランジスタではしきい値が０．１Ｖ低下するとサブ
スレッショルド電流が１０倍増える。
【０００４】高速化と省電力性の両立を意図した従来の
半導体集積回路装置として、例えば、以下のものが知ら
れている。 （１）マルチスレッショルド方式と呼ばれるもの（図６
参照） 特開平６−２９８３４号公報には、低しきい値回路１に
対して、高電位電源線Ｖｃｃから第１の高しきい値トラ
ンジスタ２を介して電源を供給すると共に、低電位電源
線Ｖｓｓから第２の高しきい値トランジスタ３を介して
電源を供給する構成が示されている。第１の高しきい値
トランジスタ２はＰＭＯＳトランジスタ、第２の高しき
い値トランジスタ３はＮＭＯＳトランジスタであり、各
トランジスタのゲートには一対の相補制御信号ＣＴａ、
ＣＴａバーが加えられている。
半導体集積回路装置として、例えば、以下のものが知ら
れている。 （１）マルチスレッショルド方式と呼ばれるもの（図６
参照） 特開平６−２９８３４号公報には、低しきい値回路１に
対して、高電位電源線Ｖｃｃから第１の高しきい値トラ
ンジスタ２を介して電源を供給すると共に、低電位電源
線Ｖｓｓから第２の高しきい値トランジスタ３を介して
電源を供給する構成が示されている。第１の高しきい値
トランジスタ２はＰＭＯＳトランジスタ、第２の高しき
い値トランジスタ３はＮＭＯＳトランジスタであり、各
トランジスタのゲートには一対の相補制御信号ＣＴａ、
ＣＴａバーが加えられている。
【０００５】このような構成において、ＣＴａをＬレベ
ル、ＣＴａバーをＨレベルにすると、第１及び第２の高
しきい値トランジスタ２、３が共にオンし、低しきい値
回路１にＶｃｃ、Ｖｓｓが供給され、低しきい値回路１
は動作を開始する。記述のとおり、低しきい値回路１の
欠点はスタンバイ時の電力消費が大きいことであるが、
この欠点はＣＴａをＨレベル、ＣＴａバーをＬレベルに
することにより解消される。第１の高しきい値トランジ
スタ２と第２の高しきい値トランジスタ３が完全にオフ
し（しきい値が高くサブスレッショルド電流が流れない
ため）低しきい値回路１への電源供給が絶たれるからで
ある。 （２）基板電位コントロール方式と呼ばれるもの（図７
参照） 特開昭６０−２２９３６３号公報には、論理回路４（図
では便宜的に基本的な論理回路であるＣＭＯＳインバー
タゲートを多段に接続した例を示してある）を構成する
ＰＭＯＳトランジスタ５、６とＮＭＯＳトランジスタ
７、８のそれぞれの基板電位（※２）を制御する第１及
び第２の基板電位制御部９、１０を備えた構成が示され
ている。Ｖｂｐは第１の基板電位制御部９で作られたＰ
ＭＯＳトランジスタ５、６の基板電位であり、Ｖｂｎは
第２の基板電位制御部１０で作られたＮＭＯＳトランジ
スタ７、８の基板電位である。※２：ＭＯＳトランジス
タのソース電位Ｖｓを０Ｖとしてチャネル中の一点から
見ると、ゲート電位の正ポテンシャルはチャネルをター
ンオンさせるが、基板電位Ｖｂは通常の動作条件におい
て逆バイアスとなり、ＭＯＳトランジスタをターンオフ
させる。なぜならＶｂはＮＭＯＳトランジスタにおいて
Ｖｓよりも負であるからである。このため、基板はしば
しば、第２のゲート（あるいはバックゲート）とみなさ
れる。すなわち、Ｖｂを増すとトランジスタは導通性を
減じ、しきい値電圧を増加させる結果、トランジスタの
エンハンスメントしきい値を増大させるように作用す
る。逆にＶｂを減じるとトランジスタは導通性を増し、
しきい値電圧を減少させる結果、トランジスタのエンハ
ンスメントしきい値を低下させるように作用する。
ル、ＣＴａバーをＨレベルにすると、第１及び第２の高
しきい値トランジスタ２、３が共にオンし、低しきい値
回路１にＶｃｃ、Ｖｓｓが供給され、低しきい値回路１
は動作を開始する。記述のとおり、低しきい値回路１の
欠点はスタンバイ時の電力消費が大きいことであるが、
この欠点はＣＴａをＨレベル、ＣＴａバーをＬレベルに
することにより解消される。第１の高しきい値トランジ
スタ２と第２の高しきい値トランジスタ３が完全にオフ
し（しきい値が高くサブスレッショルド電流が流れない
ため）低しきい値回路１への電源供給が絶たれるからで
ある。 （２）基板電位コントロール方式と呼ばれるもの（図７
参照） 特開昭６０−２２９３６３号公報には、論理回路４（図
では便宜的に基本的な論理回路であるＣＭＯＳインバー
タゲートを多段に接続した例を示してある）を構成する
ＰＭＯＳトランジスタ５、６とＮＭＯＳトランジスタ
７、８のそれぞれの基板電位（※２）を制御する第１及
び第２の基板電位制御部９、１０を備えた構成が示され
ている。Ｖｂｐは第１の基板電位制御部９で作られたＰ
ＭＯＳトランジスタ５、６の基板電位であり、Ｖｂｎは
第２の基板電位制御部１０で作られたＮＭＯＳトランジ
スタ７、８の基板電位である。※２：ＭＯＳトランジス
タのソース電位Ｖｓを０Ｖとしてチャネル中の一点から
見ると、ゲート電位の正ポテンシャルはチャネルをター
ンオンさせるが、基板電位Ｖｂは通常の動作条件におい
て逆バイアスとなり、ＭＯＳトランジスタをターンオフ
させる。なぜならＶｂはＮＭＯＳトランジスタにおいて
Ｖｓよりも負であるからである。このため、基板はしば
しば、第２のゲート（あるいはバックゲート）とみなさ
れる。すなわち、Ｖｂを増すとトランジスタは導通性を
減じ、しきい値電圧を増加させる結果、トランジスタの
エンハンスメントしきい値を増大させるように作用す
る。逆にＶｂを減じるとトランジスタは導通性を増し、
しきい値電圧を減少させる結果、トランジスタのエンハ
ンスメントしきい値を低下させるように作用する。
【０００６】このような構成において、Ｖｂｐを低くＶ
ｂｎを高くすれば、論理回路４の各ＭＯＳトランジスタ
５〜８のしきい値が低くなり、低しきい値回路として動
作して高速性が確保される一方、Ｖｂｐを高くＶｂｎを
低くすれば、論理回路４の各ＭＯＳトランジスタ５〜８
のしきい値が高くなり、サブスレッショルド電流を抑制
して省電力性が確保され、結局、高速化と省電力性の両
立が図られる。
ｂｎを高くすれば、論理回路４の各ＭＯＳトランジスタ
５〜８のしきい値が低くなり、低しきい値回路として動
作して高速性が確保される一方、Ｖｂｐを高くＶｂｎを
低くすれば、論理回路４の各ＭＯＳトランジスタ５〜８
のしきい値が高くなり、サブスレッショルド電流を抑制
して省電力性が確保され、結局、高速化と省電力性の両
立が図られる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
マルチスレッショルド方式と基板電位コントロール方式
は、高速化と省電力性の両立を図ることができる点で有
益なものの、例えば、プロセスコストやレイアウト面
積、あるいは、論理回路の動作開始までのロスタイムに
着目すると未だ不十分であり、解決すべき技術課題があ
る。
マルチスレッショルド方式と基板電位コントロール方式
は、高速化と省電力性の両立を図ることができる点で有
益なものの、例えば、プロセスコストやレイアウト面
積、あるいは、論理回路の動作開始までのロスタイムに
着目すると未だ不十分であり、解決すべき技術課題があ
る。
【０００８】すなわち、マルチスレッショルド方式にあ
っては、低しきい値と高しきい値の２種類のトランジス
タを作り込む必要があり、プロセスコストのアップを招
くうえ、高しきい値のトランジスタは飽和電流が少なく
応答性に欠けるため、高速性確保の点から必然的に高し
きい値トランジスタのサイズ（特にチャネル幅）を大き
くしなければならないが、そうするとレイアウト面積の
増大を招くという不都合があるし、また、基板電位コン
トロール方式にあっては、論理回路全体の基板電位をコ
ントロールするため、大きな基板容量を充放電しなけれ
ばならず、したがって、基板電位の切り換え時間が長く
なって論理回路の動作開始までのロスタイムが大きくな
るという不都合がある。
っては、低しきい値と高しきい値の２種類のトランジス
タを作り込む必要があり、プロセスコストのアップを招
くうえ、高しきい値のトランジスタは飽和電流が少なく
応答性に欠けるため、高速性確保の点から必然的に高し
きい値トランジスタのサイズ（特にチャネル幅）を大き
くしなければならないが、そうするとレイアウト面積の
増大を招くという不都合があるし、また、基板電位コン
トロール方式にあっては、論理回路全体の基板電位をコ
ントロールするため、大きな基板容量を充放電しなけれ
ばならず、したがって、基板電位の切り換え時間が長く
なって論理回路の動作開始までのロスタイムが大きくな
るという不都合がある。
【０００９】そこで、本発明は、高速化と省電力性の両
立を図りつつ、プロセスコストとレイアウト面積を削減
でき、しかも論理回路の動作開始までのロスタイムも少
なくできる有益な回路技術の提供を目的とする。
立を図りつつ、プロセスコストとレイアウト面積を削減
でき、しかも論理回路の動作開始までのロスタイムも少
なくできる有益な回路技術の提供を目的とする。
【００１０】
【課題を解決するための手段】請求項１記載の発明に係
る半導体集積回路装置は、低しきい値回路と、該低しき
い値回路の高電位電源供給ノードと高電位電源線との間
に挿入されたＰＭＯＳトランジスタと、前記低しきい値
回路の低電位電源供給ノードと低電位電源線との間に挿
入されたＮＭＯＳトランジスタと、を備えた半導体集積
回路装置において、前記ＰＭＯＳトランジスタの基板電
位を制御する第１の基板電位制御手段と、前記ＮＭＯＳ
トランジスタの基板電位を制御する第２の基板電位制御
手段と、を備えたことを特徴とするものである。
る半導体集積回路装置は、低しきい値回路と、該低しき
い値回路の高電位電源供給ノードと高電位電源線との間
に挿入されたＰＭＯＳトランジスタと、前記低しきい値
回路の低電位電源供給ノードと低電位電源線との間に挿
入されたＮＭＯＳトランジスタと、を備えた半導体集積
回路装置において、前記ＰＭＯＳトランジスタの基板電
位を制御する第１の基板電位制御手段と、前記ＮＭＯＳ
トランジスタの基板電位を制御する第２の基板電位制御
手段と、を備えたことを特徴とするものである。
【００１１】これによれば、第１及び第２の基板電位制
御手段により、ＰＭＯＳトランジスタの基板電位を高く
制御すると共にＮＭＯＳトランジスタの基板電位を低く
制御すれば、ＰＭＯＳトランジスタとＮＭＯＳトランジ
スタのしきい値が高くなり、ＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタを完全にオフさせて低しきい値回路
への電源供給を遮断し省電力性を確保できる。
御手段により、ＰＭＯＳトランジスタの基板電位を高く
制御すると共にＮＭＯＳトランジスタの基板電位を低く
制御すれば、ＰＭＯＳトランジスタとＮＭＯＳトランジ
スタのしきい値が高くなり、ＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタを完全にオフさせて低しきい値回路
への電源供給を遮断し省電力性を確保できる。
【００１２】しかも、非制御時におけるＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタの基板電位を低しきい値
回路の各トランジスタの基板電位に一致させれば、これ
らＰＭＯＳトランジスタとＮＭＯＳトランジスタを低し
きい値トランジスタとして作り込むことができ、１種類
のトランジスタで済むため、プロセスコストを削減でき
るうえ、低しきい値トランジスタとして動作する際のＰ
ＭＯＳトランジスタとＮＭＯＳトランジスタの飽和電流
は大きく応答性も良好であるから、小サイズでよく、レ
イアウト面積も削減できる。また、基板電位は二つのト
ランジスタ（ＰＭＯＳトランジスタとＮＭＯＳトランジ
スタ）だけを制御すればよく、基板容量がきわめて小さ
いから、電位の切り換えを速やかに行うことができ、低
しきい値回路の動作開始までのロスタイムを大幅に短縮
できる。
ジスタとＮＭＯＳトランジスタの基板電位を低しきい値
回路の各トランジスタの基板電位に一致させれば、これ
らＰＭＯＳトランジスタとＮＭＯＳトランジスタを低し
きい値トランジスタとして作り込むことができ、１種類
のトランジスタで済むため、プロセスコストを削減でき
るうえ、低しきい値トランジスタとして動作する際のＰ
ＭＯＳトランジスタとＮＭＯＳトランジスタの飽和電流
は大きく応答性も良好であるから、小サイズでよく、レ
イアウト面積も削減できる。また、基板電位は二つのト
ランジスタ（ＰＭＯＳトランジスタとＮＭＯＳトランジ
スタ）だけを制御すればよく、基板容量がきわめて小さ
いから、電位の切り換えを速やかに行うことができ、低
しきい値回路の動作開始までのロスタイムを大幅に短縮
できる。
【００１３】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図１は本発明に係る半導体集積回路装
置の一実施例を示す図である。まず、構成を説明する。
図１において、２０は低しきい値のＭＯＳトランジスタ
で構成した論理回路（以下、低しきい値回路）であり、
低しきい値回路２０の高電位電源供給ノード２１と低電
位電源供給ノード２２には、それぞれ第１の電位供給回
路２３と第２の電源供給回路２４を介して高電位電源Ｖ
ｃｃと低電位電源Ｖｓｓがオンオフ可能に供給されてい
る。
づいて説明する。図１は本発明に係る半導体集積回路装
置の一実施例を示す図である。まず、構成を説明する。
図１において、２０は低しきい値のＭＯＳトランジスタ
で構成した論理回路（以下、低しきい値回路）であり、
低しきい値回路２０の高電位電源供給ノード２１と低電
位電源供給ノード２２には、それぞれ第１の電位供給回
路２３と第２の電源供給回路２４を介して高電位電源Ｖ
ｃｃと低電位電源Ｖｓｓがオンオフ可能に供給されてい
る。
【００１４】第１の電源供給回路２３は、ソースをＶｃ
ｃに接続しドレインを低しきい値回路２０の高電位電源
供給ノード２１に接続した低しきい値の第１のＰＭＯＳ
トランジスタ２５と、ソースをＶｃｃよりも高電位の電
源Ｖｃｃ′に接続しドレインを第１のＰＭＯＳトランジ
スタ２５の基板（バックゲート）に接続した第２のＰＭ
ＯＳトランジスタ２６と、第１のＰＭＯＳトランジスタ
２５のバックゲートとＶｃｃの間に挿入された抵抗２７
とを備え、また、第２の電源供給回路２４は、ソースを
Ｖｓｓに接続しドレインを低しきい値回路２０の低電位
電源供給ノード２２に接続した低しきい値の第１のＮＭ
ＯＳトランジスタ２８と、ソースをＶｓｓよりも低電位
の電源Ｖｓｓ′に接続しドレインを第１のＮＭＯＳトラ
ンジスタ２８の基板（バックゲート）に接続した第２の
ＮＭＯＳトランジスタ２９と、第１のＮＭＯＳトランジ
スタ２８のバックゲートとＶｓｓの間に挿入された抵抗
３０とを備えている。第２のＰＭＯＳトランジスタ２６
と抵抗２７は請求項１に記載の第１の基板電位制御手段
を構成し、第２のＮＭＯＳトランジスタ２９と抵抗３０
は請求項１に記載の第２の基板電位制御手段を構成す
る。
ｃに接続しドレインを低しきい値回路２０の高電位電源
供給ノード２１に接続した低しきい値の第１のＰＭＯＳ
トランジスタ２５と、ソースをＶｃｃよりも高電位の電
源Ｖｃｃ′に接続しドレインを第１のＰＭＯＳトランジ
スタ２５の基板（バックゲート）に接続した第２のＰＭ
ＯＳトランジスタ２６と、第１のＰＭＯＳトランジスタ
２５のバックゲートとＶｃｃの間に挿入された抵抗２７
とを備え、また、第２の電源供給回路２４は、ソースを
Ｖｓｓに接続しドレインを低しきい値回路２０の低電位
電源供給ノード２２に接続した低しきい値の第１のＮＭ
ＯＳトランジスタ２８と、ソースをＶｓｓよりも低電位
の電源Ｖｓｓ′に接続しドレインを第１のＮＭＯＳトラ
ンジスタ２８の基板（バックゲート）に接続した第２の
ＮＭＯＳトランジスタ２９と、第１のＮＭＯＳトランジ
スタ２８のバックゲートとＶｓｓの間に挿入された抵抗
３０とを備えている。第２のＰＭＯＳトランジスタ２６
と抵抗２７は請求項１に記載の第１の基板電位制御手段
を構成し、第２のＮＭＯＳトランジスタ２９と抵抗３０
は請求項１に記載の第２の基板電位制御手段を構成す
る。
【００１５】なお、ＣＴａとＣＴａバーは第１のＰＭＯ
Ｓトランジスタ２５と第１のＮＭＯＳトランジスタ２８
のオンオフを制御する相補信号、ＣＴｂとＣＴｂバーは
第２のＰＭＯＳトランジスタ２６と第２のＮＭＯＳトラ
ンジスタ２９のオンオフを制御する相補信号である。こ
のような構成において、ＣＴｂをＨレベル（ＣＴｂバー
をＬレベル）にすると、第２のＰＭＯＳトランジスタ２
６と第２のＮＭＯＳトランジスタ２９がオフし、第１の
ＰＭＯＳトランジスタ２５と第１のＮＭＯＳトランジス
タ２８の基板電位は、それぞれ抵抗２７、３０を通して
Ｖｃｃ、Ｖｓｓで与えられ、低しきい値トランジスタと
して動作することになる。したがって、この状態で、Ｃ
ＴａをＬレベル（ＣＴａバーをＨレベル）にすれば、第
１のＰＭＯＳトランジスタ２５と第１のＮＭＯＳトラン
ジスタ２８がオンし、低しきい値回路２０にＶｃｃとＶ
ｓｓが供給される。
Ｓトランジスタ２５と第１のＮＭＯＳトランジスタ２８
のオンオフを制御する相補信号、ＣＴｂとＣＴｂバーは
第２のＰＭＯＳトランジスタ２６と第２のＮＭＯＳトラ
ンジスタ２９のオンオフを制御する相補信号である。こ
のような構成において、ＣＴｂをＨレベル（ＣＴｂバー
をＬレベル）にすると、第２のＰＭＯＳトランジスタ２
６と第２のＮＭＯＳトランジスタ２９がオフし、第１の
ＰＭＯＳトランジスタ２５と第１のＮＭＯＳトランジス
タ２８の基板電位は、それぞれ抵抗２７、３０を通して
Ｖｃｃ、Ｖｓｓで与えられ、低しきい値トランジスタと
して動作することになる。したがって、この状態で、Ｃ
ＴａをＬレベル（ＣＴａバーをＨレベル）にすれば、第
１のＰＭＯＳトランジスタ２５と第１のＮＭＯＳトラン
ジスタ２８がオンし、低しきい値回路２０にＶｃｃとＶ
ｓｓが供給される。
【００１６】一方、ＣＴｂをＬレベル（ＣＴｂバーをＨ
レベル）にすると、第２のＰＭＯＳトランジスタ２６と
第２のＮＭＯＳトランジスタ２９がオンし、第１のＰＭ
ＯＳトランジスタ２５と第１のＮＭＯＳトランジスタ２
８の基板電位は、それぞれＶｃｃ′、Ｖｓｓ′で与えら
れ、Ｖｃｃ′＞Ｖｃｃ、Ｖｓｓ′＜Ｖｓｓであるから、
第１のＰＭＯＳトランジスタ２５と第１のＮＭＯＳトラ
ンジスタ２８は高しきい値トランジスタとして動作（す
なわちサブスレッショルド電流が少ない）することにな
る。したがって、この状態で、ＣＴａをＨレベル（ＣＴ
ａバーをＬレベル）にすれば、第１のＰＭＯＳトランジ
スタ２５と第１のＮＭＯＳトランジスタ２８が完全にオ
フし、低しきい値回路２０への電源供給が遮断される。
レベル）にすると、第２のＰＭＯＳトランジスタ２６と
第２のＮＭＯＳトランジスタ２９がオンし、第１のＰＭ
ＯＳトランジスタ２５と第１のＮＭＯＳトランジスタ２
８の基板電位は、それぞれＶｃｃ′、Ｖｓｓ′で与えら
れ、Ｖｃｃ′＞Ｖｃｃ、Ｖｓｓ′＜Ｖｓｓであるから、
第１のＰＭＯＳトランジスタ２５と第１のＮＭＯＳトラ
ンジスタ２８は高しきい値トランジスタとして動作（す
なわちサブスレッショルド電流が少ない）することにな
る。したがって、この状態で、ＣＴａをＨレベル（ＣＴ
ａバーをＬレベル）にすれば、第１のＰＭＯＳトランジ
スタ２５と第１のＮＭＯＳトランジスタ２８が完全にオ
フし、低しきい値回路２０への電源供給が遮断される。
【００１７】以上述べたように、本実施例によれば、低
しきい値回路２０の動作時には第１のＰＭＯＳトランジ
スタ２５と第１のＮＭＯＳトランジスタ２８を低しきい
値トランジスタとして動作させて高速性を確保できると
共に、低しきい値回路２０の非動作時（スタンバイ時）
には第１のＰＭＯＳトランジスタ２５と第１のＮＭＯＳ
トランジスタ２８を高しきい値トランジスタとして動作
させて省電力性を確保でき、高速性と省電力性の両立を
図ることができるという効果に加え、以下に述べる
（イ）〜（ハ）の有利な効果を奏することができる。
しきい値回路２０の動作時には第１のＰＭＯＳトランジ
スタ２５と第１のＮＭＯＳトランジスタ２８を低しきい
値トランジスタとして動作させて高速性を確保できると
共に、低しきい値回路２０の非動作時（スタンバイ時）
には第１のＰＭＯＳトランジスタ２５と第１のＮＭＯＳ
トランジスタ２８を高しきい値トランジスタとして動作
させて省電力性を確保でき、高速性と省電力性の両立を
図ることができるという効果に加え、以下に述べる
（イ）〜（ハ）の有利な効果を奏することができる。
【００１８】すなわち、（イ）第１及び第２のＰＭＯＳ
トランジスタ２５、２６と第１及び第２のＮＭＯＳトラ
ンジスタ２８、２９を低しきい値トランジスタとして作
り込むことができ、したがって、１種類のトランジスタ
でよいから、プロセスコストを削減できる、（ロ）低し
きい値トランジスタとして動作する際の第１のＰＭＯＳ
トランジスタ２５と第１のＮＭＯＳトランジスタ２８の
飽和電流は十分に大きく、応答性が良好であるから、小
サイズで済み、レイアウト面積も削減できる、（ハ）基
板電位の制御は、第１のＰＭＯＳトランジスタ２５と第
１のＮＭＯＳトランジスタ２８のバックゲートだけであ
るから、制御対象の基板容量がきわめて小さく、電位の
切り換えを速やかに行うことができ、低しきい値回路２
０の動作開始までのロスタイムを局限することができ
る、という従来技術にない格別な効果が得られる。
トランジスタ２５、２６と第１及び第２のＮＭＯＳトラ
ンジスタ２８、２９を低しきい値トランジスタとして作
り込むことができ、したがって、１種類のトランジスタ
でよいから、プロセスコストを削減できる、（ロ）低し
きい値トランジスタとして動作する際の第１のＰＭＯＳ
トランジスタ２５と第１のＮＭＯＳトランジスタ２８の
飽和電流は十分に大きく、応答性が良好であるから、小
サイズで済み、レイアウト面積も削減できる、（ハ）基
板電位の制御は、第１のＰＭＯＳトランジスタ２５と第
１のＮＭＯＳトランジスタ２８のバックゲートだけであ
るから、制御対象の基板容量がきわめて小さく、電位の
切り換えを速やかに行うことができ、低しきい値回路２
０の動作開始までのロスタイムを局限することができ
る、という従来技術にない格別な効果が得られる。
【００１９】なお、本実施例では、低しきい値回路２０
の構成を特に限定していないが、要は、低しきい値のＭ
ＯＳトランジスタで構成された論理回路であればよく、
簡単なもの（１段のＣＭＯＳインバータゲート）から複
雑なものまで幅広く適用できる。例えば、図２に示すよ
うに、並列接続したｎ個（図では２個）の低しきい値の
ＰＭＯＳトランジスタ３１、３２と、直列接続したｎ個
の低しきい値のＮＭＯＳトランジスタ３３、３４を備
え、ＰＭＯＳトランジスタ３１のゲートとＮＭＯＳトラ
ンジスタ３３のゲートに第１入力（Ａ）を加えると共
に、ＰＭＯＳトランジスタ３２のゲートとＮＭＯＳトラ
ンジスタ３４のゲートに第ｎ入力（Ｂ）を加え、ＰＭＯ
Ｓトランジスタ３２のドレインとＮＭＯＳトランジスタ
３３のドレインから出力（Ｘ）を取り出すようにしたＮ
ＡＮＤ型の論理回路に適用してもよい。
の構成を特に限定していないが、要は、低しきい値のＭ
ＯＳトランジスタで構成された論理回路であればよく、
簡単なもの（１段のＣＭＯＳインバータゲート）から複
雑なものまで幅広く適用できる。例えば、図２に示すよ
うに、並列接続したｎ個（図では２個）の低しきい値の
ＰＭＯＳトランジスタ３１、３２と、直列接続したｎ個
の低しきい値のＮＭＯＳトランジスタ３３、３４を備
え、ＰＭＯＳトランジスタ３１のゲートとＮＭＯＳトラ
ンジスタ３３のゲートに第１入力（Ａ）を加えると共
に、ＰＭＯＳトランジスタ３２のゲートとＮＭＯＳトラ
ンジスタ３４のゲートに第ｎ入力（Ｂ）を加え、ＰＭＯ
Ｓトランジスタ３２のドレインとＮＭＯＳトランジスタ
３３のドレインから出力（Ｘ）を取り出すようにしたＮ
ＡＮＤ型の論理回路に適用してもよい。
【００２０】又は、図３に示すように、直列接続したｎ
個（図では２個）の低しきい値のＰＭＯＳトランジスタ
３５、３６と、並列接続したｎ個の低しきい値のＮＭＯ
Ｓトランジスタ３７、３８を備え、ＰＭＯＳトランジス
タ３５のゲートとＮＭＯＳトランジスタ３７のゲートに
第１入力（Ａ）を加えると共に、ＰＭＯＳトランジスタ
３６のゲートとＮＭＯＳトランジスタ３８のゲートに第
ｎ入力（Ｂ）を加え、ＰＭＯＳトランジスタ３６のドレ
インとＮＭＯＳトランジスタ３８のドレインから出力
（Ｘ）を取り出すようにしたＮＯＲ型の論理回路に適用
してもよい。
個（図では２個）の低しきい値のＰＭＯＳトランジスタ
３５、３６と、並列接続したｎ個の低しきい値のＮＭＯ
Ｓトランジスタ３７、３８を備え、ＰＭＯＳトランジス
タ３５のゲートとＮＭＯＳトランジスタ３７のゲートに
第１入力（Ａ）を加えると共に、ＰＭＯＳトランジスタ
３６のゲートとＮＭＯＳトランジスタ３８のゲートに第
ｎ入力（Ｂ）を加え、ＰＭＯＳトランジスタ３６のドレ
インとＮＭＯＳトランジスタ３８のドレインから出力
（Ｘ）を取り出すようにしたＮＯＲ型の論理回路に適用
してもよい。
【００２１】又は、図４に示すように、直列接続したｍ
段（ｍは奇数）の低しきい値のＣＭＯＳインバータゲー
ト３９〜４２の１段目入力とｍ段目出力とを接続すると
共に、ｍ段目出力をバッファ４３（低しきい値のＣＭＯ
Ｓインバータゲート）から取り出すようにしたいわゆる
リングオシレータにも適用できる。又は、図５に示すよ
うに、１個のＰＭＯＳトランジスタ４４とｎ個（図では
３個）のＮＭＯＳトランジスタ４５〜４７を直列接続し
て構成し、スタンバイ時にはイネーブル信号をＬレベル
にしてＰＭＯＳトランジスタ４４をオン状態にし、ｎ個
の入力（Ａ〜Ｃ）のすべてがＨレベルのときに出力
（Ｘ）をＬレベルにする、例えばメモリのワードデコー
ダに用いられるダイナミックＮＡＮＤ型の論理回路にも
適用できる（但しこの場合はＶｃｃ側の電源供給回路２
３は不要である）。
段（ｍは奇数）の低しきい値のＣＭＯＳインバータゲー
ト３９〜４２の１段目入力とｍ段目出力とを接続すると
共に、ｍ段目出力をバッファ４３（低しきい値のＣＭＯ
Ｓインバータゲート）から取り出すようにしたいわゆる
リングオシレータにも適用できる。又は、図５に示すよ
うに、１個のＰＭＯＳトランジスタ４４とｎ個（図では
３個）のＮＭＯＳトランジスタ４５〜４７を直列接続し
て構成し、スタンバイ時にはイネーブル信号をＬレベル
にしてＰＭＯＳトランジスタ４４をオン状態にし、ｎ個
の入力（Ａ〜Ｃ）のすべてがＨレベルのときに出力
（Ｘ）をＬレベルにする、例えばメモリのワードデコー
ダに用いられるダイナミックＮＡＮＤ型の論理回路にも
適用できる（但しこの場合はＶｃｃ側の電源供給回路２
３は不要である）。
【００２２】なお、図１の抵抗２７、３０をＭＯＳトラ
ンジスタで構成してもよい。すなわち、抵抗２７の代わ
りにＰＭＯＳトランジスタのソース−ドレイン抵抗を利
用すると共に、抵抗３０の代わりにＮＭＯＳトランジス
タのソース−ドレイン抵抗を利用してもよい。又は、Ｐ
ＭＯＳトランジスタのゲートにＣＴｂバーを加えると共
に、ＮＭＯＳトランジスタのゲートにＣＴｂを加えれ
ば、ＰＭＯＳ２６がオンするときにはこの追加したＰＭ
ＯＳトランジスタがオフし、ＮＭＯＳ２９がオンすると
きにはこの追加したＮＭＯＳトランジスタがオフするの
で望ましい。
ンジスタで構成してもよい。すなわち、抵抗２７の代わ
りにＰＭＯＳトランジスタのソース−ドレイン抵抗を利
用すると共に、抵抗３０の代わりにＮＭＯＳトランジス
タのソース−ドレイン抵抗を利用してもよい。又は、Ｐ
ＭＯＳトランジスタのゲートにＣＴｂバーを加えると共
に、ＮＭＯＳトランジスタのゲートにＣＴｂを加えれ
ば、ＰＭＯＳ２６がオンするときにはこの追加したＰＭ
ＯＳトランジスタがオフし、ＮＭＯＳ２９がオンすると
きにはこの追加したＮＭＯＳトランジスタがオフするの
で望ましい。
【００２３】
【発明の効果】本発明によれば、高速化と省電力性の両
立を図りつつ、プロセスコストとレイアウト面積を削減
でき、しかも論理回路の動作開始までのロスタイムも少
なくできる有益な回路技術を提供できる。
立を図りつつ、プロセスコストとレイアウト面積を削減
でき、しかも論理回路の動作開始までのロスタイムも少
なくできる有益な回路技術を提供できる。
【図面の簡単な説明】
【図１】一実施例の構成図である。
【図２】一実施例の低しきい値回路の構成図（ＮＡＮＤ
型）である。
型）である。
【図３】一実施例の低しきい値回路の構成図（ＮＯＲ
型）である。
型）である。
【図４】一実施例の低しきい値回路の構成図（リングオ
シレータ）である。
シレータ）である。
【図５】一実施例の低しきい値回路の構成図（ダイナミ
ックＮＡＮＤ型）である。
ックＮＡＮＤ型）である。
【図６】従来例の構成図（マルチスレッショルド方式）
である。
である。
【図７】従来例の構成図（基板電位コントロール方式）
である。
である。
Ｖｃｃ：高電位電源線 Ｖｓｓ：低電位電源線 ２０：低しきい値回路 ２１：高電位電源供給ノード ２２：低電位電源供給ノード ２５：第１のＰＭＯＳトランジスタ（ＰＭＯＳトランジ
スタ） ２６：第２のＰＭＯＳトランジスタ（第１の基板電位制
御手段） ２７：抵抗（第１の基板電位制御手段） ２８：第１のＮＭＯＳトランジスタ（ＮＭＯＳトランジ
スタ） ２９：第２のＮＭＯＳトランジスタ（第２の基板電位制
御手段） ３０：抵抗（第２の基板電位制御手段）
スタ） ２６：第２のＰＭＯＳトランジスタ（第１の基板電位制
御手段） ２７：抵抗（第１の基板電位制御手段） ２８：第１のＮＭＯＳトランジスタ（ＮＭＯＳトランジ
スタ） ２９：第２のＮＭＯＳトランジスタ（第２の基板電位制
御手段） ３０：抵抗（第２の基板電位制御手段）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/094
Claims (1)
- 【請求項１】低しきい値回路と、該低しきい値回路の高
電位電源供給ノードと高電位電源線との間に挿入された
ＰＭＯＳトランジスタと、前記低しきい値回路の低電位
電源供給ノードと低電位電源線との間に挿入されたＮＭ
ＯＳトランジスタと、を備えた半導体集積回路装置にお
いて、前記ＰＭＯＳトランジスタの基板電位を制御する
第１の基板電位制御手段と、前記ＮＭＯＳトランジスタ
の基板電位を制御する第２の基板電位制御手段と、を備
えたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10687797A JP3737240B2 (ja) | 1997-04-24 | 1997-04-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10687797A JP3737240B2 (ja) | 1997-04-24 | 1997-04-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303370A true JPH10303370A (ja) | 1998-11-13 |
| JP3737240B2 JP3737240B2 (ja) | 2006-01-18 |
Family
ID=14444761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10687797A Expired - Fee Related JP3737240B2 (ja) | 1997-04-24 | 1997-04-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3737240B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6529042B1 (en) | 1999-10-27 | 2003-03-04 | University Of Tokyo | Semiconductor integrated circuit |
| JP2004503948A (ja) * | 2000-06-12 | 2004-02-05 | インテル・コーポレーション | 漏れ電流を減少させる装置および回路ならびにその方法 |
| US6831484B2 (en) | 1999-12-28 | 2004-12-14 | Nec Electronics Corporation | Semiconductor integrated circuit having logic circuit comprising transistors with lower threshold voltage values and improved pattern layout |
| JP2008527863A (ja) * | 2005-01-10 | 2008-07-24 | クゥアルコム・インコーポレイテッド | マルチ閾値ｍｏｓ回路 |
| US7463076B2 (en) | 2005-03-31 | 2008-12-09 | Fujitsu Limited | Power consumption reduction circuit for clock network |
| JP2009302194A (ja) * | 2008-06-11 | 2009-12-24 | Sony Corp | 電源遮断トランジスタを有する半導体装置 |
| JP2011103648A (ja) * | 2002-09-10 | 2011-05-26 | Nec Corp | 差動増幅回路と半導体装置並びに表示装置 |
| US8125817B2 (en) | 2008-12-18 | 2012-02-28 | Panasonic Corporation | Nonvolatile storage device and method for writing into the same |
| CN109449156A (zh) * | 2018-12-20 | 2019-03-08 | 上海艾为电子技术股份有限公司 | 一种端口静电释放保护电路 |
-
1997
- 1997-04-24 JP JP10687797A patent/JP3737240B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6529042B1 (en) | 1999-10-27 | 2003-03-04 | University Of Tokyo | Semiconductor integrated circuit |
| US6831484B2 (en) | 1999-12-28 | 2004-12-14 | Nec Electronics Corporation | Semiconductor integrated circuit having logic circuit comprising transistors with lower threshold voltage values and improved pattern layout |
| US6834004B2 (en) | 1999-12-28 | 2004-12-21 | Nec Electronics Corporation | Semiconductor integrated circuit having logic circuit comprising transistors with lower threshold voltage values and improved pattern layout |
| JP2004503948A (ja) * | 2000-06-12 | 2004-02-05 | インテル・コーポレーション | 漏れ電流を減少させる装置および回路ならびにその方法 |
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| JP2008527863A (ja) * | 2005-01-10 | 2008-07-24 | クゥアルコム・インコーポレイテッド | マルチ閾値ｍｏｓ回路 |
| US7463076B2 (en) | 2005-03-31 | 2008-12-09 | Fujitsu Limited | Power consumption reduction circuit for clock network |
| JP2009302194A (ja) * | 2008-06-11 | 2009-12-24 | Sony Corp | 電源遮断トランジスタを有する半導体装置 |
| US8008733B2 (en) | 2008-06-11 | 2011-08-30 | Sony Corporation | Semiconductor device having a power cutoff transistor |
| US8125817B2 (en) | 2008-12-18 | 2012-02-28 | Panasonic Corporation | Nonvolatile storage device and method for writing into the same |
| CN109449156A (zh) * | 2018-12-20 | 2019-03-08 | 上海艾为电子技术股份有限公司 | 一种端口静电释放保护电路 |
| CN109449156B (zh) * | 2018-12-20 | 2024-03-22 | 上海艾为电子技术股份有限公司 | 一种端口静电释放保护电路 |
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|---|---|
| JP3737240B2 (ja) | 2006-01-18 |
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