JP3080718B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JP3080718B2 JP3080718B2 JP03240670A JP24067091A JP3080718B2 JP 3080718 B2 JP3080718 B2 JP 3080718B2 JP 03240670 A JP03240670 A JP 03240670A JP 24067091 A JP24067091 A JP 24067091A JP 3080718 B2 JP3080718 B2 JP 3080718B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- input
- terminal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関
し、特に相補型ＭＯＳ（ＣＭＯＳ）トランジスタを使用
した出力バッファ回路に関する。
し、特に相補型ＭＯＳ（ＣＭＯＳ）トランジスタを使用
した出力バッファ回路に関する。
【０００２】
【従来の技術】従来の出力バッファ回路の一例を図７に
示す。
示す。
【０００３】図７において、データ入力端子１はインバ
ータ回路２の入力端に接続され、インバータ回路２の出
力はインバータ回路３の入力端に接続され、インバータ
回路３の出力はＰチャネルＭＯＳ（以下、ＰＭＯＳと称
す）トランジスタ４およびＮチャネルＭＯＳ（以下、Ｎ
ＭＯＳと称す）トランジスタ５のゲートに供給されてい
る。ＰＭＯＳトランジスタ４のソースはＶDDである正電
源６に接続され、ドレインはデータ出力端子７に接続さ
れている。ＮＭＯＳトランジスタ５のソースは接地さ
れ、ドレインはデータ出力端子７に接続されている。イ
ンバータ回路２，３、ＰＭＯＳトランジスタ４、および
ＮＭＯＳトランジスタ５で出力バッファ回路１００を構
成する。
ータ回路２の入力端に接続され、インバータ回路２の出
力はインバータ回路３の入力端に接続され、インバータ
回路３の出力はＰチャネルＭＯＳ（以下、ＰＭＯＳと称
す）トランジスタ４およびＮチャネルＭＯＳ（以下、Ｎ
ＭＯＳと称す）トランジスタ５のゲートに供給されてい
る。ＰＭＯＳトランジスタ４のソースはＶDDである正電
源６に接続され、ドレインはデータ出力端子７に接続さ
れている。ＮＭＯＳトランジスタ５のソースは接地さ
れ、ドレインはデータ出力端子７に接続されている。イ
ンバータ回路２，３、ＰＭＯＳトランジスタ４、および
ＮＭＯＳトランジスタ５で出力バッファ回路１００を構
成する。
【０００４】ここで、データ入力端子１から入力された
データが論理値１（以下、“１”と記す）であると、イ
ンバータ回路２の出力は反転して論理値０（以下、
“０”と記す）、インバータ回路３の出力はさらに反転
して“１”となり、ＰＭＯＳトランジスタ４が非導通状
態、ＮＭＯＳトランジスタ５が導通状態となってデータ
出力端子７はグランドレベル即ち“０”となる。
データが論理値１（以下、“１”と記す）であると、イ
ンバータ回路２の出力は反転して論理値０（以下、
“０”と記す）、インバータ回路３の出力はさらに反転
して“１”となり、ＰＭＯＳトランジスタ４が非導通状
態、ＮＭＯＳトランジスタ５が導通状態となってデータ
出力端子７はグランドレベル即ち“０”となる。
【０００５】データ入力端子１が“０”のときは、イン
バータ回路２の出力は“１”、インバータ回路３の出力
は“０”となり、ＰＭＯＳトランジスタ４が導通状態、
ＮＭＯＳトランジスタ５が非導通状態となって、データ
出力端子７は正電源６のＶDDのレベル、即ち“１”とな
る。
バータ回路２の出力は“１”、インバータ回路３の出力
は“０”となり、ＰＭＯＳトランジスタ４が導通状態、
ＮＭＯＳトランジスタ５が非導通状態となって、データ
出力端子７は正電源６のＶDDのレベル、即ち“１”とな
る。
【０００６】このように、この回路は出力データとして
入力データの逆相の信号が得られるようになっている。
入力データの逆相の信号が得られるようになっている。
【０００７】従来の出力バッファ回路の他の従来例を図
１０に示す。
１０に示す。
【０００８】図１０において、データ入力端子１はイン
バータ回路１０の入力端に接続され、インバータ回路１
０の出力はＰＭＯＳトランジスタ１１およびＮＭＯＳト
ランジスタ１２のゲートに供給されている。ＰＭＯＳト
ランジスタ１１のソースは正電源６に接続され、ドレイ
ンはデータ出力端子７に接続されている。ＮＭＯＳトラ
ンジスタ１２のソースは接地され、ドレインはデータ出
力端子７に接続されている。インバータ回路１０、ＰＭ
ＯＳトランジスタ１１、およびＮＭＯＳトランジスタ１
２で出力バッファ回路１０１を構成する。
バータ回路１０の入力端に接続され、インバータ回路１
０の出力はＰＭＯＳトランジスタ１１およびＮＭＯＳト
ランジスタ１２のゲートに供給されている。ＰＭＯＳト
ランジスタ１１のソースは正電源６に接続され、ドレイ
ンはデータ出力端子７に接続されている。ＮＭＯＳトラ
ンジスタ１２のソースは接地され、ドレインはデータ出
力端子７に接続されている。インバータ回路１０、ＰＭ
ＯＳトランジスタ１１、およびＮＭＯＳトランジスタ１
２で出力バッファ回路１０１を構成する。
【０００９】ここで、データ入力端子１から入力された
データが論理値１（以下、“１”と記す）であると、イ
ンバータ回路１０の出力は反転して論理値０（以下、
“０”と記す）となり、ＰＭＯＳトランジスタ１１が導
通状態、ＮＭＯＳトランジスタ１２が非導通状態となっ
てデータ出力端子７は正電源６のＶDDのレベル、即ち
“１”となる。
データが論理値１（以下、“１”と記す）であると、イ
ンバータ回路１０の出力は反転して論理値０（以下、
“０”と記す）となり、ＰＭＯＳトランジスタ１１が導
通状態、ＮＭＯＳトランジスタ１２が非導通状態となっ
てデータ出力端子７は正電源６のＶDDのレベル、即ち
“１”となる。
【００１０】データ入力端子１が“０”のときは、イン
バータ回路１０の出力は“１”となり、ＰＭＯＳトラン
ジスタ１１が非導通状態、ＮＭＯＳトランジスタ１２が
導通状態となって、データ出力端子７はグランドレベル
即ち“０”となる。
バータ回路１０の出力は“１”となり、ＰＭＯＳトラン
ジスタ１１が非導通状態、ＮＭＯＳトランジスタ１２が
導通状態となって、データ出力端子７はグランドレベル
即ち“０”となる。
【００１１】このように、この回路は出力データとして
入力データと同相の信号が得られるようになっている。
入力データと同相の信号が得られるようになっている。
【００１２】図１２は、更に他の従来例を示す図であ
る。
る。
【００１３】データ入力端子１から入力されるデータ
は、２入力ＮＡＮＤゲート回路２１と、２入力ＮＯＲゲ
ート回路２２の各一方の入力端に入力されている。ま
た、制御信号入力端子８から入力される制御信号は、イ
ンバータ回路２３を介して２入力ＮＯＲゲート回路２２
の他方の入力端に入力されると共に、直接２入力ＮＡＮ
Ｄゲート回路２１の他方の入力端に入力されている。そ
して、これらのゲート回路２１，２２の出力が夫々イン
バータ回路２４，２５を介してＮＭＯＳトランジスタ２
６，ＰＭＯＳトランジスタ２７のゲートに入力され出力
バッファ回路１０２が構成されている。
は、２入力ＮＡＮＤゲート回路２１と、２入力ＮＯＲゲ
ート回路２２の各一方の入力端に入力されている。ま
た、制御信号入力端子８から入力される制御信号は、イ
ンバータ回路２３を介して２入力ＮＯＲゲート回路２２
の他方の入力端に入力されると共に、直接２入力ＮＡＮ
Ｄゲート回路２１の他方の入力端に入力されている。そ
して、これらのゲート回路２１，２２の出力が夫々イン
バータ回路２４，２５を介してＮＭＯＳトランジスタ２
６，ＰＭＯＳトランジスタ２７のゲートに入力され出力
バッファ回路１０２が構成されている。
【００１４】いま、制御信号入力端子８に“１”が入力
されていると、インバータ回路２３の出力は“０”であ
る。ここでデータ入力端子１に“１”が入力されると、
２入力ＮＡＮＤゲート回路２１，２入力ＮＯＲゲート回
路２２の出力は夫々“０”、インバータ回路２４，２５
の出力は夫々“１”となり、ＰＭＯＳトランジスタ２７
が非導通状態、ＮＭＯＳトランジスタ２６が導通状態と
なってデータ出力端子７には“０”が出力される。
されていると、インバータ回路２３の出力は“０”であ
る。ここでデータ入力端子１に“１”が入力されると、
２入力ＮＡＮＤゲート回路２１，２入力ＮＯＲゲート回
路２２の出力は夫々“０”、インバータ回路２４，２５
の出力は夫々“１”となり、ＰＭＯＳトランジスタ２７
が非導通状態、ＮＭＯＳトランジスタ２６が導通状態と
なってデータ出力端子７には“０”が出力される。
【００１５】また、データ入力端子１に“０”が入力さ
れると、２入力ＮＡＮＤゲート回路２１，２入力ＮＯＲ
ゲート回路２２の出力は夫々“１”、インバータ回路２
４，２５の出力は夫々“０”となり、ＰＭＯＳトランジ
スタ２７が導通状態、ＮＭＯＳトランジスタ２６が非導
通状態となってデータ出力端子７には“１”が出力され
る。
れると、２入力ＮＡＮＤゲート回路２１，２入力ＮＯＲ
ゲート回路２２の出力は夫々“１”、インバータ回路２
４，２５の出力は夫々“０”となり、ＰＭＯＳトランジ
スタ２７が導通状態、ＮＭＯＳトランジスタ２６が非導
通状態となってデータ出力端子７には“１”が出力され
る。
【００１６】一方、制御信号入力端子８に“０”が入力
されている場合には、インバータ回路２３の出力は
“１”となり、データ入力端子１のレベルに拘らず２入
力ＮＡＮＤゲート回路２１の出力は“１”、２入力ＮＯ
Ｒゲート回路２２の出力は“０”、インバータ回路２４
の出力は“０”、インバータ回路２５の出力は“１”に
固定され、ＰＭＯＳトランジスタ２７とＮＭＯＳトラン
ジスタ２６はいずれも非導通状態となる。この場合、デ
ータ出力端子７のレベルは、ハイ・インピーダンス状態
となる。
されている場合には、インバータ回路２３の出力は
“１”となり、データ入力端子１のレベルに拘らず２入
力ＮＡＮＤゲート回路２１の出力は“１”、２入力ＮＯ
Ｒゲート回路２２の出力は“０”、インバータ回路２４
の出力は“０”、インバータ回路２５の出力は“１”に
固定され、ＰＭＯＳトランジスタ２７とＮＭＯＳトラン
ジスタ２６はいずれも非導通状態となる。この場合、デ
ータ出力端子７のレベルは、ハイ・インピーダンス状態
となる。
【００１７】図１３は、更に他の従来例を示す図であ
る。
る。
【００１８】データ入力端子１から入力されるデータ
は、２入力ＮＡＮＤゲート回路３０と、２入力ＮＯＲゲ
ート回路３１の各一方の入力端に入力されている。ま
た、制御信号入力端子８から入力される制御信号は、イ
ンバータ回路３２を介して２入力ＮＯＲゲート回路３１
の他方の入力端に入力されると共に、直接２入力ＮＡＮ
Ｄゲート回路３０の他方の入力端に入力されている。そ
して、これらのゲート回路３０，３１の出力が夫々ＰＭ
ＯＳトランジスタ３３，ＮＭＯＳトランジスタ３４のゲ
ートに入力され、出力バッファ回路１０３が構成されて
いる。
は、２入力ＮＡＮＤゲート回路３０と、２入力ＮＯＲゲ
ート回路３１の各一方の入力端に入力されている。ま
た、制御信号入力端子８から入力される制御信号は、イ
ンバータ回路３２を介して２入力ＮＯＲゲート回路３１
の他方の入力端に入力されると共に、直接２入力ＮＡＮ
Ｄゲート回路３０の他方の入力端に入力されている。そ
して、これらのゲート回路３０，３１の出力が夫々ＰＭ
ＯＳトランジスタ３３，ＮＭＯＳトランジスタ３４のゲ
ートに入力され、出力バッファ回路１０３が構成されて
いる。
【００１９】いま、制御信号入力端子８に“１”が入力
されていると、インバータ回路３２の出力は“０”であ
る。ここでデータ入力端子１に“１”が入力されると、
２入力ＮＡＮＤゲート回路３０，２入力ＮＯＲゲート回
路３１の出力は夫々“０”となり、ＰＭＯＳトランジス
タ３３が導通状態、ＮＭＯＳトランジスタ３４が非導通
状態となってデータ出力端子７には“１”が出力され
る。
されていると、インバータ回路３２の出力は“０”であ
る。ここでデータ入力端子１に“１”が入力されると、
２入力ＮＡＮＤゲート回路３０，２入力ＮＯＲゲート回
路３１の出力は夫々“０”となり、ＰＭＯＳトランジス
タ３３が導通状態、ＮＭＯＳトランジスタ３４が非導通
状態となってデータ出力端子７には“１”が出力され
る。
【００２０】また、データ入力端子１に“０”が入力さ
れると、２入力ＮＡＮＤゲート回路３０，２入力ＮＯＲ
ゲート回路３１の出力は夫々“１”となり、ＰＭＯＳト
ランジスタ３３が非導通状態、ＮＭＯＳトランジスタ３
４が導通状態となってデータ出力端子７には“０”が出
力される。
れると、２入力ＮＡＮＤゲート回路３０，２入力ＮＯＲ
ゲート回路３１の出力は夫々“１”となり、ＰＭＯＳト
ランジスタ３３が非導通状態、ＮＭＯＳトランジスタ３
４が導通状態となってデータ出力端子７には“０”が出
力される。
【００２１】一方、制御信号入力端子８に“０”が入力
されている場合には、インバータ回路３２の出力は
“１”となり、データ入力端子１のレベルに拘らず２入
力ＮＡＮＤゲート回路３０の出力は“１”、２入力ＮＯ
Ｒゲート回路３１の出力は“０”に固定され、ＰＭＯＳ
トランジスタ３３とＮＭＯＳトランジスタ３４はいずれ
も非導通状態となる。この場合、データ出力端子７のレ
ベルは、ハイ・インピーダンス状態となる。
されている場合には、インバータ回路３２の出力は
“１”となり、データ入力端子１のレベルに拘らず２入
力ＮＡＮＤゲート回路３０の出力は“１”、２入力ＮＯ
Ｒゲート回路３１の出力は“０”に固定され、ＰＭＯＳ
トランジスタ３３とＮＭＯＳトランジスタ３４はいずれ
も非導通状態となる。この場合、データ出力端子７のレ
ベルは、ハイ・インピーダンス状態となる。
【００２２】
【発明が解決しようとする課題】上述した従来の出力バ
ッファ回路１００では、データ入力端子１のレベルが
“１”から“０”又は“０”から“１”に切換わる過程
で、バッファ部を構成するＰＭＯＳトランジスタ４とＮ
ＭＯＳトランジスタ５の両方が導通する状態が一瞬では
あるが存在する。しかも、一般にこの種の出力バッファ
回路では、データ出力端子７の負荷として小さな抵抗又
は大きな容量が接続された場合でも十分な駆動能力を確
保するように、出力段のＰＭＯＳトランジスタ４および
ＮＭＯＳトランジスタ５はゲート長Ｌに対するゲート幅
Ｗの比（以下、Ｗ／Ｌと記す）を大きく設定することが
多い。
ッファ回路１００では、データ入力端子１のレベルが
“１”から“０”又は“０”から“１”に切換わる過程
で、バッファ部を構成するＰＭＯＳトランジスタ４とＮ
ＭＯＳトランジスタ５の両方が導通する状態が一瞬では
あるが存在する。しかも、一般にこの種の出力バッファ
回路では、データ出力端子７の負荷として小さな抵抗又
は大きな容量が接続された場合でも十分な駆動能力を確
保するように、出力段のＰＭＯＳトランジスタ４および
ＮＭＯＳトランジスタ５はゲート長Ｌに対するゲート幅
Ｗの比（以下、Ｗ／Ｌと記す）を大きく設定することが
多い。
【００２３】従って、従来の出力バッファ回路では、こ
のようなＷ／Ｌが大きい、即ち、導通状態における等価
抵抗成分の小さいＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタの両方が同時に導通状態になることにより、正
電源６からグランド９に向かって大きな電流が流れると
いう問題点がある。この電流は正電源６又はグランド９
の配線の抵抗成分やインダクタンス成分によって決まる
雑音を発生させ、同一集積回路基板上の他の回路に対し
て、正電源６のＶDDレベルの変動又はグランドレベルの
変動をもたらし、回路動作に悪影響を及ぼす。
のようなＷ／Ｌが大きい、即ち、導通状態における等価
抵抗成分の小さいＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタの両方が同時に導通状態になることにより、正
電源６からグランド９に向かって大きな電流が流れると
いう問題点がある。この電流は正電源６又はグランド９
の配線の抵抗成分やインダクタンス成分によって決まる
雑音を発生させ、同一集積回路基板上の他の回路に対し
て、正電源６のＶDDレベルの変動又はグランドレベルの
変動をもたらし、回路動作に悪影響を及ぼす。
【００２４】更に、データ出力端子７の負荷として大き
な容量が接続された場合にも回路動作に悪影響を及ぼす
ことがある。図８と図９を用いてこれを説明する。図９
は、図７の出力バッファ回路１００のデータ出力端子７
に負荷容量４０が接続され、更に正電源６およびグラン
ド９の配線にインダクタンス成分４１，４２が含まれて
いることを示す等価回路である。また、図８はこの時の
出力バッファ回路１００の動作を示すタイミング図であ
る。データ出力端子７のレベルが“０”から“１”に変
化する間はデータ出力端子７の端子電流ｉは負荷容量４
０の充電電流となり、データ出力端子７のレベルが
“１”から“０”に変化する間はデータ出力端子７の端
子電流ｉは負荷容量４０の放電電流となる。負荷容量４
０の静電容量をＣL とすると、負荷容量４０に蓄えられ
る電荷量はＣL ・ＶDD（図８の斜線部の面積に相当す
る）であり、入力レベルの切換え時に、Ｗ／Ｌの大きい
トランジスタを介してこの電荷量が一瞬のうちに移動す
るため大きな電流変化（ｄｉ／ｄｔ）が起こり、電磁誘
導性の雑音が発生する。正電流６の配線のインダクタン
ス成分４１のインダクタンスをＬ1 、グランドの配線の
インダクタンス成分４２のインダクタンスをＬ2 とする
と、負荷容量４０の充電時にはＬ1 ・（ｄｉ／ｄｔ）の
雑音電圧が正電源６側に発生し、放電時にはＬ2 ・（ｄ
ｉ／ｄｔ）の雑音電圧がグランド９側に発生する。この
種の雑音は、同一基板上の他の回路および外部回路に対
して誤動作を引き起こす原因となる。
な容量が接続された場合にも回路動作に悪影響を及ぼす
ことがある。図８と図９を用いてこれを説明する。図９
は、図７の出力バッファ回路１００のデータ出力端子７
に負荷容量４０が接続され、更に正電源６およびグラン
ド９の配線にインダクタンス成分４１，４２が含まれて
いることを示す等価回路である。また、図８はこの時の
出力バッファ回路１００の動作を示すタイミング図であ
る。データ出力端子７のレベルが“０”から“１”に変
化する間はデータ出力端子７の端子電流ｉは負荷容量４
０の充電電流となり、データ出力端子７のレベルが
“１”から“０”に変化する間はデータ出力端子７の端
子電流ｉは負荷容量４０の放電電流となる。負荷容量４
０の静電容量をＣL とすると、負荷容量４０に蓄えられ
る電荷量はＣL ・ＶDD（図８の斜線部の面積に相当す
る）であり、入力レベルの切換え時に、Ｗ／Ｌの大きい
トランジスタを介してこの電荷量が一瞬のうちに移動す
るため大きな電流変化（ｄｉ／ｄｔ）が起こり、電磁誘
導性の雑音が発生する。正電流６の配線のインダクタン
ス成分４１のインダクタンスをＬ1 、グランドの配線の
インダクタンス成分４２のインダクタンスをＬ2 とする
と、負荷容量４０の充電時にはＬ1 ・（ｄｉ／ｄｔ）の
雑音電圧が正電源６側に発生し、放電時にはＬ2 ・（ｄ
ｉ／ｄｔ）の雑音電圧がグランド９側に発生する。この
種の雑音は、同一基板上の他の回路および外部回路に対
して誤動作を引き起こす原因となる。
【００２５】これは、図１０の他の従来例でも同様に発
生する（図１１に、そのタイミング図を示す）。
生する（図１１に、そのタイミング図を示す）。
【００２６】本発明はかかる問題点に鑑みてなされたも
のであって、入力レベル変化時の貫通電流の発生を防止
すると共に、入力レベル変化時の電流変化を抑制し、同
一基板上の他の回路および外部回路の誤動作を防止する
ことができる出力バッファ回路を提供することを目的と
する。
のであって、入力レベル変化時の貫通電流の発生を防止
すると共に、入力レベル変化時の電流変化を抑制し、同
一基板上の他の回路および外部回路の誤動作を防止する
ことができる出力バッファ回路を提供することを目的と
する。
【００２７】
【課題を解決するための手段】本発明の出力バッファ回
路は、ソース・ドレイン電流路が第１の電源端子とデー
タ出力端子との間に接続された一導電型の第１のＭＯＳ
トランジスタ、ソース・ドレイン電流路が第２の電源端
子とデータ出力端子との間に接続された一導電型の第２
のＭＯＳトランジスタ、ソース・ドレイン電流路が第１
の電源端子とデータ出力端子との間に接続された他導電
型の第３のＭＯＳトランジスタ、ソース・ドレイン電流
路が第２の電源端子とデータ出力端子との間に接続され
た他導電型の第４のＭＯＳトランジスタ、およびデータ
入力端子と第１乃至第４のＭＯＳトランジスタのゲート
とに接続された制御回路であって、データ入力端子のレ
ベルが一方の論理から他方の論理レベルの変化に対応し
て第２および第４のＭＯＳトランジスタを遮断せしめた
後に第１のトランジスタを導通状態とせしめその後に第
３のＭＯＳトランジスタを導通状態とし、データ入力端
子のレベルが他方の論理レベルから一方の論理レベルへ
の変化に対応して第１および第３のＭＯＳトランジスタ
を遮断状態とせしめた後に前記第４のＭＯＳトランジス
タを導通状態とせしめその後に第２のＭＯＳトランジス
タを導通状態にする制御回路を備えることを特徴とす
る。
路は、ソース・ドレイン電流路が第１の電源端子とデー
タ出力端子との間に接続された一導電型の第１のＭＯＳ
トランジスタ、ソース・ドレイン電流路が第２の電源端
子とデータ出力端子との間に接続された一導電型の第２
のＭＯＳトランジスタ、ソース・ドレイン電流路が第１
の電源端子とデータ出力端子との間に接続された他導電
型の第３のＭＯＳトランジスタ、ソース・ドレイン電流
路が第２の電源端子とデータ出力端子との間に接続され
た他導電型の第４のＭＯＳトランジスタ、およびデータ
入力端子と第１乃至第４のＭＯＳトランジスタのゲート
とに接続された制御回路であって、データ入力端子のレ
ベルが一方の論理から他方の論理レベルの変化に対応し
て第２および第４のＭＯＳトランジスタを遮断せしめた
後に第１のトランジスタを導通状態とせしめその後に第
３のＭＯＳトランジスタを導通状態とし、データ入力端
子のレベルが他方の論理レベルから一方の論理レベルへ
の変化に対応して第１および第３のＭＯＳトランジスタ
を遮断状態とせしめた後に前記第４のＭＯＳトランジス
タを導通状態とせしめその後に第２のＭＯＳトランジス
タを導通状態にする制御回路を備えることを特徴とす
る。
【００２８】
【実施例１】次に、本発明について図面を参照して説明
する。
する。
【００２９】図１は本発明の実施例１の出力バッファ回
路１０５の構成を示す回路図である。
路１０５の構成を示す回路図である。
【００３０】データ入力端子１から入力されるデータ
は、２入力ＮＡＮＤゲート回路５０および２入力ＮＯＲ
ゲート回路５１の第１の入力として与えられ、２入力Ｎ
ＡＮＤゲート回路５０の第２の入力にはインバータ回路
５２の出力が、２入力ＮＯＲゲート回路５１の第２の入
力にはインバータ回路５３の出力が夫々入力される。更
に、インバータ回路５２の出力はＰＭＯＳトランジスタ
５４のゲートに入力され、インバータ回路５３の出力は
ＮＭＯＳトランジスタ５５のゲートに入力される。２入
力ＮＡＮＤゲート回路５０の出力はＰＭＯＳトランジス
タ５６のゲートおよびインバータ回路５３の入力に供給
され、２入力ＮＯＲゲート回路５１の出力はＮＭＯＳト
ランジスタ５７のゲートおよびインバータ回路５２の入
力に供給される。
は、２入力ＮＡＮＤゲート回路５０および２入力ＮＯＲ
ゲート回路５１の第１の入力として与えられ、２入力Ｎ
ＡＮＤゲート回路５０の第２の入力にはインバータ回路
５２の出力が、２入力ＮＯＲゲート回路５１の第２の入
力にはインバータ回路５３の出力が夫々入力される。更
に、インバータ回路５２の出力はＰＭＯＳトランジスタ
５４のゲートに入力され、インバータ回路５３の出力は
ＮＭＯＳトランジスタ５５のゲートに入力される。２入
力ＮＡＮＤゲート回路５０の出力はＰＭＯＳトランジス
タ５６のゲートおよびインバータ回路５３の入力に供給
され、２入力ＮＯＲゲート回路５１の出力はＮＭＯＳト
ランジスタ５７のゲートおよびインバータ回路５２の入
力に供給される。
【００３１】ＮＭＯＳトランジスタ５７のドレイン，Ｐ
ＭＯＳトランジスタ５４のソースはＶDDの正電源６に、
ＰＭＯＳトランジスタ５６のドレイン，ＮＭＯＳトラン
ジスタ５５のソースはグランド９に夫々接続し、ＰＭＯ
Ｓトランジスタ５６のソース，ＮＭＯＳトランジスタ５
７のソース，ＰＭＯＳトランジスタ５４のドレインおよ
びＮＭＯＳトランジスタ５５のドレインはデータ出力端
子７に接続されている。尚、ＰＭＯＳトランジスタ５４
およびＮＭＯＳトランジスタ５５は、データ出力端子７
の負荷として小さな抵抗又は大きな容量が接続された場
合でも十分に駆動できるように、Ｗ／Ｌが大きく設定さ
れている。
ＭＯＳトランジスタ５４のソースはＶDDの正電源６に、
ＰＭＯＳトランジスタ５６のドレイン，ＮＭＯＳトラン
ジスタ５５のソースはグランド９に夫々接続し、ＰＭＯ
Ｓトランジスタ５６のソース，ＮＭＯＳトランジスタ５
７のソース，ＰＭＯＳトランジスタ５４のドレインおよ
びＮＭＯＳトランジスタ５５のドレインはデータ出力端
子７に接続されている。尚、ＰＭＯＳトランジスタ５４
およびＮＭＯＳトランジスタ５５は、データ出力端子７
の負荷として小さな抵抗又は大きな容量が接続された場
合でも十分に駆動できるように、Ｗ／Ｌが大きく設定さ
れている。
【００３２】制御回路５８は、２入力ＮＯＲゲート回路
５１，２入力ＮＡＮＤゲート回路５０，インバータ回路
５２，５３を含む点線の範囲の機能ブロックであり、デ
ータ入力端子１から入力信号を入力し、４つのＭＯＳト
ランジスタ５４，５５，５６，５７のゲートに所定のタ
イミングで信号を出力する。
５１，２入力ＮＡＮＤゲート回路５０，インバータ回路
５２，５３を含む点線の範囲の機能ブロックであり、デ
ータ入力端子１から入力信号を入力し、４つのＭＯＳト
ランジスタ５４，５５，５６，５７のゲートに所定のタ
イミングで信号を出力する。
【００３３】次に、このように構成された本実施例の出
力バッファ回路の動作について、図２のタイミング図を
参照し、説明する。
力バッファ回路の動作について、図２のタイミング図を
参照し、説明する。
【００３４】いま、データ入力端子１に“１”が入力さ
れていると、２入力ＮＯＲゲート回路５１の出力は
“０”でＮＭＯＳトランジスタ５７は非導通状態、イン
バータ回路５２の出力は“１”でＰＭＯＳトランジスタ
５４も非導通状態、２入力ＮＡＮＤゲート回路５０の出
力は“０”でＰＭＯＳトランジスタ５６は導通状態、イ
ンバータ回路５３の出力は“１”でＮＭＯＳトランジス
タ５５も導通状態となり、データ出力端子７には“０”
が出力されて回路は安定している（図２）。 ここ
で、データ入力端子１のレベルが“１”から“０”に変
化し、更に“０”から“１”に変化したときの各部の動
作を説明する。
れていると、２入力ＮＯＲゲート回路５１の出力は
“０”でＮＭＯＳトランジスタ５７は非導通状態、イン
バータ回路５２の出力は“１”でＰＭＯＳトランジスタ
５４も非導通状態、２入力ＮＡＮＤゲート回路５０の出
力は“０”でＰＭＯＳトランジスタ５６は導通状態、イ
ンバータ回路５３の出力は“１”でＮＭＯＳトランジス
タ５５も導通状態となり、データ出力端子７には“０”
が出力されて回路は安定している（図２）。 ここ
で、データ入力端子１のレベルが“１”から“０”に変
化し、更に“０”から“１”に変化したときの各部の動
作を説明する。
【００３５】データ入力端子１のレベルが“１”から
“０”に変化すると、まず２入力ＮＡＮＤゲート回路５
０の出力が“０”から“１”になり、これによって、Ｐ
ＭＯＳトランジスタ５６は非導通状態となる。インバー
タ回路５３の出力は“１”から“０”になるためＮＭＯ
Ｓトランジスタ５５も非導通状態となってデータ出力端
子７はハイ・インピーダンスになる。インバータ回路５
３の出力が“０”になると、データ入力端子１のレベル
が“０”であるため、２入力ＮＯＲゲート回路５１の出
力は“０”から“１”になり、ＮＭＯＳトランジスタ５
７は導通状態となる。ここでＮＭＯＳトランジスタのス
レッショルド電圧をＶTNとすると、ＮＭＯＳトランジス
タ５７のソース即ちデータ出力端子７は“０”からＶDD
−ＶTNの電圧レベルまで立ち上がる（図２）。この
後、インバータ回路５２の出力が“１”から“０”にな
ると、ＰＭＯＳトランジスタ５４が非導通状態から導通
状態に変化し、データ出力端子７のレベルはＷ／Ｌの大
きなＰＭＯＳトランジスタ５４によって高速に“１”の
レベルまで立ち上がる（図２）。一方、インバータ回
路５２の出力が“０”になっても２入力ＮＡＮＤゲート
回路５０の出力には影響を与えない。
“０”に変化すると、まず２入力ＮＡＮＤゲート回路５
０の出力が“０”から“１”になり、これによって、Ｐ
ＭＯＳトランジスタ５６は非導通状態となる。インバー
タ回路５３の出力は“１”から“０”になるためＮＭＯ
Ｓトランジスタ５５も非導通状態となってデータ出力端
子７はハイ・インピーダンスになる。インバータ回路５
３の出力が“０”になると、データ入力端子１のレベル
が“０”であるため、２入力ＮＯＲゲート回路５１の出
力は“０”から“１”になり、ＮＭＯＳトランジスタ５
７は導通状態となる。ここでＮＭＯＳトランジスタのス
レッショルド電圧をＶTNとすると、ＮＭＯＳトランジス
タ５７のソース即ちデータ出力端子７は“０”からＶDD
−ＶTNの電圧レベルまで立ち上がる（図２）。この
後、インバータ回路５２の出力が“１”から“０”にな
ると、ＰＭＯＳトランジスタ５４が非導通状態から導通
状態に変化し、データ出力端子７のレベルはＷ／Ｌの大
きなＰＭＯＳトランジスタ５４によって高速に“１”の
レベルまで立ち上がる（図２）。一方、インバータ回
路５２の出力が“０”になっても２入力ＮＡＮＤゲート
回路５０の出力には影響を与えない。
【００３６】次に、データ入力端子１のレベルが“０”
から“１”に変化した場合には、まず２入力ＮＯＲゲー
ト回路５１の出力が“１”から“０”になり、これによ
って、ＮＭＯＳトランジスタ５７は非導通状態となる。
インバータ回路５２の出力は“０”から“１”になるた
めＰＭＯＳトランジスタ５４も非導通状態となってデー
タ出力端子７はハイ・インピーダンスになる。インバー
タ回路５２の出力が“１”になると、データ入力端子１
のレベルが“１”であるため、２入力ＮＡＮＤゲート回
路５０の出力は“１”から“０”になり、ＰＭＯＳトラ
ンジスタ５６は導通状態となる。ここでＰＭＯＳトラン
ジスタのスレッショルド電圧をＶTPとすると、ＰＭＯＳ
トランジスタ５６のソース即ちデータ出力端子７は
“１”から｜ＶTP｜の電圧レベルまで立ち下がる（図２
）。この後、インバータ回路５３の出力が“０”から
“１”になると、ＮＭＯＳトランジスタ５５が非導通状
態から導通状態に変化し、データ出力端子７のレベルは
Ｗ／Ｌの大きなＮＭＯＳトランジスタ５５によって高速
に“０”のレベルまで立ち下がる（図２）。一方、イ
ンバータ回路５３の出力が“１”になっても２入力ＮＯ
Ｒゲート回路５１の出力には影響を与えない。
から“１”に変化した場合には、まず２入力ＮＯＲゲー
ト回路５１の出力が“１”から“０”になり、これによ
って、ＮＭＯＳトランジスタ５７は非導通状態となる。
インバータ回路５２の出力は“０”から“１”になるた
めＰＭＯＳトランジスタ５４も非導通状態となってデー
タ出力端子７はハイ・インピーダンスになる。インバー
タ回路５２の出力が“１”になると、データ入力端子１
のレベルが“１”であるため、２入力ＮＡＮＤゲート回
路５０の出力は“１”から“０”になり、ＰＭＯＳトラ
ンジスタ５６は導通状態となる。ここでＰＭＯＳトラン
ジスタのスレッショルド電圧をＶTPとすると、ＰＭＯＳ
トランジスタ５６のソース即ちデータ出力端子７は
“１”から｜ＶTP｜の電圧レベルまで立ち下がる（図２
）。この後、インバータ回路５３の出力が“０”から
“１”になると、ＮＭＯＳトランジスタ５５が非導通状
態から導通状態に変化し、データ出力端子７のレベルは
Ｗ／Ｌの大きなＮＭＯＳトランジスタ５５によって高速
に“０”のレベルまで立ち下がる（図２）。一方、イ
ンバータ回路５３の出力が“１”になっても２入力ＮＯ
Ｒゲート回路５１の出力には影響を与えない。
【００３７】このように、本実施例の出力バッファ回路
によれば、入力データの立ち上がり又は立ち下がりの瞬
間に出力段を構成するトランジスタ５４，５５，５６お
よび５７が全て非導通状態となるので、貫通電流が流れ
ることはない。
によれば、入力データの立ち上がり又は立ち下がりの瞬
間に出力段を構成するトランジスタ５４，５５，５６お
よび５７が全て非導通状態となるので、貫通電流が流れ
ることはない。
【００３８】また、出力データの立ち上がりの際には、
データ出力端子の電圧は、グランドレベルから正電源６
のＶDDレベルへ急激に立ち上がるのではなく、一度ＶDD
−ＶTNまで立ち上がって、その後ＶDDレベルまで立ち上
がり、出力データの立ち下がりの際には、データ出力端
子の電圧は、正電源６のＶDDレベルからグランドレベル
へ急激に立ち下がるのではなく、一度｜ＶTP｜まで立ち
下がって、その後グランドレベルまで立ち下がるので、
急激な電流変化がない。
データ出力端子の電圧は、グランドレベルから正電源６
のＶDDレベルへ急激に立ち上がるのではなく、一度ＶDD
−ＶTNまで立ち上がって、その後ＶDDレベルまで立ち上
がり、出力データの立ち下がりの際には、データ出力端
子の電圧は、正電源６のＶDDレベルからグランドレベル
へ急激に立ち下がるのではなく、一度｜ＶTP｜まで立ち
下がって、その後グランドレベルまで立ち下がるので、
急激な電流変化がない。
【００３９】本発明の出力バッファ回路を図９の環境で
使用することを考えると、従来の出力バッファ回路で
は、図８，図１１に示したように短時間で電荷量ＣL ・
ＶDDが移動するため、データ出力端子７の端子電流ｉは
ピーク値が大きいが、本発明の出力バッファ回路では、
図２に示したようにデータ出力端子７の出力電圧が階段
状に変化するため電荷量ＣL ・ＶDDの移動に要する期間
が長く、データ出力端子７の端子電流ｉのピーク値が下
がり、その時間的変化も小さくなって電流変化（ｄｉ／
ｄｔ）に起因する電磁誘導性の雑音を極力抑えることが
できる。
使用することを考えると、従来の出力バッファ回路で
は、図８，図１１に示したように短時間で電荷量ＣL ・
ＶDDが移動するため、データ出力端子７の端子電流ｉは
ピーク値が大きいが、本発明の出力バッファ回路では、
図２に示したようにデータ出力端子７の出力電圧が階段
状に変化するため電荷量ＣL ・ＶDDの移動に要する期間
が長く、データ出力端子７の端子電流ｉのピーク値が下
がり、その時間的変化も小さくなって電流変化（ｄｉ／
ｄｔ）に起因する電磁誘導性の雑音を極力抑えることが
できる。
【００４０】
【実施例２】図３は本発明の実施例２の出力バッファ回
路１０６を示す図である。
路１０６を示す図である。
【００４１】この回路の基本的な構成は図１のものと同
様であるが、この実施例では、制御信号入力端子８とイ
ンバータ回路６０が新たに追加されたものとなってい
る。更に、ＮＡＮＤゲート回路６１は３入力となり、Ｎ
ＯＲゲート回路６２も３入力となっている。その他、図
１と同様の機能を有する部分には同一番号を付してあ
る。制御回路６３は、制御信号により、４つのトランジ
スタ５４，５５，５６，５７を全てＯＦＦにしたままに
することもできる。
様であるが、この実施例では、制御信号入力端子８とイ
ンバータ回路６０が新たに追加されたものとなってい
る。更に、ＮＡＮＤゲート回路６１は３入力となり、Ｎ
ＯＲゲート回路６２も３入力となっている。その他、図
１と同様の機能を有する部分には同一番号を付してあ
る。制御回路６３は、制御信号により、４つのトランジ
スタ５４，５５，５６，５７を全てＯＦＦにしたままに
することもできる。
【００４２】この回路においては、制御信号入力端子８
のレベルが“１”のときは図１と等価であり同様の動作
をするが、制御信号入力端子８のレベルが“０”のとき
は、データ入力端子１のレベルに拘らず、３入力ＮＡＮ
Ｄゲート回路６１の出力は“１”、インバータ回路５３
の出力は“０”、３入力ＮＯＲゲート回路６２の出力は
“０”、インバータ回路５２の出力は“１”となってＰ
ＭＯＳトランジスタ５４，５６およびＮＭＯＳトランジ
スタ５５，５７は全て非導通状態となりデータ出力端子
７はハイ・インピーダンス状態に固定される。
のレベルが“１”のときは図１と等価であり同様の動作
をするが、制御信号入力端子８のレベルが“０”のとき
は、データ入力端子１のレベルに拘らず、３入力ＮＡＮ
Ｄゲート回路６１の出力は“１”、インバータ回路５３
の出力は“０”、３入力ＮＯＲゲート回路６２の出力は
“０”、インバータ回路５２の出力は“１”となってＰ
ＭＯＳトランジスタ５４，５６およびＮＭＯＳトランジ
スタ５５，５７は全て非導通状態となりデータ出力端子
７はハイ・インピーダンス状態に固定される。
【００４３】このように、データ出力を有効にするか否
かを制御する制御信号の入力端子を有する出力バッファ
回路にも本発明を応用することができる。
かを制御する制御信号の入力端子を有する出力バッファ
回路にも本発明を応用することができる。
【００４４】
【実施例３】図４は本発明の実施例３の出力バッファ回
路１０７の構成を示す図である。
路１０７の構成を示す図である。
【００４５】データ入力端子１から入力されるデータ
は、２入力ＮＯＲゲート回路７０および２入力ＮＡＮＤ
ゲート回路７１の第１の入力として与えられ、２入力Ｎ
ＯＲゲート回路７０の第２の入力にはインバータ回路７
２の出力が、２入力ＮＡＮＤゲート回路７１の第２の入
力にはインバータ回路７３の出力がそれぞれ入力され
る。また、インバータ回路７３の入力にはＮＯＲゲート
７０の出力が、インバータ回路７２の入力にはＮＡＮＤ
ゲート７１の出力がそれぞれ入力される。さらに、イン
バータ回路７３の出力はＰＭＯＳトランジスタ７４とイ
ンバータ回路７５に入力され、インバータ回路７２のＮ
ＭＯＳトランジスタ７６とインバータ回路７７に入力さ
れる。
は、２入力ＮＯＲゲート回路７０および２入力ＮＡＮＤ
ゲート回路７１の第１の入力として与えられ、２入力Ｎ
ＯＲゲート回路７０の第２の入力にはインバータ回路７
２の出力が、２入力ＮＡＮＤゲート回路７１の第２の入
力にはインバータ回路７３の出力がそれぞれ入力され
る。また、インバータ回路７３の入力にはＮＯＲゲート
７０の出力が、インバータ回路７２の入力にはＮＡＮＤ
ゲート７１の出力がそれぞれ入力される。さらに、イン
バータ回路７３の出力はＰＭＯＳトランジスタ７４とイ
ンバータ回路７５に入力され、インバータ回路７２のＮ
ＭＯＳトランジスタ７６とインバータ回路７７に入力さ
れる。
【００４６】インバータ回路７５の出力はＮＭＯＳトラ
ンジスタ７８のゲートに入力され、インバータ回路７７
の出力はＰＭＯＳトランジスタ７９のゲートに入力され
る。
ンジスタ７８のゲートに入力され、インバータ回路７７
の出力はＰＭＯＳトランジスタ７９のゲートに入力され
る。
【００４７】ＮＭＯＳトランジスタ７６のドレイン、Ｐ
ＭＯＳトランジスタ７９のソースは正電源６に、ＰＭＯ
Ｓトランジスタ７４のドレイン，ＮＭＯＳトランジスタ
７８のソースはグランド９にそれぞれ接続し、ＮＭＯＳ
トランジスタ７６のソース、ＰＭＯＳトランジスタ７９
のドレインおよびＰＭＯＳトランジスタ７４のソース、
ＮＭＯＳトランジスタ７８のドレインはそれぞれデータ
出力端子７に接続されている。なお、ＰＭＯＳトランジ
スタ７９とＮＭＯＳトランジスタ７８は、データ出力端
子７の負荷として小さな抵抗または大きな容量が接続さ
れた場合でも十分に駆動できるように、Ｗ／Ｌが大きく
設定されている。制御回路６４は、点線で囲まれた部分
であり、４つのトランジスタ７４，７６，７８，７９の
動作タイミングを制御する。
ＭＯＳトランジスタ７９のソースは正電源６に、ＰＭＯ
Ｓトランジスタ７４のドレイン，ＮＭＯＳトランジスタ
７８のソースはグランド９にそれぞれ接続し、ＮＭＯＳ
トランジスタ７６のソース、ＰＭＯＳトランジスタ７９
のドレインおよびＰＭＯＳトランジスタ７４のソース、
ＮＭＯＳトランジスタ７８のドレインはそれぞれデータ
出力端子７に接続されている。なお、ＰＭＯＳトランジ
スタ７９とＮＭＯＳトランジスタ７８は、データ出力端
子７の負荷として小さな抵抗または大きな容量が接続さ
れた場合でも十分に駆動できるように、Ｗ／Ｌが大きく
設定されている。制御回路６４は、点線で囲まれた部分
であり、４つのトランジスタ７４，７６，７８，７９の
動作タイミングを制御する。
【００４８】次に、このように構成された本実施例の出
力バッファ回路の動作について、図５のタイミング図を
参照し、説明する。
力バッファ回路の動作について、図５のタイミング図を
参照し、説明する。
【００４９】いま、データ入力端子１に“０”が入力さ
れていると、２入力ＮＡＮＤゲート回路７１の出力は
“１”で、インバータ回路７２の出力は“０”であり、
ＮＭＯＳトランジスタ７６は非導通状態、インバータ回
路７７の出力は“１”でＰＭＯＳトランジスタ７９も非
導通状態、２入力ＮＯＲゲート回路７０の出力は“１”
で、インバータ回路７３の出力は“０”であり、ＰＭＯ
Ｓトランジスタ７４は導通状態、インバータ回路７５の
出力は“１”でＮＭＯＳトランジスタ７８も導通状態と
なり、データ出力端子７には“０”が出力されて回路は
安定している（図５）。
れていると、２入力ＮＡＮＤゲート回路７１の出力は
“１”で、インバータ回路７２の出力は“０”であり、
ＮＭＯＳトランジスタ７６は非導通状態、インバータ回
路７７の出力は“１”でＰＭＯＳトランジスタ７９も非
導通状態、２入力ＮＯＲゲート回路７０の出力は“１”
で、インバータ回路７３の出力は“０”であり、ＰＭＯ
Ｓトランジスタ７４は導通状態、インバータ回路７５の
出力は“１”でＮＭＯＳトランジスタ７８も導通状態と
なり、データ出力端子７には“０”が出力されて回路は
安定している（図５）。
【００５０】ここで、データ入力端子１のレベルが
“０”から“１”に変化し、さらに“１”から“０”に
変化したときの各部の動作を説明する。
“０”から“１”に変化し、さらに“１”から“０”に
変化したときの各部の動作を説明する。
【００５１】データ入力端子１のレベルが“０”から
“１”に変化すると、まず２入力ＮＯＲゲート回路７０
の出力が“１”から“０”になり、インバータ回路７３
の出力が“０”から“１”になって、ＰＭＯＳトランジ
スタ７４は非導通状態となる。インバータ回路７５の出
力は“１”から“０”になり、ＮＭＯＳトランジスタ７
８も非導通状態となってデータ出力端子７はハイ・イン
ピーダンスになる。インバータ回路７３の出力が“０”
から“１”になると、データ入力端子１のレベルが
“１”であるため、２入力ＮＡＮＤゲート回路７１の出
力は“１”から“０”になり、インバータ回路７２の出
力は“０”から“１”となって、ＮＭＯＳトランジスタ
７６は導通状態となる。ここでＮＭＯＳトランジスタの
スレッショルド電圧をＶTNとすると、ＮＭＯＳトランジ
スタ７６のソースすなわちデータ出力端子７は“０”か
らＶDD−ＶTNの電圧レベルまで立ち上がる（図５区間
）。この後、インバータ回路７７の出力が“１”から
“０”になると、ＰＭＯＳトランジスタ７９が非導通状
態から導通状態に変化し、データ出力端子７のレベルは
Ｗ／Ｌの大きなＰＭＯＳトランジスタ７９によって高速
に“１”のレベルまで立ち上がる（図５）。一方、イ
ンバータ回路７２の出力が“１”となっても２入力ＮＯ
Ｒゲート回路７０の出力には影響を与えない。
“１”に変化すると、まず２入力ＮＯＲゲート回路７０
の出力が“１”から“０”になり、インバータ回路７３
の出力が“０”から“１”になって、ＰＭＯＳトランジ
スタ７４は非導通状態となる。インバータ回路７５の出
力は“１”から“０”になり、ＮＭＯＳトランジスタ７
８も非導通状態となってデータ出力端子７はハイ・イン
ピーダンスになる。インバータ回路７３の出力が“０”
から“１”になると、データ入力端子１のレベルが
“１”であるため、２入力ＮＡＮＤゲート回路７１の出
力は“１”から“０”になり、インバータ回路７２の出
力は“０”から“１”となって、ＮＭＯＳトランジスタ
７６は導通状態となる。ここでＮＭＯＳトランジスタの
スレッショルド電圧をＶTNとすると、ＮＭＯＳトランジ
スタ７６のソースすなわちデータ出力端子７は“０”か
らＶDD−ＶTNの電圧レベルまで立ち上がる（図５区間
）。この後、インバータ回路７７の出力が“１”から
“０”になると、ＰＭＯＳトランジスタ７９が非導通状
態から導通状態に変化し、データ出力端子７のレベルは
Ｗ／Ｌの大きなＰＭＯＳトランジスタ７９によって高速
に“１”のレベルまで立ち上がる（図５）。一方、イ
ンバータ回路７２の出力が“１”となっても２入力ＮＯ
Ｒゲート回路７０の出力には影響を与えない。
【００５２】次に、データ入力端子１のレベルが“１”
から“０”に変化した場合には、まず２入力ＮＡＮＤゲ
ート回路７１の出力が“０”から“１”になり、インバ
ータ回路７２の出力は“１”から“０”になって、ＮＭ
ＯＳトランジスタ７６は非導通状態となる。インバータ
回路７７の出力は“０”から“１”になるためＰＭＯＳ
トランジスタ７９も非導通状態となってデータ出力端子
７はハイ・インピーダンスになる。インバータ回路７２
の出力が“０”になると、データ入力端子１のレベルが
“０”であるため、２入力ＮＯＲゲート回路７０の出力
は“０”から“１”になり、インバータ回路７３の出力
は“１”から“０”となって、ＰＭＯＳトランジスタ７
４は導通状態となる。ここでＰＭＯＳトランジスタのス
レッショルド電圧をＶTPとすると、ＰＭＯＳトランジス
タ７４のソースすなわちデータ出力端子７は“１”から
｜ＶTP｜の電圧レベルまで立ち下がる（図５）。この
後、インバータ回路７５の出力が“０”から“１”にな
ると、ＮＭＯＳトランジスタ７８が非導通状態から導通
状態に変化し、データ出力端子７のレベルはＷ／Ｌの大
きなＮＭＯＳトランジスタ７８によって高速に“０”の
レベルまで立ち下がる（図５）。一方、インバータ回
路７３の出力が“０”になっても２入力ＮＡＮＤゲート
回路７１の出力には影響を与えない。
から“０”に変化した場合には、まず２入力ＮＡＮＤゲ
ート回路７１の出力が“０”から“１”になり、インバ
ータ回路７２の出力は“１”から“０”になって、ＮＭ
ＯＳトランジスタ７６は非導通状態となる。インバータ
回路７７の出力は“０”から“１”になるためＰＭＯＳ
トランジスタ７９も非導通状態となってデータ出力端子
７はハイ・インピーダンスになる。インバータ回路７２
の出力が“０”になると、データ入力端子１のレベルが
“０”であるため、２入力ＮＯＲゲート回路７０の出力
は“０”から“１”になり、インバータ回路７３の出力
は“１”から“０”となって、ＰＭＯＳトランジスタ７
４は導通状態となる。ここでＰＭＯＳトランジスタのス
レッショルド電圧をＶTPとすると、ＰＭＯＳトランジス
タ７４のソースすなわちデータ出力端子７は“１”から
｜ＶTP｜の電圧レベルまで立ち下がる（図５）。この
後、インバータ回路７５の出力が“０”から“１”にな
ると、ＮＭＯＳトランジスタ７８が非導通状態から導通
状態に変化し、データ出力端子７のレベルはＷ／Ｌの大
きなＮＭＯＳトランジスタ７８によって高速に“０”の
レベルまで立ち下がる（図５）。一方、インバータ回
路７３の出力が“０”になっても２入力ＮＡＮＤゲート
回路７１の出力には影響を与えない。
【００５３】このように、本実施例の出力バッファ回路
によれば、入力データの立ち上がりまたは立ち下がりの
瞬間に出力段を構成するトランジスタ７４，７６，７８
および７９が全て非導通状態となるので、貫通電流が流
れることはない。
によれば、入力データの立ち上がりまたは立ち下がりの
瞬間に出力段を構成するトランジスタ７４，７６，７８
および７９が全て非導通状態となるので、貫通電流が流
れることはない。
【００５４】また、出力データの立ち下がりの際には、
データ出力端子の電圧は、グランドレベルから正電源６
のＶDDレベルへ急激に立ち上がるのではなく、一度ＶDD
−ＶTNまで立ち上がって、その後ＶDDレベルまで立ち上
がり、出力データの立ち下がりの際には、データ出力端
子７の電圧は、正電源６のＶDDレベルからグランドレベ
ルへ急激に立ち下がるのではなく、一度｜ＶTP｜まで立
ち下がって、その後グランドレベルまで立ち下がるの
で、急激な電流変化がない。
データ出力端子の電圧は、グランドレベルから正電源６
のＶDDレベルへ急激に立ち上がるのではなく、一度ＶDD
−ＶTNまで立ち上がって、その後ＶDDレベルまで立ち上
がり、出力データの立ち下がりの際には、データ出力端
子７の電圧は、正電源６のＶDDレベルからグランドレベ
ルへ急激に立ち下がるのではなく、一度｜ＶTP｜まで立
ち下がって、その後グランドレベルまで立ち下がるの
で、急激な電流変化がない。
【００５５】本発明の出力バッファ回路を図９の環境で
使用することを考えると、従来の出力バッファ回路で
は、図８および図１１に示したように短時間で電荷量Ｃ
L ・ＶDDが移動するため、データ出力端子７の端子電流
ｉはピーク値が大きいが、本発明の出力バッファ回路で
は、図５に示したようにデータ出力端子７の出力電圧が
階段状に変化するため電荷量ＣL ・ＶDDの移動に要する
期間が長く、データ出力端子７の端子電流ｉのピーク値
が下がり、その時間的変化も小さくなって電流変化（ｄ
ｉ／ｄｔ）に起因する電磁誘導性の雑音を極力抑えるこ
とができる。
使用することを考えると、従来の出力バッファ回路で
は、図８および図１１に示したように短時間で電荷量Ｃ
L ・ＶDDが移動するため、データ出力端子７の端子電流
ｉはピーク値が大きいが、本発明の出力バッファ回路で
は、図５に示したようにデータ出力端子７の出力電圧が
階段状に変化するため電荷量ＣL ・ＶDDの移動に要する
期間が長く、データ出力端子７の端子電流ｉのピーク値
が下がり、その時間的変化も小さくなって電流変化（ｄ
ｉ／ｄｔ）に起因する電磁誘導性の雑音を極力抑えるこ
とができる。
【００５６】
【実施例４】図６は本発明の実施例４の出力バッファ回
路１０８を示す図である。
路１０８を示す図である。
【００５７】この回路の基本的な構成は図４のものと同
様であるが、この実施例では、制御信号入力端子８とイ
ンバータ回路８０が新たに追加されたものとなってい
る。更に、ＮＯＲゲート回路８１は３入力となり、ＮＡ
ＮＤゲート回路８２も３入力となっている。その他、図
４と同様の機能を有する部分には同一番号を付してあ
る。制御回路８３を点線で示す。
様であるが、この実施例では、制御信号入力端子８とイ
ンバータ回路８０が新たに追加されたものとなってい
る。更に、ＮＯＲゲート回路８１は３入力となり、ＮＡ
ＮＤゲート回路８２も３入力となっている。その他、図
４と同様の機能を有する部分には同一番号を付してあ
る。制御回路８３を点線で示す。
【００５８】この回路においては、制御信号入力端子８
のレベルが“１”のときは図４と等価であり同様の動作
をするが、制御信号入力端子８のレベルが“０”のとき
は、データ入力端子１のレベルに拘らず、３入力ＮＡＮ
Ｄゲート回路８２の出力は“１”、インバータ回路７２
の出力は“０”、インバータ回路７７の出力は“１”と
なり、また、インバータ回路８０の出力が“１”となる
ため、３入力ＮＯＲゲート回路８１の出力は“０”、イ
ンバータ回路７３の出力は“１”、インバータ回路７５
の出力は“０”となってＰＭＯＳトランジスタ７４，７
９およびＮＭＯＳトランジスタ７６，７８は全て非導通
状態となりデータ出力端子７はハイ・インピーダンス状
態に固定される。
のレベルが“１”のときは図４と等価であり同様の動作
をするが、制御信号入力端子８のレベルが“０”のとき
は、データ入力端子１のレベルに拘らず、３入力ＮＡＮ
Ｄゲート回路８２の出力は“１”、インバータ回路７２
の出力は“０”、インバータ回路７７の出力は“１”と
なり、また、インバータ回路８０の出力が“１”となる
ため、３入力ＮＯＲゲート回路８１の出力は“０”、イ
ンバータ回路７３の出力は“１”、インバータ回路７５
の出力は“０”となってＰＭＯＳトランジスタ７４，７
９およびＮＭＯＳトランジスタ７６，７８は全て非導通
状態となりデータ出力端子７はハイ・インピーダンス状
態に固定される。
【００５９】このように、データ出力を有効にするか否
かを制御する制御信号の入力端子を有する出力バッファ
回路にも本発明を応用することができる。
かを制御する制御信号の入力端子を有する出力バッファ
回路にも本発明を応用することができる。
【００６０】
【発明の効果】以上説明したように、本発明の出力バッ
ファ回路では、入力データの切換え時に出力段のＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタの両方が同時に
導通状態になることがないため、データ切換え時におい
て電源からグランドへ流れる大きな電流によって、同一
基板上の他の回路の電源レベル、グランドレベルを変動
させることがない。従って、このレベル変動に起因する
回路の誤動作を防止できる効果がある。
ファ回路では、入力データの切換え時に出力段のＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタの両方が同時に
導通状態になることがないため、データ切換え時におい
て電源からグランドへ流れる大きな電流によって、同一
基板上の他の回路の電源レベル、グランドレベルを変動
させることがない。従って、このレベル変動に起因する
回路の誤動作を防止できる効果がある。
【００６１】また、出力状態が切換わるときには、出力
端子電圧は階段状に変化するため、負荷として例えば大
きな容量が接続された場合、その充放電に際しての電流
のピーク値および時間的変化（ｄｉ／ｄｔ）を小さくす
ることができ、電磁誘導性の雑音が極力抑えられて、同
一基板上の他の回路および外部回路に対し、この種の雑
音に起因する誤動作を防止することができる。
端子電圧は階段状に変化するため、負荷として例えば大
きな容量が接続された場合、その充放電に際しての電流
のピーク値および時間的変化（ｄｉ／ｄｔ）を小さくす
ることができ、電磁誘導性の雑音が極力抑えられて、同
一基板上の他の回路および外部回路に対し、この種の雑
音に起因する誤動作を防止することができる。
【図１】本発明の実施例１の回路図である。
【図２】本発明の実施例１のタイミング図である。
【図３】本発明の実施例２の回路図である。
【図４】本発明の実施例３の回路図である。
【図５】本発明の実施例３のタイミング図である。
【図６】本発明の実施例４の回路図である。
【図７】従来の出力バッファ回路の一例の回路図であ
る。
る。
【図８】従来の出力バッファ回路の一例のタイミング図
である。
である。
【図９】出力バッファ回路の動作環境を示す回路図であ
る。
る。
【図１０】従来の出力バッファ回路の他の一例の回路図
である。
である。
【図１１】従来の出力バッファ回路の他の一例の回路図
である。
である。
【図１２】従来の出力バッファ回路の更に他の一例の回
路図である。
路図である。
【図１３】従来の出力バッファ回路の更に更に他の一例
の回路図である。
の回路図である。
１ データ入力端子 ２，３，１０，２３，２４，２５，３２，５２，５３，
６０，７２，７３，７５，７７，８０ インバータ回
路 ４，１１，２７，３３ ＰチャネルＭＯＳトランジス
タ ５，１２，２６，３４ ＮチャネルＭＯＳトランジス
タ ６ 正電源 ７ データ出力端子 ８ 制御信号入力端子 ９ グランド ２１，３０，５０，６１，７１，８２ ２入力ＮＡＮ
Ｄゲート回路 ２２，３１，５１，６２，７０，８１ ２入力ＮＯＲ
ゲート回路 ４０ 負荷容量 ４１，４２ インダクタンス成分 ５４，７９ ＰチャネルＭＯＳトランジスタ ５５，７８ ＮチャネルＭＯＳトランジスタ ５６，７４ ＰチャネルＭＯＳトランジスタ ５７，７６ ＮチャネルＭＯＳトランジスタ ５８，６３，６４，８３ 制御回路 １００，１０１，１０２，１０３，１０４，１０５，１
０６，１０７，１０８出力バッファ回路
６０，７２，７３，７５，７７，８０ インバータ回
路 ４，１１，２７，３３ ＰチャネルＭＯＳトランジス
タ ５，１２，２６，３４ ＮチャネルＭＯＳトランジス
タ ６ 正電源 ７ データ出力端子 ８ 制御信号入力端子 ９ グランド ２１，３０，５０，６１，７１，８２ ２入力ＮＡＮ
Ｄゲート回路 ２２，３１，５１，６２，７０，８１ ２入力ＮＯＲ
ゲート回路 ４０ 負荷容量 ４１，４２ インダクタンス成分 ５４，７９ ＰチャネルＭＯＳトランジスタ ５５，７８ ＮチャネルＭＯＳトランジスタ ５６，７４ ＰチャネルＭＯＳトランジスタ ５７，７６ ＮチャネルＭＯＳトランジスタ ５８，６３，６４，８３ 制御回路 １００，１０１，１０２，１０３，１０４，１０５，１
０６，１０７，１０８出力バッファ回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−29116（ＪＰ，Ａ) 特開 平１−103023（ＪＰ，Ａ)
Claims (3)
- 【請求項１】第１の電位を供給する第１の電源ライン
と、前記第１の電位よりも低い第２の電位を供給する第
２の電源ラインと、前記第１の電源ラインとデータ出力
端子との間に接続されゲートが第１の節点に接続された
Pチャネル型の第１のMOSトランジスタと、前記データ出
力端子と前記第２の電源ラインとの間に接続されゲート
が第２の節点に接続されたNチャネル型の第２のMOSトラ
ンジスタと、前記第１の電源ラインと前記データ出力端
子との間に接続されゲートが第３の節点に接続された前
記Nチャネル型の第３のMOSトランジスタと、前記データ
出力端子と前記第２の電源ラインとの間に接続されゲー
トが第４の節点に接続されたPチャネル型の第４のMOSト
ランジスタと、データ入力端子と前記第１、第２、第３
及び第４の節点に接続された制御回路とを備え、前記制
御回路は、前記データ入力端子のレベルが一方の論理か
ら他方の論理レベルへ変化したことに応答して前記第２
及び第４のＭＯＳトランジスタを遮断せしめた後に前記
第３のＭＯＳトランジスタを導通させ、前記データ出力
端子の電位を前記第１の電位から前記第３のMOSトラン
ジスタの閾値電圧分低下した電位に近づけることによっ
て前記データ出力端子を流れる電流が減少した後、前記
第１のMOSトランジスタを導通させ前記データ出力端子
の電位を前記第１の電位にさせる第１の遅延回路と、前
記データ入力端子のレベルが前記他方の論理から前記一
方の論理へ変化したことに応答して前記第１及び第３の
ＭＯＳトランジスタを遮断せしめた後に前記第４のＭＯ
Ｓトランジスタを導通させ、前記データ出力端子の電位
を前記第２の電位から前記第４のMOSトランジスタの閾
値分上昇した電位に近づけることによって前記データ出
力端子を流れる電流が減少した後、前記第２のMOSトラ
ンジスタを導通させ前記データ出力端子の電位を前記第
２の電位にさせる第２の遅延回路とを備えることを特徴
とする出力バッファ回路。 - 【請求項２】前記第1及び第２の遅延回路は、インバー
タによって構成されていることを特徴とする請求項１記
載の出力バッファ回路。 - 【請求項３】前記第1及び第２の遅延回路は、単一のイ
ンバータによって構成されていることを特徴とする請求
項１記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03240670A JP3080718B2 (ja) | 1991-09-20 | 1991-09-20 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03240670A JP3080718B2 (ja) | 1991-09-20 | 1991-09-20 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0581874A JPH0581874A (ja) | 1993-04-02 |
| JP3080718B2 true JP3080718B2 (ja) | 2000-08-28 |
Family
ID=17062959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03240670A Expired - Fee Related JP3080718B2 (ja) | 1991-09-20 | 1991-09-20 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080718B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4701642B2 (ja) | 2004-07-05 | 2011-06-15 | 日本電気株式会社 | 表示装置 |
| EP3787383B1 (en) | 2007-09-28 | 2023-10-18 | Maxell, Ltd. | Image displaying apparatus |
-
1991
- 1991-09-20 JP JP03240670A patent/JP3080718B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0581874A (ja) | 1993-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0678983B1 (en) | Output buffer current slew rate control integrated circuit | |
| US5124579A (en) | Cmos output buffer circuit with improved ground bounce | |
| JP2922028B2 (ja) | 半導体集積回路の出力回路 | |
| US6448812B1 (en) | Pull up/pull down logic for holding a defined value during power down mode | |
| JPH053767B2 (ja) | ||
| US5121000A (en) | Edge-rate feedback CMOS output buffer circuits | |
| JPH06303116A (ja) | 論理出力ドライバ | |
| JPH0810820B2 (ja) | Ｃｍｏｓ駆動回路 | |
| US4963774A (en) | Intermediate potential setting circuit | |
| US5708386A (en) | CMOS output buffer with reduced L-DI/DT noise | |
| US5808492A (en) | CMOS bidirectional buffer without enable control signal | |
| US5254885A (en) | Bi-CMOS logic circuit with feedback | |
| US5864245A (en) | Output circuit with overvoltage protection | |
| US6825699B2 (en) | Charge pump circuit, passive buffer that employs the charge pump circuit, and pass gate that employs the charge pump circuit | |
| JP3080718B2 (ja) | 出力バッファ回路 | |
| US5095229A (en) | Full-swing bicmos driver | |
| EP0328168B1 (en) | Push-pull output circuit which is free from hot carrier stress | |
| JP2767909B2 (ja) | 出力バッファ回路 | |
| JP2982313B2 (ja) | 出力バッファ回路 | |
| US4888500A (en) | TTL-compatible cell for CMOS integrated circuits | |
| US6066963A (en) | MOS output driver, and circuit and method of controlling same | |
| JP3299071B2 (ja) | 出力バッファ回路 | |
| JP2833073B2 (ja) | 出力バッファ回路 | |
| JPH06105875B2 (ja) | 半導体集積論理回路 | |
| JP2697024B2 (ja) | 出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080623 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090623 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |