JP2008527863A - マルチ閾値ｍｏｓ回路 - Google Patents

Abstract

【課題】マルチ閾値ＭＯＳ回路。
【解決手段】マルチ閾値フリップフロップ（１００ａ）は、マスターラッチ（１１０）、スレーブラッチ（１２０）、および少なくとも１つの制御スイッチを含む。マスターラッチは、低閾値（ＬＶＴ）トランジスタで形成された入力バッファ（２１０）とＬＶＴトランジスタで形成された第１ラッチ回路（２２０）から構成されている。スレーブラッチ（１２０）は、高閾値（ＨＶＴ）トランジスタで形成された第２ラッチ回路（２４０）とＬＶＴトランジスタで形成された出力ドライバ（２６０）とから構成されている。少なくとも１つの制御スイッチは、ＬＶＴトランジスタをイネーブルにするかディスエーブルにし、少なくとも１つのＨＶＴトランジスタでインプリメントされる。ＬＶＴおよびＨＶＴのトランジスタは、Ｎ−ＦＥＴ及び／又はＰ−ＦＥＴであってよい。マルチ閾値フリップフロップは、高速で動作でき、低い漏れ電流を有し、ディスエーブルにされるとき、論理状態を保存できる。
【選択図】 図２

Description

本特許出願は、２００５年１月１０日に出願された「マルチ閾値ＭＯＳフリップフロップ回路(A Multi-Threshold MOS Flip-Flop Circuit)」と題される米国特許仮出願第６０／６４２，９３４号の利益を主張する。

（分野）
本発明は、一般に、電子回路に関し、より具体的には、金属酸化物半導体(metal oxide semiconductor)（ＭＯＳ）回路に関係する。

（背景）
集積回路（ＩＣ）製造技術は絶え間なく改善されており、この結果、トランジスタのサイズは微細化を続けている。これは、より多くのトランジスタおよびより複雑な回路がＩＣダイ上に製造されることを、あるいは、より小さいＩＣダイが与えられた回路用に使用されることを可能にする。より小さいトランジスタサイズはまた、より速い動作スピードをサポートし、他の利点を提供する。

デジタル回路およびいくつかのアナログ回路に広く使用されている相補型金属酸化物半導体（ＣＭＯＳ）については、微細化するトランジスタサイズに伴う主要な問題は漏れ電流(leakage current)である。トランジスタのより小さな幾何学的配置は、トランジスタにストレスを与え酸化物のブレークダウンを生じさせるより高い電界をもたらす。電界を減少させるために、より小さな幾何学トランジスタに対し、より低い電源電圧(power supply voltage)が使用されてもよい。残念なことに、より低い電源電圧はまた、高速回路のトランジスタの遅れを増加させ、それは高速回路には望ましくない。遅れを減らし、かつ、動作速度を改善するために、トランジスタの閾電圧(threshold voltage)（Ｖｔ）が減らされるかもしれない。閾電圧は、トランジスタがｏｎとなる(turn on)電圧である。然しながら、より低い閾電圧およびより小さな幾何学的配置は、より高い漏れ電流をもたらす、なお、漏れ電流は、トランジスタがｏｆｆとなるときにトランジスタを流れる電流である。

ＣＭＯＳ技術がより小さくスケールダウンするにつれ、漏れ電流はより問題となる。これは、漏れ電流が、トランジスタサイズの減少に対し、高い率で増加するからである。漏れ電流はまた、ポータブルデバイス、例えば、携帯電話およびラップトップコンピュータ、のような特定のアプリケーション(certain application)については、より問題となる。内蔵バッテリを使用するポータブルデバイスの場合、漏れ電流は、バッテリーパワーを消費し、スタンバイ時間(standby time)を減らす。

性能(performance)を過度に犠牲にすることなしに漏れ電流を減らすことは、特に、ＩＣ技術が９０ｎｍ（ナノメータ）そしてより小さくスケールダウンするとき、ＣＭＯＳ設計における大きな挑戦である。高閾値（ＨＶＴ）トランジスタを使用して全てが構成されるＣＭＯＳ回路は、低い漏れ電流を有するが、遅くもある。低閾値（ＬＶＴ）トランジスタを使用して全てが構成されたＣＭＯＳ回路は、より速いが、高い漏れ電流も有する。

それ故に、当技術分野では、良い性能および低い漏れ電流を有するＣＭＯＳ回路に対しての必要性がある。

［概要］
良い性能および低い漏れ電流を有するマルチ閾値ＭＯＳ回路（例、フリップフロップ）が、ここに説明される。一実施形態では、マルチ閾値フリップフロップ(multi-threshold flip-flop)は、マスターラッチ(master latch)、スレーブラッチ(slave latch)、および少なくとも１つの制御スイッチを含んでいる。マスターラッチは、ＬＶＴトランジスタで形成された入力バッファと、ＬＶＴトランジスタで形成された第１ラッチ回路と、から構成されている。スレーブラッチは、ＨＶＴトランジスタで形成された第２ラッチ回路と、ＬＶＴトランジスタで形成された出力ドライバと、から構成されている。各ラッチ回路は、（１）フィードバックコンフィギュレーションで(in a feedback configuration)結合された２つのインバータとパススイッチ(pass switch)、および（２）１つのインバータとラッチ回路入力との間に結合された別のパススイッチ、を用いて形成されてもよい。少なくとも１つの制御スイッチは、フリップフロップのＬＶＴトランジスタをイネーブルまたはディスエーブルにする(enables or disables)。各制御スイッチは、ＨＶＴトランジスタでインプリメントされ(implemented)、フットスイッチ(footswitch)またはヘッドスイッチ(headswitch)であってよい。ＬＶＴおよびＨＶＴのトランジスタは、Ｎチャネル電界効果トランジスタ（Ｎ−ＦＥＴ）及び／又はＰチャネルＦＥＴ（Ｐ−ＦＥＴ）であってよい。

（１）マスターラッチにおけるラッチ回路は、ＬＶＴトランジスタから構成され、フリップフロップのセットアップタイムが減らされ、また、（２）スレーブラッチにおける出力ドライバもまたＬＶＴトランジスタから構成され、クロックーツーアウトプット時間(clock-to-output time)もまた減らされるので、マルチ閾値フリップフロップは高速で動作できる。フリップフロップがディスエーブルされるとき、制御スイッチがｏｆｆとなり、低いリークパス(leakage paths)を与えるので、マルチ閾値フリップフロップは、低い漏れ電流を有する。（１）スレーブラッチは、制御スイッチなしのＨＶＴトランジスタから構成され、また、（２）クロックは、スリープモード中(in sleep mode)のとき、適切な論理値(proper logic value)に維持されるので、マルチ閾値フリップフロップは、フリップフロップがディスエーブルされるとき、現在の論理状態(logic state)を保存できる。

本発明の様々な面(aspects)および実施形態が、以下に、更に詳細に説明される。

［詳細な説明］
本発明の特徴および本質は、同様の参照文字が全体を通して対応して識別している図面と共に以下に記載された詳細な説明から、より明らかとなる。

用語「例示的な(exemplary)」は、「例(example)、インスタンス(instance)、あるいは例証(illustration)として機能している」を意味するようにここでは使用される。「例示的な」としてここに説明されるどんな実施形態あるいは設計も、他の実施形態あるいは設計よりも、好まれるあるいは有利であるとして、必ずしも解釈されるべきではない。

ここに説明された回路設計技術は、様々なＭＯＳ回路に使用されてもよい。明確にするために、これらの技術は、以下に、特に、Ｄフリップフロップについて説明される。

図１は、マスターラッチ１１０およびスレーブラッチ１２０を含んでいるＤフリップフロップ回路１００のブロック図を示す。マスターラッチ１１０は、データ入力（Ｄｍ）、データ出力（Ｑｍ）、クロック入力、およびイネーブル入力(enable input)を有している。スレーブラッチ１２０は、データ入力（Ｄｓ）、データ出力（Ｑｓ）、クロック入力、およびイネーブル入力を有している。マスターラッチ１１０のデータ入力は、Ｄフリップフロップ１００のデータ入力（Ｄ）を表わす。マスターラッチ１１０のデータ出力は、スレーブラッチ１２０のデータ入力に結合される。スレーブラッチ１２０のデータ出力は、Ｄフリップフロップ１００のデータ出力（Ｑ）を表わす。

ラッチ１１０および１２０のクロック入力は、クロック信号（ＣＬＫ）を受け取る。マスターラッチ１１０のイネーブル入力は、Ｅｎｂ１信号を受け取り、これはマスターラッチをイネーブルまたはディスエーブルにする(enables or disables)。同様に、スレーブラッチ１２０のイネーブル入力は、Ｅｎｂ２信号を受け取り、これはスレーブラッチをイネーブルまたはディスエーブルにする。Ｅｎｂ１およびＥｎｂ２の信号は、スリープモードを示す制御信号であってもよいし、あるいは、なんらかの他の制御信号であってもよい。

マスターラッチ１１０は、マスターラッチのクロック入力でラウンドバブル(round bubble)によって示されるように、クロック信号が論理ｌｏｗにあるときに入力データをサンプリングする(samples)。スレーブラッチ１２０は、スレーブラッチのクロック入力でラウンドバブルの欠如によって示されるように、クロック信号が論理ｈｉｇｈにあるときにマスターラッチ出力データをサンプリングする。

実施形態では、マスターラッチ１１０は、ＬＶＴトランジスタ（これはまたＬＶＴデバイスと呼ばれる）および少なくとも１つの制御スイッチの第１セットで、インプリメントされる(implemented)。各制御スイッチは、フットスイッチ(footswitch)またはヘッドスイッチ(headswitch)であってよい。フットスイッチは、１以上のトランジスタを低い電源(power supply)（Ｖｓｓ）に結合する。ヘッドスイッチは、１以上のトランジスタを高い電源（Ｖｄｄ）に結合する。スレーブラッチ１２０は、大部分がＨＶＴトランジスタでインプリメントされる。スレーブラッチ１２０は、ＬＶＴトランジスタおよび少なくとも１つの制御スイッチの第２セットでインプリメントされる出力ドライバを、更に含む。ＬＶＴトランジスタは、高速の動作を提供する。制御スイッチは、Ｄフリップフロップがディスエーブルされるとき、ＬＶＴトランジスタの漏れ電流を減らす。

図２は、Ｄフリップフロップ１００ａのブロック図を示しており、これは、図１中のＤフリップフロップ１００の実施形態である。この実施形態については、マスターラッチ１１０は、入力バッファ２１０およびラッチ回路２２０を含んでいる。スレーブラッチ１２０は、ラッチ回路２４０および出力ドライバ２６０を含んでいる。

マスターラッチ１１０については、入力バッファ２１０は、インバータ２１２でインプリメントされ、そして、ラッチ回路２２０は、パススイッチ２２２および２２８とインバータ２２４および２２６とでインプリメントされる。インバータ２１２の入力は、Ｄフリップフロップ１００ａのＤ入力を表わす。インバータ２１２の出力は、スイッチ２２２の一端に結合する。スイッチ２２２の他端は、インバータ２２４の入力に、そしてスイッチ２２８の一端に結合する。インバータ２２４の出力は、インバータ２２６の入力に結合し、そしてまた、マスターラッチ１１０のデータ出力を表わす。インバータ２２６の出力は、スイッチ２２８の他端に結合する。スイッチ２２２は、反転クロック信号(inverted clock signal)（ＣＬＫＢ）によって制御され、そして、クロック信号が論理ｌｏｗのときにｏｎとなる。スイッチ２２８は、クロック信号によって制御され、そして、クロック信号が論理ｈｉｇｈのときにｏｎとなる。

インバータ２１２、２２４、および２２６は、ＬＶＴトランジスタと、Ｅｎｂ１信号によってイネーブルまたはディスエーブルにされる少なくとも１つの制御スイッチとで、インプリメントされる。パススイッチ２２２および２２８もまた、ＬＶＴトランジスタでインプリメントされるが、これらのＬＶＴトランジスタはｈｉｇｈとｌｏｗの電源間に直接結合されていないので、どんな制御スイッチも必要としない。

スレーブラッチ１２０については、ラッチ回路２４０は、パススイッチ２４２および２４８とインバータ２４４および２４６とでインプリメントされ、そして、出力バッファ２６０は、インバータ２６２とプルアップトランジスタ２６４とでインプリメントされる。スイッチ２４２の一端はマスターラッチ１１０の出力に結合する。スイッチ２４２の他端は、インバータ２４４および２６２の入力に、かつ、スイッチ２４８の一端に結合する。インバータ２４４の出力は、インバータ２４６の入力に結合する。インバータ２４６の出力は、スイッチ２４８の他端に結合する。スイッチ２４２は、クロック信号によって制御され、クロック信号が論理ｈｉｇｈのときにｏｎになる。スイッチ２４８は、反転クロック信号によって制御され、クロック信号が論理ｌｏｗのときにｏｎになる。インバータ２６２は、信号ドライブを供給し、そして、インバータ２６２の出力は、Ｄフリップフロップ１００ａのＱ出力を表わす。プルアップトランジスタ２６４は、Ｖｄｄ電源に結合するソース、Ｅｎｂ２信号を受け取るゲート、およびインバータ２６２の出力に結合するドレインを有する。

インバータ２４４および２４６とパススイッチ２４２および２４８は、ＨＶＴトランジスタでインプリメントされる。制御スイッチは、フリップフロップがディスエーブルされるとき、ラッチ回路２４０がＤフリップフロップ１００ａの論理値(logic value)を保持することを可能にするために、インバータ２４４および２４６とパススイッチ２４２および２４８については使用されていない。インバータ２６２は、ＬＶＴトランジスタと、Ｅｎｂ２信号によってイネーブルまたはディスエーブルされる少なくとも１つの制御スイッチとでインプリメントされる。

Ｄフリップフロップ１００ａは、以下のように動作する。マスターラッチ１１０は、Ｅｎｂ１信号が論理ｈｉｇｈのときにイネーブルにされ、Ｅｎｂ１信号が論理ｌｏｗのときにディスエーブルされる。イネーブルされるとき、インバータ２１２は、入力データを受け取り、バッファ(buffer)し、そして、バッファされたデータをスイッチ２２２に供給する。クロック信号が論理ｌｏｗのとき、スイッチ２２２はｏｎになり、スイッチ２２８はｏｆｆになる。スイッチ２２２は、バッファされたデータをインバータ２２４の入力に供給し、そして、インバータ２２４および２２６の内部キャパシタンスは、バッファされたデータによって決定される論理値にチャージされる。クロック信号が論理ｈｉｇｈのとき、スイッチ２２２はｏｆｆになり、スイッチ２２８はｏｎになる。インバータ２２４および２２６は、このとき、閉ループフィードバックコンフィギュレーションの中で(in a closed loop feedback configuration)動作し、プリチャージされた論理値を保持する。ラッチ回路２２０は、クロック信号が論理ｌｏｗにあるときに入力データを効果的にサンプリングし、そして、クロック信号が論理ｈｉｇｈにあるときにサンプリングされたデータを保持する。

スレーブラッチ１２０については、ラッチ回路２４０は、すべての時間でイネーブルにされており、そして、出力ドライバ２６０は、Ｅｎｂ２信号が論理ｈｉｇｈにあるときにイネーブルされ、Ｅｎｂ２信号が論理ｌｏｗにあるときにディスエーブルされる。ラッチ回路２４０は、ラッチ回路２４０が逆のクロック極性を使用してデータをサンプリングし保持するということを除いては、ラッチ回路２２０と同じように動作する。クロック信号が論理ｈｉｇｈにあるとき、スイッチ２４２はｏｎになり、スイッチ２４８はｏｆｆになる。スイッチ２４２は、ラッチされたデータを、マスターラッチ１１０からインバータ２４４の入力に供給し、そして、インバータ２４４および２４６の内部キャパシタンスは、ラッチされたデータによって決定される論理値にチャージされる。クロック信号が論理ｌｏｗにあるとき、スイッチ２４２はｏｆｆになり、スイッチ２４８はｏｎになる。インバータ２４４および２４６は、このとき、閉ループフィードバックコンフィギュレーションの中で動作し、プリチャージされた論理値を保持する。ラッチ回路２４０は、クロック信号が論理ｈｉｇｈにあるときに、マスターラッチ１１０からのラッチされたデータを効果的にサンプリングし、そして、クロック信号が論理ｌｏｗにあるときにサンプリングされたデータを保持する。ラッチ回路２４０がフリップフロップの論理状態を保存することができるように、Ｄフリップフロップ１００ａがディスエーブルされるとき（例、スリープモード中）にも、クロック信号はまた論理ｌｏｗにあるべきである。

出力ドライバ２６０内では、インバータ２６２は、スイッチ２４２から論理値を受け取り、バッファし、そして、Ｄフリップフロップ１００ａからの出力データのために必要とされる信号ドライブを供給する。Ｄフリップフロップ１００ａがディスエーブルされるとき、プルアップトランジスタ２６４は、スレーブラッチ１２０の出力を既知の論理値(a known logic value)に引っ張る(pull)。

図２は、マスターラッチ１１０およびスレーブラッチ１２０の特定の実施形態を示す。Ｄフリップフロップ１００ａはまた、他の設計でインプリメントされてもよく、そして、これは、本発明の範囲内である。図２は、パスゲート(pass gates)を使用するＤフリップフロップのインプリメンテーションを示す。以下に説明されるように、Ｄフリップフロップはまた、トライステートドライバ(tri-state drivers)を使用してインプリメントされることができる。

図３は、Ｄフリップフロップ１００ｂの回路図を示しており、これは、図２中のＤフリップフロップ１００ａの実施形態であり、ＣＭＯＳトランジスタを使用している。マスターラッチ１１０については、入力バッファ２１０内のインバータ２１２は、Ｐ−ＦＥＴ３１２ａとＮ−ＦＥＴ３１２ｂとでインプリメントされており、これらが、インバータとして結合されている。ＦＥＴ３１２ａおよび３１２ｂのゲートは、互いに結合し、インバータ入力を形成しており、ＦＥＴ３１２ａおよび３１２ｂのドレインは、互いに結合し、インバータ出力を形成しており、Ｐ−ＦＥＴ３１２ａのソースは、Ｖｄｄ電源に結合し、そして、Ｎ−ＦＥＴ３１２ｂのソースは、Ｎ−ＦＥＴ３１４を介してＶｓｓ電源に結合している。Ｎ−ＦＥＴ３１４は、ＦＥＴ３１２ａおよび３１２ｂと直列に結合しており、Ｅｎｂ１信号に基づいてインバータ２１２をイネーブルまたはディスエーブルにするフットスイッチのように機能する(acts a footswitch)。

パススイッチ２２２は、並列に結合されているＮ−ＦＥＴ３２２ａおよびＰ−ＦＥＴ３２２ｂでインプリメントされる。Ｎ−ＦＥＴ３２２ａのゲートは、インバータ３０２から反転クロック信号（ＣＬＫｎ）を受け取る。Ｐ−ＦＥＴ３２２ｂのゲートは、インバータ３０４からバッファされたクロック信号（ＣＬＫｐ）を受け取る。インバータ３０２および３０４は直列に結合され、インバータ３０２の入力は、クロック信号ＣＬＫを受け取る。ＣＬＫ信号が論理ｌｏｗのとき、ＣＬＫｎ信号上の論理ｈｉｇｈはＮ−ＦＥＴ３２２ａをｏｎにし、そして、ＣＬＫｐ信号上の論理ｌｏｗはＰ−ＦＥＴ３２２ｂをｏｎにする。ＣＬＫ信号が論理ｈｉｇｈにあるとき、ＣＬＫｎ信号上の論理ｌｏｗはＮ−ＦＥＴ３２２ａをｏｆｆにし、そして、ＣＬＫｐ信号上の論理ｈｉｇｈはＰ−ＦＥＴ３２２ｂをｏｆｆにする。

インバータ２２４は、Ｐ−ＦＥＴ３２４ａおよびＮ−ＦＥＴ３２４ｂでインプリメントされ、これらはインバータとして結合されている。Ｎ−ＦＥＴ３３４は、ＦＥＴ３２４ａおよび３２４ｂと直列に結合され、Ｅｎｂ１信号に基づいてインバータ２２４をイネーブルまたはディスエーブルにするフットスイッチのように機能する。

インバータ２２６は、Ｐ−ＦＥＴ３２６ａおよびＮ−ＦＥＴ３２６ｂでインプリメントされる。パススイッチ２２８は、Ｐ−ＦＥＴ３２８ａおよびＮ−ＦＥＴ３２８ｂでインプリメントされる。Ｐ−ＦＥＴ３２６ａは、Ｖｄｄ電源に結合するソース、インバータ２２４の出力に結合するゲート、およびＰ−ＦＥＴ３２８ａのソースに結合するドレインを有している。Ｐ−ＦＥＴ３２８ａは、ＣＬＫｎ信号を受け取るゲート、およびインバータ２２４の入力に結合するドレインを有している。Ｎ−ＦＥＴ３２６ｂは、Ｎ−ＦＥＴ３３６を介してＶｓｓ電源に結合するソース、インバータ２２４の出力に結合するゲート、およびＮ−ＦＥＴ３２８ｂのソースに結合するドレインを有している。Ｎ−ＦＥＴ３２８ｂは、ＣＬＫｐ信号を受け取るゲート、およびインバータ２２４の入力に結合するドレインを有している。

ＣＬＫ信号が論理ｈｉｇｈにあるとき、ＣＬＫｎ信号上の論理ｌｏｗはＰ−ＦＥＴ３２８ａをｏｎにし、そして、ＣＬＫｐ信号上の論理ｈｉｇｈはＮ−ＦＥＴ３２８ｂをｏｎにする。ＣＬＫ信号が論理ｌｏｗにあるとき、ＣＬＫｎ信号上の論理ｈｉｇｈはＰ−ＦＥＴ３２８ａをｏｆｆにし、そして、ＣＬＫｐ信号上の論理ｌｏｗはＮ−ＦＥＴ３２８ｂをｏｆｆにする。Ｎ−ＦＥＴ３３６は、ＦＥＴ３２６ａ、３２６ｂ、３２８ａおよび３２８ｂと直列に結合し、Ｅｎｂ１信号に基づいてインバータ２２６をイネーブルまたはディスエーブルにするフットスイッチのように機能する。

スレーブラッチ１２０については、パススイッチ２４２は、Ｎ−ＦＥＴ３４２ａおよびＰ−ＦＥＴ３４２ｂでインプリメントされる。インバータ２４４は、Ｐ−ＦＥＴ３４４ａおよびＮ−ＦＥＴ３４４ｂでインプリメントされる。インバータ２４６は、Ｐ−ＦＥＴ３４６ａおよびＮ−ＦＥＴ３４６ｂでインプリメントされる。パススイッチ２４８は、Ｐ−ＦＥＴ３４８ａおよびＮ−ＦＥＴ３４８ｂでインプリメントされる。ラッチ回路２４０内の、パススイッチ２４２および２４８用とインバータ２４４および２４６用のＰ−ＦＥＴおよびＮ−ＦＥＴは、それぞれ、マスターラッチ１１０のラッチ回路２２０内の、パススイッチ２２２および２２８用とインバータ２２４および２２６用の対応するＰ−ＦＥＴおよびＮ−ＦＥＴと同じように結合される。ラッチ回路２４０のＰ−ＦＥＴおよびＮ−ＦＥＴの全てがＨＶＴトランジスタでインプリメントされる。フットスイッチとヘッドスイッチは、ラッチ回路２４０に必要とされない。

出力バッファ２６０については、インバータ２６２は、Ｐ−ＦＥＴ３６２ａおよびＮ−ＦＥＴ３６２ｂでインプリメントされ、これらは、インバータとして結合される。Ｎ−ＦＥＴ３６４は、ＦＥＴ３６２ａおよび３６２ｂと直列に結合し、Ｅｎｂ２信号に基づいてインバータ２６２をイネーブルまたはディスエーブルにするフットスイッチのように機能する。Ｐ−ＦＥＴ２６４は、Ｅｎｂ２信号に基づいてＤフリップフロップ１００ｂのＱ出力を論理ｈｉｇｈに引っ張る。

Ｄフリップフロップ１００ｂについては、Ｎ−ＦＥＴ３１４、３３４、３３６、および３６４は、フットスイッチであり、ＨＶＴトンジスタでインプリメントされる。フットスイッチの代わりに、あるいはフットスイッチに加えて、ヘッドスイッチもまた使用されてよい。Ｐ−ＦＥＴ２６４は、プルアップトランジスタであり、そしてまた、ＨＶＴトランジスタでインプリメントされる。マスターラッチ１１０内の他のすべてのＮ−ＦＥＴおよびＰ−ＦＥＴは、ＬＶＴトランジスタでインプリメントされてよい。スレーブラッチ１２０内の他のすべてのＮ−ＦＥＴおよびＰ−ＦＥＴは、ＨＶＴトランジスタでインプリメントされてよい。

一般に、少なくとも１つの制御スイッチは、ＬＶＴトランジスタをイネーブルまたはディスエーブルにし、かつ、Ｄフリップフロップ中のこれらのＬＶＴトランジスタに低いリークパスを提供するために使用される。１つ以上の制御スイッチの別々のセット(separate sets)が、マスターラッチとスレーブラッチに使用されてもよく、そしてこれらのセットは、図２および３の中で示されるように、別々のイネーブル信号によって制御されてもよい。あるいは、１つ以上の制御スイッチの１つのセットが、マスタとスレーブのラッチの両方のために使用されてもよく、そして単一のイネーブル信号によって制御されてもよい。

図１、２、および３は、立ち上がりエッジフリップフロップ(rising edge flip-flop)の場合である。立ち下がりエッジフリップフロップ(falling edge flip-flop)もまた、同様の方法でインプリメントされてもよい。立ち下がりエッジフリップフロップの場合、クロック信号は、スリープの間(during sleep)論理ｈｉｇｈにあり、マスターラッチはトランスペアレント(transparent)ではなく、スレーブラッチはトランスペアレントである。従って、マスターラッチは、ＨＶＴトランジスタでインプリメントされてもよく、また、スレーブラッチは、スリープモードの間、状態を保存するために、ＬＶＴトランジスタおよび少なくとも１つの制御スイッチでインプリメントされてもよい。

図２中のＤフリップフロップ１００ａと図３中のＤフリップフロップ１００ｂは、様々な利点を提供する。第１に、これらのＤフリップフロップは、高速の動作(high speed of operation)を達成することができる。各Ｄフリップフロップのマスターラッチは、ＬＶＴトランジスタから構成され、そして、フリップフロップのセットアップタイム(setup time)は減らされることができる。出力ドライバもまた、ＬＶＴトランジスタから構成され、そして、クロックーツーアウトプット時間が減らされる。第２に、これらのＤフリップフロップは、低い漏れ電流を有している。これらのＤフリップフロップがディスエーブルされるとき（例、スリープモードの間）、制御スイッチはｏｆｆとなり、ＬＶＴデバイス経由の高い漏れ電流を防ぐ。第３に、ディスエーブルされるとき、各Ｄフリップフロップはその論理状態を保持することができる。このラッチは制御スイッチなしでＨＶＴデバイスから構成されるので、各Ｄフリップフロップの論理状態はスレーブラッチの中で保存される。

明確にするために、マルチ閾値ＭＯＳ回路は、Ｄフリップフロップについて特に説明されている。マルチ閾値ＭＯＳ回路はまた、他のタイプのフリップフロップ、例えばＪＫフリップフロップ、ＲＳフリップフロップなどについても、使用されてよい。マルチ閾値ＭＯＳ回路は、１つのタイプのトランジスタ（ＨＶＴまたはＬＶＴのトランジスタ）で形成されたマスターラッチと、組み合わせロジック(combinatorial logic)と、別のタイプのトランジスタ（ＬＶＴまたはＨＶＴのトランジスタ）で形成されたスレーブラッチとを備える任意の回路ブロックについても、使用されてよい。

ここに説明されたマルチ閾値ＭＯＳ回路は、通信、ネットワーキング、コンピューティング、家電などのような様々なアプリケーションに使用されてよい。マルチ閾値ＭＯＳ回路はまた、様々な電子デバイスの中で、そして特に、ポータブルデバイス、例えば、無線通信デバイス、携帯電話、無線携帯情報端末(wireless digital personal assistants)（ＰＤＡ）、無線モデムモジュール、ラップトップコンピュータ、および、フリップフロップを使用する他のデジタル回路など、に対して使用されてよい。無線デバイスについてのマルチ閾値ＭＯＳ回路の使用が、以下に説明される。

図４は、有利にマルチ閾値ＭＯＳ回路を使用し得る、無線デバイス４００のブロック図を示す。無線デバイス４００は、携帯電話、端末、ハンドセット、あるいは何らかの他の装置であってよい。無線デバイス４００は、符号分割多元接続(code division multiple access)（ＣＤＭＡ）システム、時分割多元接続(time division multiple access)（ＴＤＭＡ）システム、汎ヨーロッパデジタル移動通信システム（Global System for Mobile communications）（ＧＳＭ）のシステム、先進携帯電話システム(Advanced Mobile Phone System)（ＡＭＰＳ）のシステム、全地球測位システム(Global Positioning System)（ＧＰＳ）、マルチ入力マルチ出力(multiple-input multiple-output)（ＭＩＭＯ）システム、直交周波数分割多重化(orthogonal frequency division multiplexing)（ＯＦＤＭ）システム、直交周波数分割多元接続（orthogonal frequency division multiple access）（ＯＦＤＭＡ）システム、無線ローカルエリアネットワーク(wireless local area network)（ＷＬＡＮ）、及び／又は、なんらかの他の無線通信システムおよびネットワークと通信することが可能であり得る。ＣＤＭＡシステムは、広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ）、ｃｄｍａ２０００、あるいはなんらかの他の無線アクセス技術を、インプリメントしてもよい。ＷＬＡＮは、ＩＥＥＥ８０２．１１ネットワーク、Ｂｌｕｅｔｏｏｔｈ（登録商標）ネットワーク、あるいはなんらかの他の無線ネットワークであってもよい。

無線デバイス４００は、受信パスおよび送信パスを経由して双方向通信を提供する。受信パスの場合、基地局によって送信された順方向リンク信号(forward link signals)が、アンテナ４１２によって受信され、送受切換器(duplexer)（Ｄ）４１４をとおしてルーティングされ(routed)、受信機ユニット（ＲＣＶＲ）４１６に供給される。受信機ユニット４１６は、受信信号をコンディショニングし(conditions)、デジタル化し(digitizes)、そして、入力サンプル(input samples)を更なる処理のためにデジタルセクション４２０に供給する。送信パスの場合、送信機ユニット（ＴＭＴＲ）４１８は、送信されるべきデータをデジタルセクション４２０から受け取り、該データを処理し、コンディショニングし、そして、逆方向リンク信号を生成し、この逆方向リンク信号は、送受切換器４１４をとおしてルーティングされ、基地局にアンテナ４１２経由で送信される。

デジタルセクション４２０は、例えば、デジタル信号プロセッサ（ＤＳＰ）４２２、縮小命令セットコンピュータ(reduced instruction set computer)（ＲＩＳＣ）４２４、コントローラ／マイクロプロセッサ４２６、および外部バスインタフェース（ＥＢＩ）４２８のような、様々な処理ユニットとインタフェースを含む。ＤＳＰ４２２及び／又はＲＩＳＣ４２４は、（１）データ伝送および受信（例、符号化、変調、復調、復号化など）のための処理を行なうモデムプロセッサ、（２）静止画像、ビデオ動画、ムービングテキスト(moving texts)など、に関して処理を行うビデオプロセッサ、（３）ビデオゲーム、３−Ｄアバタ(3-D avatars)など、のグラフィックスに関して処理を行うグラフィックスプロセッサ、及び／又は、（４）他のアプリケーション用の他のプロセッサ、をインプリメントすることができる。ＥＢＩ４２８は、デジタルセクション４２０と揮発性メモリ４３２および不揮発性メモリ４３４との間のデータの転送を容易にする。揮発性メモリ４３２は、ＲＡＭ、ＳＲＡＭ、ＤＲＡＭ、ＳＤＲＡＭなどであってもよい。不揮発性メモリ４３４は、フラッシュメモリ、ＲＯＭなどであってもよい。マルチ閾値ＭＯＳ回路は、デジタルセクション４２０内のユニットのうちの任意あるいは全部について、及び／又は、メモリ４３２および４３４について、使用されてもよい。

マルチ閾値ＭＯＳ回路は、様々なタイプのＩＣ、例えば、特定用途向け集積回路（ＡＳＩＣ）、ＤＳＰ、ＲＩＳＣ、デジタル信号処理デバイス（ＤＳＰＤ）、プログラマブルロジックデバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサなど、において使用されてもよい。マルチ閾値ＭＯＳ回路はまた、様々なＩＣプロセス技術、例えば、ＣＭＯＳ、Ｎ−ＭＯＳ、Ｐ−ＭＯＳ、バイポーラＣＭＯＳ（Ｂｉ−ＣＭＯＳ）など、において製造されてもよい。ＣＭＯＳ技術は、同じダイ上でＮ−ＦＥＴおよびＰ−ＦＥＴのデバイスの両方を製造できるのに対し、Ｎ−ＭＯＳ技術はＮ−ＦＥＴデバイスのみを製造でき、Ｐ−ＭＯＳ技術はＰ−ＦＥＴデバイスのみを製造できる。マルチ閾値ＭＯＳ回路は、異なるデバイスサイズ技術（例、０．１３ｍｍ、３０ｎｍ、など）を使用して製造されてもよい。一般に、マルチ閾値ＭＯＳ回路は、ＩＣプロセス技術がより小さな「機能(feature)」あるいはデバイス長(device length)へと縮小する(scales)につれ、より有効でかつより有益である。

開示された実施形態の以上の説明は、どんな当業者にも本発明を作りまたは使用することを可能にするように提供されている。これらの実施形態に対する様々な修正は、これらの当業者には容易に明らかであろう、そして、ここに定義された総括的な原理は、本発明の精神あるいは範囲を逸脱することなく、他の実施形態に適用され得る。従って、本発明は、ここに示された実施形態に限定されるようには意図されていないが、ここに開示された原理と新規な特徴と整合する最も広い範囲が与えられるべきである。

図１は、Ｄフリップフロップ回路のブロック図を示す。 図２は、図１中のＤフリップフロップの実施形態を示す。 図３は、ＣＭＯＳで図１中のＤフリップフロップの実施形態を示す。 図４は、無線デバイスのブロック図を示す。

Claims (22)

1. 少なくとも１つのマルチ閾値フリップフロップを備える集積回路であって、各マルチ閾値フリップフロップは、
   低閾値（ＬＶＴ）トランジスタから構成されたマスターラッチと、
   高閾値（ＨＶＴ）トランジスタから構成されたスレーブラッチと、
   前記ＬＶＴトランジスタをイネーブルまたはディスエーブルにするように動作する少なくとも１つの制御スイッチと、
   を備える、集積回路。
2. 各マルチ閾値フリップフロップの前記マスターラッチは、
   ＬＶＴトランジスタから構成され、かつ、入力データをサンプリングし保持するように動作する、ラッチ回路
   を備え、
   前記少なくとも１つの制御スイッチは、前記ラッチ回路の前記ＬＶＴトランジスタをイネーブルまたはディスエーブルにするように動作する、
   請求項１記載の集積回路
3. 各マルチ閾値フリップフロップの前記マスターラッチにおける前記ラッチ回路は、
   ＬＶＴトランジスタで形成され、かつ、フィードバックコンフィギュレーションで結合された、第１および第２のインバータと、
   ＬＶＴトランジスタで形成された第１および第２のパススイッチと、
   を備え、
   前記第１のパススイッチは前記第１のインバータの入力に結合されており、前記第２のパススイッチは前記フィードバックコンフィギュレーション内で結合されている、
   請求項２記載の集積回路。
4. 各マルチ閾値フリップフロップの前記マスターラッチは、
   ＬＶＴトランジスタから構成され、かつ、前記入力データをバッファし、バッファされたデータを前記ラッチ回路に供給するように動作する、入力バッファ
   を更に備え、
   前記少なくとも１つの制御スイッチは、前記入力バッファのＬＶＴトランジスタをイネーブルまたはディスエーブルにするように動作する、
   請求項２記載の集積回路。
5. 各マルチ閾値フリップフロップの前記スレーブラッチは、
   ＨＶＴトランジスタから構成され、かつ、前記マルチ閾値フリップフロップの前記マスターラッチからの出力データをサンプリングし保持するように動作する、ラッチ回路
   を備える、
   請求項１記載の集積回路。
6. 各マルチ閾値フリップフロップの前記スレーブラッチにおける前記ラッチ回路は、
   ＨＶＴトランジスタで形成され、かつ、フィードバックコンフィギュレーションで結合された、第１および第２のインバータと、
   ＨＶＴトランジスタで形成された第１および第２のパススイッチと
   を備え、
   前記第１のパススイッチは前記第１のインバータの入力に結合されており、前記第２のパススイッチは前記フィードバックコンフィギュレーション内で結合されている、
   請求項５記載の集積回路。
7. 各マルチ閾値フリップフロップの前記スレーブラッチは、
   ＬＶＴトランジスタで形成され、かつ、前記マルチ閾値フリップフロップに信号ドライブを供給するように動作する、出力ドライバ
   を更に備え、
   前記少なくとも１つの制御スイッチは、前記出力ドライバのＬＶＴトランジスタをイネーブルまたはディスエーブルにするように動作する、
   請求項５記載の集積回路。
8. 各マルチ閾値フリップフロップの前記少なくとも１つの制御スイッチは、
   第１イネーブル信号を受け取るように構成され、かつ、前記第１イネーブル信号に基づいて前記マスターラッチの前記ＬＶＴトランジスタをイネーブルまたはディスエーブルするように動作する、少なくとも１つのフットスイッチの第１セットと、
   第２イネーブル信号を受け取るように構成され、かつ、前記第２イネーブル信号に基づいて前記出力ドライバの前記ＬＶＴトランジスタをイネーブルまたはディスエーブルするように動作する、少なくとも１つのフットスイッチの第２セットと、
   を備える、
   請求項７記載の集積回路。
9. 各マルチ閾値フリップフロップの前記スレーブラッチは、
   前記マルチ閾値フリップフロップがディスエーブルされるときに、前記マルチ閾値フリップフロップの出力を既知の論理状態に引っ張るように動作するプルアップトランジスタ、
   を更に備える、
   請求項５記載の集積回路。
10. 各マルチ閾値フリップフロップの前記スレーブラッチは、前記マルチ閾値フリップフロップがディスエーブルされるときに、前記マルチ閾値フリップフロップの論理状態を保持するように動作する、請求項１記載の集積回路。
11. 前記少なくとも１つのマルチ閾値フリップフロップは、前記少なくとも１つのマルチ閾値フリップフロップがディスエーブルされるときに、予め決められた論理レベルに維持されるクロック信号を受け取るように動作する、請求項１記載の集積回路。
12. 前記少なくとも１つの制御スイッチは、少なくとも１つのフットスイッチを備える、請求項１記載の集積回路。
13. 前記少なくとも１つの制御スイッチは、少なくとも１つのヘッドスイッチを備える、請求項１記載の集積回路。
14. 前記少なくとも１つの制御スイッチは、少なくとも１つのＨＶＴトランジスタで形成されている、請求項１記載の集積回路。
15. 前記ＬＶＴトランジスタと前記ＨＶＴトランジスタは、金属酸化物半導体（ＭＯＳ）デバイスである、請求項１記載の集積回路。
16. 少なくとも１つのマルチ閾値フリップフロップを備える集積回路であって、各マルチ閾値フリップフロップは、
    高閾値（ＨＶＴ）トランジスタから構成されたマスターラッチと、
    低閾値（ＬＶＴ）トランジスタから構成されたスレーブラッチと、
    前記ＬＶＴトランジスタをイネーブルまたはディスエーブルにするように動作する少なくとも１つの制御スイッチと、
    を備える、集積回路。
17. 少なくとも１つのマルチ閾値フリップフロップを備える集積回路であって、各マルチ閾値フリップフロップは、
    低閾値（ＬＶＴ）トランジスタで形成された入力バッファと、ＬＶＴトランジスタで形成された第１のラッチ回路と、から構成されたマスターラッチと、
    高閾値（ＨＶＴ）トランジスタで形成された第２のラッチ回路と、ＬＶＴトランジスタで形成された出力ドライバと、から構成されたスレーブラッチと、
    前記入力バッファ、前記第１のラッチ回路、および前記出力ドライバ、の前記ＬＶＴトランジスタをイネーブルまたはディスエーブルにするように動作する少なくとも１つの制御スイッチと、
    を備える、集積回路。
18. 各マルチ閾値フリップフロップの前記スレーブラッチは、前記マルチ閾値フリップフロップがディスエーブルされるときに、前記マルチ閾値フリップフロップの論理状態を保持するように動作する、請求項１７記載の集積回路。
19. 各マルチ閾値フリップフロップの前記少なくとも１つの制御スイッチは、少なくとも１つのＨＶＴトランジスタで形成されている、請求項１７記載の集積回路。
20. 前記ＬＶＴトランジスタと前記ＨＶＴトランジスタは、Ｎチャネル電界効果トランジスタ（Ｎ−ＦＥＴ）、Ｐチャネル電界効果トランジスタ（Ｐ−ＦＥＴ）、またはそれらの組合せである、請求項１７記載の集積回路。
21. 少なくとも１つのマルチ閾値金属酸化物半導体（ＭＯＳ）回路を備える電子デバイスであって、各マルチ閾値ＭＯＳ回路は、
    低閾値（ＬＶＴ）トランジスタから構成された第１回路と、
    高閾値（ＨＶＴ）トランジスタから構成された第２回路と、
    前記ＬＶＴトランジスタをイネーブルまたはディスエーブルにするように動作する少なくとも１つの制御スイッチと
    を備える、電子デバイス。
22. 各マルチ閾値ＭＯＳ回路はフリップフロップである、請求項２１記載の電子デバイス。

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