CN101138155A - 多阈值mos电路 - Google Patents

Abstract

多阈值触发器(100a)，包括主锁存器(110)、从属锁存器(120)和至少一个控制开关。主锁存器由低阈值(LVT)晶体管形成的输入缓冲器(210)和由LVT晶体管形成的第一锁存电路(220)组成。从属锁存器(120)由高阈值(HVT)晶体管形成的第二锁存电路(240)和由LVT晶体管形成的输出驱动器(260)组成。至少一个控制开关使能或禁止LVT晶体管并且由至少一个HVT晶体管实现。LVT和HVT晶体管可以是N－FET和/或P－FET。多阈值触发器可以高速操作，具有低泄漏电流并且可在禁止时保存逻辑状态。

Description

多阈值MOS电路

本申请请求于2005年1月10日提交的标题为“A Multi-ThresholdMOS Flip-Flop Circuit”的美国临时申请号60/642,934的优先权。

技术领域

本发明一般涉及电子电路，并且更具体地，涉及金属氧化物半导体(MOS)电路。

背景技术

集成电路(IC)制造技术不断进步，从而使晶体管的尺寸不断缩小。这使得能将更多晶体管和更复杂电路制造在IC芯片上，或可选地，可对给定电路使用更小的IC芯片上。更小的晶体管尺寸还支持更快的操作速度并能提供其它好处。

对于广泛用于数字电路和一些模拟电路的互补型金属氧化物半导体，晶体管尺寸缩小带来的主要问题是泄漏电流。晶体管的几何尺寸越小就会导致电场越高，而该电场会压迫(stress)晶体管并且导致氧化物被击穿。为了减小电场，对于几何尺寸较小的晶体管可以使用较低的电源电压。但，较低的电源电压还增加了晶体管的延迟，为高速电路所不希望。为了减小延迟并提高操作速度，可减小晶体管的阈值电压(Vt)。阈值电压为晶体管开启时的电压。然而，较低的阈值电压和较小的几何尺寸导致较高的泄漏电流，泄漏电流是在晶体管关闭时流过晶体管的电流。

泄漏电流在CMOS技术尺寸减小时更加成为问题。这是因为泄漏电流以与晶体管尺寸缩小相关的较高比率增加。泄漏电流对于诸如便携式装置(例如蜂窝电话和膝上型计算机)之类的某些应用更加成为问题。对于使用内部电池的便携式装置，泄漏电流消耗电池电量并且减少待机时间。

不牺牲过多性能而减小泄漏电流是CMOS设计，特别是将尺寸缩小到减小到90nm(纳米)和更小的IC技术的主要挑战。全部使用高阈值(HVT)晶体管构造的CMOS电路具有较低泄漏电流但速度慢。全部使用低阈值(LVT)晶体管构造的CMOS电路较快但具有高泄漏电流。

因此在本领域中希望能出现性能好且泄漏电流低的CMOS电路。

发明内容

本文说明了性能好且泄漏电流较低的多阈值MOS电路(例如，触发器)。在一个实施例中，多阈值触发器包括主锁存器、从属锁存器，和至少一个控制开关。主锁存器由LVT晶体管形成的输入缓冲器(inputbuffer)和LVT晶体管形成的第一锁存电路(latch circuit)组成。从属锁存器由HVT晶体管形成的第二锁存电路和LVT晶体管形成的输出驱动器组成。每一个锁存电路可由(1)连接在反馈配置中的两个逆变器(inverter)和通路开关(pass switch)和(2)连接在一个逆变器和锁存电路输入之间的另一个通路开关形成。至少一个控制开关使能或禁止触发器的LVT晶体管。每一个控制开关由HVT晶体管实现并且可为脚开关(footswitch)或头开关(headswitch)。LVT和HVT晶体管可为N沟道场效应晶体管(N-FET)和/或P沟道FET(P-FET)。

多阈值触发器可高速地进行操作因为(1)主锁存器中的锁存电路由LVT晶体管组成，并且触发器的建立时间减小和(2)从属锁存器中的输出驱动器也由LVT晶体管组成，并且时钟到输出时间(clock-to-output time)也减小。因为在触发器被禁止时控制开关被断开并且提供低泄漏通路，所以多阈值触发器具有较低的泄漏电流。多阈值触发器可在触发器被禁止时保持当前逻辑状态，因为(1)从属锁存器由HVT晶体管组成而没有控制开关以及(2)在睡眠模式下时钟保持在适当的逻辑值。

本发明的各方面和各个实施例将在以下进行更详细的说明。

附图简要说明

根据以下结合附图进行的详细说明，本发明的特性和实质将变得更加明显，附图中相同的附图标记相应地表示相同部分。

图1显示出D触发器电路的框图。

图2显示出在图1中的D触发器的实施例。

图3显示出在图1中的D触发器的CMOS形式的实施例。

图4显示出无线装置的框图。

具体实施方式

此处使用词语“示例性”表示“起到一个实例、例子或示例的作用”。此处说明为“示例性”的任何实施例或设计不必须解释为比其它实施例或设计更优选或有优势。

此处说明的电路设计技术可用于多种MOS电路。为了清楚起见，以下对于D触发器来具体描述这些技术。

图1显示出包括主锁存器110和从属锁存器120的D触发器电路100的框图。主锁存器110具有数据输入端(Dm)、数据输出端(Qm)、时钟输入端和使能输入端。从属锁存器120具有数据输入端(Ds)、数据输出端(Qs)、时钟输入端和使能输入端。主锁存器110的数据输入端表示D触发器100的数据输入端(D)。主锁存器110的数据输出端被耦合到从属锁存器120的数据输入端。从属锁存器120的数据输出端表示D触发器100的数据输出端(Q)。

锁存器110和120的时钟输入端接收时钟信号(CLK)。主锁存器110的使能输入端接收使能或禁止主锁存器的Enb1信号。类似地，从属锁存器120的使能输入端接收使能或禁止从属锁存器的Enb2信号。Enb1和Enb2信号可是指示睡眠模式的控制信号或是一些其它的控制信号。

主锁存器110在时钟信号在逻辑低时对输入数据进行抽样，逻辑低由主锁存器的时钟输入处的圆圈所示。从属锁存器120在时钟信号在逻辑高时对主锁存器输出数据进行抽样，逻辑高由在从属锁存器的时钟输入处没有圆圈所示。

在一个实施例中，主锁存器110由LVT晶体管(也称为LVT装置)和第一组至少一个控制开关实现。每个控制开关可以是脚开关或头开关。脚开关将一个或多个晶体管连接到低电源(Vss)。头开关将一个或多个晶体管连接到高电源(Vdd)。从属锁存器120主要由HVT晶体管实现。从属锁存器120还包括由LVT晶体管和第二组至少一个控制开关实现的输出驱动器。LVT晶体管提供高速操作。控制开关在D触发器被禁止时减小LVT晶体管的泄漏电流。

图2示出作为图1中的D触发器100的实施例的D触发器100a的框图。对于此实施例，主锁存器110包括输入缓冲器210和锁存电路220。从属锁存器120包括锁存电路240和输出驱动器260。

对于主锁存器110，输入缓冲器210由逆变器212实现，并且锁存电路220由通路开关222和228以及逆变器224和226实现。逆变器212的输入端代表着D触发器100a的D输入端。逆变器212的输出端连接到开关222的一端。开关222的另一端连接到逆变器224的输入端和开关228的一端。逆变器224的输出端连接到逆变器226的输入端并且也代表着主锁存器110的数据输出端。逆变器226的输出端连接到开关228的另一端。开关222由反向时钟信号(CLKB)控制并且在时钟信号为逻辑低时接通。开关228由时钟信号控制并且在时钟信号为逻辑高时接通。

逆变器212、224和226由LVT晶体管和至少一个由Enb1信号使能或禁止的控制开关实现。通路开关222和228也由LVT晶体管实现但不需要任何控制开关，因为这些LVT晶体管不直接连接在高和低电源之间。

对于从属锁存器120，锁存电路240由通路开关242和248以及逆变器244和246实现，并且输出缓冲器260由逆变器262和上拉晶体管(pull-up transistor)264实现。开关242的一端连接到主锁存器110的输出端。开关242的另一端连接到逆变器244和262的输入端并且连接到开关248的一端。逆变器244的输出端连接到逆变器246的输入端。逆变器246的输出端连接到开关248的另一端。开关242由时钟信号控制并且在时钟信号为逻辑高时接通。开关248由反向时钟信号控制并且在时钟信号为逻辑低时接通。逆变器262提供信号驱动，并且逆变器262的输出端代表着D触发器100a的Q输出端。上拉晶体管264具有连接到Vdd电源的源极、接收Enb2信号的栅极和连接到逆变器262的输出端的漏极。

逆变器244和246以及通路开关242和248由HVT晶体管实现。对逆变器244和246以及通路开关242和248不使用控制开关以允许锁存电路240在触发器禁止时保持D触发器100a的逻辑值。逆变器262由LVT晶体管和由Enb2信号使能或禁止的至少一个控制开关实现。

D触发器100a按如下这样操作。主锁存器110在Enb1信号为逻辑高时使能并且在Enb1信号为逻辑低时禁止。在使能时，逆变器212接收并且缓冲输入数据并且将缓冲的数据提供给开关222。在时钟信号为逻辑低时，开关222接通并且开关228断开。开关222提供缓冲数据到逆变器224的输入端，并且逆变器224和226的内部电容被充电到由缓冲数据确定的逻辑值。在时钟信号在逻辑高时，开关222断开并且开关228接通。然后逆变器224和226以闭环反馈配置进行操作并且保持预充电逻辑值。锁存电路220在时钟信号在逻辑低时有效地对输入数据进行抽样并且在时钟信号在逻辑高时保持抽样出的数据。

对从属锁存器120，锁存电路240在所有时间都被使能，并且输出驱动器260在Enb2信号在逻辑高时被使能，在Enb2信号为逻辑低时被禁止。除了锁存电路240使用相反的时钟极性抽样并且保持数据之外，锁存电路240以与锁存电路220相同的方式操作。在时钟信号在逻辑高时，开关242接通并且开关248断开。开关242将来自主锁存器110的锁存数据提供到逆变器244的输入端，并且逆变器244和246的内部电容被充电到由锁存数据确定的逻辑值。在时钟在逻辑低时，开关242断开并且开关248接通。逆变器244和246然后以闭环反馈配置进行操作并且保持预充电逻辑值。锁存电路240在时钟信号在逻辑高时有效地对来自主锁存器110的锁存数据进行抽样，并且在时钟信号在逻辑低时保持抽样出的数据。在D触发器100a被禁止时(例如，在睡眠模式期间)时钟信号应该也在逻辑低，以使锁存电路240可保存触发器的逻辑状态。

在输出驱动器260中，逆变器262接收并且缓冲来自开关242的逻辑值并且为来自D触发器100a的输出数据提供所需的信号驱动。在D触发器100a被禁止时，上拉晶体管264将来自属锁存器120的输出上拉到已知逻辑值。

图2显示出主锁存器110和从属锁存器120的特定实施例。D触发器100a也可由其它设计实现，并且这也在本发明的范围内。图2显示出使用通路门(pass gate)的D触发器的实现。D触发器也可由三态驱动器实现，如下所述。

图3示出D触发器100b的示意图，D触发器100b是使用CMOS晶体管的图2中D触发器100a的实施例。对于主锁存器110，输入缓冲器210中的逆变器212由连接成为逆变器的P-FET 312a和N-FET 312b实现。FET312a和312b的栅极连接在一起并且形成逆变器输入端，FET 312a和312b的漏极连接在一起并且形成逆变器输出端，P-FET 312a的源极连接到Vdd电源，N-FET 312b的源极通过N-FET 314连接到Vss电源。N-FET314与FET 312a和312b串联并且充当了根据Enb1信号来使能或禁止逆变器212的脚开关。

通路开关222由并联的N-FET 322a和P-FET 322b实现。N-FET 322a的栅极从逆变器302接收反向时钟信号(CLKn)。P-FET 322b的栅极从逆变器304接收缓冲的时钟(CLKp)。逆变器302和304相串联，逆变器302的输入端接收时钟信号CLK。在CLK信号在逻辑低时，CLKn信号上的逻辑高导通N-FET 322a，CLKp信号上的逻辑低导通P-FET322b。在CLK信号在逻辑高时，CLKn信号上的逻辑低切断N-FET 322a，CLKp信号上的逻辑高切断P-FET 322b。

逆变器224由连接成为逆变器的P-FET 324a和N-FET 324b实现。N-FET 334与FET 324a和324b串连并且作为根据Enb1信号使能或禁止逆变器224的脚开关。

逆变器226由P-FET 326a和N-FET 326b实现。通路开关228由P-FET328a和N-FET 328b实现。P-FET 326a具有连接到Vdd电源的源极、连接到逆变器224的输出端的栅极，和连接到P-FET 328a的源极的漏极。P-FET 328a具有接收CLKn信号的栅极和连接到逆变器224的输入端的漏极。N-FET 326b具有通过N-FET 336连接到Vss电源的源极、连接到逆变器224的输出端的栅极和连接到N-FET 328b源极的漏极。N-FET328b具有接收CLKp信号的栅极和连接到逆变器224的输入端的漏极。

在CLK信号为逻辑高时，CLKn信号上的逻辑低导通P-FET 328a，并且CLKp信号上的逻辑高导通N-FET 328b。在CLK信号为逻辑低时，CLKn信号上的逻辑高切断P-FET 328a，CLKp信号上的逻辑低切断N-FET 328b。N-FET 336与FET 326a、326b、328a和328b串联，并且作为根据Enb1信号使能或禁止逆变器226的脚开关。

对于从属锁存器120，通路开关242由N-FET 342a和P-FET 342b实现。逆变器244由P-FET 344a和N-FET 344b实现。逆变器246由P-FET346a和N-FET 346b实现。通路开关248由P-FET 348a和N-FET 348b实现。锁存电路240中实现通路开关242和248以及逆变器244和246的P-FET和N-FET以与主锁存器110的锁存电路220中的实现通路开关222和228以及逆变器224和226的相对应的P-FET和N-FET相同的方式连接。锁存电路240的所有P-FET和N-FET由HVT晶体管实现。锁存电路240不需要脚开关和头开关。

对于输出缓冲器260，由连接成为逆变器的P-FET 362a和N-FET362b实现逆变器262。N-FET 364与FET 362a和362b串联并且作为根据Enb2信号使能或禁止逆变器262的脚开关。P-FET 264根据Enb2信号将D触发器100b的Q输出上拉到逻辑高。

对于D触发器100b，N-FET 324、334、336和364为脚开关并且由HVT晶体管实现。头开关也可被用作替换脚开关或附加到脚开关上。P-FET 264为上拉晶体管并且也由HVT晶体管实现。主锁存器110中的所有其它N-FET和P-FET均可由LVT晶体管实现。从属锁存器120中的所有其它N-FET和P-FET均可由HVT晶体管实现。

通常，在D触发器中，至少一个控制开关被用于使能或禁止LVT晶体管并且为这些LVT晶体管提供低泄漏通路。对主锁存器和从属锁存器可使用不同组的一个或多个控制开关，并且这些组可由不同的使能信号控制，如图2和3中显示。可替换地，可对主锁存器和从属锁存器使用同一组一个或多个控制开关，并且这组控制开关由单个使能信号控制。

图1、2和3为对上升沿触发器。下降沿触发器也可以类似方式实现。对于下降沿触发器，时钟信号在睡眠时为逻辑高，主锁存器不为透明的而从属锁存器为透明的。因此，主锁存器可由HVT晶体管实现，而从属锁存器可由LVT晶体管和至少一个控制开关实现以保存睡眠模式下的状态。

图2中的D触发器100a和图3中的D触发器100b提供多种好处。首先，这些D触发器可实现高速操作。每一个D触发器的主锁存器由LVT晶体管组成，并且触发器的建立时间可减小。输出驱动器也由LVT晶体管组成，并且时钟到输出时间减小。第二，这些D触发器具有低泄漏电流。在这些D触发器被禁止时(例如在睡眠模式)，控制开关被断开并且防止通过LVT装置的高泄漏电流。第三，每一个D触发器可在被禁止时保持其逻辑状态。每一个D触发器的逻辑状态被保存在从属锁存器中，因为该锁存器由HVT装置组成而没有控制开关。

为了清楚起见，已经为D触发器具体说明了多阈值MOS电路。多阈值MOS电路也可用于其它类型触发器，诸如JK触发器、RS触发器等。多阈值MOS电路可用于包括由一类晶体管(HVT或LVT晶体管)形成的主锁存器、组合逻辑和由另一类晶体管(LVT或HVT晶体管)形成的从属锁存器的任何电路块(circuit block)。

此处说明的多阈值MOS电路可用于例如通信、网络、计算、消费电子等多种应用。多阈值MOS电路也可用在多种电子装置中，特别用在诸如无线通信装置、蜂窝电话、无线数字个人助理(PDA)、无线调制解调器模块、膝上型计算机和使用触发器的其它数字电路这样的便携装置中。以下说明在无线装置中的多阈值MOS电路的使用。

图4显示出可优选使用多阈值MOS电路的无线装置400的框图。无线装置400可以是蜂窝电话、终端、手机或其它设备。无线装置400可由码分多址(CDMA)系统、时分多址(TDMA)系统、全球移动通信系统(GSM)、高级移动电话系统(AMPS)、全球定位系统(GPS)、多输入多输出(MIMO)系统、正交频分多路(OFDM)系统、正交频分多址(OFDMA)系统、无线局域网(WLAN)和/或其它无线通信系统和网络来通信。CDMA系统可实现宽带CDMA(W-CDMA)、cdma2000或其它无线接入技术。WLAN可为IEEE802.11网络、蓝牙网络或一些其它无线网络。

无线装置400提供经过接收路径和发射路径的双向通信。对于接收路径，由基站发射的前向链路信号由天线412接收，通过双工器(D)414进行路由选择，并且提供到接收机单元(RCVR)416。接收机单元416调节并且数字化接收的信号并且将输入抽样提供到数字部分420用于做进一步处理。对于发射路径，发射机单元(TMTR)418从数字部分420接收将发射的数据，处理并且调节该数据，并且生成反向链路信号，该反向链路信号通过双工器414进行路由选择并且经由天线412发射到基站。

数字部分420包括多种处理单元和接口单元，例如数字信号处理器(DSP)422、精简指令设置计算机(RISC)424、控制器/微处理器426、外部总线接口(EBI)428。DSP 422和/或RISC 424可实现(1)执行数据发射和接收(例如，编码、调制、解调、解码等)的处理的调制解调器处理器，(2)执行对静止图像、移动视频、移动文字等的处理的视频处理器，(3)执行对视频游戏、3D模型的图形的处理的图形处理器，和/或(4)其它应用的其它处理器。EBI 428促进了数字部分420与易失性存储器432和非易失性存储器434之间的数据传递。易失性存储器432可以是RAM、SRAM、DRAM、SDRAM等。非易失性存储器434可以是闪存存储器、ROM等。多阈值MOS电路可用于数字部分420和/或存储器432和434中的任何或所有单元。

多阈值MOS电路可用在多种类型IC中，例如专用集成电路(ASIC)、DSP、RISC、数字信号处理装置(DSPD)、可编程逻辑装置(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器等。多阈值MOS电路也可以多种IC处理技术来制造，例如CMOS、N-MOS、P-MOS、双极型CMOS(Bi-CMOS)等。CMOS技术可在同一芯片上制造N-FET和P-FET装置，而N-MOS技术仅可制造N-FET装置，而P-MOS技术仅可制造P-FET装置。多阈值MOS电路可使用不同装置尺寸技术(例如，0.13mm，30nm等)来制造。一般情况下，随IC处理技术缩减到更小“特性”或装置长度，多阈值MOS电路将更有效和有利。

提供公开的实施例的前述说明以使本领域中的技术人员制造或使用本发明。对于本领域的那些技术人员来说，对这些实施例的多种更改是明显的，并且此处定义的通用原理可在不偏离本发明的精神或范围的情况下应用到其它实施例。这样，本发明不意在限制于此处显示的实施例，但应符合与此处公开的原理和新颖特性一致的最广范围。

Claims (22)

1.一种集成电路，包括至少一个多阈值触发器，每个多阈值触发器包括：

由低阈值(LVT)晶体管组成的主锁存器；

由高阈值(HVT)晶体管组成的从属锁存器；和

可操作以使能或禁止所述LVT晶体管的至少一个控制开关。

2.如权利要求1所述的集成电路，其中，每个多阀值触发器的所述主锁存器包括

由LVT晶体管组成的并且可操作以抽样并保持输入数据的锁存电路，并且其中，所述至少一个控制开关可操作以使能或禁止所述锁存电路的所述LVT晶体管。

3.如权利要求2所述的集成电路，其中，每个多阈值触发器的所述主锁存器中的所述锁存电路包括

由LVT晶体管形成的并且连接在反馈配置中的第一和第二逆变器，和

由LVT晶体管形成的第一和第二通路开关，所述第一通路开关连接到所述第一逆变器的输入端，并且所述第二通路开关连接在所述反馈配置内。

4.如权利要求2所述的集成电路，其中，每个多阈值触发器的所述主锁存器还包括

由LVT晶体管组成并且可操作以缓冲输入数据并且将缓冲的数据提供给所述锁存电路的输入缓冲器，并且其中，所述至少一个控制开关可操作以使能或禁止所述输入缓冲器的所述LVT晶体管。

5.如权利要求1所述的集成电路，其中，每个多阈值触发器的所述从属锁存器包括

由HVT晶体管组成的并且可操作以抽样并保持来自所述多阈值触发器的所述主锁存器的输出数据的锁存电路。

6.如权利要求5所述的集成电路，其中，每个多阈值触发器的所述从属锁存器中的所述锁存电路包括

由HVT晶体管形成的并且连接在反馈配置中的第一和第二逆变器，和

由HVT晶体管形成的第一和第二通路开关，所述第一通路开关连接到所述第一逆变器的输入端，所述第二通路开关被连接在所述反馈配置内。

7.如权利要求5所述的集成电路，其中，每个多阈值触发器的所述从属锁存器包括

由LVT晶体管形成的并且可操作以为所述多阈值触发器提供信号驱动的输出驱动器，并且其中，所述至少一个控制开关可操作以使能或禁止所述输出驱动器的所述LVT晶体管。

8.如权利要求7所述的集成电路，其中，每个多阈值触发器的所述至少一个控制开关包括

第一组至少一个脚开关，其配置成接收第一使能信号并且可操作以根据所述第一使能信号来使能或禁止所述主锁存器的所述LVT晶体管，和

第二组至少一个脚开关，其配置成接收第二使能信号并且可操作以根据所述第二使能信号来使能或禁止所述输出驱动器的所述LVT晶体管。

9.如权利要求5所述的集成电路，其中，每个多阈值触发器的所述从属锁存器还包括

上拉晶体管，其可在所述多阈值触发器被禁止时将所述多阈值触发器的输出上拉到已知逻辑状态。

10.如权利要求1所述的集成电路，其中，所述每个多阈值触发器的所述从属锁存器被操作以在所述多阈值触发器被禁止时保持所述多阈值触发器的逻辑状态。

11.如权利要求1所述的集成电路，其中，所述至少一个多阈值触发器可操作以在所述至少一个多阈值触发器被禁止时接收保持在预定逻辑电平的时钟信号。

12.如权利要求1所述的集成电路，其中，所述至少一个控制开关包括至少一个脚开关。

13.如权利要求1所述的集成电路，其中，所述至少一个控制开关包括至少一个头开关。

14.如权利要求1所述的集成电路，其中，所述至少一个控制开关由至少一个HVT晶体管形成。

15.如权利要求1所述的集成电路，其中，所述LVT晶体管和所述HVT晶体管为金属氧化物半导体(MOS)器件。

16.一种集成电路，包括至少一个多阈值触发器，每个多阈值触发器包括：

由高阈值(HVT)晶体管组成的主锁存器；

由低阈值(LVT)晶体管组成的从属锁存器；和

可操作以使能或禁止所述LVT晶体管的至少一个控制开关。

17.一种集成电路，包括至少一个多阈值触发器，每个多阈值触发器包括：

主锁存器，其由低阈值(LVT)晶体管形成的输入缓冲器和由LVT晶体管形成的第一锁存电路组成；

从属锁存器，其由高阈值(HVT)晶体管形成的第二锁存电路和由LVT晶体管形成的输出驱动器组成；和

至少一个控制开关，其可操作以使能或禁止所述输入缓冲器、所述第一锁存电路和所述输出驱动器的所述LVT晶体管。

18.如权利要求17所述的集成电路，其中，每个多阈值触发器的所述从属锁存器可操作以在所述多阈值触发器被禁止时保持所述多阈值触发器的逻辑状态。

19.如权利要求17所述的集成电路，其中，每个多阈值触发器的所述至少一个控制开关由至少一个HVT晶体管形成。

20.如权利要求17所述的集成电路，其中，所述LVT晶体管和所述HVT晶体管为N沟道场效应晶体管(N-FET)、P沟道场效应晶体管(P-FET)，或其组合。

21.一种电子装置，包括至少一个多阈值金属氧化物半导体(MOS)电路，每个多阈值MOS电路包括：

由低阈值(LVT)晶体管组成的第一电路；

由高阈值(HVT)晶体管组成的第二电路；

至少一个控制开关，其可操作以使能或禁止所述LVT晶体管。

22.如权利要求21所述的电子装置，其中，每个多阈值MOS电路为触发器。

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