CN116206660A - 寄存器 - Google Patents

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CN116206660A CN202211473466.4A CN202211473466A CN116206660A CN 116206660 A CN116206660 A CN 116206660A CN 202211473466 A CN202211473466 A CN 202211473466A CN 116206660 A CN116206660 A CN 116206660A
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voltage
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Abstract

本发明公开一种寄存器，包括：主从触发器，由第一电源电压供电；气球锁存器，由第二电源电压供电，其中该第二电源电压独立于该第一电源电压；以及电平转换器，提供该主从触发器和该气球锁存器之间的电压转换；其中，在该主从触发器中储存有数据，并且当该第一电源电压禁用时，该气球锁存器配置为暂时保留该数据。由于气球锁存器由第二电源电压而不是第一电源电压供电，气球锁存器可以帮助临时保留主从触发器的资料，因此本发明实施例的设计中所提出的寄存器不仅提供了数据保留的功能，还降低了整体功耗。

Description

寄存器
技术领域
本发明涉及电学技术领域，尤其涉及一种寄存器。
背景技术
具有传统设计的寄存器(register)中的所有锁存器(latch)由相同的电源(powersource)供电。如果电源关闭(或接通)，寄存器将无法保留(retain)数据。然而，传统寄存器的功耗可能太高。因此，需要提出一种新颖的方案来解决现有技术或传统设计的问题。
发明内容
有鉴于此，本发明提供一种具有数据保留(data retention)的寄存器，以解决上述问题。
根据本发明的第一方面，公开一种寄存器，包括：
主从触发器，由第一电源电压供电；
气球锁存器，由第二电源电压供电，其中该第二电源电压独立于该第一电源电压；以及
电平转换器，提供该主从触发器和该气球锁存器之间的电压转换；
其中，在该主从触发器中储存有数据，并且当该第一电源电压禁用时，该气球锁存器配置为暂时保留该数据。
本发明的寄存器由于包括：主从触发器，由第一电源电压供电；气球锁存器，由第二电源电压供电，其中该第二电源电压独立于该第一电源电压；以及电平转换器，提供该主从触发器和该气球锁存器之间的电压转换；其中，在该主从触发器中储存有数据，并且当该第一电源电压禁用时，该气球锁存器配置为暂时保留该数据。由于气球锁存器由第二电源电压而不是第一电源电压供电，气球锁存器可以帮助临时保留主从触发器的资料，因此本发明实施例的设计中所提出的寄存器不仅提供了数据保留的功能，还降低了整体功耗。
附图说明
图1是根据本发明实施例的寄存器的示意图；
图2是根据本发明实施例的寄存器的电路图；
图3是根据本发明另一实施例的主从(master-slave)触发器(flip-flop)的电路图；
图4是根据本发明另一实施例的主从触发器的电路图；
图5为本发明另一实施例的寄存器的电路图；以及
图6是根据本发明实施例的寄存器的电压波形图(waveform)；
图7是根据本发明另一个实施例的寄存器的示意图；
图8是根据本发明又一个实施例的寄存器的示意图。
具体实施方式
在下面对本发明的实施例的详细描述中，参考了附图，这些附图构成了本发明的一部分，并且在附图中通过图示的方式示出了可以实践本发明的特定的优选实施例。对这些实施例进行了足够详细的描述，以使本领域技术人员能够实践它们，并且应当理解，在不脱离本发明的精神和范围的情况下，可以利用其他实施例，并且可以进行机械，结构和程序上的改变。本发明。因此，以下详细描述不应被理解为限制性的，并且本发明的实施例的范围仅由所附权利要求限定。
将理解的是，尽管术语“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用于描述各种组件、组件、区域、层和/或部分，但是这些组件、组件、区域、这些层和/或部分不应受到这些术语的限制。这些术语仅用于区分一个组件、组件、区域、层或部分与另一区域、层或部分。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一或主要组件、组件、区域、层或部分可以称为第二或次要组件、组件、区域、层或部分。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之类的空间相对术语，以便于描述一个组件或特征与之的关系。如图所示的另一组件或特征。除了在图中描述的方位之外，空间相对术语还意图涵盖设备在使用或运行中的不同方位。该设备可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。另外，还将理解的是，当“层”被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。
术语“大约”、“大致”和“约”通常表示规定值的±20％、或所述规定值的±10％、或所述规定值的±5％、或所述规定值的±3％、或规定值的±2％、或规定值的±1％、或规定值的±0.5％的范围内。本发明的规定值是近似值。当没有具体描述时，所述规定值包括“大约”、“大致”和“约”的含义。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，单数术语“一”，“一个”和“该”也旨在包括复数形式，除非上下文另外明确指出。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明构思。如本文所使用的，单数形式“一个”、“一种”和“该”也旨在包括复数形式，除非上下文另外明确指出。
将理解的是，当将“组件”或“层”称为在另一组件或层“上”、“连接至”、“耦接至”或“邻近”时，它可以直接在其他组件或层上、与其连接、耦接或相邻、或者可以存在中间组件或层。相反，当组件称为“直接在”另一组件或层“上”、“直接连接至”、“直接耦接至”或“紧邻”另一组件或层时，则不存在中间组件或层。
注意：(i)在整个附图中相同的特征将由相同的附图标记表示，并且不一定在它们出现的每个附图中都进行详细描述，并且(ii)一系列附图可能显示单个项目的不同方面，每个方面都与各种参考标签相关联，这些参考标签可能会出现在整个序列中，或者可能只出现在序列的选定图中。
图1是根据本发明实施例的寄存器100的示意图。寄存器100可应用于移动装置(mobile device)，例如智能手机(smart phone)、平板计算机(tablet computer)或笔记本电脑(notebook computer)，但不限于此。如图1所示，寄存器100包括主从触发器(master-slave flip-flop)110、气球锁存器(balloon latch)120和电平(level)转换器130。主从触发器110由第一电源电压VDD1供电。气球锁存器120由第二电源电压VDD2供电。需要说明的是，第二电源电压VDD2独立于第一电源电压VDD1。例如，第一电源电压VDD1可以来自第一电源，第二电源电压VDD2可以来自第二电源。如果第一电源关掉(turn off)，则第一电源电压VDD1将被禁用(disabled)，但不会对来自第二电源的第二电源电压VDD2产生负面影响。在一些实施例中，第二电源电压VDD2总是被启用(enabled)(第二电源电压VDD2一直处于启用状态或第二电源电压VDD2一直启用)。第一电源电压VDD1和第二电源电压VDD2的电压可以相同或不同。在一个实施例中，第一电源电压VDD1供应至主从触发器110，但是可能会断开供电；例如通过控制第一电源电压VDD1与主从触发器110之间的开关接通而向主从触发器110供电，以及控制该开关断开而停止向主从触发器110供电。第二电源电压VDD2供电至气球锁存器120，在一个实施例中第二电源电压VDD2持续供电至气球锁存器120而不中断。电平转换器(或电压电平转换器)130提供主从触发器110和气球锁存器120之间的电压转换。例如，电平转换器130可以是交叉耦合型(cross-coupling type)电平转换器或电流镜型(current-mirror type)电平转换器。
数据(data)DA原本存储在主从触发器110中。通常，当第一电源电压VDD1被禁用时(当禁用第一电源电压VDD1时或当第一电源电压VDD1禁用时)，气球锁存器120配置为暂时(temporarily)保留(retain)数据DA，因此数据DA不会丢失。具体地，寄存器100可以在正常模式(normal mode)、保存(saving)模式或恢复(restoring)模式下操作。在正常模式下，主从触发器110正常工作。在保存模式下，可以从主从触发器110中读出数据DA，然后将数据DA写入气球锁存器120。相反，在恢复模式下，数据DA可以从气球锁存器120中读出，然后数据DA可以被写回主从触发器110。例如，上述读和写的操作可以根据收到的信号来进行操作。例如，主从触发器110(或者主锁存器)可以具有一个或多个接口，该一个或多个接口可以用于接收数据DA、时钟CK、保存模式信号、恢复模式信号等等。例如，第一电源电压VDD1可以在保存模式之后和恢复模式之前暂时禁用(在保存模式之后和恢复模式之前，可以暂时禁用第一电源电压VDD1)。本发明实施例中，第一电源电压VDD1被禁用或暂时被禁用可以是主动的或者被动的，例如在一些应用场景中，由于需要而断供第一电源电压VDD1，而本发明可以适用于这些应用场景。由于气球锁存器120由第二电源电压VDD2而不是第一电源电压VDD1供电，气球锁存器120可以帮助临时(或暂时)保留主从触发器110的数据DA。在本发明实施例的设计中，所提出的寄存器100不仅提供了数据保留的功能，还降低了整体功耗。在一些实施例中，寄存器100被认为是DRRTFF(Dual-Rail Retention Flip-Flop，双轨保持触发器)。先前技术中，例如主从触发器110由第一电源电压VDD1供电，气球锁存器120也是由第一电源电压VDD1供电。然而发明人发现，这种应用场景下，当第一电源电压VDD1由于一些原因断开供电时，就会造成数据的丢失，并且这种设计之下对第一电源电压VDD1的要求较高，设计局限性较大。因此，在发明人所提出的本发明实施例中，将气球锁存器120设计为由独立于第一电源电压VDD1的第二电源电压VDD2供电，第二电源电压VDD2为持续供电的电源，此外为了电压适配本发明实施例中提供了电平转换器130以进行电压的转换和平衡；因此本发明实施例所提出的方案中，即使在一些需要将第一电源电压VDD1禁用的场景下，也可以将数据(暂时)保存到气球锁存器120中，从而使得数据不会丢失，同时对于电源的使用更加灵活，提高了设计的弹性和灵活性，提供了更多的设计选择。此外，本发明实施例的方案中第一电源电压VDD1可以正常禁用而无所顾忌，因此寄存器100的整体功耗将会降低。
以下实施例将介绍寄存器100的不同配置和详细结构特征。应该理解，这些附图和描述仅是示例性的，而不是对本发明的限制。
图2是根据本发明实施例的寄存器200的电路图。在图2的实施例中，寄存器200包括主从触发器210、气球锁存器220和电平转换器230。主从触发器210由第一电源电压VDD1供电。气球锁存器220由第二电源电压VDD2供电。需要说明的是，第二电源电压VDD2独立于第一电源电压VDD1。在一些实施例中，由第二电源电压VDD2供应或供电的器件或装置是用较高阈值电压(例如，HVT(higher threshold voltage))器件来实现，其他的器件或装置是较低阈值电压的器件或装置，较低阈值电压例如为较低阈值电压(lower thresholdvoltage，LVT)或标准阈值电压(standard threshold voltage，SVT)。
气球锁存器220包括第一反相器(inverter)251、第二反相器252、第三反相器253、第一传输门(transmission gate)261、第二传输门262、第三传输门263和第四传输门264。第一传输门(或传输闸)261可以根据恢复电压(restoring voltage)VR打开(断开)或关闭(接通)。第一传输门261具有耦接至第一公共节点NM1的第一端子(terminal)，以及耦接至第二公共节点NM2的第二端子(或端)。第二传输门262可以根据反相恢复电压(invertedrestoring voltage)VRB打开(断开)或关闭(接通)。第二传输门262具有耦接至第一公共节点NM1的第一端子，以及耦接至第一节点N1的第二端子。在一些实施例中，反相恢复电压VRB是通过触发恢复电压VR产生的，并且它们具有互补的逻辑电平。
例如，如果根据对应的电压控制传输门，则可以在对应的电压具有高逻辑电平(例如，逻辑“1”)的情况下关闭(close)传输门，并且传输门可以在对应的电压为低逻辑电平(例如逻辑“0”)的情况下打开(open)，但不限于此。此外，如果传输门关闭(close)，则其(传输门)第一端子可以耦合到其第二端子。反之，如果传输门打开(open)，则其第一端子可以从其第二端子去耦(decouple)。也即本文中关闭(close)代表的是接通，打开(open)代表的是断开。
第一反相器251具有耦合到第一节点N1的输入端(端子)和耦合到第二节点N2的输出端(端子)。第三传输门263可以根据反相的(反相)保存电压(saving voltage)VSB打开或关闭(第三传输门263也可以根据保存电压VS打开或关闭，这并不影响第三传输门263的操作或工作)。第三传输门263具有耦接至第二节点N2的第一端(端子)，以及耦接至第三节点N3的第二端(端子)。第二反相器252的输入端(端子)耦接第三节点N3，输出端(端子)耦接第一节点N1。第四传输门264可以根据保存电压VS打开或关闭(或者，断开或接通)。第四传输门264的第一端(端子)耦接第三节点N3，第二端(端子)耦接第四节点N4。第三反相器253的输入端(端子)耦接第五节点N5，输出端(端子)耦接第四节点N4。在一些实施例中，反相保存电压VSB是通过触发保存电压VS产生的，并且它们具有互补的逻辑电平。
电平转换器230包括第一P型晶体管MP1、第二P型晶体管MP2、第三P型晶体管MP3、第四P型晶体管MP4、第一N型晶体管MN1和第二N型晶体管MN2。例如，每个P型晶体管可以是PMOS晶体管(P型金属氧化物半导体场效应晶体管(P-type Metal-Oxide-SemiconductorField-Effect Transistor))，每个N型晶体管可以是NMOS晶体管(N型金属氧化物半导体场-效应晶体管(N-type Metal-Oxide-Semiconductor Field-Effect Transistor))。
第一P型晶体管MP1具有耦接至第六节点N6的控制端(端子)、耦接至第二电源电压VDD2的第一端(端子)以及耦接至第七节点N7的第二端(端子)。第二P型晶体管MP2具有耦接至第五节点N5的控制端(端子)、耦接至第二电源电压VDD2的第一端(端子)以及耦接至第八节点N8的第二端(端子)。第三P型晶体管MP3具有用于接收移位电压(shifting voltage)VL的控制端(端子)、耦接至第七节点N7的第一端(端子)以及耦接至第五节点N5的第二端(端子)。第四P型晶体管MP4具有用于接收反相(反相的)移位电压VLB的控制端(端子)、耦接至第八节点N8的第一端(端子)以及耦接至第六节点N6的第二端(端子)。第一N型晶体管MN1具有用于接收移位电压VL的控制端(端子)、耦接至接地电压VSS的第一端(端子)以及耦接至第五节点N5的第二端(端子)。第二N型晶体管MN2具有用于接收反相移位电压VLB的控制端(端子)、耦接至接地电压VSS的第一端(端子)以及耦接至第六节点N6的第二端(端子)。在一些实施例中，反相移位电压VLB是通过触发移位电压VL产生的，并且它们具有互补的逻辑电平。
主从触发器210包括第四反相器254、第五反相器255、第六反相器256、第七反相器257、第五传输门265、第六传输门266、第七传输门267、第八传输门268、第一控制反相器271和第二控制反相器272。
第四反相器254具有用于接收数据电压(data voltage)VD的输入端(端子)和耦合到第九节点N9的输出端(端子)。第五传输门265可以根据反相时钟(clock)CKB打开或关闭(或者，断开或接通)。第五传输门265具有耦接至第九节点N9的第一端(端子)，以及耦接至第十节点N10的第二端(端子)。第一控制反相器271的输入端(端子)耦接第十节点N10，输出端(端子)耦接第十一节点N11。第六传输门266可以根据时钟CK打开或关闭。第六传输门266具有耦接至第十节点N10的第一端(端子)，以及耦接至第十二节点N12的第二端(端子)。第五反相器255的输入端(端子)耦接第十一节点N11，输出端(端子)耦接第十二节点N12。在一些实施例中，反相时钟CKB是通过触发时钟CK产生的，并且它们具有互补的逻辑电平。
第七传输门267可以根据时钟CK打开或关闭。第七传输门267具有耦接至第十一节点N11的第一端，以及耦接至第十三节点N13的第二端。第六反相器256的输入端耦接至第十三节点N13以接收移位电压VL，而输出端耦接至第二公共节点NM2以输出反相移位电压VLB。在一些实施例中，主从触发器210的移位电压VL和反相移位电压VLB也被布置用于控制电平转换器230。第八传输门268可以根据反相时钟CKB打开或关闭。第八传输门268具有耦接至第十三节点N13的第一端，以及耦接至第十四节点N14的第二端。第二控制反相器272的输入端耦接至第一公共节点NM1，以及耦合到第十四节点N14的输出端。第七反相器257具有耦接至第二公共节点NM2的输入端，以及用于输出输出电压VQ的输出端。在一些实施例中，数据电压VD、移位电压VL和输出电压VQ中的任何一个被认为是存储在主从触发器210中的前述数据DA。
具体地，寄存器200可以工作在正常模式、保存模式或恢复模式，下面将详细描述。
在正常模式下，保存电压VS具有低逻辑电平，恢复电压VR具有高逻辑电平。因此，第一传输门261和第三传输门263均关闭(close)，第二传输门262和第四传输门264均打开(open)。主从触发器210用作正常(normal)触发器。
在保存模式下，保存电压VS和恢复电压VR均具有高逻辑电平。因此，第一传输门261和第四传输门264均关闭，第二传输门262和第三传输门263均打开。此时，可从主从触发器210读出数据(例如数据电压VD、移位电压VL或输出电压VQ)，然后将数据写入气球锁存器220。此外，电平转换器230可以为第一电源电压VDD1和第二电源电压VDD2之间的数据提供电压转换。
在恢复模式下，保存电压VS、恢复电压VR和时钟CK均具有低逻辑电平。因此，第二传输门262和第三传输门263均关闭，第一传输门261和第四传输门264均打开。此时，可以从气球锁存器220中读出数据，然后将数据写回主从触发器210。因此，即使第一电源电压VDD1暂时禁用，主从触发器210的输出电压VQ也可以完全恢复(因为气球锁存器220的第二电源电压VDD2始终启用)。
图3是根据本发明另一实施例的主从触发器310的电路图。具有正向复位(positive reset)功能(或正向重置功能)的主从触发器310可以应用于上述寄存器200。在图3的实施例中，主从触发器310包括第一反或(NOR)闸(门)371和第二或非门(门)372，分别代替上述的第一控制反相器271和第二控制反相器272。具体地，第一或非门371具有用于接收重置电压(reset voltage)VRE的第一输入端、耦接至第十节点N10的第二输入端以及耦接至第十一节点N11的输出端。第二或非门372具有耦接至第一公共节点NM1的第一输入端、用于接收重置电压VRE的第二输入端以及耦接至第十四节点N14的输出端。需要说明的是，如果重置电压VRE为高逻辑电平，则输出电压VQ可以被强制重置为低逻辑电平。图3的主从触发器310的其他特征与图2的主从触发器210的特征相似。因此，两个实施例可以实现相似水平(level)的性能。相较于图2的实施例，图3的实施例具有重置功能，从而提供了更多的设计选择。
图4是根据本发明另一实施例的主从触发器410的电路图。具有负向置位(negative set)功能的主从触发器410可以应用于上述寄存器200。在图4的实施例中，主从触发器410包括第一反及(NAND)闸471和第二与非门472，分别代替上述的第一控制反相器271和第二控制反相器272。具体而言，第一与非门471具有用于接收设定电压(setvoltage)VSE的第一输入端、耦接至第十节点N10的第二输入端以及耦接至第十一节点N11的输出端。第二与非门472具有耦接至第一公共节点NM1的第一输入端、用于接收设定电压VSE的第二输入端以及耦接至第十四节点N14的输出端。需要说明的是，若设定电压VSE为低逻辑电平，则可强制输出电压VQ为高逻辑电平。图4的主从触发器410的其他特征与图2的主从触发器210的特征相似。因此，两个实施例可以实现相似的性能水平。相较于图2的实施例，图4的实施例具有置位功能，从而提供了更多的设计选择。
图5是根据本发明另一实施例的寄存器500的电路图。在图5的实施例中，寄存器500包括主从触发器210、气球锁存器520、电平转换器530和辅助电路540。主从触发器210由第一电源电压VDD1供电。气球latc h 520由第二电源电压VDD2供电。需要说明的是，第二电源电压VDD2独立于第一电源电压VDD1。主从触发器210的电路结构和操作在上述实施例中已经进行了描述，在此不再赘述。
气球锁存器520包括第一反相器251、第二反相器252、第一传输门261、第二传输门262、第三传输门263和第四传输门264。第一传输门261可以是根据恢复电压VR打开或关闭。第一传输门261具有耦接至第一公共节点NM1的第一端，以及耦接至第二公共节点NM2的第二端。第二传输门262可以根据反相恢复电压VRB打开或关闭。第二传输门262具有耦接至第一公共节点NM1的第一端，以及耦接至第一节点N1的第二端。第一反相器251的输入端耦接第一节点N1，输出端耦接第二节点N2。第三传输门263可以根据反相保存电压VSB打开或关闭。第三传输门263具有耦接至第二节点N2的第一端，以及耦接至第三节点N3的第二端。第二反相器252具有耦接至第三节点N3的输入端，以及耦接至第一节点N1的输出端。第四传输门264可以根据保存电压VS打开或关闭。第四传输门264的第一端耦接第三节点N3，第四传输门264的第二端耦接第四节点N4。
电平转换器530包括第一P型晶体管MP1、第二P型晶体管MP2、第三P型晶体管MP3、第四P型晶体管MP4、第一N型晶体管MNl和第二N型晶体管MN2。第一P型晶体管MP1具有耦接至第五节点N5的控制端、耦接至第二电源电压VDD2的第一端以及耦接至第六节点N6的第二端。第二P型晶体管MP2具有耦接至第四节点N4的控制端、耦接至第二电源电压VDD2的第一端以及耦接至第七节点N7的第二端。第三P型晶体管MP3具有耦接至第八节点N8的控制端、耦接至第六节点N6的第一端以及耦接至第四节点N4的第二端。第四P型晶体管MP4具有耦接至连接节点NE的控制端、耦接至第七节点N7的第一端以及耦接至第五节点N5的第二端。第一N型晶体管MN1具有耦接至第八节点N8的控制端、耦接至接地电压VSS的第一端以及耦接至第四节点N4的第二端。第二N型晶体管MN2具有耦接至连接节点NE的控制端、耦接至接地电压VSS的第一端以及耦接至第五节点N5的第二端。
辅助电路(auxiliary circuit)540耦合到电平转换器530。通常，辅助电路540可以选择性地将第八节点N8处的电压V8上拉至第二电源电压VDD2。具体地，辅助电路540包括控制晶体管(control transistor)MS、第三反相器253和辅助传输门569。在一些实施例中，控制晶体管MS是PMOS晶体管。控制晶体管MS具有用于接收操作电压(operationalvoltage)VT的控制端、耦接至第二电源电压VDD2的第一端以及耦接至第八节点N8的第二端。例如，操作电压VT可以与保存电压VS、第一电源电压VDD1或第二电源电压VDD2相同。在替代实施例中，控制晶体管MS被替换为另一个NMOS晶体管，并且操作电压(或工作电压、运行电压)VT与反相保存电压VSB或地电压VSS相同。第三反相器253的输入端耦接第八节点N8，输出端耦接连接节点NE。辅助传输门569可以根据保存电压VS打开或关闭。辅助传输门569具有耦接至第八节点N8的第一端，以及用于接收来自主从触发器210的反相移位电压VLB的第二端。在一些实施例中，辅助电路540中的第三反相器253由第一电源电压VDD1提供或供电，但不限于此。
类似地，寄存器500可以在正常模式、保存模式或恢复模式下操作，下面将对其进行详细描述。
在正常模式下，保存电压VS具有低逻辑电平并且恢复电压VR具有高逻辑电平。因此，第一传输门261和第三传输门263都关闭，第二传输门262、第四传输门264和辅助传输门569都打开。此外，P型晶体管MP5导通以上拉第八节点N8处的电压V8。主从触发器210用作正常触发器。
在保存模式下，保存电压VS和恢复电压VR均具有高逻辑电平。因此，第一传输门261、第四传输门264和辅助传输门569均关闭，第二传输门262和第三传输门263均打开。此外，P型晶体管MP5关闭。此时，可以从主从触发器210中读出数据，然后将数据写入气球锁存器520。这种设计使得主从触发器210的路径负载(path loading)为相对较低，因为仅使用反相移位电压VLB来操作气球锁存器520(不使用移位电压VL)。
在恢复模式下，保存电压VS、恢复电压VR和时钟CK均具有低逻辑电平。因此，第二传输门262和第三传输门263均关闭，第一传输门261、第四传输门264和辅助传输门569均打开。此外，P型晶体管MP5导通以上拉第八节点N8处的电压V8。此时，可以从气球锁存器520中读出数据，然后将数据写回主从触发器210。需要注意的是，在正常模式和恢复模式中，控制晶体管MS为控制电平转换器530提供稳定的输入。这种设计有效地降低了电平转换器530的功耗，因为来自主从触发器210的反相保存电压VSB(具有波动)被辅助传送门569完全阻断。
图5的寄存器500的其他特征类似于图2的寄存器200的那些特征。因此，两个实施例可以实现相似水平的性能。在替代实施例中，图3的主从触发器310或图4的主从触发器410也可以应用于图5的寄存器500。
图6是根据本发明实施例的寄存器100(或200或500)的电压波形图，其中横轴表示时间，纵轴表示每个电压电平。在第一阶段T1期间，寄存器100工作在正常模式，第一电源电压VDD1和时钟CK被启用。在第二阶段T2期间，寄存器100工作于保存模式，保存电压VS产生高逻辑脉冲(高逻辑电平)，使得数据DA由主从触发器110传送至气球锁存器120。第三阶段T3，暂时关闭时钟CK和第一电源电压VDD1，以降低整个寄存器100的功耗(阴影区域表示没有信号输入)。在第四阶段T4期间，寄存器100工作于恢复模式，恢复电压VR产生低逻辑脉冲(低逻辑电平)，使得数据DA从气球锁存器120传送回主从触发器110。第五阶段T5，寄存器100也工作在正常模式，再次启用第一电源电压VDD1和时钟CK。
本发明实施例中，寄存器100还可以做出许多不同的变型。例如，图7是根据本发明另一个实施例的寄存器的示意图。如图7所示，在本发明的一个实施例中，主从触发器110可以包括主锁存器(master latch)119和从锁存器(slave latch)118。主锁存器119可以具有一个或多个输入接口，用于接收例如数据DA、时钟CK、用于触发保存模式的信号(例如SAVE信号)，用于触发恢复模式的信号(例如RESTORE信号)等等。从锁存器118可以具有输出端Q，用于输出信号或数据等。主锁存器119与从锁存器118连接。主锁存器119和从锁存器118由第一电源电压VDD1供电，气球锁存器120由第二电源电压VDD2供电。寄存器100可以具有电平转换器131和电平转换器132，电平转换器131和电平转换器132可以均连接(耦接)在气球锁存器120与从锁存器118之间。电平转换器131和电平转换器132连接于从锁存器118的具体位置可以根据设计自由选择和更换，本发明实施例中并不限制。电平转换器131和电平转换器132均可以提供第一电源电压VDD1和二电源电压VDD2之间的转换。在发明人所提出的本发明实施例中，将气球锁存器120设计为由独立于第一电源电压VDD1的第二电源电压VDD2供电，第二电源电压VDD2为持续供电的电源，此外为了电压适配本发明实施例中提供了电平转换器131和/或电平转换器132以进行电压的转换和平衡；因此本发明实施例所提出的方案中，即使在一些需要将第一电源电压VDD1禁用的场景下，也可以将数据(暂时)保存到气球锁存器120中，从而使得数据不会丢失，同时对于电源的使用更加灵活，提高了设计的弹性和灵活性，提供了更多的设计选择。此外本发明实施例中，电平转换器131和电平转换器132中任意一个或者两个可以采用与上述电平转换器130、230、530相同的结构或配置，又例如电平转换器131和电平转换器132中任意一个或者两个为交叉耦合型电平转换器或电流镜型电平转换器。
如图7所示，本发明实施例中，可以设置有电平转换器131和电平转换器132，也可以将电平转换器131和电平转换器132中的一个省去，或者也可以将电平转换器131和电平转换器132中的两个均省去。例如，当第二电源电压VDD2大于第一电源电压VDD1时，可以设置电平转换器131而省去电平转换器132，这样可以减少部件数量，简化设计，降低功耗；当然也可以不省去电平转换器132。当第二电源电压VDD2小于第一电源电压VDD1时，可以设置电平转换器132而省去电平转换器131这样可以减少部件数量，简化设计，降低功耗；当然也可以不省去电平转换器131。当第二电源电压VDD2等于第一电源电压VDD1时，可以省去电平转换器131和电平转换器132(这样气球锁存器与主从触发器直接连接)，这样可以减少部件数量，简化设计，降低功耗；当然也可以不省去电平转换器131和电平转换器132。本发明实施例中也可以同时设有电平转换器131和电平转换器132，这样可以适用于更多的应用场景，例如当第一电源电压VDD1和第二电源电压VDD2的大小不确定或者两者的大小会变化等场景。因此，本发明实施例中提供电平转换器131和电平转换器132的多种设计，以提供更加灵活及多样的设计选择并且满足不同的设计需求。
本发明实施例中，寄存器100还可以做出许多不同的变型。例如，图8是根据本发明又一个实施例的寄存器的示意图。如图8所示，本实施例与图7不同之处在于，电平转换器131和电平转换器132可以均连接(耦接)在气球锁存器120与主锁存器119之间。电平转换器131和电平转换器132连接于主锁存器119的具体位置可以根据设计自由选择和更换，本发明实施例中并不限制。如图8所示，本发明实施例中，与图7所示的实施例相同，可以设置有电平转换器131和电平转换器132，也可以将电平转换器131和电平转换器132中的一个省去，或者也可以将电平转换器131和电平转换器132中的两个均省去(这样气球锁存器与主从触发器直接连接)，以提供更加灵活及多样的设计选择并且满足不同的设计需求。因此，本发明图7和图8的实施例提供了不同的设计选项，以提供更加多样的设计选择，增加设计弹性和设计灵活性，满足不同的应用需求。此外本发明实施例中，电平转换器131和电平转换器132中任意一个或者两个可以采用与上述电平转换器130、230、530相同的结构或配置，又例如电平转换器131和电平转换器132中任意一个或者两个为交叉耦合型电平转换器或电流镜型电平转换器。
本发明提出一种新颖的寄存器。相较于传统设计，本发明至少具有数据保留和低功耗的优点，因此适用于各种电子装置。
需要说明的是，上述电压、电流、电阻、电感、电容等元件参数并非对本发明的限制。设计者可以根据不同的要求调整这些设置。本发明的寄存器不限于图1-6的配置。本发明可以仅包括图1-6的任何一个或多个实施例的任何一个或多个特征。换言之，并非图中显示的所有特征都应在本发明的寄存器中实现。虽然本发明的实施例以MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管)为例，但本发明不限于此，本领域技术人员可以使用其他类型的晶体管，例如BJT(BipolarJunction Transistor，双极结型晶体管)、JFET(Junction Gate Field EffectTransistor，面结型栅场效应晶体管)、FinFET(Fin Field Effect Transistor，鳍式场效晶体管)等，不影响本发明的性能。
在权利要求中使用诸如“第一”、“第二”、“第三”等顺序术语来修改权利要求要素本身并不意味着一个权利要求要素相对于另一个权利要求要素的任何优先权、优先权或顺序或执行方法动作的时间顺序，仅用作卷标，以区分具有特定名称的一个权利要求要素与具有相同名称的另一要素(但使用序号)以区分权利要求要素。
本领域的技术人员将容易地观察到，在保持本发明教导的同时，可以做出许多该设备和方法的修改和改变。因此，上述公开内容应被解释为仅由所附权利要求书的界限和范围所限制。

Claims (20)

1.一种寄存器，其特征在于，包括：
主从触发器，由第一电源电压供电；
气球锁存器，由第二电源电压供电，其中该第二电源电压独立于该第一电源电压；以及
电平转换器，提供该主从触发器和该气球锁存器之间的电压转换；
其中，在该主从触发器中储存有数据，并且当该第一电源电压禁用时，该气球锁存器配置为暂时保留该数据。
2.如权利要求1所述的寄存器，其特征在于，该第二电源电压总是启用。
3.如权利要求1所述的寄存器，其特征在于，该寄存器工作于正常模式、保存模式或恢复模式。
4.如权利要求3所述的寄存器，其特征在于，在该保存模式下，该数据写入该气球锁存器。
5.如权利要求3所述的寄存器，其特征在于，在该恢复模式下，该数据从该气球锁存器中读出。
6.如权利要求3所述的寄存器，其特征在于，在该保存模式之后和该恢复模式之前，暂时禁用该第一电源电压。
7.如权利要求1所述的寄存器，其特征在于，该电平转换器为交叉耦合型电平转换器或电流镜型电平转换器。
8.如权利要求1所述的寄存器，其特征在于，该气球锁存器包括：
第一传输门，根据该恢复电压关闭或打开，其中该第一传输门的第一端耦接第一公共节点，以及该第一传输门的第二端耦接第二公共节点；
第二传输门，根据反相恢复电压关闭或打开，其中该第二传输门具有耦接至该第一公共节点的第一端，以及耦接至第一节点的第二端。
9.如权利要求8所述的寄存器，其特征在于，该气球锁存器还包括：
第一反相器，其中该第一反相器具有耦接至第该一节点的输入端，以及耦接至第二节点的输出端；
第三传输门，根据反相保存电压关闭或打开，其中该第三传输门具有耦接至该第二节点的第一端及耦接至第三节点的第二端；
第二反相器，其中该第二反相器的输入端耦接该第三节点，以及该第二反相器的输出端耦接该第一节点；以及
第四传输门，根据保存电压关闭或打开，其中该第四传输门的第一端耦接该第三节点，以及该第四传输门的第二端耦接第四节点。
10.如权利要求9所述的寄存器，其特征在于，该气球锁存器还包括：
第三反相器，其中该第三反相器的输入端耦接第五节点，以及该第三反相器的输出端耦接该第四节点。
11.如权利要求10所述的寄存器，其特征在于，该电平转换器包括：
第一P型晶体管，其中该第一P型晶体管具有耦接至第六节点的控制端、耦接至该第二电源电压的第一端以及耦接至第七节点的第二端；
第二P型晶体管，其中该第二P型晶体管具有耦接至该第五节点的控制端、耦接至该第二电源电压的第一端以及耦接至第八节点的第二端；
第三P型晶体管，其中该第三P型晶体管具有接收移位电压的控制端、耦接至该第七节点的第一端以及耦接至该第五节点的第二端；
第四P型晶体管，其中该第四P型晶体管具有接收反相移位电压的控制端、耦接至该第八节点的第一端以及耦接至该第六节点的第二端。
第一N型晶体管，其中该第一N型晶体管具有接收该移位电压的控制端、耦接至接地电压的第一端以及耦接至该第五节点的第二端；以及
第二N型晶体管，其中该第二N型晶体管具有接收该反相移位电压的控制端、耦接至该接地电压的第一端以及耦接至该第六节点的第二端。
12.如权利要求9所述的寄存器，其特征在于，该电平转换器包括：
第一P型晶体管，其中该第一P型晶体管具有耦接至该第五节点的控制端、耦接至该第二电源电压的第一端以及耦接至该第六节点的第二端；
第二P型晶体管，其中该第二P型晶体管具有耦接至该第四节点的控制端、耦接至该第二电源电压的第一端以及耦接至该第七节点的第二端；
第三P型晶体管，其中该第三P型晶体管具有耦接至该第八节点的控制端、耦接至该第六节点的第一端以及耦接至该第四节点的第二端；
第四P型晶体管，其中该第四P型晶体管具有耦接至连接节点的控制端、耦接至该第七节点的第一端以及耦接至该第五节点的第二端；
第一N型晶体管，其中该第一N型晶体管具有耦接至该第八节点的控制端、耦接至该接地电压的第一端以及耦接至该第四节点的第二端；以及
第二N型晶体管，其中该第二N型晶体管具有耦接至该连接节点的控制端、耦接至该接地电压的第一端以及耦接至该第五节点的第二端。
13.如权利要求12所述的寄存器，其特征在于，还包括：
辅助电路，耦接该电平转换器，其中该辅助电路选择性地将该第八节点处的电压上拉至该第二电源电压。
14.如权利要求13所述的寄存器，其特征在于，该辅助电路包括：
控制晶体管，其中该控制晶体管具有用于接收操作电压的控制端、耦接至该第二电源电压的第一端以及耦接至该第八节点的第二端；
第三反相器，其中该第三反相器的输入端耦接该第八节点，以及该第三反相器的输出端耦接该连接节点；以及
辅助传输门，根据保存电压关闭或打开，其中该辅助传输门具有第一端耦接至第该八节点，以及该辅助传输门具有第二端以用于接收该反相移位电压。
15.如权利要求8所述的寄存器，其特征在于，该主从触发器包括：
第四反相器，其中该第四反相器具有接收数据电压的输入端，以及该第四反相器具有耦接至第九节点的输出端；
第五传输门，根据反相时钟关闭或打开，其中该第五传输门的第一端耦接该第九节点，以及该第五传输门的第二端耦接第十节点；
第一控制反相器，其中该第一控制反相器的输入端耦接该第十节点，以及该第一控制反相器的输出端耦接第十一节点；
第六传输门，根据时钟关闭或打开，其中该第六传输门具有耦接至该第十节点的第一端及耦接至第十二节点的第二端；以及
第五反相器，其中该第五反相器的输入端耦接第十一节点，以及该第五反相器的输出端耦接第十二节点。
16.如权利要求15所述的寄存器，其特征在于，该主从触发器还包括：
第七传输门，根据该时钟关闭或打开，其中该第七传输门的第一端耦接该第十一节点，以及该第七传输门的第二端耦接第十三节点；
第六反相器，其中该第六反相器的输入端耦接至该第十三节点以接收移位电压，以及该第六反相器的输出端耦接至该第二公共节点以输出该反相移位电压；
第八传输门，根据该反相时钟关闭或打开，其中该第八传输门的第一端耦接至该第十三节点，以及该第八传输门的第二端耦接至第十四节点；
第二控制反相器，其中该第二控制反相器的输入端耦该接第一公共节点，该第二控制反相器的输出端耦接该第十四节点；以及
第七反相器，其中该第七反相器具有耦接至该第二公共节点的输入端，以及用于输出输出电压的输出端。
17.如权利要求8所述的寄存器，其特征在于，该主从触发器包括：
第四反相器，其中该第四反相器具有接收数据电压的输入端，以及耦接至第九节点的输出端；
第五传输门，根据该反相时钟关闭或打开，其中该第五传输门的第一端耦接该第九节点，以及该第五传输门的第二端耦接第十节点；
第一或非门，其中该第一或非门具有接收重置电压的第一输入端、耦接该该第十节点的第二输入端以及耦接第十一节点的输出端；
第六传输门，根据时钟而关闭或打开，其中该第六传输门具有耦接至该第十节点的第一端及耦接至第十二节点的第二端；以及
第五反相器，其中该第五反相器的输入端耦接该第十一节点，以及该第五反相器的输出端耦接第十二节点。
18.如权利要求17所述的寄存器，其特征在于，该主从触发器还包括：
第七传输门，根据该时钟关闭或打开，其中该第七传输门的第一端耦接第十一节点，以及该第七传输门的第第二端耦接第十三节点；
第六反相器，其中该第六反相器的输入端耦接至该第十三节点以接收移位元电压，以及该第六反相器的输出端耦接至该第二公共节点以输出该反相移位电压；
第八传输门，根据反相时钟关闭或打开，其中该第八传输门的第一端耦接至该第十三节点，以及该第八传输门的第二端耦接至第十四节点；
第二或非门，其中该第二或非门具有耦接至第一公共节点的第一输入端、用于接收该重置电压的第二输入端以及耦接至该第十四节点的输出端；以及
第七反相器，其中该第七反相器具有耦接至该第二公共节点的输入端，以及用于输出输出电压的输出端。
19.如权利要求8所述的寄存器，其特征在于，该主从触发器包括：
第四反相器，其中该第四反相器具有接收数据电压的输入端，以及耦接至第九节点的输出端。
第五传输门，根据反相时钟关闭或打开，其中该第五传输门的第一端耦接该第九节点，以及该第五传输门的第二端耦接第十节点。
第一与非门，其中该第一与非门具有用于接收设定电压的第一输入端、耦接至第十节点的第二输入端以及耦接至第十一节点的输出端；
第六传输门，根据时钟而关闭或打开，其中该第六传输门具有耦接至该第十节点的第一端及耦接至第十二节点的第二端；以及
第五反相器，其中该第五反相器的输入端耦接该第十一节点，以及该第五反相器的输出端耦接该第十二节点。
20.如权利要求19所述的寄存器，其特征在于，该主从触发器还包括：
第七传输门，根据时钟关闭或打开，其中该第七传输门的第一端耦接该第十一节点，以及该第七传输门的第二端耦接第十三节点；
第六反相器，其中该第六反相器的输入端耦接至该第十三节点以接收移位电压，以及该第六反相器的输出端耦接至该第二公共节点以输出反相移位电压；
第八传输门，根据反相时钟关闭或打开，其中该第八传输门的第一端耦接至该第十三节点，以及该第八传输门的第二端耦接至第十四节点；
第二与非门，其中该第二与非门具有耦接至该第一公共节点的第一输入端、用于接收设定电压的第二输入端以及耦接至该第十四节点的输出端；以及
第七反相器，其中该第七反相器具有耦接至该第二公共节点的输入端，以及用于输出输出电压的输出端。
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