CN106936409B - 面积优化的保持触发器实施 - Google Patents

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Abstract

本发明涉及面积优化的保持触发器实施，公开了一种集成电路装置，其具有p阱平面(505)、多个基本平行的n阱行(520，540)、以及逻辑单元(500)。p阱平面(505)包括p型半导体材料。每个n阱行(520，540)包括设置在p阱平面的表面上的n型层。多个n阱行(520，540)包括第一n阱行(520)和第二n阱行(540)。逻辑单元(500)布置在p阱平面(505)上，并且逻辑单元(500)的覆盖区包含第一n阱行(520)和第二n阱行(540)。

Description

面积优化的保持触发器实施
背景技术
随着对电池供电装置的增加的电池寿命的不断增长的需求，对低功率系统和SOC(芯片上系统)的需求也在增加。这导致需要具有多个功率/电压域的功率管理设计。在具有功率域的设计中，通常需要保留(触发器的)状态，即使在功率域被切断时也是如此。这种状态通常称为备用状态，有助于减少断电和上电时间。为了保留这种状态，保持触发器广泛用于几乎所有的功率管理SOC。
典型的保持触发器包括主锁存器和从锁存器，其中从锁存器存储断电期间的状态。保持触发器的从锁存器必须由始终导通(AON)的保持电源供电，以在相关装置关闭时存储数据。从锁存器的n阱和漏极必须连接到始终导通的电源。为了减少泄漏，从锁存器通常设计有高电压阈值(HVT)晶体管，而主锁存器使用标准电压阈值(SVT)晶体管实施以达到目标性能。因此，这种HVT晶体管有时在本文中被称为AON逻辑，并且这种SVT晶体管被称为可切换逻辑。
SVT晶体管的n阱泄漏比HVT晶体管的泄漏高得多。保持触发器的存储锁存器的n阱和漏极必须连接到始终导通的电源，而保持触发器的主锁存器的n阱和漏极应该连接到可切换电源，以便以在保持/备用模式期间限制泄漏电流。由于逻辑单元的主锁存器和从锁存器的n阱连接到两个不同的电源，所以这样的逻辑单元必须具有两个分开的n阱，这在本文中也称为分离n阱。
图1是示例性保持触发器的示意性电路图。应注意图1所示的保持触发器实施仅仅是示例性的，并且任何数目的不同实施方式是可能的。图1的保持触发器100是D触发器并且包括主锁存器110和从锁存器120。图1的示例性主锁存器110包括反相器112、反相器114和反相器116。从锁存器120包括反相器122和反相器124。主锁存器110在输入端处捕获到反相器112的新值D，而从锁存器120保持先前由主锁存器110接收的值。传输门130根据时钟信号CK将保持在主锁存器110中的值传输到从锁存器120。反相器112、114、116、122、124和135中的每一个示例性地包括一个或多个晶体管，例如金属氧化物半导体(MOS)晶体管。主锁存器110、从锁存器120、传输门130和反相器135一起构成通常被称为逻辑单元的部分。一般来说，如本文所使用的术语逻辑单元是指形成诸如图1的D触发器的逻辑元件的电子元件(例如晶体管)的功能分组。
主锁存器110经由电源开关140耦合到始终导通的电源VDDC。当装置被关闭或被置于备用状态时，主锁存器110示例性地通过电源开关140与电源VDDC断开以节省电池电力。相反，从锁存器120直接连接到始终导通的电源VDDC，以便即使当装置被关闭或被置于备用状态时也维持由从锁存器存储的数据内容。因此，在其中主锁存器110和从锁存器120包括MOS晶体管的装置实施方式中，主锁存器晶体管的n阱通过电源开关140耦合到始终导通的电源VDDC，而从锁存器晶体管的n阱直接连接到始终导通的电源VDDC。在替代的实施方式中，主锁存器110连接到不同的可切换电源，而不是经由电源开关连接到始终导通的电源。由于逻辑单元100的主锁存器110和从锁存器120的n阱连接到两个不同的电源，所以这样的逻辑单元必须具有两个分离的n阱。
图2是集成电路功率域的示意性俯视图。图2示出在这样的功率域中标准逻辑单元的典型布局。功率域块200包括包含正掺杂(p+)半导体材料的p阱平面220。功率域块200在概念上被划分为多个行，通常被称为单元行202、204、206、208、210、212。功率域块200进一步包括多个大体上平行的n阱图230、232、234，每个n阱图包括沉积在p阱平面220的顶部上的负掺杂(n+)半导体材料层。这种n阱图230、232和234在本文中将被替代地称为n阱行。通常，两个相邻单元行共享公共的n阱图，其中一个单元行被翻转(有时称为南行)，而另一单元行不翻转(有时称为北行)。例如，在图2中，单元行202与单元行204共享n阱行230，单元行206与单元行208共享n阱行232，以及单元行210与单元行212共享n阱行234。因此，标准逻辑单元240与标准逻辑单元242共享n阱234。双高度标准逻辑单元244还利用n阱234以及n阱232。与电源开关单元250与相邻的翻转单元行共享n阱232相反，双高度电源开关单元250仅利用n阱232，该n阱232完全落在电源开关单元250的覆盖区(footprint)内。图2还示出电耦合到n阱行230、232、234并且还耦合到电源以向n阱230、232、234提供电力的电源抽头单元260-280。例如，n阱行230耦合到抽头单元260、266、270和276；n阱行232耦合到抽头单元262、268、272和278；以及n阱行234耦合到抽头单元264、270和280。每个n阱行230、232、234具有为使由电阻损耗导致的电压降最小化的沿其长度以规则间距安置的抽头单元。
在图2的示例性功率域块200中，所有n阱连接到相同的电源。但是在逻辑单元需要访问两个不同电源的情况下，例如在图1的示例中，其中主锁存器110由可切换电源供电，并且从锁存器120由始终导通的电源供电，这种单元必须具有彼此分离的两个不同的n阱。存在用于实施这种n阱分离的各种解决方案。在图3中示出一种这样的现有解决方案。图3是占据两个相邻单元行310和312的双高度逻辑单元300的示意图。逻辑单元300通常被称为“双高度”逻辑单元，但是由两个逻辑单元行310和312占据的尺寸不一定表示传统意义上的“高度”，而是还可以表示其他尺寸，例如宽度或长度。在图3所示的解决方案中，逻辑单元300的主锁存器的标准电压阈值(SVT)逻辑定位为接近并利用n阱行320。n阱行320经由一个或多个抽头单元(未示出)耦合到电源开关330，所述一个或多个抽头单元沿着n阱行320的长度以规则间距安置，如图2所示。电源开关330选择性地将SVT n阱行320耦合到始终导通的电源VDDC。可替代地，SVT n阱行320可以耦合到完全独立于始终导通的电源VDDC的可切换电源。第二n阱340定位为完全容纳在n阱行320内但与n阱行320隔离。逻辑单元300的从锁存器的高电压阈值(HVT)逻辑定位为接近并利用该第二n阱340。HVT n阱340耦合到始终导通的电源VDDC。AON抽头单元350安置在每个逻辑单元内部，示例性地位于HVT n阱340的覆盖区内，将HVTn阱340耦合到始终导通的电源VDDC。
图3所示的现有技术解决方案需要保持单元的面积增加。n阱行320的功率域是可切换的；从而防止与相邻单元的间距要求，始终导通的n阱340夹在可切换n阱之间。AON抽头连接需要单元300内部的额外面积以容纳抽头单元350并维持n阱320与n阱340之间的间距。由于可切换n阱岛360和370之间的窄n阱连接，这种实施方式也易受锁定问题的影响。
图4中示出另一现有技术的n阱分离解决方案。图4是占据两个相邻单元行410和412的双高度逻辑单元400的示意图。在图4所示的解决方案中，逻辑单元400的一侧具有可切换的n阱420，而单元400的另一侧具有始终导通的n阱440。逻辑单元400的主锁存器的标准电压阈值逻辑定位为接近并利用可切换n阱420，该可切换n阱420经由抽头单元(未示出)耦合到可切换电源430，在一些实施方式中，所述抽头单元在逻辑单元400的覆盖区外部耦合到n阱420。逻辑单元400的从锁存器的高电压阈值逻辑定位为接近并利用始终导通的n阱440，该始终导通的n阱440经由抽头单元(未示出)耦合到始终导通的电源VDDC，在一些实施方式中，所述抽头单元在逻辑单元400的覆盖区外部耦合到n阱440。图4的n阱分离解决方案的优点是相邻单元可以布置为相对于彼此“翻转”。例如，逻辑单元400右侧的单元可以布置为使得其与逻辑单元400共享始终导通的n阱440，并且逻辑单元400左侧的单元可以布置为使得其与逻辑单元400共享可切换n阱420。但是由于n阱420和440不连续，因此图4的解决方案在标准逻辑单元之间需要抽头单元，这增加了该解决方案所需的面积。另外，在单元内需要维持两个n阱420和440之间的n阱间距，进一步增加了面积要求。
发明内容
本公开的示例性方面涉及具有p阱平面、多个基本平行的n阱行和逻辑单元的集成电路装置。p阱平面包括p型半导体材料。每个n阱行包括设置在p阱平面的表面上的n型层。多个n阱行包括第一n阱行和第二n阱行。逻辑单元布置在p阱平面上，并且逻辑单元的覆盖区包含第一n阱行和第二n阱行。
本公开的另一示例性方面涉及集成电路逻辑单元，该集成电路逻辑单元包括p阱平面、第一n阱行、第二n阱行以及平行且邻接的第一单元行、第二单元行、第三单元行和第四单元行。p阱平面包括p型半导体材料。第一n阱行包括设置在p阱平面的表面上的n型层。第二n阱行基本平行于第一n阱行并且包括设置在p阱平面的表面上的n型层。第一逻辑单元行和第二逻辑单元行平行于并共享第一n阱行，并且第三逻辑单元行和第四逻辑单元行平行于并共享第二n阱行。
本公开的另一示例性方面涉及具有p阱平面、多个基本平行的n阱行和逻辑单元的集成电路装置。p阱平面包括p型半导体材料。多个n阱行中的每个n阱行包括设置在p阱平面的表面上的n型层。多个n阱行包括耦合到可切换电源的第一n阱行和耦合到始终导通的电源的第二n阱行。逻辑单元布置在p阱平面上，其中逻辑单元的覆盖区包含第一和第二n阱行。逻辑单元包括至少一个标准电压阈值(SVT)晶体管和至少一个高电压阈值(HVT)晶体管。所述至少一个SVT晶体管利用第一n阱行，并且所述至少一个HVT晶体管利用第二n阱行。
附图说明
图1是示例性保持触发器的示意性电路图。
图2是集成电路功率域的示意性俯视图。
图3是占据两个相邻单元行的双高度逻辑单元的示意图。
图4是占据两个相邻单元行的双高度逻辑单元的示意图。
图5是根据本公开的示例性方面的占据四个相邻单元行的四倍高度逻辑单元的示意图。
图6是根据本公开的示例性方面的占据四个相邻单元行的三个相邻四倍高度逻辑单元的示意图。
具体实施方式
参考附图描述示例实施例，其中相同的参考标记用于指示类似或等同的元件。说明的动作或事件的顺序不应被认为是限制性的，因为一些动作或事件可以以不同的顺序发生和/或与其它动作或事件同时发生。此外，根据本公开，可以不需要一些说明的动作或事件来实施方法。
图5是根据本公开的示例性方面的占据四个相邻单元行510、512、514、516的四倍高度逻辑单元500的示意图。图5示出设置在p阱平面505上的两个基本平行的n阱行520和540。p阱平面505包括正掺杂(p+)半导体材料。n阱行或n阱图520和540各自包括沉积在p阱平面505的顶部上的负掺杂(n+)半导体材料层。在图5的n阱分离方案中，与现有技术中的“水平地”相反，n阱520和540“垂直地”间隔开。本领域技术人员将认识到，出于说明的目的，此处使用术语“垂直地”和“水平地”来描述它们在诸如图5的图中的空间关系，并且可以不一定描述在体现本公开的所描述的方面的给定集成电路中的实际的物理空间关系。因此，逻辑单元500具有包含四个邻接单元行510、512、514和516以及两个相邻且平行的n阱行520和540的覆盖区。在图5的示例性实施例中，n阱行520耦合到可切换电源530，并且n阱行540耦合到始终导通的电源VDDC。当装置被关闭或置于备用模式时可以关闭的逻辑电路安置在单元行510和512中并且使用可切换n阱520。需要一直保持上电的逻辑电路被安置在单元行514和516中并且使用始终导通的n阱540。例如，在示例性实施例中，逻辑单元500是包括主锁存器和从锁存器的保持触发器。在这种实施例中，逻辑单元500的主锁存器的标准电压阈值(SVT)逻辑被布置为接近并利用n阱行520。逻辑单元500的从锁存器的高电压阈值(HVT)逻辑被布置为接近并利用n阱行540。因为每个n阱520和540一直延伸跨过逻辑单元500，所以在单元内没有如图3和图4的现有技术解决方案中存在的水平n阱间距要求。
图6是根据本公开的示例性方面的占据四个相邻单元行620、622、624、626的三个相邻四倍高度逻辑单元600、605、610的示意图。图6显示图5所示的n阱分离方案的其它方面。图6示出设置在p阱平面602上的两个基本平行的n阱行630和640。相邻的逻辑单元600、605和610各自具有包含单元行620、622、624和626以及n阱行630和640的覆盖区。在示例性实施例中，n阱行630耦合到可切换电源，并且n阱行640耦合到始终导通的电源。当装置被关闭或置于备用模式时可以被关闭的逻辑电路被安置在单元行620和622中，并且使用可切换n阱630。需要一直保持上电的逻辑电路被安置在单元行624和626中，并且使用始终导通的n阱640。在示例性实施例中，逻辑单元600、605、610是保持触发器，每个保持触发器包括主锁存器和从锁存器。在这种实施例中，每个逻辑单元600、605、610的主锁存器的标准电压阈值(SVT)逻辑布置为接近并利用n阱行630。每个逻辑单元600、605、610的从锁存器的高电压阈值(HVT)逻辑布置为接近并利用n阱行640。诸如单元行622中的抽头单元650的抽头单元以规则间隔耦合到n阱行630，以向n阱630和其连接的晶体管的漏极提供电力。诸如抽头单元650的耦合到n阱行630的抽头单元耦合到可切换电源(未示出)。诸如单元行626中的抽头单元660的抽头单元以规则间隔耦合到n阱行640，以向n阱640和其连接的晶体管的漏极提供电力。诸如抽头单元660的耦合到n阱行640的抽头单元耦合到始终导通的电源。
利用图6的n阱分离方案，由于n阱行630连续地横跨单元行620和622，并且n阱行640连续地横跨单元行624和626，所以不需要在逻辑单元600、605和610之间安置额外的抽头单元。诸如抽头单元650和660的抽头单元以规则间隔的安置是充分的。因此，利用该方法，在逻辑单元内不存在面积浪费，并且没有由于需要额外的抽头单元而导致的单元布局开销。
虽然关于图5和图6描述的逻辑单元包括两个n阱行和四个单元行，但是本公开不限于这些实施例。本公开考虑包含任何复数个(即大于或等于2个)n阱行以及相当数目的单元行的逻辑单元。
市售的布局布线(PNR)工具支持多倍高度单元的布局，并且这种布局不会导致逻辑单元布局中的任何开销。可以采用这种PNR工具来创建包含诸如图5和图6中所描述的那些的用于逻辑单元的四个单元行的布局位置。
随着集成电路应用越来越需要低功率设计，使用多电压阈值、分离n阱设计可能变得无处不在。本公开的方面区别于现有解决方案的是，本公开的方面没有伴随实施关于图5和图6描述的多电压阈值、分离n阱设计的开销。因此，诸如关于图5和图6描述的那些逻辑单元的逻辑单元可以用作任何这种低功率集成电路应用的基本构建块。
现有的集成电路设计在它们的保持触发器的运用中，由于与它们相关的功率和面积开销，通常非常廉价。但是由于与标准电压阈值晶体管相比，高电压阈值晶体管减少泄漏电流的量为100X的数量级，以及提出的解决方案消除了面积开销，因此实施100％保持触发器的设计是可行的。这使得超快的断电和上电时间成为可能，其中在断电期间泄漏电流超低。这继而使睡眠和断电状态比以往更有利，并且延长电池寿命。
应该注意，本文公开的实施例本质上是示例性的而不是限制性的，并且在前述公开内容中考虑了大范围的变化、修改、改变和替换。此外，在一些情况下，可以采用一些特征而无需相应地使用其它特征。因此，广义地和以与本文公开的广义的发明概念一致的方式解释所附权利要求是适当的。

Claims (15)

1.一种集成电路装置，包括：
p阱平面，其包括p型半导体材料；
多个基本平行的n阱行，每个n阱行包括设置在所述p阱平面的表面上的n型层，所述多个n阱行包括第一n阱行和第二n阱行，其中所述第一n阱行耦合到可切换电源，并且所述第二n阱行耦合到始终导通的电源；
第一逻辑单元，其布置在所述p阱平面上，所述第一逻辑单元的覆盖区包含所述第一n阱行和所述第二n阱行；以及
平行且邻接的第一逻辑单元行、第二逻辑单元行、第三逻辑单元行和第四逻辑单元行，其中所述第一逻辑单元行和所述第二逻辑单元行平行于并共享所述第一n阱行，并且所述第三逻辑单元行和所述第四逻辑单元行平行于并共享所述第二n阱行，并且其中所述第一逻辑单元的所述覆盖区包含所述第一逻辑单元行、所述第二逻辑单元行、所述第三逻辑单元行和所述第四逻辑单元行。
2.根据权利要求1所述的集成电路装置，其中所述第一逻辑单元包括具有第一电压阈值的至少一个晶体管和具有第二电压阈值的至少一个晶体管，具有所述第一电压阈值的所述至少一个晶体管利用所述第一n阱行，并且具有所述第二电压阈值的所述至少一个晶体管利用所述第二n阱行。
3.根据权利要求2所述的集成电路装置，其中所述第一逻辑单元包括至少一个标准电压阈值晶体管即SVT晶体管和至少一个高电压阈值晶体管即HVT晶体管，所述至少一个SVT晶体管利用所述第一n阱行，并且所述至少一个HVT晶体管利用所述第二n阱行。
4.根据权利要求1所述的集成电路装置，其进一步包括布置在所述p阱平面上的与所述第一逻辑单元相邻的第二逻辑单元，所述第二逻辑单元的所述覆盖区包含所述第一n阱行和所述第二n阱行，并且包含所述第一逻辑单元行、所述第二逻辑单元行、所述第三逻辑单元行和所述第四逻辑单元行。
5.根据权利要求1所述的集成电路装置，其中所述第一逻辑单元包括保持触发器。
6.根据权利要求5所述的集成电路装置，其中所述保持触发器包括主锁存器和从锁存器，所述主锁存器包括利用所述第一n阱行的至少一个SVT晶体管，并且所述从锁存器包括利用所述第二n阱行的至少一个HVT晶体管。
7.一种集成电路逻辑单元，包括：
p阱平面，其包括p型半导体材料；
第一n阱行，其包括设置在所述p阱平面的表面上的n型层；
第二n阱行，其基本平行于所述第一n阱行并且包括设置在所述p阱平面的所述表面上的n型层；以及
平行且邻接的第一逻辑单元行、第二逻辑单元行、第三逻辑单元行和第四逻辑单元行，其中所述第一逻辑单元行和所述第二逻辑单元行平行于并共享所述第一n阱行，并且所述第三逻辑单元行和所述第四逻辑单元行平行于并共享所述第二n阱行。
8.根据权利要求7所述的集成电路逻辑单元，其中所述第一n阱行耦合到第一电源，并且所述第二n阱行耦合到第二电源。
9.根据权利要求7所述的集成电路逻辑单元，其中所述第一n阱行耦合到可切换电源，并且所述第二n阱行耦合到始终导通的电源。
10.根据权利要求7所述的集成电路逻辑单元，其进一步包括具有第一电压阈值的至少一个晶体管和具有第二电压阈值的至少一个晶体管，具有所述第一电压阈值的所述至少一个晶体管利用所述第一n阱行，并且具有所述第二电压阈值的所述至少一个晶体管利用所述第二n阱行。
11.根据权利要求7所述的集成电路逻辑单元，其进一步包括至少一个标准电压阈值晶体管即SVT晶体管和至少一个高电压阈值晶体管即HVT晶体管，所述至少一个SVT晶体管利用所述第一n阱行，并且所述至少一个HVT晶体管利用所述第二n阱行。
12.根据权利要求7所述的集成电路逻辑单元，其中所述逻辑单元是保持触发器，并且其中所述保持触发器包括主锁存器和从锁存器，所述主锁存器包括利用所述第一n阱行的至少一个SVT晶体管，并且所述从锁存器包括利用所述第二n阱行的至少一个HVT晶体管。
13.一种集成电路装置，包括：
p阱平面，其包括p型半导体材料；
多个基本平行的n阱行，每个n阱行包括设置在所述p阱平面的表面上的n型层，所述多个n阱行包括：
第一n阱行，其耦合到可切换电源；以及
第二n阱行，其耦合到始终导通的电源；
平行且邻接的第一逻辑单元行、第二逻辑单元行、第三逻辑单元行和第四逻辑单元行，其中所述第一逻辑单元行和所述第二逻辑单元行平行于并共享所述第一n阱行，并且所述第三逻辑单元行和所述第四逻辑单元行平行于并共享所述第二n阱行；以及
逻辑单元，其布置在所述p阱平面上，所述逻辑单元的覆盖区包含所述第一n阱行和所述第二n阱行，所述逻辑单元包括至少一个标准电压阈值晶体管即SVT晶体管和至少一个高电压阈值晶体管即HVT晶体管，所述至少一个SVT晶体管利用所述第一n阱行，并且所述至少一个HVT晶体管利用所述第二n阱行。
14.根据权利要求13所述的集成电路装置，其中所述逻辑单元包括保持触发器。
15.根据权利要求14所述的集成电路装置，其中所述保持触发器包括主锁存器和从锁存器，所述主锁存器包括利用所述第一n阱行的至少一个SVT晶体管，并且所述从锁存器包括利用所述第二n阱行的至少一个HVT晶体管。
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