DE102019106109A1 - Datenspeicherschaltung und -verfahren - Google Patents

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voltage level
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Kai-Chi HUANG
Jerry Chang-Jui Kao
Chi-Lin Liu
Lee-Chung Lu
Shang-Chih Hsieh
Wei-Hsiang Ma
Yung-Chen CHIEN
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Schaltung weist Folgendes auf: einen Slave-Latch mit einem ersten Eingang und einem Ausgang, wobei der erste Eingang mit einem Master-Latch verbunden ist; und einen Speicher-Latch mit einem zweiten Eingang, der mit dem Ausgang verbunden ist. Der Master-Latch und der Slave-Latch sind so konfiguriert, dass sie in einer ersten Stromdomäne mit einem ersten Versorgungsspannungspegel arbeiten; der Speicher-Latch ist so konfiguriert, dass er in einer zweiten Stromdomäne mit einem zweiten Versorgungsspannungspegel arbeitet, der von dem ersten Versorgungsspannungspegel verschieden ist; und die Schaltung weist weiterhin einen Pegelverschieber auf, der so konfiguriert ist, dass er einen Signalpegel von dem ersten Versorgungsspannungspegel oder dem zweiten Versorgungsspannungspegel auf den jeweils anderen des ersten Versorgungsspannungspegels oder des zweiten Versorgungsspannungspegels verschiebt.

Description

  • Hintergrund der Erfindung
  • Elektronische Schaltkreise haben gelegentlich einen oder mehrere Teile, die ausgeschaltet werden, wenn sie nicht in Betrieb sind, um Energie zu sparen und die Lebensdauer der Batterie zu verlängern. Um Kontinuität zu ermöglichen, werden vor dem Ausschalten Datenbits oft zwischengespeichert und dann an ihre vorhergehenden Positionen im Schaltkreis umgespeichert, nachdem der ausgeschaltete Teil wieder eingeschaltet worden ist. Die Datenbits werden normalerweise unter Verwendung von Latch-Schaltungen zwischengespeichert.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Schema einer Datenspeicherschaltung, gemäß einigen Ausführungsformen.
    • 2 ist ein Schema einer Datenspeicherschaltung, gemäß einigen Ausführungsformen.
    • 3 ist ein Schema einer Datenspeicherschaltung, gemäß einigen Ausführungsformen.
    • 4 ist ein Schema einer Datenspeicherschaltung, gemäß einigen Ausführungsformen.
    • 5 ist ein Schema einer Datenspeicherschaltung, gemäß einigen Ausführungsformen.
    • 6 ist ein Schema einer Datenspeicherschaltung, gemäß einigen Ausführungsformen.
    • 7 ist ein Schema einer Datenspeicherschaltung, gemäß einigen Ausführungsformen.
    • 8 ist ein Schema einer Datenspeicherschaltung, gemäß einigen Ausführungsformen.
    • 9 ist ein Ablaufdiagramm eines Verfahrens zum Speichern eines Datenbits, gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren von Elementen des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten, Werte, Schritte, Materialien, Anordnungen oder dergleichen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Es werden auch andere Komponenten, Werte, Schritte, Materialien, Anordnungen oder dergleichen in Betracht gezogen. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Eine Datenspeicherschaltung weist einen Master-Latch, einen Slave-Latch und einen Speicher-Latch auf, der auch als ein Balloon-Latch bezeichnet wird. Der Master- und der Slave-Latch sind so konfiguriert, dass sie in einer ersten Stromdomäne mit einem ersten Versorgungsspannungspegel arbeiten, und der Speicher-Latch ist so konfiguriert, dass er in einer zweiten Stromdomäne mit einem zweiten Versorgungsspannungspegel arbeitet, der von dem ersten Versorgungsspannungspegel unabhängig ist. Der Speicher-Latch ist außerdem so konfiguriert, dass er einen Logikpegel von dem ersten Versorgungsspannungspegel auf den zweiten Versorgungsspannungspegel verschiebt, und die Datenspeicherschaltung weist einen Pegelverschieber in der ersten Stromdomäne auf, der so konfiguriert ist, dass er einen Logikpegel von dem zweiten Versorgungsspannungspegel auf den ersten Versorgungsspannungspegel verschiebt.
  • Die Datenspeicherschaltung ist dadurch in der Lage, ein Datenbit in Zeiträumen zu speichern, in denen die erste Stromdomäne dadurch ausgeschaltet wird, dass der Speicher-Latch unter Verwendung des zweiten Versorgungsspannungspegels betrieben wird. Dadurch, dass der zweite Versorgungsspannungspegel, der von dem ersten Versorgungsspannungspegel verschieden ist, verwendet werden kann, hat die Datenspeicherschaltung eine höhere Flexibilität für Schaltkreis-Anwendungen und für die Platzierung in einem IC-Layout (IC: integrierter Schaltkreis) als bei Ansätzen, bei denen kein zweiter Versorgungsspannungspegel, der von einem ersten Versorgungsspannungspegel verschieden ist, verwendet wird.
  • 1 ist ein Schema einer Datenspeicherschaltung 100, gemäß einigen Ausführungsformen. Die Datenspeicherschaltung 100 ist eine elektronische Schaltung, die so konfiguriert ist, dass sie Datenbits D und SI in einer Stromdomäne D1 empfängt, in Reaktion auf ein Auswahlsignal SE und ein oder mehrere Taktsignale (nicht dargestellt) ein gelatchtes Datenbit Q ausgibt, das für eines der empfangenen Datenbits in der Stromdomäne D1 repräsentativ ist, und ein Datenbit, das für das eine der empfangenen Datenbits D und SI repräsentativ ist, in einer Stromdomäne D2 getrennt von der Stromdomäne D1 speichert.
  • Bei verschiedenen Ausführungsformen wird die Datenspeicherschaltung 100 als eine Flip-Flop-Schaltung, eine Speicher-Flip-Flop-Schaltung, eine Speicher-Flop-Schaltung, eine Balloon-Flip-Flop-Schaltung oder eine Balloon-Flop-Schaltung bezeichnet. Bei einigen Ausführungsformen ist die Datenspeicherschaltung 100 ein IC, z. B. ein Datenspeicher-IC 200, der später unter Bezugnahme auf 2 erörtert wird.
  • Die Stromdomäne D1 ist ein erster Teil einer Schaltung (nicht dargestellt), in dem die Datenspeicherschaltung 100 arbeiten soll. Die Stromdomäne D1 umfasst eine erste Stromverteilungsvorrichtung mit einem oder mehreren ersten Stromknoten, z. B. einem Stromknoten ViN, der später unter Bezugnahme auf 2 beschrieben wird, und mit einem oder mehreren ersten Referenzknoten (in 1 nicht dargestellt), z. B. Referenzknoten VSSN, die später unter Bezugnahme auf 2 beschrieben werden und so konfiguriert sind, dass sie Strom in einem Einschaltmodus und einem Ausschaltmodus zuführen.
  • Die Stromdomäne D2 ist ein zweiter Teil der Schaltung, in dem die Datenspeicherschaltung 100 arbeiten soll. Die Stromdomäne D2 umfasst eine zweite Stromverteilungsvorrichtung mit einem oder mehreren zweiten Stromknoten, z. B. einem Stromknoten V2N, der später unter Bezugnahme auf 2 beschrieben wird, und mit einem oder mehreren zweiten Referenzknoten (in 1 nicht dargestellt), z. B. Referenzknoten VSSN, die später unter Bezugnahme auf 2 beschrieben werden und so konfiguriert sind, dass sie Strom in dem Einschaltmodus zuführen.
  • In dem Einschaltmodus haben der eine oder die mehreren ersten Stromknoten der Stromdomäne D1 einen ersten Versorgungsspannungspegel, z. B. einen Versorgungsspannungspegel VDD1, der später unter Bezugnahme auf die 2 bis 8 beschrieben wird, in Bezug zu einem Referenzspannungspegel, z. B. einem Masse- oder einem Referenzspannungspegel VSS, der später unter Bezugnahme auf die 2 bis 8 beschrieben wird, an dem einen oder den mehreren ersten Referenzknoten. In dem Ausschaltmodus haben der eine oder die mehreren ersten Stromknoten der Stromdomäne D1 einen Ausschaltspannungspegel auf oder nahe dem Referenzspannungspegel.
  • Der eine oder die mehreren zweiten Stromknoten der Stromdomäne D1 sind so konfiguriert, dass sie in dem Einschaltmodus einen zweiten Versorgungsspannungspegel, z. B. einen Versorgungsspannungspegel VDD2, der später unter Bezugnahme auf die 2 bis 8 beschrieben wird, in Bezug zu dem Referenzspannungspegel haben. Die Schaltung, in der die Datenspeicherschaltung arbeiten soll, umfasst die Stromdomäne D2, die so konfiguriert ist, dass sie in dem Einschaltmodus in Zeiträumen, in denen die Stromdomäne D1 in dem Einschaltmodus arbeitet, und in Zeiträumen arbeitet, in denen die die Stromdomäne D1 in dem Ausschaltmodus arbeitet.
  • Bei verschiedenen Ausführungsformen ist der zweite Versorgungsspannungspegel der Stromdomäne D2 kleiner als, gleich oder größer als der erste Versorgungsspannungspegel der Stromdomäne D1.
  • Die Datenspeicherschaltung 100 weist eine Auswahlschaltung 110, einen Master-Latch 120, einen Slave-Latch 130 und eine Pegelverschiebungsschaltung 150 in der Stromdomäne D1 sowie einen Speicher-Latch 140 in der Stromdomäne D2 auf. Die Auswahlschaltung 110 weist Folgendes auf: einen Eingang 111, der so konfiguriert ist, dass er ein Datenbit D empfängt; einen Eingang 113, der so konfiguriert ist, dass er ein Datenbit SI empfängt; einen Eingang 115, der so konfiguriert ist, dass er ein Signal SE empfängt; und einen Ausgang 112, der mit einem Eingang 121 des Master-Latches 120 verbunden ist. Der Master-Latch 120 weist einen Ausgang 123 auf, der mit einem Eingang 131 des Slave-Latches 130 verbunden ist.
  • Der Slave-Latch 130 weist Folgendes auf: einen Eingang 133, der so konfiguriert ist, dass er ein oder mehrere Steuersignale, z. B. ein Signal RESTORE, empfängt; einen Ausgang 132, der so konfiguriert ist, dass er das Datenbit Q ausgibt; und einen Ausgang 134, der mit einem Eingang 141 des Speicher-Latches 140 verbunden ist. Der Speicher-Latch 140 weist Folgendes auf: einen Eingang 143, der so konfiguriert ist, dass er ein oder mehrere Steuersignale, z. B. ein Signal S, empfängt; und einen Ausgang 142, der mit einem Eingang 151 der Pegelverschiebungsschaltung 150 verbunden ist. Die Pegelverschiebungsschaltung 150 weist einen Ausgang 152 auf, der mit einem Eingang 135 des Slave-Latches 130 verbunden ist. Bei einigen Ausführungsformen weist der Master-Latch 120 einen Ausgang 123 (nicht dargestellt) auf, der mit dem Eingang 141 des Speicher-Latches 140 verbunden ist, und der Slave-Latch 130 weist nicht den Eingang 131 auf.
  • Es wird unterstellt, dass zwei oder mehr Schaltkreiselemente auf Grund einer oder mehrerer direkter Signalverbindungen und/oder einer oder mehrerer indirekter Signalverbindungen, die ein oder mehrere Logikbauelemente, z. B. Inverter oder Logikgates, zwischen den zwei oder mehr Schaltkreiselementen aufweisen, miteinander verbunden sind. Bei einigen Ausführungsformen können Signalübertragungen zwischen den zwei oder mehr miteinander verbundenen Schaltkreiselementen mittels des einen oder der mehreren Logikbauelemente modifiziert werden, z. B. invertiert werden oder bedingt gemacht werden.
  • Die Datenbits und Signale, die für die Datenspeicherschaltung 100 erörtert werden, sind so konfiguriert, dass sie einen oder mehrere Spannungspegel haben, die logischen Zuständen entsprechen. Ein logischer H-Zustand entspricht einem Spannungspegel an oder über einem ersten festgelegten Schwellenwert, und ein logischer L-Zustand entspricht einem Spannungspegel an oder unter einem zweiten festgelegten Schwellenwert.
  • In der Stromdomäne D1 entspricht der erste festgelegte Schwellenwert einem Spannungspegel an oder nahe dem ersten Versorgungsspannungspegel, und in der Stromdomäne D2 entspricht der erste festgelegte Schwellenwert einem Spannungspegel an oder nahe dem zweiten Versorgungsspannungspegel. Der zweite festgelegte Schwellenwert entspricht einem Spannungspegel an oder nahe dem Referenzspannungspegel in den Stromdomänen D1 und D2.
  • Eine Latch-Schaltung, z. B. der Master-Latch 120, der Slave-Latch 130 oder der Speicher-Latch 140, ist eine elektronische Schaltung, die ein oder mehrere querverbundene invertierende Logikbauelemente aufweist und dadurch so konfiguriert ist, dass sie einen von zwei logischen Zuständen beibehält, der für zwei mögliche logische Zustände eines empfangenen Datenbits oder eines Paars von komplementären Datenbits repräsentativ ist.
  • Die Auswahlschaltung 110 ist eine elektronische Schaltung, die so konfiguriert ist, dass sie ein Datenbit B1 an dem Ausgang 112 in Reaktion auf eines der Datenbits D und SI ausgibt, die an dem jeweiligen Eingang 111 oder 113 empfangen werden und in Reaktion auf das Signal SE, das an dem Eingang 115 empfangen wird, ausgewählt werden. Bei verschiedenen Ausführungsformen ist die Auswahlschaltung 110 so konfiguriert, dass sie das Datenbit B1 entweder als gewähltes Datenbit D oder SI oder als gewähltes und invertiertes Datenbit D oder SI ausgibt.
  • Die Auswahlschaltung 110 ist dadurch so konfiguriert, dass sie das Datenbit B1, das für das gewählte Datenbit D oder SI repräsentativ ist, an den Master-Latch 120 weiterleitet. Bei einigen Ausführungsformen umfasst die Auswahlschaltung 110 einen Multiplexer. Bei einigen Ausführungsformen weist die Datenspeicherschaltung 100 nicht die Auswahlschaltung 110 auf, sondern sie weist stattdessen einen Puffer oder Inverter (nicht dargestellt) auf, der so konfiguriert ist, dass er das Datenbit B1, das für das Datenbit D oder SI repräsentativ ist, an den Master-Latch 120 weiterleitet. Bei einigen Ausführungsformen weist die Datenspeicherschaltung 100 nicht die Auswahlschaltung 110 auf, und der Master-Latch 120 ist so konfiguriert, dass er das Datenbit B1 an dem Eingang 121 von einer anderen Schaltung (nicht dargestellt) als der Datenspeicherschaltung 100 empfängt.
  • Der Master-Latch 120 ist eine Latch-Schaltung, die so konfiguriert ist, dass sie das Datenbit B1 an dem Eingang 121 empfängt und an dem Ausgang 122 ein Datenbit B2 ausgibt, das auf dem empfangenen Datenbit B1 basiert und in Reaktion auf ein oder mehrere Taktsignale (in 1 nicht dargestellt) selektiv gelatcht wird. Bei verschiedenen Ausführungsformen ist der Master-Latch 120 so konfiguriert, dass er das Datenbit B2 entweder als gelatchtes Datenbit B1 oder als gelatchtes invertiertes Datenbit B1 ausgibt. Der Master-Latch 120 ist dadurch so konfiguriert, dass er das gelatchte Datenbit B2, das für das Datenbit B1 repräsentativ ist, an den Slave-Latch 130 weiterleitet.
  • Der Slave-Latch 130 ist eine Latch-Schaltung, die so konfiguriert ist, dass sie das gelatchte Datenbit B2 an einem Eingang 131 empfängt, ein Datenbit B5 von der Pegelverschiebungsschaltung 150 an einem Eingang 135 empfängt und ein Signal RESTORE an dem Eingang 133 empfängt. Ein Ausgang 134 des Slave-Latches 130 ist so konfiguriert, dass er ein Datenbit B3 ausgibt, das auf dem gelatchten Datenbit B2 basiert, und ein Ausgang 132 ist so konfiguriert, dass er in Reaktion auf das Signal RESTORE ein Datenbit Q ausgibt, das auf einem der gelatchten Datenbits B2 und B5 basiert und in Reaktion auf ein oder mehrere Taktsignale (in 1 nicht dargestellt) gelatcht wird.
  • Bei verschiedenen Ausführungsformen ist der Slave-Latch 130 so konfiguriert, dass er das Datenbit B3 als gelatchtes Datenbit B2, invertiertes gelatchtes Datenbit B2 oder als ein Paar komplementäre Bits ausgibt, das auf dem gelatchten Datenbit B2 basiert. Der Slave-Latch 130 ist dadurch so konfiguriert, dass er das Datenbit B3, das für das Datenbit B2 repräsentativ ist, an den Speicher-Latch 140 weiterleitet. Bei einigen Ausführungsformen ist der Slave-Latch 130 nicht so konfiguriert, dass er das Datenbit B2 empfängt oder das Datenbit B3 ausgibt, und der Master-Latch 120 ist so konfiguriert, dass er das Datenbit B2 als Datenbit B3 an den Speicher-Latch 140 weiterleitet.
  • Der Slave-Latch 130 ist so konfiguriert, dass er bei Betrieb dadurch auf ein Signal RESTORE, das einen logischen H- oder L-Zustand hat, reagiert, dass er ein Datenbit Q ausgibt, das auf dem Datenbit B2 basiert, und dass er ein Signal RESTORE, das den jeweils anderen logischen H- oder L-Zustand hat, ein Datenbit Q ausgibt, das auf dem Datenbit B5 basiert. Bei verschiedenen Ausführungsformen ist der Slave-Latch 130 so konfiguriert, dass er das Datenbit Q als ein gelatchtes der Datenbits B2 und B5, ein gelatchtes der invertierten Datenbits B2 und B5 oder ein Paar komplementäre Bits ausgibt, das auf einem gelatchten der Datenbits B2 und B5 basiert. Der Slave-Latch 130 ist dadurch so konfiguriert, dass er ein gelatchtes Datenbit Q, das für eines der Datenbits B2 und B5 repräsentativ ist, in Reaktion auf das Signal RESTORE von der Datenspeicherschaltung 100 ausgibt.
  • Der Speicher-Latch 140 ist eine Latch-Schaltung, die so konfiguriert ist, dass sie das Datenbit B3 von dem Slave-Latch 130 oder dem Master-Latch 120 an einem Eingang 141 empfängt, ein Signal S an einem Eingang 143 empfängt und ein Datenbit B4, das auf dem Datenbit B3 basiert und in Reaktion auf das Signal S und ein oder mehrere Taktsignale (in 1 nicht dargestellt) gelatcht wird, an einem Ausgang 142 ausgibt. Bei verschiedenen Ausführungsformen ist der Speicher-Latch 140 so konfiguriert, dass er das Datenbit B4 als gelatchtes oder ungelatchtes Datenbit B3, gelatchtes oder ungelatchtes invertiertes Datenbit B3, ein gelatchtes oder ungelatchtes festgelegtes Bit eines Paars komplementäre Bits B3 oder ein Paar komplementäre Bits ausgibt, das auf dem gelatchten oder ungelatchten Datenbit B3 basiert.
  • Dadurch, dass der Slave-Latch 130 in der Stromdomäne D1 verwendet wird, ist er so konfiguriert, dass er das Datenbit B3 ausgibt, das den logischen H-Zustand, der dem ersten Versorgungsspannungspegel entspricht, und/oder den logischen L-Zustand hat, der dem Referenzspannungspegel entspricht. Dadurch, dass der Speicher-Latch 140 in der Stromdomäne D2 verwendet wird, ist er so konfiguriert, dass er unter Verwendung von Datenbits und Signalen arbeitet, die logische H-Zustände und logische L-Zustände haben, die dem zweiten Versorgungsspannungspegel bzw. dem Referenzspannungspegel entsprechen. Daher weist der Speicher-Latch 140 einen oder mehrere Pegelverschieber (in 1 nicht dargestellt) auf, die so konfiguriert sind, dass sie den logischen H-Zustand des Datenbits B3 von dem ersten Versorgungsspannungspegel auf den zweiten Versorgungsspannungspegel verschieben.
  • Der Speicher-Latch 140 ist so konfiguriert, dass er bei Betrieb darauf, dass das Signal S einen logischen H- oder L-Zustand hat, so reagiert, dass er das Datenbit B4 latcht und das Datenbit B4 als gelatchtes Datenbit B4 ausgibt, und darauf, dass das Signal S den jeweils anderen logischen H- oder L-Zustand hat, so reagiert, dass es das Datenbit B4 als ungelatchtes Datenbit B4 ausgibt. Der Speicher-Latch 140 ist dadurch so konfiguriert, dass er das gelatchte oder ungelatchte Datenbit B4, das für das Datenbit B3 repräsentativ ist, in Reaktion auf das Signal S an die Pegelverschiebungsschaltung 150 weiterleitet.
  • Die Pegelverschiebungsschaltung 150 ist eine elektronische Schaltung, die so konfiguriert ist, dass sie das Datenbit B4 von dem Speicher-Latch 140 an einem Eingang 151 empfängt und das Datenbit B5, das auf dem Datenbit B4 basiert, an einem Ausgang 152 ausgibt. Bei verschiedenen Ausführungsformen ist die Pegelverschiebungsschaltung 150 so konfiguriert, dass sie das Datenbit B5 als Datenbit B4, als invertiertes Datenbit B4 oder als ein festgelegtes Bit eines Paars komplementäre Bits B4 ausgibt.
  • Durch Verwenden in der Stromdomäne D2 ist der Speicher-Latch 140 so konfiguriert, dass er ein Datenbit B4 ausgibt, das den logischen H-Zustand, der dem zweiten Versorgungsspannungspegel entspricht, und/oder den logischen L-Zustand hat, der der Referenzspannungspegel entspricht. Durch Verwenden in der Stromdomäne D1 ist die Pegelverschiebungsschaltung 150 so konfiguriert, dass sie unter Verwendung von Datenbits und Signalen arbeitet, die logische H- und L-Zustände haben, die dem ersten Versorgungsspannungspegel bzw. dem Referenzspannungspegel entsprechen.
  • Somit weist die Pegelverschiebungsschaltung 150 einen oder mehrere Pegelverschieber (in 1 nicht dargestellt) auf, die so konfiguriert sind, dass sie den logischen H-Zustand des Datenbits B4 von dem zweiten Versorgungsspannungspegel auf den ersten Versorgungsspannungspegel verschieben. Die Pegelverschiebungsschaltung 150 ist dadurch so konfiguriert, dass sie das Datenbit B5, das für das Datenbit B4 repräsentativ ist, an den Slave-Latch 130 weiterleitet.
  • Bei einigen Ausführungsformen ist der erste Versorgungsspannungspegel höher als der zweite Versorgungsspannungspegel; der Speicher-Latch 140 ist so konfiguriert, dass er den logischen H-Zustand des Datenbits B3 nach unten verschiebt; und die Pegelverschiebungsschaltung 150 ist so konfiguriert, dass sie den logischen H-Zustand des Datenbits B4 nach oben verschiebt. Bei einigen Ausführungsformen ist der erste Versorgungsspannungspegel niedriger als der zweite Versorgungsspannungspegel; der Speicher-Latch 140 ist so konfiguriert, dass er den logischen H-Zustand des Datenbits B3 nach oben verschiebt; und die Pegelverschiebungsschaltung 150 ist so konfiguriert, dass sie den logischen H-Zustand des Datenbits B4 nach unten verschiebt. Bei einigen Ausführungsformen ist der erste Versorgungsspannungspegel gleich dem zweiten Versorgungsspannungspegel; der Speicher-Latch 140 ist so konfiguriert, dass er den logischen H-Zustand des Datenbits B3 beibehält; und die Pegelverschiebungsschaltung 150 ist so konfiguriert, dass sie den logischen H-Zustand des Datenbits B4 beibehält.
  • Die Datenspeicherschaltung 100 ist dadurch so konfiguriert, dass sie die Datenbits D und SI und das Signal SE in einem Zeitraum empfängt, in dem die Stromdomänen D1 und D2 in dem Einschaltmodus arbeiten. Die Auswahlschaltung 110 ist so konfiguriert, dass sie das Datenbit B1, das für das Datenbit D oder SI repräsentativ ist, in Reaktion auf das Signal SE an den Master-Latch 120 weiterleitet; der Master-Latch 120 ist so konfiguriert, dass er das gelatchte Datenbit B2, das für das Datenbit B1 repräsentativ ist, an den Slave-Latch 130 weiterleitet; der Slave-Latch 130 ist so konfiguriert, dass er das Datenbit B3, das für das gelatchte Datenbit B2 repräsentativ ist, an den Speicher-Latch 140 weiterleitet; der Speicher-Latch 140 ist so konfiguriert, dass er das pegelverschobene Datenbit B4, das für das Datenbit B3 repräsentativ ist, an die Pegelverschiebungsschaltung 150 weiterleitet; die Pegelverschiebungsschaltung 150 ist so konfiguriert, dass sie das pegelverschobene Datenbit B5, das für das Datenbit B4 repräsentativ ist, an den Slave-Latch 130 weiterleitet; und der Slave-Latch 130 ist so konfiguriert, dass er ein Datenbit Q ausgibt, das für das von dem Master-Latch 120 empfangene Datenbit B2 oder das von der Pegelverschiebungsschaltung 150 empfangene Datenbit B5 repräsentativ ist.
  • Bei Betrieb gibt der Slave-Latch 130 auf Grund eines ersten logischen Zustands eines Steuersignals, z. B. des Signals RESTORE, ein gelatchtes Datenbit Q aus, das das gelatchte Datenbit B2 darstellt. Da das Datenbit B2 das Datenbit B1 darstellt und das Datenbit B1 das gewählte der empfangenen Datenbits D und SI darstellt, stellt der logische Zustand des Datenbits Q den logischen Zustand des gewählten Datenbits D oder SI dar.
  • Auf Grund eines ersten logischen Zustands eines Steuersignals, z. B. des Signals S, leitet der Speicher-Latch 140 das pegelverschobene und ungelatchte Datenbit B4, das für das Datenbit B3 repräsentativ ist, an die Pegelverschiebungsschaltung 150 weiter, und die Pegelverschiebungsschaltung 150 leitet das pegelverschobene Datenbit B5, das für das Datenbit B4 repräsentativ ist, an den Slave-Latch 130 weiter. In Reaktion auf eine Umschaltung des Steuersignals, z. B. eine Umschaltung von dem ersten logischen Zustand des Signals S auf einen zweiten logischen Zustand des Signals S, latcht der Speicher-Latch 140 das pegelverschobene Datenbit B4 und gibt das pegelverschobene und gelatchte Datenbit B4 an die Pegelverschiebungsschaltung 150 aus. Da das Datenbit B4 das Datenbit B3 darstellt und das Datenbit B3 das Datenbit B2 darstellt, stellt der logische Zustand des pegelverschobenen und gelatchten Datenbits B4 den logischen Zustand des gewählten der empfangenen Datenbits D und SI dar.
  • In Reaktion darauf, dass die Stromdomäne D1 von dem Einschaltmodus zu dem Ausschaltmodus umschaltet, werden die Auswahlschaltung 110, der Master-Latch 120, der Slave-Latch 130 und die Pegelverschiebungsschaltung 150 ausgeschaltet, und die logischen Zustände der Datenbits D, SI, B1, B2, B3, B5 und Q werden nicht beibehalten. Da die Stromdomäne D2 weiterhin in dem Einschaltmodus bleibt, gibt der Speicher-Latch 140 weiterhin das pegelverschobene und gelatchte Datenbit B4 an die Pegelverschiebungsschaltung 150 aus.
  • In Reaktion darauf, dass die Stromdomäne D1 von dem Ausschaltmodus zu dem Einschaltmodus zurückkehrt, werden die Auswahlschaltung 110, der Master-Latch 120, der Slave-Latch 130 und die Pegelverschiebungsschaltung 150 eingeschaltet, wobei die logischen Zustände der Datenbits D, SI, B1, B2, B3 und Q ungesteuert sind. Da die Stromdomäne D2 weiterhin in dem Einschaltmodus bleibt, gibt der Speicher-Latch 140 weiterhin das pegelverschobene und gelatchte Datenbit B4 an die Pegelverschiebungsschaltung 150 aus, und die Pegelverschiebungsschaltung 150 beginnt wieder mit dem Weiterleiten des pegelverschobenen Datenbits B5, das auf dem pegelverschobenen und gelatchten Datenbit B4 basiert, an den Slave-Latch 130.
  • Da das Datenbit B5 auf dem Datenbit B4 basiert und der logische Zustand des Datenbits B4 den logischen Zustand des Datenbits D oder SI darstellt, das vor der Umschaltung der Stromdomäne D1 in den Ausschaltmodus empfangen und gewählt wird, stellt der logische Zustand des Datenbits B5 den logischen Zustand des Datenbits D oder SI dar, das vor dem Umschalten der Stromdomäne D1 in den Ausschaltmodus empfangen und gewählt wird.
  • In Reaktion auf eine Steuersignal-Umschaltung, z. B. einen Übergang von dem ersten logischen Zustand des Signals RESTORE zu einem zweiten logischen Zustand des Signals RESTORE, gibt der Slave-Latch 130 ein gelatchtes Datenbit Q aus, das auf dem pegelverschobenen Datenbit B5 basiert. Da das gelatchte Datenbit Q auf dem Datenbit B5 basiert, stellt der logische Zustand des Datenbits Q den logischen Zustand des Datenbits D oder SI dar, das vor der Umschaltung der Stromdomäne D1 in den Ausschaltmodus empfangen und gewählt wird. Der logische Zustand des Datenbits Q nach der Rückkehr der Stromdomäne D1 in den Einschaltmodus entspricht dadurch dem logischen Zustand des Datenbits Q vor der Umschaltung der Stromdomäne D1 in den Ausschaltmodus.
  • Die Datenspeicherschaltung 100 ist dadurch, dass sie den Speicher-Latch 140 in der Stromdomäne D2 betreibt, die den zweiten Versorgungsspannungspegel hat, der von dem ersten Versorgungsspannungspegel unabhängig ist, in der Lage, logische Zustände des Datenbits Q in Zeiträumen zu speichern, in denen die Stromdomäne D1 in dem Ausschaltmodus ist. Dadurch, dass die Datenspeicherschaltung 100 den zweiten Versorgungsspannungspegel, der von dem ersten Versorgungsspannungspegel verschieden ist, verwenden kann, hat sie eine höhere Flexibilität für Schaltkreis-Anwendungen und für die Platzierung in einem IC-Layout als bei Ansätzen, bei denen kein zweiter Versorgungsspannungspegel unabhängig von einem ersten Versorgungsspannungspegel verwendet wird.
  • Dadurch, dass die Datenspeicherschaltung 100 den zweiten Versorgungsspannungspegel, der niedriger als der erste Versorgungsspannungspegel ist, verwenden kann, ist sie außerdem in der Lage, Daten unter Verwendung von weniger Strom und mit einem niedrigeren Leckstrom als bei Ansätzen zu speichern, bei denen ein zweiter Versorgungsspannungspegel, der zum Speichern von Daten verwendet wird, gleich dem ersten Versorgungsspannungspegel ist.
  • 2 ist ein Schema eines Datenspeicher-IC 200, gemäß einigen Ausführungsformen. Der Datenspeicher-IC 200 ist ein nicht-beschränkendes Beispiel für die Datenspeicherschaltung 100, die vorstehend unter Bezugnahme auf 1 erörtert worden ist.
  • 2 zeigt eine Draufsicht der Datenspeicher-IC 200 mit den Stromdomänen D1 und D2, die vorstehend unter Bezugnahme auf 1 erörtert worden sind. Die Datenspeicher-IC 200 weist außerdem Stromknoten V1N und V2N, Referenzknoten VSSN, Gatestrukturen G, aktive Bereiche AA, die auch als Oxiddiffusions- oder -definitionsbereiche (OD-Bereiche) bezeichnet werden, und n-Wannen NW1 und NW2 auf.
  • Die Anzahlen der Stromknoten ViN und V2N, der Referenzknoten VSSN, der Gatestrukturen G, der aktiven Bereiche AA und der n-Wannen NW1 und NW2, die in 2 gezeigt sind, dienen nur der Erläuterung. Bei verschiedenen Ausführungsformen weist der Datenspeicher-IC 200 höhere oder niedrigere Anzahlen der Stromknoten V1N und V2N, der Referenzknoten VSSN, der Gatestrukturen G, der aktiven Bereiche AA und/oder der n-Wannen NW1 und NW2 auf.
  • Der Stromknoten ViN umfasst ein oder mehrere leitfähige Elemente, die so konfiguriert sind, dass sie eine Stromquelle (nicht dargestellt), die einen ersten Versorgungsspannungspegel VDD1 hat, mit Schaltkreiskomponenten in der Stromdomäne D1 verbinden. Bei der Ausführungsform, die in 2 gezeigt ist, verläuft der Stromknoten V1N über die Stromdomänen D1 und D2 hinweg. Bei einigen Ausführungsformen verläuft der Stromknoten V1N nicht in die Stromdomäne D2 hinein.
  • 2 zeigt ein einzelnes Metallsegment des Stromknotens V1N. Bei verschiedenen Ausführungsformen umfasst der Stromknoten V1N zusätzlich zu dem einen Metallsegment noch ein oder mehrere weitere Metallsegmente, die der Übersichtlichkeit halber in 2 nicht dargestellt sind. Bei einigen Ausführungsformen umfasst der Stromknoten ViN ein oder mehrere Segmente einer Metall-drei-Schicht des IC.
  • Die Referenzknoten VSSN umfassen jeweils ein oder mehrere leitfähige Elemente, die so konfiguriert sind, dass sie Masse oder eine andere Spannungsreferenz, die den Referenzspannungspegel VSS hat, mit Schaltkreiskomponenten in jeder der Stromdomänen D1 und D2 verbinden. Bei der Ausführungsform, die in 2 gezeigt ist, verlaufen die Referenzknoten VSSN jeweils über die Stromdomänen D1 und D2 hinweg. Bei einigen Ausführungsformen verläuft ein gegebener Referenzknoten VSSN nicht in eine der Stromdomänen D1 und D2 hinein.
  • 2 zeigt ein einzelnes Metallsegment jedes Referenzknotens VSSN. Bei verschiedenen Ausführungsformen umfassen einer oder beide der Referenzknoten VSSN zusätzlich zu dem einen Metallsegment noch ein oder mehrere weitere Metallsegmente, die der Übersichtlichkeit halber in 2 nicht dargestellt sind. Bei einigen Ausführungsformen umfassen einer oder beide der Referenzknoten VSSN ein Segment der Metall-drei-Schicht des IC.
  • Der Stromknoten V2N umfasst ein oder mehrere leitfähige Elemente, die so konfiguriert sind, dass sie eine Stromquelle (nicht dargestellt), die einen zweiten Versorgungsspannungspegel VDD2 hat, mit Schaltkreiskomponenten in der Stromdomäne D2 verbinden. Bei der Ausführungsform, die in 2 gezeigt ist, weist der Stromknoten V2N ein Metallsegment MH und ein Metallsegment MV auf, das durch eine Durchkontaktierung Vo elektrisch mit dem Metallsegment MH verbunden ist.
  • Bei verschiedenen Ausführungsformen ist das Metallsegment MH ein Segment einer Metall-null- oder einer Metall-eins-Schicht des IC, das Metallsegment MV ist ein Segment der jeweils anderen der Metall-null- oder der Metall-eins-Schicht des IC, und die Durchkontaktierung Vo ist eine Metall-null-Durchkontaktierung des IC zwischen der Metall-null- und der Metall-eins-Schicht. Bei verschiedenen Ausführungsformen weist der Datenspeicher-IC 200 die Metallsegmente MH und MV und/oder die Durchkontaktierung Vo auf, die ansonsten so konfiguriert sind, dass sie die zweite Versorgungsspannung VDD2 in der Stromdomäne D2 führen.
  • Bei verschiedenen Ausführungsformen weist der Datenspeicher-IC 200 nicht die Metallsegmente MH und MV und/oder die Durchkontaktierung V0 auf, und/oder er weist ein oder mehrere andere Metallsegmente als die Metallsegmente MH und MV und die Durchkontaktierung Vo auf, die so konfiguriert sind, dass sie die zweite Versorgungsspannung VDD2 in der Stromdomäne D2 führen.
  • Die Stromdomänen D1 und D2 weisen jeweils eine Mehrzahl von Gatestrukturen G über einer Mehrzahl von aktiven Bereichen AA auf, sodass eine Mehrzahl von Transistoren (nicht bezeichnet) in dem Datenspeicher-IC 200 definiert wird. Bei der Ausführungsform, die in 2 gezeigt ist, sind alle aktiven Bereiche AA in einer der Stromdomänen D1 und D2 enthalten. Bei verschiedenen Ausführungsformen verlaufen ein oder mehrere der aktiven Bereiche AA über beide Stromdomänen D1 und D2 hinweg.
  • Außer den in 2 gezeigten Strukturelementen weist der Datenspeicher-IC 200 IC-Elemente auf, wie etwa einen oder mehrere Kontakte, Durchkontaktierungen, Isolationsstrukturen, Wannen, leitfähige Elemente oder dergleichen, die der Übersichtlichkeit halber nicht dargestellt sind und die zusammen mit den in 2 gezeigten Strukturelementen so konfiguriert sind, dass sie die Komponenten der Datenspeicherschaltung 100 bilden, die vorstehend unter Bezugnahme auf 1 erörtert worden sind.
  • Bei der Ausführungsform, die in 2 gezeigt ist, weisen die Auswahlschaltung 110, der Master-Latch 120, der Slave-Latch 130 und die Pegelverschiebungsschaltung 150 jeweils Teile des Stromknotens V1N, des Referenzknotens VSSN, der Gatestrukturen G, der aktiven Bereiche AA, der n-Wanne NW1 und andere Elemente in der Stromdomäne D1 auf, und der Speicher-Latch 140 weist Teile des Stromknotens V2N, des Referenzknotens VSSN, der Gatestrukturen G, der aktiven Bereiche AA, der n-Wanne NW2 und andere Elemente in der Stromdomäne D2 auf.
  • Dadurch, dass der Datenspeicher-IC 200 so konfiguriert ist, dass er den Versorgungsspannungspegel VDD2, der von dem Versorgungsspannungspegel VDD1 verschieden ist, verwendet, hat er die Schaltkreis-Anwendungs- und IC-Layout-Flexibilitäts-Vorzüge, die vorstehend für die Datenspeicherschaltung 100 erörtert worden sind.
  • Außerdem ist mindestens ein aktiver Bereich AA in der Stromdomäne D1 in der n-Wanne NW1 angeordnet, und mindestens ein aktiver Bereich AA in der Stromdomäne D2 ist in der n-Wanne NW2 angeordnet. Da Leckströme zwischen Transistoren, die getrennten n-Wannen NW1 und NW2 entsprechen, normalerweise niedriger als Leckströme zwischen Transistoren sind, die eine gegebene n-Wanne NW1 oder NW2 gemeinsam nutzen, kann der Datenspeicher-IC 200 niedrigere Leckströme als bei Ansätzen haben, bei denen sich ein Speicher-Latch eine Wanne mit einem Master- oder Slave-Latch teilt.
  • 3 ist ein Schema einer Datenspeicherschaltung 300, gemäß einigen Ausführungsformen. Die Datenspeicherschaltung 300 kann als die Datenspeicherschaltung 100 verwendet werden, die vorstehend unter Bezugnahme auf 1 erörtert worden ist.
  • Die Datenspeicherschaltung 300 weist eine Auswahlschaltung 310, einen Master-Latch 320, einen Slave-Latch 330, einen Speicher-Latch 340 und eine Pegelverschiebungsschaltung 350 auf, die jeweils teilweise oder vollständig als die jeweilige Auswahlschaltung 110, der jeweilige Master-Latch 120, Slave-Latch 130, Speicher-Latch 140 oder die Pegelverschiebungsschaltung 150 verwendet werden können, die vorstehend für die Datenspeicherschaltung 100 unter Bezugnahme auf 1 erörtert worden sind.
  • Die Auswahlschaltung 310 weist Folgendes auf: p-Transistoren P1 bis P5; n-Transistoren N1 bis N5; Stromknoten, die so konfiguriert sind, dass sie einen ersten Versorgungsspannungspegel VDD1 führen; und Referenzknoten, die so konfiguriert sind, dass sie einen Referenzspannungspegel VSS führen.
  • Die Transistoren P1, P2, P5, N3, N1 und N2 sind in Reihe angeordnet und zwischen den ersten Versorgungsspannungspegel VDD1 und den Referenzspannungspegel VSS geschaltet; die Transistoren P3 und P4 sind Reihe angeordnet und sind mit den Transistoren P1 und P2 parallelgeschaltet; und die Transistoren N4 und N5 sind in Reihe angeordnet und mit den Transistoren N1 und N2 parallelgeschaltet.
  • Der Transistor P1 weist ein Gate auf, das so konfiguriert ist, dass es das Datenbit SI empfängt; der Transistor P2 weist ein Gate auf, das so konfiguriert ist, dass es ein Signal seb, das das Gegenstück zu dem Signal SE ist, empfängt; der Transistor P3 weist ein Gate auf, das so konfiguriert ist, dass es das Datenbit D empfängt; der Transistor P4 weist ein Gate auf, das so konfiguriert ist, dass es das Signal SE empfängt; der Transistor N1 weist ein Gate auf, das so konfiguriert ist, dass es das Signal SE empfängt; der Transistor N2 weist ein Gate auf, das so konfiguriert ist, dass es das Datenbit SI empfängt; der Transistor N4 weist ein Gate auf, das so konfiguriert ist, dass es das Signal seb empfängt; und der Transistor N5 weist ein Gate auf, das so konfiguriert ist, dass es das Datenbit D empfängt.
  • Der Transistor N3 weist ein Gate auf, das so konfiguriert ist, dass es ein Taktsignal clkb empfängt; und der Transistor P5 weist ein Gate auf, das so konfiguriert ist, dass es ein Taktsignal clkbb, das Gegenstück zu dem Taktsignal clkb, empfängt. Source-Anschlüsse der Transistoren N3 und P5 sind miteinander verbunden und sind so konfiguriert, dass sie das Datenbit B1 ausgeben.
  • Wie in 3 gezeigt ist und wie vorstehend dargelegt worden ist, ist die Auswahlschaltung 310 so konfiguriert, dass sie auf einen logischen H-Zustand des Signals SE dadurch reagiert, dass sie das Datenbit B1 mit dem ersten Versorgungsspannungspegel VDD1 oder dem Referenzspannungspegel VSS verbindet, die auf einen logischen Zustand des Datenbits SI reagieren, und dass sie auf einen logischen L-Zustand des Signals SE dadurch reagiert, dass sie das Datenbit B1 mit dem ersten Versorgungsspannungspegel VDD1 oder dem Referenzspannungspegel VSS verbindet, die auf einen logischen Zustand des Datenbits D reagieren. Die Auswahlschaltung 310 ist so konfiguriert, dass sie außerdem in Reaktion auf die komplementären Taktsignale clkb und clkbb das Datenbit B1 mit dem ersten Versorgungsspannungspegel VDD1 und dem Referenzspannungspegel VSS verbindet.
  • Die Auswahlschaltung 310 ist dadurch so konfiguriert, dass sie in Reaktion auf das Signal SE das Datenbit B1 ausgibt, das für eines der empfangenen Datenbits SI und D repräsentativ ist.
  • Der Master-Latch 320 weist Folgendes auf: ein NOR-Gate NORi; einen Inverter INV1, der mit dem NOR-Gate NOR1 querverbunden ist; und ein Übertragungs-Gate TG1, das mit einem Ausgang des NOR-Gates NOR1 und einem Eingang des Inverters INVi verbunden ist. Die Eingänge des NOR-Gates NOR1 sind so konfiguriert, dass sie das Datenbit B1 von der Auswahlschaltung 310 und ein Signal CD empfangen; der Inverter INVi ist so konfiguriert, dass er das Taktsignal clkbb empfängt; und das Übertragungs-Gate TG1 weist Gates auf, die so konfiguriert sind, dass sie die Taktsignale clkb und clkbb empfangen.
  • Wie in 3 gezeigt ist und wie vorstehend dargelegt worden ist, ist der Master-Latch 320 so konfiguriert, dass er auf ein Signal CD, das den logischen L-Zustand hat, dadurch reagiert, dass er das Datenbit B1 invertiert, das invertierte Datenbit B1 mit dem Inverter INV1 in Reaktion auf das Taktsignal clkbb latcht und das gelatchte invertierte Datenbit B1 als Datenbit B2 mittels des Übertragungs-Gates TG1 in Reaktion auf die Taktsignale clkb und clkbb ausgibt. Der Master-Latch 320 ist so konfiguriert, dass er auf ein Signal CD, das den logischen H-Zustand hat, dadurch reagiert, dass er das Datenbit B2, das den logischen L-Zustand hat, mittels des Übertragungs-Gates TG1 in Reaktion auf die Taktsignale clkb und clkbb ausgibt, wodurch er so funktioniert, dass er das Datenbit B2 in Reaktion auf das Signal CD rücksetzt.
  • Der Master-Latch 320 ist dadurch so konfiguriert, dass er das Datenbit B2, das für das empfangene Datenbit B1 repräsentativ ist, in Reaktion auf das Signal CD ausgibt.
  • Der Slave-Latch 330 weist Folgendes auf: p-Transistoren P6 bis P8; n-Transistoren N6 bis N8; Inverter INV2 bis INV5; Übertragungs-Gates TG2 und TG3; einen Stromknoten, der so konfiguriert ist, dass er den ersten Versorgungsspannungspegel VDD1 führt; und Referenzknoten, die so konfiguriert sind, dass sie den Referenzspannungspegel VSS führen.
  • Die Transistoren P6 bis P8, N6 und N7 sind in Reihe angeordnet und sind zwischen den ersten Versorgungsspannungspegel VDD1 und den Referenzspannungspegel VSS geschaltet, und der Transistor N8 ist mit dem Transistor N7 parallelgeschaltet. Der Transistor P6 weist ein Gate auf, das mit einem Gate des Transistors N8, einem Ausgang des Inverters INV2 und einem Eingang des Inverters INV3 verbunden ist. Der Transistor P7 weist ein Gate auf, das so konfiguriert ist, dass es das Signal CD empfängt; der Transistor P8 weist ein Gate auf, das so konfiguriert ist, dass es das Taktsignal clkbb empfängt; der Transistor N6 weist ein Gate auf, das so konfiguriert ist, dass es das Taktsignal clkb empfängt; und der Transistor N7 weist ein Gate auf, das so konfiguriert ist, dass es das Signal CD empfängt. Source-Anschlüsse der Transistoren N6 und P8 sind miteinander und mit dem Übertragungs-Gate TG2 verbunden.
  • Ein Eingang des Inverters INV2 ist mit den Übertragungs-Gates TG2 und TG3 verbunden und ist so konfiguriert, dass er das Datenbit B2 von dem Master-Latch 320 empfängt, und ein Ausgang des Inverters INV2 ist so konfiguriert, dass er das invertierte Datenbit B2 als Datenbit B3 ausgibt. Der Inverter INV3 ist so konfiguriert, dass er das invertierte Datenbit B3 als ein Datenbit Q ausgibt.
  • Die Transistoren P6 bis P8 und N6 bis N8 sind dadurch als ein Inverter konfiguriert, der durch das Übertragungs-Gate TG2 mit dem Inverter INV2 querverbunden ist und auf das Signal CD und die Taktsignale clkb und clkbb reagiert.
  • Der Eingang des Inverters INV5 ist so konfiguriert, dass er das Signal RESTORE empfängt, und ein Ausgang des Inverters INV5 ist mit einem Eingang des Inverters INV4 und einem Gate jedes der Übertragungs-Gates TG2 und TG3 verbunden. Ein Ausgang des Inverters INV4 ist mit einem anderen Gate jedes der Übertragungs-Gates TG2 und TG3 verbunden.
  • Wie in 3 gezeigt ist und wie vorstehend dargelegt worden ist, ist der Slave-Latch 330 so konfiguriert, dass er auf ein Signal RESTORE, das den logischen L-Zustand hat, dadurch reagiert, dass er ein Signal rn, das den logischen H-Zustand hat, und ein Signal rnb erzeugt, dass den logischen L-Zustand hat, wodurch das Übertragungs-Gate TG2 eingeschaltet wird, das Übertragungs-Gate TG3 ausgeschaltet wird und der Slave-Latch 330 veranlasst wird, ein gelatchtes Datenbit Q auszugeben, das auf dem Datenbit B3 basiert, das von dem Datenbit B2 invertiert worden ist. Bei einigen Ausführungsformen weist der Slave-Latch 330 nicht den Inverter INV4 und/oder den Inverter INV5 auf, und die Datenspeicherschaltung 300 ist ansonsten so konfiguriert, dass sie ein Paar komplementäre Signale rn und rnb empfängt.
  • Der Slave-Latch 330 ist so konfiguriert, dass er auf ein Signal RESTORE, das den logischen H-Zustand hat, dadurch reagiert, dass er ein Signal rn, das den logischen L-Zustand hat, und ein Signal rnb erzeugt, dass den logischen H-Zustand hat, wodurch das Übertragungs-Gate TG3 eingeschaltet wird, das Übertragungs-Gate TG2 ausgeschaltet wird und der Slave-Latch 330 veranlasst wird, ein gelatchtes Datenbit Q auszugeben, das auf dem Datenbit B5 basiert, das von der Pegelverschiebungsschaltung 350 empfangen wird.
  • Der Slave-Latch 330 ist dadurch so konfiguriert, dass er das gelatchte Datenbit Q, das für eines der Datenbits B2 und B5 repräsentativ ist, in Reaktion auf die Signale RESTORE und CD von der Datenspeicherschaltung 300 ausgibt.
  • Der Speicher-Latch 340 weist Folgendes auf: p-Transistoren P13 bis P20; n-Transistoren N11 bis N18; Inverter INV6 bis INV10; Stromknoten, die so konfiguriert sind, dass sie den zweiten Versorgungsspannungspegel VDD2 führen; und Referenzknoten, die so konfiguriert sind, dass sie den Referenzspannungspegel VSS führen.
  • Die Transistoren P13, P14, N11 und N12 sind in Reihe angeordnet und sind zwischen den zweiten Versorgungsspannungspegel VDD2 und den Referenzspannungspegel VSS geschaltet; die Transistoren P15, P16, N13 und N14 sind in Reihe angeordnet und sind zwischen den zweiten Versorgungsspannungspegel VDD2 und den Referenzspannungspegel VSS geschaltet; die Transistoren P17, P18, N15 und N16 sind in Reihe angeordnet und sind zwischen den zweiten Versorgungsspannungspegel VDD2 und den Referenzspannungspegel VSS geschaltet; und die Transistoren P19, P20, N17 und N18 sind in Reihe angeordnet und sind zwischen den zweiten Versorgungsspannungspegel VDD2 und den Referenzspannungspegel VSS geschaltet.
  • Die Transistoren N11, P16, P18 und N17 weisen jeweils ein Gate auf, das so konfiguriert ist, dass es das Signal S empfängt, und die Transistoren N13 und N15 weisen jeweils ein Gate auf, das so konfiguriert ist, dass es ein Signal sb, das Gegenstück zu dem Signal S, empfängt. Der Transistor P14 weist ein Gate auf, das mit einem Gate des Transistors N12 und einem Ausgang des Inverters INV8 verbunden ist. Der Transistor P20 weist ein Gate auf, das mit einem Gate des Transistors N18, einem Eingang des Inverters INV8 und einem Ausgang des Inverters INV9 verbunden ist. Der Inverter INV9 weist einen Eingang auf, der so konfiguriert ist, dass er das Datenbit B3 empfängt, und der Inverter INV10 weist einen Eingang, der so konfiguriert ist, dass er das Signal S empfängt, und einen Ausgang auf, der mit den Gates der Transistoren N13 und N15 verbunden ist.
  • Source-Anschlüsse der Transistoren P14, N11, P16 und N13 sind miteinander, mit Gates der Transistoren P17, P19 und N16 und mit einem Eingang des Inverters INV6 verbunden. Source-Anschlüsse der Transistoren P18, N15, P20 und N17 sind miteinander, mit Gates der Transistoren P13, P15 und N14 und mit einem Eingang des Inverters INV7 verbunden. Die Inverter INV6 und INV7 weisen Ausgänge auf, die so konfiguriert sind, dass sie das Datenbit B4 als ein Paar komplementäre Bits ausgeben.
  • Die Transistoren P13, P14, N12, P19, P20 und N18 sind dadurch als ein Pegelverschieber konfiguriert, der auf die Ausgangssignale der Inverter INV8 und INV9 reagiert, und die Transistoren P15, P17, N14 und N16 sind dadurch als ein Latch konfiguriert, der mit dem Pegelverschieber kombiniert ist. Die Transistoren N11, P16, N13, P18, N15 und N17 sind dadurch so konfiguriert, dass sie die Kombination aus dem Pegelverschieber und dem Latch in Reaktion auf die komplementären Signale S und sb steuern.
  • Wie in 3 gezeigt ist und wie vorstehend dargelegt worden ist, ist der Speicher-Latch 340 so konfiguriert, dass er auf ein Signal S, das den logischen H-Zustand hat, dadurch reagiert, dass er ein Signal rb, das den logischen L-Zustand hat, erzeugt, wodurch die Transistoren N11 und N17 eingeschaltet werden, um den Pegelverschieber zu aktivieren, und die Transistoren P16, N13, P18 und N15 ausgeschaltet werden, um den Latch zu deaktivieren.
  • Der Speicher-Latch 340 ist so konfiguriert, dass er auf ein Signal S, das in den logischen L-Zustand geht, dadurch reagiert, dass er die Transistoren N11 und N17 ausschaltet, um die Transistoren N12 und N18 des Pegelverschiebers von den jeweiligen Ausgängen der Inverter INV8 und INV9 zu trennen, und die Transistoren P16, N13, P18 und N15 einschaltet, um das Paar komplementäre Bits des Datenbits B4, das auf dem empfangenen Datenbit B3 basiert, zu latchen und auszugeben.
  • Der Speicher-Latch 340 ist dadurch so konfiguriert, dass er ein gelatchtes oder ungelatchtes Datenbit B4, das für das Datenbit B3 repräsentativ ist, in Reaktion auf das Signal S ausgibt.
  • Die Pegelverschiebungsschaltung 350 weist Folgendes auf: p-Transistoren P9 bis P12; n-Transistoren N9 und N10; Stromknoten, die so konfiguriert sind, dass sie den ersten Versorgungsspannungspegel VDD1 führen; und Referenzknoten, die so konfiguriert sind, dass sie den Referenzspannungspegel VSS führen.
  • Die Transistoren P9, P10 und N9 sind in Reihe angeordnet und sind zwischen den ersten Versorgungsspannungspegel VDD1 und den Referenzspannungspegel VSS geschaltet; und die Transistoren P11, P12 und N10 sind in Reihe angeordnet und sind zwischen den ersten Versorgungsspannungspegel VDD1 und den Referenzspannungspegel VSS geschaltet.
  • Der Transistor P10 weist ein Gate auf, das mit einem Gate des Transistors N9 verbunden ist und so konfiguriert ist, dass es ein Datenbit des Paars komplementäre Bits des Datenbits B4 empfängt. Der Transistor P12 weist ein Gate auf, das mit einem Gate des Transistors N10 verbunden ist und so konfiguriert ist, dass es das andere Datenbit des Paars komplementäre Bits des Datenbits B4 empfängt. Source-Anschlüsse der Transistoren P10 und N9 sind miteinander und mit einem Gate des Transistors P11 verbunden, und Source-Anschlüsse der Transistoren P12 und N10 sind miteinander und mit einem Gate des Transistors P9 verbunden.
  • Die Transistoren P9 bis P12, N9 und N10 sind dadurch als ein Pegelverschieber konfiguriert, der auf das Paar komplementäre Bits des Datenbits B4 reagiert, und die Pegelverschiebungsschaltung 350 ist dadurch so konfiguriert, dass sie das Datenbit B5 ausgibt, das auf dem Datenbit B4 basiert.
  • Durch die in 3 gezeigte Konfiguration und wie vorstehend dargelegt worden ist, hat die Datenspeicherschaltung 300 die Fähigkeiten, die vorstehend für die Datenspeicherschaltungen 100 und 200 und unter Bezugnahme auf die 1 und 2 erörtert worden sind, und sie reagiert außerdem auf das Signal CD. Die Datenspeicherschaltung 300 kann dadurch die Vorzüge realisieren, die vorstehend für die Datenspeicherschaltungen 100 und 200 erörtert worden sind.
  • 4 ist ein Schema einer Datenspeicherschaltung 400, gemäß einigen Ausführungsformen. Die Datenspeicherschaltung 400 kann als die Datenspeicherschaltung 100 verwendet werden, die vorstehend unter Bezugnahme auf 1 erörtert worden ist.
  • Die Datenspeicherschaltung 400 weist die Auswahlschaltung 310, den Speicher-Latch 340 und die Pegelverschiebungsschaltung 350 auf, die jeweils vorstehend für die Datenspeicherschaltung 300 und unter Bezugnahme auf 3 erörtert worden sind. Die Datenspeicherschaltung 400 weist außerdem einen Master-Latch 420, der teilweise oder vollständig als der Master-Latch 120 verwendet werden kann, und einen Slave-Latch 430 auf, der teilweise oder vollständig als der Slave-Latch 130 verwendet werden kann, die vorstehend für die Datenspeicherschaltung 100 und unter Bezugnahme auf 1 erörtert worden sind.
  • Der Master-Latch 420 weist einen Inverter INV1 und ein Übertragungs-Gate TG1 auf, die so konfiguriert sind, wie es vorstehend für den Master-Latch 320 und unter Bezugnahme auf 3 erörtert worden ist. Statt mit dem Eingang und dem Ausgang des NOR-Gates NOR1 verbunden zu sein, sind der Inverter INV1 und das Übertragungs-Gate TG1 mit einem Eingang bzw. einem Ausgang eines NAND-Gates NAND1 verbunden. Das NAND-Gate NAND1 weist einen Eingang auf, der so konfiguriert ist, dass er ein Signal sdn empfängt.
  • Wie in 4 gezeigt ist und wie vorstehend dargelegt worden ist, ist der Master-Latch 420 so konfiguriert, dass er auf ein Signal sdn, das den logischen H-Zustand hat, dadurch reagiert, dass er das Datenbit B1 invertiert, das invertierte Datenbit B1 mit dem Inverter INV1 in Reaktion auf das Taktsignal clkbb latcht und das gelatchte invertierte Datenbit B1 als Datenbit B2 mittels des Übertragungs-Gates TG1 in Reaktion auf die Taktsignale clkb und clkbb ausgibt. Der Master-Latch 420 ist so konfiguriert, dass er auf ein Signal sdn, das den logischen L-Zustand hat, dadurch reagiert, dass er das Datenbit B2, das den logischen H-Zustand hat, mittels des Übertragungs-Gates TG1 in Reaktion auf die Taktsignale clkb und clkbb ausgibt, und dadurch so funktioniert, dass er das Datenbit B2 in Reaktion auf das Signal sdn setzt.
  • Der Master-Latch 420 ist dadurch so konfiguriert, dass er in Reaktion auf das Signal sdn das Datenbit B2 ausgibt, das für das empfangene Datenbit B1 repräsentativ ist.
  • Der Slave-Latch 430 weist Folgendes auf: Transistoren P6, P8, N6 und N8; Inverter INV2 bis INV5; und Übertragungs-Gates TG2 und TG3, die so konfiguriert sind, wie es vorstehend für den Slave-Latch 330 und unter Bezugnahme auf 3 erörtert worden ist. Statt der Transistoren P7 und N7 weist der Slave-Latch 430 einen p-Transistor P21 und einen n-Transistor N19 auf.
  • Der Transistor P21 ist mit dem Transistor P6 parallelgeschaltet und weist ein Gate auf, das so konfiguriert ist, dass es das Signal sdn empfängt. Der Transistor N19 ist in Reihe mit den Transistoren P6, P8, N6 und N8 angeordnet und zwischen den ersten Versorgungsspannungspegel VDD1 und den Referenzspannungspegel VSS geschaltet, und er weist ein Gate auf, das so konfiguriert ist, dass es das Signal sdn empfängt.
  • Die Transistoren P6, P8, P21, N6, N8 und N19 sind dadurch als ein Inverter konfiguriert, der durch das Übertragungs-Gate TG2 mit dem Inverter INV2 querverbunden ist und auf das Signal sdn und die Taktsignale clkb und clkbb reagiert. Der Slave-Latch 430 ist dadurch so konfiguriert, dass er ein gelatchtes Datenbit Q, das für eines der Datenbits B2 und B5 repräsentativ ist, von der Datenspeicherschaltung 400 in Reaktion auf die Signale RESTORE und sdn ausgibt.
  • Durch die in 4 gezeigte Konfiguration und wie vorstehend dargelegt worden ist, hat die Datenspeicherschaltung 400 die Fähigkeiten, die vorstehend für die Datenspeicherschaltungen 100 und 200 und unter Bezugnahme auf die 1 und 2 erörtert worden sind, und sie reagiert außerdem auf das Signal sdn. Die Datenspeicherschaltung 400 kann dadurch die Vorzüge realisieren, die vorstehend für die Datenspeicherschaltungen 100 und 200 erörtert worden sind.
  • 5 ist ein Schema einer Datenspeicherschaltung 500, gemäß einigen Ausführungsformen. Die Datenspeicherschaltung 500 kann als die Datenspeicherschaltung 100 verwendet werden, die vorstehend unter Bezugnahme auf 1 erörtert worden ist.
  • Die Datenspeicherschaltung 500 weist die Auswahlschaltung 310, den Master-Latch 320 und den Slave-Latch 330 auf, die jeweils vorstehend für die Datenspeicherschaltung 300 und unter Bezugnahme auf 3 erörtert worden sind. Die Datenspeicherschaltung 500 weist außerdem einen Speicher-Latch 540, der teilweise oder vollständig als der Speicher-Latch 340 verwendet werden kann, und eine Pegelverschiebungsschaltung 550 auf, die teilweise oder vollständig als die Pegelverschiebungsschaltung 150 verwendet werden kann, die jeweils vorstehend für die Datenspeicherschaltung 100 und unter Bezugnahme auf 1 erörtert worden sind.
  • Der Speicher-Latch 540 weist die Transistoren P13, P14, N12, P19, P20 und N18 und die Inverter INV8 bis INV10 auf, die jeweils vorstehend für den Speicher-Latch 340 und unter Bezugnahme auf 3 erörtert worden ist. Der Speicher-Latch 540 weist außerdem p-Transistoren P23 bis P27, n-Transistoren N21 bis N25 und Inverter INV12 und INV13 auf.
  • Die Transistoren P13, P14, N12, P19, P20 und N18 und die Inverter INV8 und INV9 sind als ein Pegelverschieber konfiguriert, der dem des Speicher-Latches 340 ähnlich ist, der vorstehend unter Bezugnahme auf 3 erörtert worden ist, mit der Ausnahme, dass das Gate und der Source-Anschluss des Transistors P14 miteinander verbunden sind, das Gate und der Source-Anschluss des Transistors P20 miteinander verbunden sind und der Pegelverschieber nicht die Transistoren N11 und N17 aufweist, die so konfiguriert sind, dass sie das Signal S empfangen.
  • Die Transistoren P23 und N21 sind in Reihe angeordnet und mit dem Transistor P14 parallelgeschaltet, und sie weisen jeweils ein Gate auf, das so konfiguriert ist, dass es das Ausgangssignal des Inverters INV8 empfängt.
  • Die Transistoren P24, P25, N22 und N23 sind in Reihe angeordnet und sind zwischen den zweiten Versorgungsspannungspegel VDD2 und den Referenzspannungspegel VSS geschaltet. Die Transistoren P24 und N23 weisen jeweils ein Gate auf, das mit einem Source-Anschluss des Transistors P23 und einem Source-Anschluss des Transistors N21 verbunden ist. Der Transistor P25 weist ein Gate auf, das so konfiguriert ist, dass es das Signal sb empfängt, und der Transistor N22 weist ein Gate auf, das so konfiguriert ist, dass es das Signal S empfängt.
  • Die Transistoren P26, P27, N24 und N25 sind in Reihe angeordnet und sind zwischen den zweiten Versorgungsspannungspegel VDD2 und den Referenzspannungspegel VSS geschaltet. Die Transistoren P26 und N25 weisen jeweils ein Gate auf, das mit einem Ausgang des Inverters INV13 und einem Eingang des Inverters INV12 verbunden ist. Ein Source-Anschluss des Transistors P27 ist mit einem Source-Anschluss jedes der Transistoren N24, P25 und N21 und mit einem Eingang des Inverters INV13 verbunden. Der Transistor P27 weist ein Gate auf, das so konfiguriert ist, dass es das Signal S empfängt, und der Transistor N24 weist ein Gate auf, das so konfiguriert ist, dass es das Signal sb empfängt. Die Ausgänge der Inverter INV12 und INV13 sind so konfiguriert, dass sie das Datenbit B4 als ein Paar komplementäre Bits ausgeben.
  • Die Transistoren P13, P14, N12, P19, P20, N18, P23 und N21 sind dadurch als ein Pegelverschieber konfiguriert, der auf die Ausgangssignale der Inverter INV8 und INV9 reagiert. Im Vergleich zu dem Pegelverschieber, der vorstehend für den Speicher-Latch 340 und unter Bezugnahme auf 3 erörtert worden ist, kann der Pegelverschieber des Speicher-Latches 540 in einem breiteren Bereich von Spannungswerten des ersten und des zweiten Versorgungsspannungspegels arbeiten.
  • Die Transistoren P24, P25, N22 und N23 sind dadurch als ein Inverter konfiguriert, der auf die komplementären Signale S und Sb reagiert, und sie sind in Reihe mit dem Pegelverschieber geschaltet. Die Transistoren P26, P27, N24 und N25 sind dadurch als ein Inverter konfiguriert, der auf die komplementären Signale S und Sb reagiert, und sie sind mit dem Inverter INV13 als ein Latch querverbunden, wobei der Latch in Reihe mit dem Inverter und dem Pegelverschieber geschaltet ist.
  • Wie in 5 gezeigt ist und wie vorstehend dargelegt worden ist, ist der Speicher-Latch 540 so konfiguriert, dass er auf ein Signal S, das den logischen H-Zustand hat, dadurch reagiert, dass er ein Signal sb erzeugt, das den logischen L-Zustand hat, wodurch die Transistoren P25 und N22 eingeschaltet werden, um den Inverter zu aktivieren, und die Transistoren P27 und N24 ausgeschaltet werden, um den Latch zu deaktivieren.
  • Der Speicher-Latch 540 ist so konfiguriert, dass er darauf, dass das Signal S in den logischen L-Zustand geht, dadurch reagiert, dass er die Transistoren P25 und N22 ausschaltet, um den Inverter zu deaktivieren, und die Transistoren P27 und N24 einschaltet, um das Paar komplementäre Bits des Datenbits B4, das auf dem empfangenen Datenbit B3 basiert, zu latchen und auszugeben.
  • Der Speicher-Latch 540 ist dadurch so konfiguriert, dass er in Reaktion auf das Signal S ein gelatchtes oder ungelatchtes Datenbit B4 ausgibt, das für das Datenbit B3 repräsentativ ist.
  • Die Pegelverschiebungsschaltung 550 weist die Transistoren P9, P10, N9, P11, P12 und N10 auf, die jeweils vorstehend für die Pegelverschiebungsschaltung 350 und unter Bezugnahme auf 3 erörtert worden sind. Die Pegelverschiebungsschaltung 350 weist außerdem einen p-Transistor P22, einen n-Transistor N20 und einen Inverter INV11 auf.
  • Die Transistoren P9, P10, N9, P11, P12 und N10 sind als ein Pegelverschieber konfiguriert, der dem der Pegelverschiebungsschaltung 350 ähnlich ist, die vorstehend unter Bezugnahme auf 3 erörtert worden ist, mit der Ausnahme, dass das Gate und der Source-Anschluss des Transistors P10 miteinander verbunden sind und das Gate und der Source-Anschluss des Transistors P12 miteinander verbunden sind.
  • Die Transistoren P22 und N20 sind in Reihe angeordnet und mit dem Transistor P10 parallelgeschaltet, und die Transistoren P22 und N20 weisen jeweils ein Gate, das mit dem Gate des Transistors N9 verbunden ist, und einen Source-Anschluss auf, der mit einem Eingang des Inverters INV11 verbunden ist. Ein Ausgang des Inverters INV11 ist so konfiguriert, dass er das Datenbit B5 ausgibt.
  • Die Transistoren P9 bis P12, P22, N9, N10 und N20 und der Inverter INV11 sind dadurch als ein Pegelverschieber konfiguriert, der auf das Paar komplementäre Bits des Datenbits B4 reagiert, und die Pegelverschiebungsschaltung 550 ist dadurch so konfiguriert, dass sie das Datenbit B5 ausgibt, das für das Datenbit B4 repräsentativ ist.
  • Durch die in 5 gezeigte Konfiguration und wie vorstehend dargelegt worden ist, hat die Datenspeicherschaltung 500 die Fähigkeiten, die vorstehend für die Datenspeicherschaltungen 100 und 200 und unter Bezugnahme auf die 1 und 2 erörtert worden sind, und sie kann außerdem in einem relativ breiteren Bereich von Spannungswerten des ersten und des zweiten Versorgungsspannungspegels arbeiten. Die Datenspeicherschaltung 500 kann dadurch die Vorzüge realisieren, die vorstehend für die Datenspeicherschaltungen 100 und 200 erörtert worden sind.
  • 6 ist ein Schema einer Datenspeicherschaltung 600, gemäß einigen Ausführungsformen. Die Datenspeicherschaltung 600 kann als die Datenspeicherschaltung 100 verwendet werden, die vorstehend unter Bezugnahme auf 1 erörtert worden ist.
  • Die Datenspeicherschaltung 600 weist Folgendes auf: den Speicher-Latch 340 und die Pegelverschiebungsschaltung 350, die jeweils vorstehend für die Datenspeicherschaltung 300 und unter Bezugnahme auf 3 erörtert worden sind; eine Auswahlschaltung 610, die teilweise oder vollständig als die Auswahlschaltung 110 verwendet werden kann; einen Master-Latch 620, der teilweise oder vollständig als der Master-Latch 120 verwendet werden kann; und einen Slave-Latch 630, der teilweise oder vollständig als der Slave-Latch 130 verwendet werden kann, die jeweils vorstehend für die Datenspeicherschaltung 100 und unter Bezugnahme auf 1 erörtert worden sind.
  • Die Datenspeicherschaltung 600 weist außerdem eine Mehrzahl von Logikgates 660 (nicht einzeln bezeichnet) auf, die so konfiguriert sind, dass sie die Signale RESTORE und CD, die vorstehend für die Datenspeicherschaltung 100 und 300 und unter Bezugnahme auf die 1 und 3 erörtert worden sind, und ein Taktsignal CP empfangen. Die mehreren Logikgates 660 sind so konfiguriert, dass sie entsprechend der in 6 gezeigten Konfiguration Signale rn, rnb und cdn und Taktsignale clkbb_ret, clkb_ret, clkb und clkbb ausgeben.
  • Bei einigen Ausführungsformen werden ein oder mehrere Logikgates der Mehrzahl von Logikgates 660 in der Auswahlschaltung 610, dem Master-Latch 620, dem Slave-Latch 630, dem Speicher-Latch 340 und/oder der Pegelverschiebungsschaltung 350 verwendet. Bei einigen Ausführungsformen weist die Datenspeicherschaltung 600 nicht die Mehrzahl von Logikgates 660 auf, und sie ist ansonsten so konfiguriert, dass sie die Signale rn, rnb und cdn und die Taktsignale clkbb_ret, clkb_ret, clkb und clkbb entsprechend der in 6 gezeigten Konfiguration ausgibt.
  • Die Auswahlschaltung 610 weist die Transistoren P1 bis P5 und N1 bis N5 auf, die so konfiguriert sind, wie es vorstehend für die Auswahlschaltung 310 und unter Bezugnahme auf 3 dargelegt worden ist. Die Auswahlschaltung 610 weist außerdem einen n-Transistor N26 auf, der zwischen die Transistoren P1 bis P5 und N1 bis N5 und den Referenzspannungspegel VSS geschaltet ist.
  • Der Transistor N26 weist ein Gate auf, das so konfiguriert ist, dass es ein Signal cdn, das Gegenstück zu dem Signal CD, empfängt. Die Auswahlschaltung 610 ist dadurch so konfiguriert, dass sie die Fähigkeiten hat, die vorstehend für die Auswahlschaltung 310 und unter Bezugnahme auf 3 dargelegt worden sind, und sie wird von einem Signal cdn aktiviert, das den logischen H-Zustand hat und einem Signal CD entspricht, das den logischen L-Zustand hat.
  • Die Auswahlschaltung 610 ist dadurch so konfiguriert, dass sie das Datenbit B1, das für eines der empfangenen Datenbits SI und D repräsentativ ist, in Reaktion auf die Signale SE und CD ausgibt.
  • Der Master-Latch 620 weist das Übertragungs-Gate TG1 auf, das so konfiguriert ist, wie es vorstehend für den Master-Latch 320 und unter Bezugnahme auf 3 erörtert worden ist. Statt so konfiguriert zu sein, dass es die Taktsignale clkb und clkbb empfängt, ist das Übertragungs-Gate TG1 so konfiguriert, dass es die Taktsignale clkbb_ret und clkb_ret empfängt.
  • Der Master-Latch 620 weist außerdem p-Transistoren P28 bis P30, n-Transistoren N27 bis N29 und einen Inverter INV14 auf. Die Transistoren P29, P30 und N27 bis N29 sind in Reihe angeordnet und sind zwischen den ersten Versorgungsspannungspegel VDD1 und den Referenzspannungspegel VSS geschaltet. Die Transistoren P29 und N28 weisen jeweils ein Gate auf, das mit einem Ausgang des Inverters INV14 und des Übertragungs-Gates TG1 verbunden ist. Ein Source-Anschluss des Transistors P30 ist mit einem Source-Anschluss jedes der Transistoren N27 und P28 und mit einem Eingang des Inverters INV14 verbunden, der so konfiguriert ist, dass er das Datenbit B1 empfängt. Der Transistor P28 ist zwischen den ersten Versorgungsspannungspegel VDD1 und den Eingang des Inverters INV14 geschaltet, und er weist ein Gate auf, das so konfiguriert ist, dass es das Signal cdn empfängt.
  • Die Transistoren P29, P30 und N27 bis N29 sind dadurch als ein Inverter konfiguriert, der mit dem Inverter INV14 als ein Latch querverbunden ist, wobei der Latch in Reihe mit dem Übertragungs-Gate TG1 angeordnet ist, das mit einem Signal cdn, das den logischen H-Zustand hat, aktiviert wird, und mit einem Signal cdn, das den logischen L-Zustand hat, auf den logischen H-Zustand gesetzt wird.
  • Der Master-Latch 620 ist dadurch so konfiguriert, dass er die Fähigkeiten hat, die vorstehend für den Master-Latch 320 und unter Bezugnahme auf 3 dargelegt worden sind, und er wird mit einem Signal cdn aktiviert, das den logischen H-Zustand hat und einem Signal CD entspricht, das den logischen L-Zustand hat.
  • Der Slave-Latch 630 weist die Inverter INV2 und INV3 und die Übertragungs-Gates TG2 und TG3 auf, die so konfiguriert sind, wie es vorstehend für den Slave-Latch 330 und unter Bezugnahme auf 3 erörtert worden ist. Der Slave-Latch 630 weist außerdem p-Transistoren P31 und P32, n-Transistoren N30 und N31 und einen Inverter INV15 auf, und er ist so konfiguriert, dass er die Signale rn und rnb empfängt. Bei einigen Ausführungsformen weist der Slave-Latch 630 die Inverter INV4 und INV5 auf, die vorstehend für den Slave-Latch 330 und unter Bezugnahme auf 3 erörtert worden sind, und er ist so konfiguriert, dass er das Signal RESTORE empfängt.
  • Die Transistoren P31, P32, N30 und N31 sind in Reihe angeordnet und sind zwischen den ersten Versorgungsspannungspegel VDD1 und den Referenzspannungspegel VSS geschaltet. Die Transistoren P31 und N31 weisen jeweils ein Gate auf, das durch das Übertragungs-Gate TG2 mit dem Ausgang des Inverters INV2 verbunden ist und durch das Übertragungs-Gate TG3 mit einem Ausgang des Inverters INV15 verbunden ist. Der Transistor P32 weist ein Gate auf, das so konfiguriert ist, dass es das Taktsignal clkbb_ret empfängt, und der Transistor N30 weist ein Gate auf, das so konfiguriert ist, dass es das Taktsignal clkb_ret empfängt. Ein Source-Anschluss des Transistors P32 ist mit einem Source-Anschluss des Transistors N30 und mit dem Eingang des Inverters INV2 verbunden, der so konfiguriert ist, dass er das Datenbit B2 empfängt, und der Inverter INV15 weist einen Eingang auf, der so konfiguriert ist, dass er das Datenbit B5 empfängt.
  • Die Transistoren P31, P32, N30 und N31 sind dadurch als ein Inverter konfiguriert, der durch das Übertragungs-Gate TG2 mit dem Inverter INV2 querverbunden ist und auf die Taktsignale clkbb_ret und clkb_ret reagiert, und der Slave-Latch 630 ist dadurch so konfiguriert, dass er in Reaktion auf eines der Datenbits B2 und B5 und auf das Signal RESTORE ein gelatchtes Datenbit Q von der Datenspeicherschaltung 600 ausgibt.
  • Durch die in 6 gezeigte Konfiguration und wie vorstehend dargelegt worden ist, hat die Datenspeicherschaltung 600 die Fähigkeiten, die vorstehend für die Datenspeicherschaltungen 100 und 200 und unter Bezugnahme auf die 1 und 2 erörtert worden sind. Im Vergleich zu anderen Ausführungsformen der Datenspeicherschaltung 100 weist die Datenspeicherschaltung 600 einen Master-Latch 620 und einen Slave-Latch 630 mit einem reduzierten Flächenbedarf bei erhöhter Taktsignal-Komplexität auf. Die Datenspeicherschaltung 600 kann dadurch die Vorzüge realisieren, die vorstehend für die Datenspeicherschaltungen 100 und 200 erörtert worden sind.
  • 7 ist ein Schema einer Datenspeicherschaltung 700, gemäß einigen Ausführungsformen. Die Datenspeicherschaltung 700 kann als die Datenspeicherschaltung 100 verwendet werden, die vorstehend unter Bezugnahme auf 1 erörtert worden ist.
  • Die Datenspeicherschaltung 700 weist Folgendes auf: die Auswahlschaltung 310 und den Master-Latch 320, die jeweils vorstehend für die Datenspeicherschaltung 300 und unter Bezugnahme auf 3 erörtert worden sind; einen Slave-Latch 730, der teilweise oder vollständig als der Slave-Latch 130 verwendet werden kann; einen Speicher-Latch 740, der teilweise oder vollständig als der Speicher-Latch 140 verwendet werden kann; und eine Pegelverschiebungsschaltung 750, die teilweise oder vollständig als die Pegelverschiebungsschaltung 150 verwendet werden kann, die jeweils vorstehend für die Datenspeicherschaltung 100 und unter Bezugnahme auf 1 erörtert worden sind.
  • Der Slave-Latch 730 weist Folgendes auf: die Transistoren P6 bis P8 und N6 bis N8; die Inverter INV2 und INV3; und die Übertragungs-Gates TG2 und TG3, die so konfiguriert sind, wie es vorstehend für den Slave-Latch 330 und unter Bezugnahme auf 3 erörtert worden ist. Der Slave-Latch 730 ist so konfiguriert, dass er statt des Signals RESTORE komplementäre Signale REST und RESTB empfängt. Der Slave-Latch 730 weist außerdem Inverter INV16 und INV17 auf.
  • Die Transistoren P6 bis P8 und N6 bis N8 und die Inverter INV2 und INV3 sind so angeordnet, wie es vorstehend für den Slave-Latch 330 und unter Bezugnahme auf 3 dargelegt worden ist. Die Gates der Transistoren P6 und N8 und der Eingang des Inverters INV3 sind durch das Übertragungs-Gate TG2 mit dem Ausgang des Inverters INV2 verbunden, und sie sind so konfiguriert, dass sie das Datenbit B5 über das Übertragungs-Gate TG3 empfangen. Die Übertragungs-Gates TG2 und TG3 sind so konfiguriert, dass sie die Signale REST und RESTB in einer alternativen Gate-Anordnung empfangen. Die Inverter INV16 und INV17 sind in Reihe angeordnet und sind so konfiguriert, dass sie das Datenbit B2 empfangen.
  • Die Transistoren P6 bis P8 und N6 bis N8 sind dadurch als ein Inverter konfiguriert, der in Reaktion auf die Signale REST und RESTB, die später bei der Pegelverschiebungsschaltung 750 erörtert werden, durch das Übertragungs-Gate TG2 mit dem Inverter INV2 und durch das Übertragungs-Gate TG3 mit dem Datenbit B5 querverbunden wird. Die Inverter INV16 und INV17 sind dadurch so konfiguriert, dass sie das Datenbit B3 als ein Paar komplementäre Bits von Signalen sl_b und sl_bb ausgeben.
  • Der Slave-Latch 730 ist dadurch so konfiguriert, dass er ein gelatchtes Datenbit Q, das für eines der Datenbits B2 und B5 repräsentativ ist, von der Datenspeicherschaltung 700 in Reaktion auf die Signale REST und RESTB ausgibt.
  • Der Speicher-Latch 740 weist die Transistoren P13, P14, P19, P23, N12, N18 und N21 und die Inverter INV6 und INV7 auf, die vorstehend für die Speicher-Latches 340 und 540 und unter Bezugnahme auf die 3 und 5 erörtert worden sind, und er ist so konfiguriert, dass er statt des Signals RESTORE ein Steuersignal RETN empfängt. Der Speicher-Latch 740 weist außerdem p-Transistoren P33 bis P37, n-Transistoren N32 bis N42 und Inverter INV18 und INV19 auf.
  • Die Transistoren P13, P14, P19, P20, P23, N12, N18 und N21 sind als ein Pegelverschieber konfiguriert, der dem des Speicher-Latches 540 ähnlich ist, der vorstehend unter Bezugnahme auf 5 erörtert worden ist, mit der Ausnahme, dass die Gates der Transistoren P23 und N12 so konfiguriert sind, dass sie das Signal sl_b empfangen, und das Gate des Transistors N18 so konfiguriert ist, dass es das Signal sl_bb empfängt. Der Pegelverschieber weist außerdem Transistoren P35 und N38 auf, die in Reihe angeordnet sind und mit dem Transistor P20 parallelgeschaltet sind, wobei die Transistoren P35 und N38 jeweils ein Gate aufweisen, das so konfiguriert ist, dass es das Signal sl bb empfängt. Im Vergleich zu dem Pegelverschieber, der vorstehend für den Speicher-Latch 340 und unter Bezugnahme auf 3 erörtert worden ist, kann der Pegelverschieber des Speicher-Latches 740 in einem breiteren Bereich von Spannungswerten des ersten und des zweiten Versorgungsspannungspegels arbeiten.
  • Die Transistoren P33, P34, N32 und N33 sind in Reihe angeordnet und zwischen den zweiten Versorgungsspannungspegel VDD2 und den Referenzspannungspegel VSS geschaltet; die Transistoren P36, P37, N41 und N42 sind in Reihe angeordnet und zwischen den zweiten Versorgungsspannungspegel VDD2 und den Referenzspannungspegel VSS geschaltet; die Transistoren N34 und N35 sind in Reihe angeordnet und zwischen den Source-Anschluss des Transistors P14 und den Referenzspannungspegel VSS geschaltet; und die Transistoren N39 und N40 sind in Reihe angeordnet und zwischen den Source-Anschluss des Transistors P20 und den Referenzspannungspegel VSS geschaltet.
  • Die Transistoren P34, P23, N32 und N31 weisen jeweils einen Source-Anschluss auf, der mit dem Eingang des Inverters INV6 verbunden ist und dadurch so konfiguriert ist, dass er ein Signal LBLQB ausgibt. Die Transistoren P35, P37, N38 und N41 weisen jeweils einen Source-Anschluss auf, der mit dem Eingang des Inverters INV7 verbunden ist und dadurch so konfiguriert ist, dass er ein Signal LBLQ ausgibt, das zu dem Signal LBLQB komplementär ist. Die Transistoren P33, N33 und N35 weisen jeweils ein Gate auf, das so konfiguriert ist, dass es das Signal LBLQ empfängt, und die Transistoren P36, N40 und N42 weisen jeweils ein Gate auf das, so konfiguriert ist, dass es das Signal LBLQB empfängt.
  • Die Transistoren P34, P37, N36 und N37 weisen jeweils ein Gate auf, das so konfiguriert ist, dass es ein Signal RTNBB empfängt, und die Transistoren N32, N34, N39 und N41 weisen jeweils ein Gate auf das, so konfiguriert ist, dass es ein Signal RTNB empfängt. Die Inverter INV18 und INV19 sind in Reihe angeordnet und sind so konfiguriert, dass sie das Signal RETN, das auf dem zweiten Versorgungsspannungspegel VDD2 basiert, empfangen und dadurch die komplementären Signale RTNB und RTNBB erzeugen.
  • Die Transistoren P33, P36, N33, N35, N40 und N42 sind dadurch als ein Latch, der mit dem Pegelverschieber kombiniert ist, konfiguriert, und die Transistoren P34, P37, N32, N34, N36, N37, N39 und N41 und die Inverter INV18 und INV19 sind dadurch so konfiguriert, dass sie die Kombination aus dem Pegelverschieber und dem Latch in Reaktion auf das Signal RETN steuern. Die Inverter INV6 und INV7 sind dadurch so konfiguriert, dass sie jeweilige komplementäre Signale BLQB and BLQ als das Datenbit B4 ausgeben.
  • Wie in 7 gezeigt ist und wie vorstehend dargelegt worden ist, ist der Speicher-Latch 740 so konfiguriert, dass er auf ein Signal RETN, das den logischen L-Zustand hat, dadurch reagiert, dass er ein Signal RTNB, das den logischen H-Zustand hat, und ein Signal RTNBB, das den logischen L-Zustand hat, erzeugt, wodurch die Transistoren P34, P37, N32, N34, N39 und N41 eingeschaltet werden und die Transistoren N36 and N37 ausgeschaltet werden, um das gelatchte Paar komplementäre Signale BLQ and BLQB als das Datenbit B4 auszugeben.
  • Der Speicher-Latch 740 ist so konfiguriert, dass er darauf, dass das Signal RETN den logischen H-Zustand hat, so reagiert, dass er ein Signal RTNB, das den logischen L-Zustand hat, und ein Signal RTNBB, das den logischen H-Zustand hat, erzeugt, sodass die Transistoren N36 und N37 eingeschaltet werden und die Transistoren P34, P37, N32, N34, N39 und N41 ausgeschaltet werden, um das empfangene Paar komplementäre Signale sl_b und sl_bb als das Datenbit B3 zu speichern.
  • Der Speicher-Latch 740 ist dadurch so konfiguriert, dass er in Reaktion auf das Signal RETN ein gelatchtes Datenbit B4 ausgibt, das für das Datenbit B3 repräsentativ ist.
  • Die Pegelverschiebungsschaltung 750 weist Pegelverschieber 750A und 750B auf. Der Pegelverschieber 750A entspricht der Pegelverschiebungsschaltung 550, die vorstehend für die Datenspeicherschaltung 500 und unter Bezugnahme auf 5 erörtert worden ist, und er ist dadurch so konfiguriert, dass er das Datenbit B5 ausgibt, das für das Datenbit B4 repräsentativ ist.
  • Der Pegelverschieber 750B weist p-Transistoren P39 bis P42, n-Transistoren N44 und N45 und Inverter INV20 und INV21 auf. Die Transistoren P39 bis P42, N44 und N45 und der Inverter INV21 sind in einer Anordnung konfiguriert, die mit der der jeweiligen Transistoren P9 bis P12, N9 und N10 und des Inverters INV11 des Pegelverschiebers 750A übereinstimmt, und sie sind dadurch so konfiguriert, dass sie das Signal REST, das auf den empfangenen Signalen RTNB und RTNBB basiert, ausgeben, die vorstehend für den Speicher-Latch 740 erörtert worden sind. Der Inverter INV20 ist so konfiguriert, dass er das Signal REST empfängt und das Signal RESTB ausgibt.
  • Der Pegelverschieber 750B ist dadurch so konfiguriert, dass er in Reaktion auf das Paar komplementäre Signale RTNB und RTNBB, das auf dem zweiten Versorgungsspannungspegel VDD2 basiert, das Paar komplementäre Signale REST und RESTB ausgibt, das vorstehend für den Slave-Latch 730 erörtert worden ist und auf dem ersten Versorgungsspannungspegel VDD1 basiert.
  • Durch die in 7 gezeigte Konfiguration und wie vorstehend dargelegt worden ist, hat die Datenspeicherschaltung 700 die Fähigkeiten, die vorstehend für die Datenspeicherschaltungen 100 und 200 und unter Bezugnahme auf die 1 und 2 erörtert worden sind. Im Gegensatz zu anderen Ausführungsformen der Datenspeicherschaltung 100 weist die Datenspeicherschaltung 700 den Slave-Latch 730, den Speicher-Latch 740 und die Pegelverschiebungsschaltung 750 auf, die in der Lage sind, in Reaktion auf das eine Steuersignal RETN, das in der Stromdomäne D2 empfangen wird, logische Zustände des Datenbits Q in Zeiträumen zu speichern, in denen die Stromdomäne D1 in dem Ausschaltmodus ist. Die Datenspeicherschaltung 700 kann dadurch die Vorzüge realisieren, die vorstehend für die Datenspeicherschaltungen 100 und 200 erörtert worden sind.
  • 8 ist ein Schema einer Datenspeicherschaltung 800, gemäß einigen Ausführungsformen. Die Datenspeicherschaltung 800 kann als die Datenspeicherschaltung 100 verwendet werden, die vorstehend unter Bezugnahme auf 1 erörtert worden ist.
  • Die Datenspeicherschaltung 800 weist Folgendes auf: die Auswahlschaltung 310 und den Master-Latch 320, die jeweils vorstehend für die Datenspeicherschaltung 300 und unter Bezugnahme auf 3 erörtert worden sind; den Slave-Latch 730, der vorstehend für die Datenspeicherschaltung 700 und unter Bezugnahme auf 7 erörtert worden ist; einen Speicher-Latch 840, der teilweise oder vollständig als der Speicher-Latch 140 verwendet werden kann; und eine Pegelverschiebungsschaltung 850, die teilweise oder vollständig als die Pegelverschiebungsschaltung 150 verwendet werden kann, die jeweils vorstehend für die Datenspeicherschaltung 100 und unter Bezugnahme auf 1 erörtert worden sind.
  • Bei einigen Ausführungsformen weist die Datenspeicherschaltung 800 nicht die Auswahlschaltung 310 auf, und der Master-Latch 320 ist ansonsten so konfiguriert, dass er das Datenbit D als das Datenbit B1 empfängt.
  • Der Speicher-Latch 840 weist Folgendes auf: die Transistoren P13, P14, P19, P20, P23, P33 bis P37, N12, N18, N21 und N32 bis N42 und die Inverter INV6, INV7, INV18 und INV19, die so konfiguriert sind, wie es vorstehend für den Speicher-Latch 740 und unter Bezugnahme auf 7 dargelegt worden ist; und p-Transistoren P43 and P44.
  • Der Transistor P43 ist zwischen einen Drain-Anschluss des Transistors P13 und einen Source-Anschluss des Transistors P14 geschaltet und weist ein Gate auf, das so konfiguriert ist, dass es das Signal sl_b empfängt. Der Transistor P44 ist zwischen einen Drain-Anschluss des Transistors P19 und einen Source-Anschluss des Transistors P20 geschaltet und weist ein Gate auf, das so konfiguriert ist, dass es das Signal sl_bb empfängt.
  • Der Speicher-Latch 840 ist dadurch so konfiguriert, dass er die Fähigkeiten hat, die vorstehend für den Speicher-Latch 740 dargelegt worden sind. Durch Verwenden der Transistoren P43 und P44, die so konfiguriert sind, dass sie in Reaktion auf die Signale sl_b und sl_bb die jeweiligen Transistorpaare P13/P14 und P19/P20 trennen, kann der Speicher-Latch 840 mit weniger Energie als der Speicher-Latch 740 arbeiten.
  • Die Pegelverschiebungsschaltung 850 weist Pegelverschieber 850A und 850B auf
  • Der Pegelverschieber 850A weist Folgendes auf: die Transistoren P9 bis P12, P22, N9, N10 und N22 und den Inverter INV11, die jeweils so konfiguriert sind, wie es vorstehend für den Pegelverschieber 750A und unter Bezugnahme auf 7 dargelegt worden ist; und p-Transistoren P47 und P48.
  • Der Transistor P47 ist zwischen einen Drain-Anschluss des Transistors P9 und einen Source-Anschluss des Transistors P10 geschaltet, und er weist ein Gate auf, das so konfiguriert ist, dass es das Signal BLQ empfängt. Der Transistor P48 ist zwischen einen Drain-Anschluss des Transistors P11 und einen Source-Anschluss des Transistors P12 geschaltet, und er weist ein Gate auf, das so konfiguriert ist, dass es das Signal BLQB empfängt.
  • Der Pegelverschieber 850A ist dadurch so konfiguriert, dass er die Fähigkeiten hat, die vorstehend für den Pegelverschieber 750A dargelegt worden sind. Durch Verwenden der Transistoren P47 und P48, die so konfiguriert sind, dass sie in Reaktion auf die jeweiligen Signale BLQ und BLQB die jeweiligen Transistorpaare P9/P10 und P11/P12 trennen, kann der Pegelverschieber 850A mit weniger Energie als der Pegelverschieber 750A arbeiten.
  • Der Pegelverschieber 850B weist Folgendes auf: die Transistoren P38 bis P42 und N43 bis N45 und die Inverter INV20 und INV21, die so konfiguriert sind, wie es vorstehend für den Pegelverschieber 750B und unter Bezugnahme auf 7 dargelegt worden ist; und p-Transistoren P45 und P46.
  • Der Transistor P45 ist zwischen einen Drain-Anschluss des Transistors P39 und einen Source-Anschluss des Transistors P40 geschaltet und weist ein Gate auf, das so konfiguriert ist, dass es das Signal RTNBB empfängt. Der Transistor P46 ist zwischen einen Drain-Anschluss des Transistors P41 und einen Source-Anschluss des Transistors P42 geschaltet und weist ein Gate auf, das so konfiguriert ist, dass es das Signal RTNB empfängt.
  • Der Pegelverschieber 850B ist dadurch so konfiguriert, dass er die Fähigkeiten hat, die vorstehend für den Pegelverschieber 750B dargelegt worden sind. Durch Verwenden der Transistoren P45 und P46, die so konfiguriert sind, dass sie in Reaktion auf die jeweiligen Signale RTNBB und RTNB die jeweiligen Transistorpaare P39/P40 und P41/P42 trennen, kann der Pegelverschieber 850B mit weniger Energie als der Pegelverschieber 750B arbeiten.
  • Durch die in 8 gezeigte Konfiguration und wie vorstehend dargelegt worden ist, hat die Datenspeicherschaltung 800 die Fähigkeiten, die vorstehend für die Datenspeicherschaltungen 100 und 200 und unter Bezugnahme auf die 1 und 2 dargelegt worden sind. Im Gegensatz zu anderen Ausführungsformen der Datenspeicherschaltung 100 weist die Datenspeicherschaltung 800 den Speicher-Latch 840 und die Pegelverschiebungsschaltung 850 auf, die in der Lage sind, in Reaktion auf das eine Steuersignal RETN, das in der Stromdomäne D2 empfangen wird, logische Zustände des Datenbits Q in Zeiträumen zu speichern, in denen die Stromdomäne D1 in dem Ausschaltmodus ist, und sie hat einen niedrigeren Energieverbrauch als die Datenspeicherschaltung 700. Die Datenspeicherschaltung 800 kann dadurch die Vorzüge realisieren, die vorstehend für die Datenspeicherschaltungen 100 und 200 erörtert worden sind.
  • 9 ist ein Ablaufdiagramm eines Verfahrens 900 zum Speichern eines Datenbits, gemäß einer oder mehreren Ausführungsformen. Das Verfahren 900 kann mit einer Datenspeicherschaltung, z. B. der Datenspeicherschaltung 100, die vorstehend unter Bezugnahme auf 1 erörtert worden ist, verwendet werden.
  • Die Reihenfolge, in der die Schritte des Verfahrens 900 in 9 dargestellt sind, ist nur erläuternd, und die Schritte des Verfahrens 900 können in einer anderen Reihenfolge als der in 9 gezeigten ausgeführt werden. Bei einigen Ausführungsformen werden Schritte zusätzlich zu den in 9 gezeigten Schritten vor, zwischen, während und/oder nach den in 9 gezeigten Schritten ausgeführt.
  • Bei einigen Ausführungsformen sind einige oder alle Schritte des Verfahrens 900 eine Teilmenge von Datenspeicherschritten, z. B. Ausschaltzyklus- oder Sleep-Modus-Schritte in einem Schaltkreis oder einem System.
  • In einem Schritt 910 wird ein erster Logikpegel an einem Eingang eines Speicher-Latches empfangen, der Teil einer Schaltung in einer ersten und einer zweiten Stromdomäne ist. Die erste Stromdomäne hat einen ersten Versorgungsspannungspegel und weist einen Master-Latch und einen Slave-Latch auf. Die zweite Stromdomäne weist einen Speicher-Latch auf und hat einen zweiten Versorgungsspannungspegel, der von dem ersten Versorgungsspannungspegel verschieden ist. Bei einigen Ausführungsformen sind die erste und die zweite Stromdomäne jeweilige Stromdomänen D1 und D2, die vorstehend unter Bezugnahme auf die 1 und 2 erörtert worden sind.
  • Das Empfangen des ersten Logikpegels umfasst das Empfangen eines ersten Logikpegels, der dem ersten Versorgungsspannungspegel entspricht, wobei der erste Logikpegel für einen logischen Zustand des Master-Latches repräsentativ ist. Das Empfangen des ersten Logikpegels umfasst das Verwenden eines Pegelverschiebers zum Erhöhen oder Verringern einer Spannung des ersten Logikpegels von dem ersten Versorgungsspannungspegel auf den zweiten Versorgungsspannungspegel. Bei verschiedenen Ausführungsformen umfasst das Verwenden des Pegelverschiebers das Verwenden eines der Speicher-Latches 140, 340, 540, 740 und 840, die vorstehend unter Bezugnahme auf die 1 and 3 bis 8 erörtert worden sind.
  • Bei verschiedenen Ausführungsformen umfasst das Empfangen des ersten Logikpegels das Empfangen des ersten Logikpegels von dem Master-Latch oder dem Slave-Latch. Bei verschiedenen Ausführungsformen umfasst das Empfangen des ersten Logikpegels das Empfangen des Datenbits B3 von einem der Master-Latches 120, 320 und 620 oder einem der Slave-Latches 130, 330, 430, 630 und 730, die vorstehend unter Bezugnahme auf die 1 and 3 bis 8 erörtert worden sind.
  • In einem Schritt 920 wird ein logischer Zustand in dem Speicher-Latch in Reaktion auf den ersten Logikpegel gespeichert. Das Speichern des logischen Zustands in dem Speicher-Latch umfasst das Speichern des logischen Zustands, der für den ersten Logikpegel repräsentativ ist, der der ersten Stromdomäne entspricht, in der zweiten Stromdomäne. Bei verschiedenen Ausführungsformen umfasst das Speichern des logischen Zustands das Speichern des logischen Zustands in einem der Speicher-Latches 140, 340, 540, 740 und 840, die vorstehend unter Bezugnahme auf die 1 and 3 bis 8 erörtert worden sind.
  • Bei einigen Ausführungsformen umfasst das Speichern des logischen Zustands das Speichern des logischen Zustands in Reaktion auf ein Steuersignal. Bei einigen Ausführungsformen umfasst das Speichern des logischen Zustands das Speichern des logischen Zustands in Reaktion auf eines der Signale S und RETN, die vorstehend unter Bezugnahme auf die 1 and 3 bis 8 erörtert worden sind.
  • In einem Schritt 930 wird bei einigen Ausführungsformen ein Ausschaltzyklus in der ersten Stromdomäne durchgeführt. Das Durchführen des Ausschaltzyklus umfasst das Umschalten der ersten Stromdomäne von einem Einschaltmodus in einen Ausschaltmodus und das anschließende Umschalten der ersten Stromdomäne von dem Ausschaltmodus in den Einschaltmodus, wie vorstehend für die Datenspeicherschaltung 100 und unter Bezugnahme auf 1 dargelegt worden ist.
  • In einem Schritt 940 wird ein zweiter Logikpegel an einem Eingang des Slave-Latches empfangen, wobei der zweite Logikpegel dem gespeicherten logischen Zustand entspricht. Bei einigen Ausführungsformen umfasst das Empfangen des zweiten Logikpegels das Empfangen des Datenbits B5 an dem Eingang 135 des Slave-Latches 130, der vorstehend für die Datenspeicherschaltung 100 und unter Bezugnahme auf 1 erörtert worden ist.
  • Das Empfangen des zweiten Logikpegels umfasst das Verwenden eines Pegelverschiebers zum Erhöhen oder Verringern eines Spannungspegels an einem Ausgang des Speicher-Latches von dem zweiten Versorgungsspannungspegel auf den ersten Versorgungsspannungspegel. Bei verschiedenen Ausführungsformen umfasst das Verwenden des Pegelverschiebers das Verwenden einer der Pegelverschieberschaltungen 150, 350 und 550 oder eines der Pegelverschieber 750A und 850A, die vorstehend unter Bezugnahme auf die 1 and 3 bis 8 erörtert worden sind.
  • Bei einigen Ausführungsformen umfasst das Erhöhen oder Verringern des Ausgangsspannungspegels des Speicher-Latches das Erhöhen oder Verringern der Ausgangsspannung eines Signals eines Paars komplementäre Signale. Bei verschiedenen Ausführungsformen umfasst das Erhöhen oder Verringern des Ausgangsspannungspegels des Speicher-Latches das Erhöhen oder Verringern eines Ausgangsspannungspegels des Datenbits B4, das von einem der Speicher-Latches 140, 340, 540, 740 und 840 ausgegeben wird, die vorstehend unter Bezugnahme auf die 1 and 3 bis 8 erörtert worden sind.
  • In einem Schritt 950 wird bei einigen Ausführungsformen ein dritter Logikpegel von dem Slave-Latch ausgegeben, wobei der dritte Logikpegel für den ersten Logikpegel repräsentativ ist. Das Ausgeben des dritten Logikpegels umfasst das Ausgeben des dritten Logikpegels, der der ersten Stromdomäne entspricht und für den logischen Zustand repräsentativ ist, der in der zweiten Stromdomäne gespeichert ist, und des gespeicherten logischen Zustands, der für den ersten Logikpegel repräsentativ ist, der der ersten Stromdomäne entspricht.
  • Bei einigen Ausführungsformen umfasst das Ausgeben des dritten Logikpegels, dass der Slave-Latch auf ein Steuersignal reagiert. Bei verschiedenen Ausführungsformen umfasst das Reagieren des Slave-Latches auf ein Steuersignal das Reagieren auf eines der Signale RESTORE und RETN, die vorstehend unter Bezugnahme auf die 1 and 3 bis 8 erörtert worden sind.
  • Bei einigen Ausführungsformen umfasst das Reagieren auf das Steuersignal das Verwenden eines Pegelverschiebers zum Erhöhen oder Verringern eines Spannungspegels des Steuersignals. Bei verschiedenen Ausführungsformen umfasst das Verwenden des Pegelverschiebers das Verwenden eines der Pegelverschieber 750B und 850B, die vorstehend unter Bezugnahme auf die 7 und 8 erörtert worden sind.
  • Bei verschiedenen Ausführungsformen umfasst das Ausgeben des dritten Logikpegels von dem Slave-Latch das Ausgeben eines Datenbits Q von einem der Slave-Latches 130, 330, 430, 630 und 730, die vorstehend unter Bezugnahme auf die 1 and 3 bis 8 erörtert worden sind.
  • Beim Ausführen einiger oder aller Schritte des Verfahrens 900 wird eine Schaltung zum Speichern eines Datenbits mit einem Speicher-Latch in einer zweiten Stromdomäne verwendet, die von einer ersten Stromdomäne, die einen Slave-Latch aufweist, unabhängig ist, wodurch die Vorzüge erzielt werden, die vorstehend für die Datenspeicherschaltungen 100 und 200 dargelegt worden sind.
  • Bei einigen Ausführungsformen weist eine Schaltung Folgendes auf: einen Slave-Latch mit einem ersten Eingang und einem Ausgang, wobei der erste Eingang mit einem Master-Latch verbunden ist; und einen Speicher-Latch mit einem zweiten Eingang, der mit dem Ausgang verbunden ist. Der Master-Latch und der Slave-Latch sind so konfiguriert, dass sie in einer ersten Stromdomäne mit einem ersten Versorgungsspannungspegel arbeiten; der Speicher-Latch ist so konfiguriert, dass er in einer zweiten Stromdomäne mit einem zweiten Versorgungsspannungspegel, der von dem ersten Versorgungsspannungspegel verschieden ist, arbeitet; und die Schaltung weist weiterhin einen Pegelverschieber auf, der so konfiguriert ist, dass er einen Signalpegel von dem ersten Versorgungsspannungspegel oder dem zweiten Versorgungsspannungspegel auf den jeweils anderen des ersten Versorgungsspannungspegels oder des zweiten Versorgungsspannungspegels verschiebt. Bei einigen Ausführungsformen ist der erste Versorgungsspannungspegel höher als der zweite Versorgungsspannungspegel, und der Pegelverschieber ist so konfiguriert, dass er in der ersten Stromdomäne arbeitet. Bei einigen Ausführungsformen ist der zweite Versorgungsspannungspegel höher als der erste Versorgungsspannungspegel, und der Pegelverschieber ist so konfiguriert, dass er in der zweiten Stromdomäne arbeitet. Bei einigen Ausführungsformen ist der Pegelverschieber ein erster Pegelverschieber, der so konfiguriert ist, dass er in der ersten Stromdomäne arbeitet, und die Schaltung weist einen zweiten Pegelverschieber auf, der so konfiguriert ist, dass er in der zweiten Stromdomäne arbeitet. Bei einigen Ausführungsformen weist die Schaltung einen dritten Pegelverschieber auf, der so konfiguriert ist, dass er in der ersten Stromdomäne arbeitet. Bei einigen Ausführungsformen ist der Pegelverschieber Teil des Speicher-Latches, und der Speicher-Latch ist so konfiguriert, dass er einen logischen Zustand in Reaktion auf einen ersten Logikpegel an dem Ausgang und auf ein Steuersignal speichert. Bei einigen Ausführungsformen ist der Speicher-Latch so konfiguriert, dass er einen zweiten Logikpegel in Reaktion auf den logischen Zustand und auf das Steuersignal ausgibt. Bei einigen Ausführungsformen weist der Pegelverschieber zwei Paar querverbundene Transistoren und einen Transistor auf, der zwischen die Transistoren jedes Transistorpaars geschaltet ist. Bei einigen Ausführungsformen ist die zweite Stromdomäne so konfiguriert, dass sie in einem Zeitraum, in dem die erste Stromdomäne nicht den ersten Versorgungsspannungspegel hat, den zweiten Versorgungsspannungspegel hat.
  • Bei einigen Ausführungsformen weist ein integrierter Schaltkreis (IC) Folgendes auf: einen ersten Latch, der mit einem zweiten Latch elektrisch verbunden ist, wobei der erste Latch einen ersten Transistor aufweist, der in einer ersten n-Wanne angeordnet ist; einen Speicher-Latch, der mit dem ersten Latch elektrisch verbunden ist, wobei der Speicher-Latch einen zweiten Transistor aufweist, der in einer zweiten n-Wanne angeordnet ist, die von der ersten n-Wanne getrennt ist; und einen Pegelverschieber, der einen dritten Transistor aufweist, der in der ersten n-Wanne oder der zweiten n-Wanne angeordnet ist. Bei einigen Ausführungsformen ist der dritte Transistor in der ersten n-Wanne angeordnet, und der IC weist einen weiteren Pegelverschieber auf, der einen vierten Transistor in der zweiten n-Wanne aufweist. Bei einigen Ausführungsformen weist der IC Folgendes auf: ein erstes leitfähiges Element, das so konfiguriert ist, dass es den ersten Latch und den zweiten Latch mit einer ersten Stromquelle verbindet; und ein zweites leitfähiges Element, das so konfiguriert ist, dass es den Speicher-Latch mit einer zweiten Stromquelle verbindet, die von der ersten Stromquelle getrennt ist. Bei einigen Ausführungsformen umfasst das zweite leitfähige Element ein Segment einer Metall-eins-Schicht des IC. Bei einigen Ausführungsformen ist das erste leitfähige Element über der ersten n-Wanne und der zweiten n-Wanne angeordnet, und das zweite leitfähige Element ist über der zweiten n-Wanne angeordnet.
  • Bei einigen Ausführungsformen weist ein Verfahren zum Speichern eines Datenbits die folgenden Schritte auf: Empfangen eines ersten Logikpegels an einem Eingang eines Speicher-Latches; Speichern eines logischen Zustands in dem Speicher-Latch in Reaktion auf den ersten Logikpegel; und Empfangen eines zweiten Logikpegels an einem Eingang eines Slave-Latches, wobei der zweite Logikpegel dem gespeicherten logischen Zustand entspricht, wobei das Speichern des logischen Zustands und/oder das Empfangen des zweiten Logikpegels das Verwenden eines Pegelverschiebers umfasst. Bei einigen Ausführungsformen umfasst das Speichern des logischen Zustands das Verwenden des Pegelverschiebers zum Erhöhen einer Spannung des ersten Logikpegels. Bei einigen Ausführungsformen umfasst das Empfangen des zweiten Logikpegels das Verwenden des Pegelverschiebers zum Erhöhen eines Ausgangsspannungspegels des Speicher-Latches. Bei einigen Ausführungsformen umfasst das Erhöhen des Ausgangsspannungspegels des Speicher-Latches das Erhöhen der Ausgangsspannung eines Signals eines Paars komplementäre Signale. Bei einigen Ausführungsformen ist der Slave-Latch Teil einer ersten Stromdomäne, der Speicher-Latch ist Teil einer zweiten Stromdomäne, und das Verfahren umfasst weiterhin das Ausführen eines Ausschaltzyklus in der ersten Stromdomäne. Bei einigen Ausführungsformen umfasst das Verfahren das Ausgeben eines dritten Logikpegels von dem Slave-Latch, wobei der dritte Logikpegel für den ersten Logikpegel repräsentativ ist.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Schaltung mit: einem Slave-Latch, der einen ersten Eingang und einen Ausgang aufweist, wobei der erste Eingang mit einem Master-Latch verbunden ist; und einem Speicher-Latch, der einen zweiten Eingang aufweist, der mit dem Ausgang verbunden ist, wobei der Master-Latch und der Slave-Latch so konfiguriert sind, dass sie in einer ersten Stromdomäne mit einem ersten Versorgungsspannungspegel arbeiten, der Speicher-Latch so konfiguriert ist, dass er in einer zweiten Stromdomäne mit einem zweiten Versorgungsspannungspegel arbeitet, der von dem ersten Versorgungsspannungspegel verschieden ist, und die Schaltung weiterhin einen Pegelverschieber aufweist, der so konfiguriert ist, dass er einen Signalpegel von dem ersten Versorgungsspannungspegel oder dem zweiten Versorgungsspannungspegel auf den jeweils anderen des ersten Versorgungsspannungspegels und des zweiten Versorgungsspannungspegels verschiebt.
  2. Schaltung nach Anspruch 1, wobei der erste Versorgungsspannungspegel höher als der zweite Versorgungsspannungspegel ist, und der Pegelverschieber so konfiguriert ist, dass er in der ersten Stromdomäne arbeitet.
  3. Schaltung nach Anspruch 1, wobei der zweite Versorgungsspannungspegel höher als der erste Versorgungsspannungspegel ist, und der Pegelverschieber so konfiguriert ist, dass er in der zweiten Stromdomäne arbeitet.
  4. Schaltung nach Anspruch 1 oder 2, wobei der Pegelverschieber ein erster Pegelverschieber ist, der so konfiguriert ist, dass er in der ersten Stromdomäne arbeitet, und die Schaltung einen zweiten Pegelverschieber aufweist, der so konfiguriert ist, dass er in der zweiten Stromdomäne arbeitet.
  5. Schaltung nach Anspruch 4, wobei die Schaltung einen dritten Pegelverschieber aufweist, der so konfiguriert ist, dass er in der ersten Stromdomäne arbeitet.
  6. Schaltung nach Anspruch 1 oder 3, wobei der Pegelverschieber Teil des Speicher-Latches ist, und der Speicher-Latch so konfiguriert ist, dass er einen logischen Zustand in Reaktion auf einen ersten Logikpegel an dem Ausgang und auf ein Steuersignal speichert.
  7. Schaltung nach Anspruch 6, wobei der Speicher-Latch so konfiguriert ist, dass er einen zweiten Logikpegel in Reaktion auf den logischen Zustand und auf das Steuersignal ausgibt.
  8. Schaltung nach einem der Ansprüche 1 bis 7, wobei der Pegelverschieber Folgendes aufweist: zwei Paar quergekopplete Transistoren; und einen Transistor, der zwischen die Transistoren jedes Transistorpaars geschaltet ist.
  9. Schaltung nach einem der Ansprüche 1 bis 8, wobei die zweite Stromdomäne so konfiguriert ist, dass sie in einem Zeitraum, in dem die erste Stromdomäne nicht den ersten Versorgungsspannungspegel hat, den zweiten Versorgungsspannungspegel hat.
  10. Integrierter Schaltkreis (IC) mit: einem ersten Latch, der mit einem zweiten Latch elektrisch verbunden ist, wobei der erste Latch einen ersten Transistor aufweist, der in einer ersten n-Wanne angeordnet ist; einem Speicher-Latch, der mit dem ersten Latch elektrisch verbunden ist, wobei der Speicher-Latch einen zweiten Transistor aufweist, der in einer zweiten n-Wanne angeordnet ist, die von der ersten n-Wanne getrennt ist; und einem Pegelverschieber, der einen dritten Transistor aufweist, der in der ersten n-Wanne oder der zweiten n-Wanne angeordnet ist.
  11. IC nach Anspruch 10, wobei der dritte Transistor in der ersten n-Wanne angeordnet ist, und der IC einen weiteren Pegelverschieber aufweist, der einen vierten Transistor in der zweiten n-Wanne aufweist.
  12. IC nach Anspruch 10 oder 11, der weiterhin Folgendes aufweist: ein erstes leitfähiges Element, das so konfiguriert ist, dass es den ersten Latch und den zweiten Latch mit einer ersten Stromquelle verbindet; und ein zweites leitfähiges Element, das so konfiguriert ist, dass es den Speicher-Latch mit einer zweiten Stromquelle verbindet, die von der ersten Stromquelle getrennt ist.
  13. IC nach Anspruch 12, wobei das zweite leitfähige Element ein Segment einer Metall-eins-Schicht des IC umfasst.
  14. IC nach Anspruch 12 oder 13, wobei das erste leitfähige Element über der ersten n-Wanne und der zweiten n-Wanne angeordnet ist, und das zweite leitfähige Element über der zweiten n-Wanne angeordnet ist.
  15. Verfahren zum Speichern eines Datenbits mit den folgenden Schritten: Empfangen eines ersten Logikpegels an einem Eingang eines Speicher-Latches; Speichern eines logischen Zustands in dem Speicher-Latch in Reaktion auf den ersten Logikpegel; und Empfangen eines zweiten Logikpegels an einem Eingang eines Slave-Latches, wobei der zweite Logikpegel dem gespeicherten logischen Zustand entspricht, wobei das Speichern des logischen Zustands und/oder das Empfangen des zweiten Logikpegels das Verwenden eines Pegelverschiebers umfasst.
  16. Verfahren nach Anspruch 15, wobei das Speichern des logischen Zustands das Verwenden des Pegelverschiebers zum Erhöhen einer Spannung des ersten Logikpegels umfasst.
  17. Verfahren nach Anspruch 15 oder 16, wobei das Empfangen des zweiten Logikpegels das Verwenden des Pegelverschiebers zum Erhöhen eines Ausgangsspannungspegels des Speicher-Latches umfasst.
  18. Verfahren nach Anspruch 17, wobei das Erhöhen des Ausgangsspannungspegels des Speicher-Latches das Erhöhen der Ausgangsspannung eines Signals eines Paars komplementärer Signale umfasst.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei der Slave-Latch Teil einer ersten Stromdomäne ist, der Speicher-Latch Teil einer zweiten Stromdomäne ist, und das Verfahren weiterhin das Ausführen eines Ausschaltzyklus in der ersten Stromdomäne umfasst.
  20. Verfahren nach einem der Ansprüche 15 bis 19, das weiterhin das Ausgeben eines dritten Logikpegels von dem Slave-Latch umfasst, wobei der dritte Logikpegel für den ersten Logikpegel repräsentativ ist.
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