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Innerhalb von Prozessoren übernehmen gewöhnlich Register oder Registerbänke eine Speicherfunktion. Sie bestehen üblicherweise aus einer Anordnung von D-Flipflops, die takt-parallel betrieben werden, wobei für jedes Speicherbit ein Flipflop als Speicherzelle vorgesehen ist. Solche Flipflop-Anordnungen für elektronische Speicherzellen zur Speicherung von Informationen sind grundsätzlich bekannt.
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Übliche Prozessoren und somit auch die darin enthaltenen Registerbänke sind in CMOS-Technik hergestellt. Diese Herstellungs-Technik erlaubt es, die Stromaufnahme und somit die Wärmeleistung eines Prozessors im Betrieb auf einem niedrigen Maß zu halten. Effektiv entstehende Wärme wird im Wesentlichen durch die Frequenz des Arbeitstaktes bestimmt. Die Taktung und somit auch die Arbeitsgeschwindigkeit von Komponenten, die in CMOS-Technik hergestellt sind, ist auf einstellige GHz-Taktfrequenzen begrenzt. Soll die Taktfrequenz auf zweistellige GHz-Taktfrequenzen oder sogar bis über 30GHz hinaus erhöht werden, müssten auch die Zugriffszeiten auf die Register dementsprechend verkürzt werden. Übliche Register in CMOS-Technik sind aufgrund der gegebenen effektiven Transistor-Schaltzeiten hierfür nicht mehr geeignet.
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Es besteht also das technische Problem, eine für die Integration in CMOS-Herstellungstechnik geeignete Speicher-Technologie zu entwickeln, die mit einer gegenüber bekannten CMOS-Speicherschaltungen vergleichbaren Speicherkapazität auch unter besonders hohen Taktfrequenzen in Speicherregistern verwendbar ist.
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Aus dem Dokument
US 2005/0040869 A1 ist eine Schaltung zur Umwandlung eines Eingangssignals hoher Frequenz zu einem Ausgangssignal niedriger Frequenz bekannt. Eingangsseitig wird das Eingangssignal mit einer bipolaren ECL-Schaltung (engl., emitter - coupled logic) verarbeitet. Die Frequenz des Signals wird bis zur maximalen Frequenz, die mit einer CMOS-Schaltung verarbeitet werden kann, abgesenkt, bevor das Signal eine Pegelwandlerschaltung in eine CMOS-Schaltung eingespeist wird.Gemäß der vorliegenden Erfindung wird eine elektronische Speicherzelle vorgeschlagen, umfassend für ein jeweiliges Datenbit eine in CML-Technik ausgeführte Speicherzelle, nachfolgend als CML-Speicherzelle bezeichnet, eine in CMOS-Technik ausgeführte Hintergrund-Speicherzelle, nachfolgend als CMOS-Speicherzelle bezeichnet, und eine Ladeeinheit zum Rückführen eines in der CMOS-Speicherzelle gespeicherten Datenbits in die CML-Speicherzelle.
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Die CML-Speicherzelle kann alternativ auch in EML-Technik ausgeführt sein. Die CML-(current mode logic) und EML (emitter mode logic) -Technik ist als solche dem Fachmann bestens bekannt. Der Einfachheit halber wird im Rahmen dieser Anmeldung im Wesentlichen nur die CML-Technik erwähnt. Dies ist jedoch nicht einschränkend zu verstehen. Vielmehr sind von diesem Begriff unterschiedliche Ausführungsformen der Erfindung umfasst. Diese unterschiedlichen Ausführungsformen der Erfindung verwenden entweder die CML-Technik oder die EML-Technik für die CML-Speicherzelle.
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Diese drei Baugruppen sind gemäß der vorliegenden Erfindung in einer elektronischen Speicherzelle vereint, bilden also in einem elektronischen Datenspeicher wie einem Register eine elementare Schaltungszelle zur Speicherung eines Datenbits. Sie werden in ihrer bevorzugten Ausführung nachfolgend näher definiert, bevor die der elektronischen Speicherzelle der Erfindung zugrundeliegenden Erkenntnisse erläutert werden.
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Die CML-Speicherzelle
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Die CML-Speicherzelle hat einen Dateneingang für differenzielle Datensignale eines zu speichernden Datenbits, eine CML-Speicherschaltung zum Speichern des Datenbits und eine bidirektionale Datenschnittstelle zum Ausgeben oder Rückführen differenzieller Datensignale, welche im Falle des Ausgebens das in der CML-Speicherschaltung gespeicherte Datenbit und im Falle des Rückführens ein in die CML-Speicherzelle rückzuführendes Datenbit transportieren.
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Die CML-Speicherzelle weist zusätzlich eine Verstärkerschaltung auf, welche die der CML-Speicherschaltung ausgegebenen differenziellen Datensignale empfängt und ausgebildet ist, diese zu verstärken und als verstärkte differenzielle Datensignale auszugeben.
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Die CML-Speicherschaltung und die Verstärkerschaltung der CML-Speicherzelle sind über einen Schalteingang für ein Schaltsignal und einen mit dem Schaltsignal steuerbaren Schalter wahlweise zugleich einschaltbar oder zugleich ausschaltbar.
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Die CMOS-Speicherzelle
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Die CMOS-Speicherzelle umfasst eine dem CML-Speicherregister zugeordnete, in CMOS-Technik ausgeführte Hintergrund-Speicherstufe für das jeweilige Datenbit, die hier auch als CMOS-Speicherzelle bezeichnet wird und der die von der Verstärkerschaltung verstärkten differenziellen Datensignale zugeführt sind. Diese weist auf:
- - einen Auslöse-Eingang zum Empfangen eines Auslösesignals;
- - eine CMOS-Speicherschaltung, die mit dem Auslöse-Eingang verbunden und ausgebildet ist, bei Empfang des Auslösesignals eine Speicherung der zugeführten verstärkten differenziellen Datensignale des jeweiligen Datenbits durchzuführen; und
- - einen Ausgang zur Ausgabe von differenziellen Speicherausgangssignalen, welche das in der CMOS-Speicherzelle gespeicherte, rückzuführende differenzielle Datenbit transportieren.
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Die Ausführung in CMOS-Technik im Sinne der vorliegenden Erfindung schließt Ausführungsformen der Erfindung ein, bei denen die Hintergrund-Speicherstufe teilweise oder vollständig in einer NMOS, PMOS oder BiCMOS-Technik ausgeführt ist. In einer derzeit nicht bevorzugten Ausführungsform der Erfindung ist die Hintergrund-Speicherstufe nicht mit CMOS-Transistoren, sondern mit Bipolar-Transistoren ausgeführt. Diese ermöglichen einen schnelleren Zugriff auf das gespeicherte Datenbit zur beschleunigten Rückführung, benötigen jedoch andererseits mehr Platz auf dem Chip. Daher wird derzeit eine Ausführung mit MOS-Transistoren, insbesondere in CMOS-Technologie bevorzugt. Wenn jedoch in Anwendungsfällen Platzanforderungen keine wesentliche Bedeutung haben, sondern ein besonders schnelles Rückladen von größerer Bedeutung ist, kann der Vorteil der Bipolar-Transistoren in dieser Ausführungsform der Erfindung genutzt werden.
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Die Ladeeinheit
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Die Ladeeinheit schließlich umfasst einen Steuereingang zum Empfang eines Ladesignals, empfängt eingangsseitig die differenziellen Speicherausgangssignale von der CMOS-Speicherzelle her und ist ausgangsseitig mit der bidirektionalen Datenschnittstelle des CML-Registers verbunden. Die Ladeeinheit ist ausgebildet, bei Empfang des Ladesignals ein Rückführen der von der CMOS-Speicherzelle her empfangenen differenziellen Speicherausgangssignale, welche das rückzuführende Datenbit transportieren, an die Datenschnittstelle des CML-Speicherregisters auszulösen.
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Die elektronische Speicherzelle der vorliegenden Erfindung beruht auf einer Reihe von Erkenntnissen und Überlegungen, die nachfolgend erläutert werden.
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Zunächst ist ein grundlegender Lösungsansatz der vorliegenden Erfindung, mit hochfrequenztauglichen bipolaren Transistoren Flipflops herzustellen, um einen Betrieb bei hohen Taktfrequenzen (mindestens) im zweistelligen GHz-Bereich zu ermöglichen. Es ist zunächst an sich bekannt, dass das grundsätzlich möglich ist. Mit Hilfe der Stromverteilungslogik (ECL- und CML-Technik) lassen sich Register, beispielsweise in Form von D-Flipflops, mit Zugriffszeiten unter 20ps realisieren. Hierbei können an sich bekannte, beispielsweise hochfrequenztaugliche Bipolartransistoren wie etwa SiGe-HBTs zum Einsatz kommen.
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Dieser grundlegende Lösungsansatz ist jedoch in der Praxis nach dem bisherigen Stand der Technik nicht praktikabel umsetzbar. Denn Registerbänke mit derartigen Registern erfordern eine kontinuierliche Stromzuführung mit einer Stromstärke von einigen Milliampere und sind somit im Hinblick auf ihre hohe Wärmeentwicklung sehr nachteilig. Im Ergebnis begrenzt diese Wärmeproduktion die Anzahl der Register, die in solchen Registerbänken auf einem Halbleiterchip integriert werden können. Somit wäre bei diesem Ansatz die realisierbare Speicherkapazität in entsprechender Weise begrenzt, was ihre Einsetzbarkeit unvorteilhaft stark einschränken würde und die Praktikabilität des Lösungsansatzes in Frage stellt.
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Eine erste Lösungsidee der vorliegenden Erfindung zur Reduzierung der Wärmeproduktion solcher schnellen Registerbänke ist es, die Register zwischenzeitlich von der Stromversorgung abzutrennen, wenn sie nicht benötigt werden. Diese Lösungsidee beruht auf der Erkenntnis, dass viele prozessorinterne Abläufe nur einen sehr kleinen Registersatz benötigen und alle übrigen Registerinhalte derweil nicht verändert werden müssen.
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Die elektronische Speicherzelle der vorliegenden Erfindung ist zur Umsetzung dieser Idee im Betrieb auf besondere Weise steuerbar. Zum einen sind das CML-Speicherregister und die Verstärkerschaltung über einen Schalteingang für ein Schaltsignal und einen mit dem Steuersignal steuerbaren Schalter wahlweise ein- oder ausschaltbar. So wird erreicht, dass während einer Arbeitsphase das CML-Speicherregister je nach Bedarf wahlweise eingeschaltet oder ausgeschaltet ist, so dass Steuer- und Recheneinheiten eines Prozessors nur in den benötigten Arbeitsphasen ein Datenbit mit den besonders kurzen Zugriffszeiten des CML-Speicherregisters schreiben oder lesen.
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Diese erste Lösungsidee allein erzeugt jedoch Folgeprobleme, die ohne zusätzliche Lösungsideen ihre Umsetzung verhindern würden. Trennt man nämlich in CML- oder ECL-Technik hergestellte Register wie vorgeschlagen von ihrer Stromversorgung ab, verlieren sie ihren Speicherinhalt. Dies beeinträchtigt nachfolgende Rechenoperationen, weil ein erneutes Laden der gelöschten Register die Rechengeschwindigkeit des Prozessors stark mindern würde.
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Eine zweite Lösungsidee der vorliegenden Erfindung ist es nun, das CML-Speicherregister durch eine als Hintergrundspeicher dienende CMOS-Speicherzelle zu ergänzen. Die CMOS-Speicherzelle ist dafür mit einem Auslöse-Eingang versehen, mit Hilfe dessen ein zugeführtes Auslöse-Signal eine Übertragung des Datenbits aus dem CML-Speicherregister in die CMOS-Speicherzelle veranlassen kann. Um die Übertragung des Datenbits vom CML-Speicherregister in die CMOS-Speicherzelle zu ermöglichen, ist eine Verstärkerschaltung vorgesehen, welche das im CML-Speicherregister gespeicherte Datenbit in Form von entsprechenden differenziellen Datensignalen empfängt und ausgebildet ist, diese zu verstärken und als verstärkte differenzielle Datensignale auszugeben. Diese sind der CMOS-Speicherzelle zugeführt. Die Speicherung in der CMOS-Speicherzelle ist über den Auslöse-Eingang der CMOS-Speicherzelle zum Empfangen eines Auslösesignals steuerbar. Die in CMOS-Technologie ausgeführte Speicherschaltung der CMOS-Speicherzelle, die mit dem Auslöse-Eingang verbunden ist, führt bei Empfang des Auslösesignals eine Speicherung der ihr zugeführten verstärkten differenziellen Datensignale aus.
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Aufgrund des mit an sich bekannter CMOS-Technologie zu realisierenden Betriebs der CMOS-Speicherzelle mit geringer Leistungsaufnahme ist diese dauerhaft, also im Gegensatz zum CML-Speicherregister insbesondere ohne Unterbrechung betreibbar, ohne durch diesen dauerhaften Betrieb eine unerwünscht hohe Wärmeerzeugung zu erzeugen. So bleibt in der elektronischen Speicherzelle der vorliegenden Erfindung das von dem CML-Speicherregister in die CMOS-Speicherzelle übertragene Datenbit auch dann erhalten, wenn das CML-Speicherregister nach Übertragung des Datenbits durch ein entsprechendes Schaltsignal ausgeschaltet wird.
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Schließlich wird durch eine Ladeeinheit mit einem Steuereingang zum Empfang eines Ladesignals ermöglicht, nach dem erneuten Einschalten des CML-Speicherregisters das gespeicherte Datenbit aus der CMOS-Speicherzelle wieder in das CML-Speicherregister zurückzuladen, so dass dieses Datenbit einem externen Steuer- oder Rechenwerk wieder mit sehr kurzen Zugriffszeiten zur Verfügung steht. Die Ladeeinheit weist dafür einen Steuereingang zum Empfang eines Ladesignals auf. Sie empfängt eingangsseitig die differenziellen Speicherausgangssignale von der CMOS-Speicherzelle her und ist ausgangsseitig mit der bidirektionalen Datenschnittstelle des CML-Registers verbunden. Bei Empfang des Ladesignals veranlasst sie ein Rückführen der von der CMOS-Speicherzelle her empfangenen differenziellen Speicherausgangssignale an die Datenschnittstelle des CML-Speicherregisters, so dass das rückzuführende Datenbit damit wieder in das CML-Speicherregister eingespeichert wird.
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Die Erfindung stellt im Ergebnis eine elektronische Speicherschaltung bereit, die ein CML-Speicherregister und eine CMOS-Hintergrund-Speicherstufe mittels zusätzlicher Komponenten zu einem Register vereint, das sich für die Erzielung besonders kurzer Zugriffszeiten auch bei hohen Taktfrequenzen im zweistelligen GHz-Bereich eignet, ohne dabei eine erhöhte Wärmeproduktion in Kauf nehmen zu müssen.
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Nachfolgend werden Ausführungsbeispiele des elektronischen Speicherbauelements beschrieben.
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In einer für den Aufbau eines Stapelspeichers besonders geeigneten Ausführungsform der elektronischen Speicherzelle, auf die weiter unten in dieser Beschreibung als Stapelspeicher-Ausführungsform Bezug genommen werden wird, weist die CMOS-Speicherzelle eine Vielzahl CMOS-Speicherschaltungen für die Hintergrundspeicherung einer entsprechenden Vielzahl Datenbits auf. Die CML-Speicherzelle dieser elektronischen Speicherzelle weist zugleich lediglich eine einzige CML-Speicherschaltung pro gegebener Vielzahl von CMOS-Speicherschaltungen in der CMOS-Speicherzelle auf.
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Diese spezielle elektronische Speicherzelle erlaubt den Aufbau eines Stapelspeichers (Stack-Register), bei dem bekanntlich immer nur die oberste Stapelebene für den aktuellen Zugriff bereitsteht. Alle unter der von der CML-Speicherschaltung gebildeten obersten Stapelebene liegenden Registerebenen sind also in der stromsparenden CMOS-Technik ausgeführt, da hier nur ein Aufbewahren der dort abgelegten Datenbits für spätere Aktivitäten nötig ist. In der Konfiguration der vorliegenden elektronischen Speicherzelle können von einem Prozessor in wechselnder Reihenfolge quasi-parallel ausgeführte Unterprozesse oder Multi-Tasking-Komponenten verschiedene Datenbits in ein und derselben elektronischen Speicherzelle auf unterschiedlichen, hierarchisch ansprechbaren Speicher-Levels in der CMOS-Speicherzelle ablegen lassen und jeweils mit schnellem Zugriff auf die CML-Speicherzelle wieder abrufen.
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Vorzugsweise sind bei einer solchen elektronischen Speicherzelle jeder der CMOS-Speicherschaltungen die von der Verstärkerschaltung verstärkten differenziellen Datensignale zugeführt. Die Ladeeinheit weist eine Vielzahl von Lade-Untereinheiten auf, von denen eine jeweilige Lade-Untereinheit jeweils einer CMOS-Speicherschaltung aus der Vielzahl von CMOS-Speicherschaltungen zugeordnet und mit dieser verbunden ist.
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Jede Lade-Untereinheit hat in einer Ausführung dieser elektronischen Speicherzelle einen jeweiligen Steuereingang zum Empfang eines jeweiligen speicherzellenindividuellen Ladesignals. Jede Lade-Untereinheit empfängt die differenziellen Speicherausgangssignale von der betreffenden, ihr zugeordneten CMOS-Speicherschaltung her. Somit empfangen die Lade-Untereinheiten jeweils individuell zugeordnete Datenbits von „ihrer“ jeweiligen CMOS-Speicherschaltung her. Ausgangsseitig ist jede Lade-Untereinheit mit der bidirektionalen Datenschnittstelle der CML-Speicherzelle verbunden. Die Lade-Untereinheiten sind ausgebildet, bei Empfang des jeweiligen speicherzellenindividuellen Ladesignals ein Rückführen der von der jeweiligen CMOS-Speicherschaltung her empfangenen differenziellen Speicherausgangssignale, welche das jeweilige rückzuführende Datenbit transportieren, an die bidirektionale Datenschnittstelle der CML-Speicherzelle auszulösen.
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Mit der elektronischen Speicherzelle als „Elementarzelle“ ist in vorteilhaften Weiterbildungen der Erfindung elektronischer Datenspeicher zur Speicherung einer Vielzahl von Datenbits aufgebaut. Ein solcher elektronischer Datenspeicher hat also eine Vielzahl elektronischer Speicherzellen gemäß der vorliegenden Erfindung oder einer ihrer Ausführungsformen. Weiterhin hat der elektronische Datenspeicher eine Steuerschaltung, die ausgebildet ist, je nach eingehendem Schreib- oder Lesekommando und damit verbundenen Datenbits
- - von dem Schreib- oder Lesekommando betroffene elektronische Speicherzellen zu ermitteln,
- - das Schaltsignal zum wahlweisen Ein- oder Ausschalten einer CML-Speicherzelle der ermittelten betroffenen elektronischen Speicherzellen zu erzeugen und an die jeweilige CML-Speicherzelle der betroffenen elektronischen Speicherzellen auszugeben,
- - das Auslösesignal zu erzeugen und an die CMOS-Speicherzelle der betroffenen elektronischen Speicherzelle auszugeben, und
- - das Ladesignal zu erzeugen und an die Ladeeinheit der betroffenen elektronischen Speicherzelle auszugeben.
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In einer Ausführungsform des Datenspeichers, die elektronische Speicherzellen enthält, welche oben als Stapelspeicher-Ausführungsform bezeichnet wurden, ist die Steuereinheit ausgebildet je nach eingehendem Schreib- oder und Lesekommando und damit verbundenen Datenbits
- - mittels eines jeweiligen Auswahlsignals die Speicherung der am verstärkten differenziellen Datensignale in einer durch das Auswahlsignal bestimmten CMOS-Speicherschaltung der CMOS-Speicherzelle der betroffenen elektronischen Speicherzelle zu veranlassen oder
- - mittels eines jeweiligen speicherschaltungs-individuellen Ladesignals stets genau eine Lade-Untereinheit der betroffenen elektronischen Speicherzelle zu aktivieren.
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Zu diesem Zweck weist die Steuereinheit in einer weiteren Ausführungsform eine Dekodierungseinheit auf, die eingangsseitig ein Level-Auswahlsignal empfängt, welches anzeigt, welche der CMOS-Speicherschaltungen einer betroffenen elektronischen Speicherzelle von dem Schreib- oder Lesekommando betroffen ist, und die ausgebildet ist, das zum Ansprechen der ermittelten CMOS-Speicherschaltung erforderliche speicherschaltungs-individuelle Auswahlsignal oder Ladesignal zu erzeugen und auszugeben.
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Nachfolgend werden weitere Ausführungsbeispiele unter Bezugnahme auf die anhängenden Zeichnungen erläutert.
- 1 zeigt ein Blockschaltbild einer elektronischen Speicherzelle nach einem ersten Ausführungsbeispiel; und
- 2 zeigt ein Blockschaltbild einer elektronischen Speicherzelle nach einem zweiten Ausführungsbeispiel.
- 3 zeigt in einem vereinfachten Blockschaltbild ein drittes Ausführungsbeispiel in Form eines elektronischen Datenspeichers mit einer Vielzahl elektronischer Speicherzellen.
- 4 zeigt ein Timing-Diagramm zur Erläuterung, welche Steuersignale wann aktiviert werden, um nacheinander den CML-Speicherinhalt zu verändern, den dortigen Inhalt in den CMOS-Speicher zu kopieren oder nach einer Pause von dort wieder zurückzulesen.
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1 zeigt ein Blockschaltbild einer elektronischen Speicherzelle A nach einem ersten Ausführungsbeispiel. Die Speicherzelle A hat eine in CML-Technik ausgeführte Speicherzelle 10 für ein jeweiliges Datenbit und wird nachfolgend weiterhin als CML-Speicherzelle bezeichnet. Die CML-Speicherzelle 10 ist über eine bidirektionale Schnittstelle mit einer Verstärkerschaltung 20 verbunden. Die Verstärkerschaltung 20 ist mit einer der CML-Speicherzelle zugeordneten, in CMOS-Technik ausgeführten Hintergrund-Speicherzelle 30 für das jeweilige Datenbit verbunden, nachfolgend als CMOS-Speicherzelle bezeichnet. Eine Ladeeinheit 40 verbindet die CMOS-Speicherzelle 30 mit der bidirektionalen Schnittstelle der CML-Speicherstufe 10.
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Die genannten Komponenten sind in der Speicherzelle A wie nachfolgend näher erläutert kombiniert.
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Die in 1 dargestellten Schaltungsblöcke der CML-Speicherzelle 10 und der CMOS-Speicherzelle 30 stellen jeweils dar, wie im vorliegenden Ausführungsbeispiel in der CML-Technik und in der CMOS-Technik eine Speicherzelle für ein Datenbit aufgebaut ist. Die CML-Speicherzelle 10 ist im vorliegenden Ausführungsbeispiel als Latch ausgebildet. Die CMOS-Speicherzelle 30 ist eine 6T CMOS-Speicherzelle vom Typ „SRAM“.
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Die CML-Speicherzelle 10 ist aus hochfrequenztauglichen Heteroübergangs-Bipolartransistoren (engl. hetero junction bipolar transistor, HBT) aufgebaut, die Zugriffszeiten im Bereich von unter 20ps ermöglichen. Solche Transistoren sind an sich bekannt und werden beispielsweise von der IHP GmbH - Innovations for High Performance Microelectronics/ Leibniz-Institut für innovative Mikroelektronik, Frankfurt/Oder, Deutschland hergestellt.
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Die CML-Speicherzelle 10 hat eine CML-Speicherschaltung in Form des bereits erwähnten Latch zum Speichern des Datenbits und eine bidirektionale Datenschnittstelle zum Ausgeben oder Rückführen differenzieller Datensignale qn, qp. Sie hat dafür einen Dateneingang für differenzielle Datensignale dp, dn eines zu speichernden Datenbits. Mit Hilfe eines eingangsseitig zuführbaren Übernahme-Steuersignals cm wird erreicht, dass die CML-Speicherzelle ein Datenbit an ihrem Dateneingang in Form der differenziellen Datensignal dp, bzw. negiert dn übernimmt. Mit Hilfe eines weiteren Speicher-Steuersignals cd wird bewirkt, dass die CML-Speicherzelle 10 die Datensignale als Datenbit speichert und sie an der Datenschnittstelle als differenzielle Datensignale qn, qp für den Lesezugriff bereithält.
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Im Falle des Ausgebens für den Lesezugriff transportieren die Datensignale qn, qp das in der CML-Speicherschaltung gespeicherte Datenbit, und im Falle des Rückführens eines Datenbits aus der CMOS-Speicherzelle 30 in die CML-Speicherzelle 10 ein in die CML-Speicherzelle 10 rückzuführendes Datenbit. Der Begriff bidirektionale Datenschnittstelle wird hier verwendet, um deutlich zu machen, dass über diese internen Knotenpunkte für die Datensignale qn und qp sowohl ein Datenbit aus der CML-Speicherzelle 10 an die Verstärkerschaltung 20 ausgegeben werden kann, als auch nach Ausschalten der CML-Speicherzelle 10 und erneutem Anschalten mit Hilfe eines entsprechenden Schaltsignals cs ein Datenbit aus der CMOS-Speicherzelle 30 über die Ladeeinheit 40 in die CML-Speicherzelle 10 zurückgeführt werden kann. Nähere Strukturmerkmale dieser Schnittstelle sind dem Fachmann bekannt und hier nicht näher dargestellt.
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Ist das Latch der CML-Speicherzelle 10 ausgeschaltet, so haben qp und qn denselben Spannungswert (metastabil). Durch das Rückladen während des Einschaltens wird das Latch in eine bevorzugte Richtung gekippt, nämlich die des gespeicherten Bits.
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Für das Auslesen und die Übertragung eines Datenbits von der CML-Speicherzelle 10 in die CMOS Speicherzelle 30 ist die Verstärkerschaltung 20 vorgesehen. Sie wird nach erfolgter Übertragung mit Hilfe eines Schaltsignals es synchron mit der CML Sektion ausgeschaltet und vor einer Rückübertragung in die CML-Schnittstelle durch ein Schaltsignal es synchron mit dieser wieder angeschaltet. Unter Ausschalten wird hier jegliche technische Möglichkeit verstanden, die CML-Speicherzelle und die Verstärkerschaltung in einen stromlosen Ruhezustand zu versetzen. In der CML-Speicherzelle 10 ist dafür ein vom Schaltsignal es als Basissignal gesteuerter Transistor als Schalter vorgesehen, der je nach Schaltzustand des Schaltsignals den Stromfluss durch die CML-Speicherzelle erlaubt oder sperrt. Die Verstärkerschaltung 20 empfängt das Schaltsignal es ebenfalls und weist ein in seiner Funktion entsprechendes, hier nicht näher dargestelltes Schaltelement auf.
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Die Verstärkerschaltung 20 empfängt im aktiven Zustand bei der Übertragung des Datenbits zur Hintergrundspeicherung in der CMOS-Speicherzelle 30 die von der CML-Speicherschaltung 10 am Ausgang bereitgestellten differenziellen Datensignale qn, qp. Sie ist ausgebildet, diese zu verstärken und als verstärkte differenzielle Datensignale yn, yp an die CMOS-Speicherzelle 30 auszugeben.
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Die CMOS-Speicherzelle 30 hat neben Eingangsknoten für die verstärkten differenziellen Datensignale yn, yp einen Auslöse-Eingang zum Empfangen eines Auslösesignals sel. Auf den Empfang des Auslösesignals sei hin wird das Datenbit in der CMOS-Speicherzelle 30 abgespeichert.
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Nach dem Abspeichern des Datenbits wird die CML-Speicherzelle 10 mitsamt der Verstärkerschaltung 20 mittels des Schaltsignals es in den stromlosen Ruhezustand versetzt.
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Nachfolgend wird die Funktionsweise der Ladeeinheit 40 näher erläutert. Ist das Steuersignal Id aktiv, so können die Signale xp, xn dafür sorgen, den Ausgang qp, qn gegen GND zu ziehen und somit in der CML-Speicherzelle 10 einen entsprechenden metastabilen Zustand (qp und qn sind gleich) zu beenden - und zwar derart, dass das in der CMOS-Speicherzelle 30 gespeicherte Datenbit sich hier einstellt. Je nach dem in der CMOS-Speicherzelle 30 gespeicherten Datenbit passiert folgendes:
- Datenbit = 1:
- xp ist ‚H‘ und zieht somit qn nach GND;
- xn ist ‚L‘ und somit ist qp „hochohmig“ gegen GND (wird nicht verändert).
- Datenbit= 0:
- xp ist ‚L‘ und somit ist qn hochohmig gegen GND (wird nicht verändert);
- xn ist ‚H‘ und zieht somit qp nach GND
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Wird qp in der CML-Speicherzelle 10 nach GND gezogen, so stellt sich eine ‚0‘ ein. Wird qn in der CML-Speicherzelle 10 nach GND gezogen, so stellt sich eine ‚1‘ ein.
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Das Steuersignal Id für die Ladeeinheit 40 wird spätestens gemeinsam mit dem Schaltsignal es in den aktiven Zustand gesetzt, um eine sichere Rückübertragung der Daten in die CML-Speicherzelle zu gewährleisten. So wird kurz vor dem neuerlichen Aktivieren der CML-Speicherzelle 10, und spätestens im gleichen Moment, wenn diese über das Schaltsignal cs wieder eingeschaltet wird, mittels des Ladesignals Id durch die Ladeeinheit 40 das in der CMOS-Speicherzelle 30 gespeicherte Datenbit wieder an die CML-Speicherzelle zurückgegeben. Ohne diese Form der Datenrückgabe würde die CML-Speicherzelle 10 bei der vorliegenden Ausführung der Schaltung in einen metastabilen Zustand übergehen. Bedingt durch den Strom, der an einem der beiden Ausgänge der Ladeeinheit 40 fließt, wird anstelle des metastabilen Zustandes nun der ursprüngliche Datenwert wiederhergestellt. Im weiteren Betrieb ist also das Datenregister mit der für die CML-Technik üblichen hohen Arbeitsgeschwindigkeit einsatzbereit.
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2 zeigt eine Weiterbildung des Ausführungsbeispiels der elektronischen Speicherzelle der 1 in Form einer elektronischen Speicherzelle B.
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Die hier dargestellte elektronische Speicherzelle B erlaubt den Aufbau eines Stapelspeichers (Stack Registers), wie er in der Technik der Mikrocomputer häufig benötigt wird. Die nachfolgende Beschreibung konzentriert sich auf Unterschiede zur Ausführung der 1.
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Im Unterschied zur Speicherzelle der 1 werden bei der elektronischen Speicherzelle der 2 einer gegebenen CML-Speicherzelle für ein Datenbit eine Vielzahl an CMOS-Speicherzellen 31, 32,.., 3n zugeordnet. Jeder der CMOS-Speicherzellen sind von der Verstärkerschaltung die verstärkten differenziellen Datensignale (yp, yn) zugeführt.
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Die Ladeeinheit 40 eine der Vielzahl von CMOS-Speicherzellen entsprechende Anzahl von Lade-Untereinheiten 41, 42,..,4n. Diese sind in eindeutiger Zuordnung jeweils einer der CMOS-Speicherzellen zugeordnet und mit dieser verbunden. Sie weisen einen jeweiligen Steuereingang zum Empfang eines jeweiligen speicherzellenindividuellen Ladesignals Id1, Id2,..,Idn auf. Sie empfangen alle die jeweiligen differenziellen Speicherausgangssignale von der betreffenden, ihnen jeweils zugeordneten CMOS-Speicherzelle her. Ausgangsseitig sind alle Lade-Untereinheiten mit der bidirektionalen Datenschnittstelle der CML-Speicherzelle 10 zum Rückladen ihres jeweiligen Datenbits verbunden. Bei Empfang des jeweiligen speicherzellenindividuellen Ladesignals Id1, Id2,..,Idn veranlasst die damit angesprochene Lade-Untereinheit also ein Rückführen der von der jeweiligen CMOS-Speicherzelle her empfangenen differenziellen Speicherausgangssignale xn, xp, welche das jeweilige rückzuführende Datenbit transportieren, an die bidirektionale Datenschnittstelle qp, qn der CML-Speicherzelle 10.
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3 zeigt ein weiteres Ausführungsbeispiel für einen elektronischen Datenspeicher C. Der elektronische Datenspeicher C weist eine Vielzahl von elektronischen Speicherzellen des Typs der Speicherzelle B aus 2 auf. Nur eine einzige Speicherzelle ist der Einfachheit halber dargestellt. Der Speicherzelle ist eine Steuerschaltung 50 zugeordnet. Die Steuereinheit hat eine Dekodierungseinheit, die eingangsseitig ein Level-Auswahlsignal empfängt, welches anzeigt, welche der CMOS-Speicherzellen der betroffenen elektronischen Speicherzelle von dem Schreib- oder Lesekommando betroffen ist, und die ausgebildet ist, das zum Ansprechen der ermittelten CMOS-Speicherzelle erforderliche speicherzellen-individuelle Auswahlsignal oder Ladesignal zu erzeugen und auszugeben. Die Steuerschaltung ist also ausgebildet, je nach eingehendem Schreib- oder Lesekommando, damit verbundenen Datenbits und Level-Ausgangssignal die Speicherung der anliegenden verstärkten differenziellen Datensignale yp, yn in einer durch das Auswahlsignal bestimmten CMOS-Speicherzelle 31, 32, ..., 3n der betroffenen elektronischen Speicherzelle zu veranlassen. Dafür erzeugt die Steuerschaltung das Auslösesignal sel1, sel2, ..., sein und gibt es an die betroffene CMOS-Speicherzelle aus. Schließlich erzeugt und gibt die Steuereinheit beim Rückladen in die CML-Speicherzelle 10 auch das Ladesignal Id1, Id2, ..., Idn an die betroffene Lade-Untereinheit 41, 42, ..., 4n der betroffenen elektronischen CMOS-Speicherzelle 31, 32, ...3n aus.
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Die Auswahl der aktuellen Zuordnung erfolgt also mittels der Dekodier-Einheit 70.
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Die Anwendung dieses Stapelspeichers ermöglicht einen schnellen Wechsel der Arbeitsebene im Programmablauf, ohne dass der Energiebedarf und damit die Erwärmung nennenswert zunehmen. Denn für das bloße Aufbewahren der Informationen sind die n CMOS-Speicherzellen zuständig. Nur die jeweils aktuelle Arbeitsebene korrespondiert mit der CML-Speicherzelle 10, was kürzeste Zugriffszeiten garantiert. Durch eine vorausschauende Entscheidungslogik im Steuerwerk lässt sich auch der Wechsel zwischen den Arbeitsebenen beschleunigen und effektiv organisieren.
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Der Vorteil dieses Datenspeichers kommt in dieser Konfiguration immer dann besonders zum Tragen, wenn im Programmablauf Multi-Tasking-Komponenten oder Unterprogrammtechniken vorkommen, was sehr häufig der Fall ist. Bezogen auf den Betrieb einer einzelnen Speicherzelle dieses Datenspeichers wird unmittelbar vor dem Umschalten auf eine andere Arbeitsebene der aktuelle Inhalt der CML-Speicherzellen 10 des Datenspeichers in die aktuell jeweils zugeordnete CMOS-Speicherzelle der CMOS-Speicherzellen 31, 32, ..., 3n übertragen. Wird dieses Datenbit nach dem Wechsel der Arbeitsebene (up oder down) nicht benötigt, dann wird die CML-Speicherzelle mit dem anschließenden Umschalten auf die nächste Ebene vorübergehend deaktiviert werden. Die neuerliche Aktivierung im Zusammenwirken mit dem Signal Id bewirkt, dass ein anderes Datenbit aus der nun gültigen Arbeitsebene von der betreffenden anderen CMOS-Speicherzelle in die CML-Speicherzelle übernommen wird.
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4 zeigt ein Timing-Diagramm zur Erläuterung, welche der oben erwähnten Steuersignale wann aktiviert werden, um nacheinander den CML-Speicherinhalt zu verändern, den dortigen Inhalt in den CMOS-Speicher zu kopieren oder nach einer Pause von dort wieder zurückzulesen.
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Die Signale cm, cd, es, sei und Id werden von einem Steuerwerk generiert. Ihre Bedeutung wird nachfolgend noch einmal erläutert:
- cm CML-Speicherzelle 10 übernimmt Datensignale vom Daten-Eingang (dp bzw. negiert dn)
- cd CML-Speicherzelle speichert die Datensignale als Datenbit und hält sie am Ausgang qn, qp für den Lesezugriff bereit
- cs Ein/Ausschaltsignal für die CML-Speicherzelle 10 und die Verstärkerschaltung 20
- Id Steuersignal für das Zurückladen der Daten aus der CMOS-Speicherzelle 30
- sei Steuersignal für das Schreiben der Daten in die CMOS-Speicherzelle.
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Der aktuelle Speicherinhalt kann an qn und qp jederzeit entnommen werden, wenn es aktiv ist.
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Das Übertragen der Daten in die CMOS-Speicherzelle benötigt einige 100ps, kann aber sofort nach der Übernahme neuer Daten in die CML-Speicherstufe gestartet werden, wodurch diese Verzögerung ohne praktischen Nachteil bleibt. Der Rückladeprozess findet bei Verwendung in weniger als 100ps statt und kann je nach Ausführung der Transistoren der CMOS-Speicherzelle auf bis zu 20ps verkürzt werden.
