DE4330778A1 - Speicherzellenschaltung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Speicherzellenschaltung. Insbesondere betrifft die Erfindung einen Multiport-Speicher, der voneinander unabhängig zugreifbare Schreib- und Leseports auf­ weist.

Beschreibung von der Anmelderin bekanntem Stand der Technik A-1) Erstes Beispiel

Fig. 32 ist ein Schaltbild mit einem beispielhaften Aufbau einer Speicherzellenschaltung 17a eines der Anmelderin bekannten Mehr­ portspeichers (Multiportspeichers) mit einem einzelnen Schreib­ port und einem einzelnen Leseport. Eine Speicherschaltung 21 ist durch eine Flip-Flop-Schaltung mit Inverterschaltungen 14a und 14b gebildet, deren Ausgabeanschlüsse 201a und 201b mit Eingabe­ anschlüssen der gegenüberliegenden Schaltungen 14b bzw. 14a ver­ bunden sind. Daher erscheint ein in der Speicherschaltung 21 ge­ speichertes Datum komplementär an den Ausgabeanschlüssen 201a und 201b der Inverterschaltungen 14a und 14b.

Die Fig. 33 und 34 sind Schaubilder zum Verdeutlichen des Auf­ baus und des Betriebs einer in Fig. 32 als Inverter 14a-14c ge­ zeigten Inverterschaltung 14. Fig. 33 ist ein symbolisches Lo­ gikschaltbild der Inverterschaltung 14, und Fig. 34 zeigt die durch MOS-Transistoren gebildete Inverterschaltung 14.

Wie in Fig. 34 gezeigt, sind die Gates und Drains eines P-Kanal MOS-Transistors 51 und eines N-Kanal MOS-Transistors 52 jeweils gemeinsam verbunden. Eine Versorgungsspannungsleitung 11 ist mit einem Source des Transistors 51 zum Anlegen eines VDD-Potentials verbunden. Ein Erdleiter (Erdanschluß) 112 ist mit einem Source des Transistors 52 zum Anlegen eines GND-Potentials verbunden. Ein Eingabeanschluß 202 der Inverterschaltung 14 mit einem der­ artigen Aufbau ist mit den Gates der Transistoren 51 und 52 ge­ meinsam verbunden, während deren Ausgabeanschluß 201 mit den Drains der Transistoren 51 und 52 gemeinsam verbunden ist.

Wenn Niedrigpegeldaten, d. h. das GND-Potential, an den Eingabe­ anschluß 202 der Inverterschaltung 14 angelegt wird, tritt der Transistor 51 in eine leitenden Zustand, und der Transistor 52 tritt in einen ausgeschalteten (abgeschnittenen) Zustand ein, so daß der Ausgabeanschluß 201 auf VDD-Potential gelegt wird. Wenn Hochpegeldaten, d. h. das VDD-Potential, andererseits an den Ein­ gabeanschluß 202 angelegt wird, tritt der Transistor 51 in den abgeschnittenen (ausgeschalteten) Zustand ein, und der Transistor 52 nimmt den eingeschalteten Zustand an, so daß der Ausgabean­ schluß 201 auf GND-Potential gezogen wird. Der Ausgabeanschluß 201 gibt daher Niedrigpegeldaten aus, umgekehrt den eingegebenen Hochpegeldaten.

Wie in Fig. 32 gezeigt, wird ein Eingang der Inverterschaltung 14b niedrigpegelig und dessen Ausgang wird hochpegelig, wenn ein Ausgangssignal der Inverterschaltung 14a auf niedrigem Pegel steht, als Beispiel. Die Anschlüsse 201a und 201b der Speicher­ schaltung 21 stehen auf niedrigem bzw. hohem Pegel. Daher wird es möglich, Daten in den Anschlüssen 201a und 201b der Speicher­ schaltung 21 zu halten, die durch eine Flip-Flop Schaltung gebil­ det ist.

Die oben erwähnte Speicherschaltung 21 ist mit Schreibzugriffs­ gattern zum Schreiben von an den Schreibport angelegten Daten versehen, die mit Schreibbitleitungen 191a und 191b verbunden sind, zum Übertragen von Schreibdaten, und mit einer Schreibwort­ leitung 181 zum Auswählen einer gewünschten Speicherzellenschal­ tung.

Die Schreibzugriffsgatter sind durch N-Kanal MOS-Transistoren 13a und 13b gebildet. Der Transistor 13a weist einen mit dem Anschluß 201a der Speicherschaltung 21 verbundenen Drain auf, einen mit der Schreibbitleitung 191a verbundenen Source auf, und ein mit der Schreibwortleitung 181 verbundenes Gate auf. Entsprechend weist der Transistor 13b einen mit dem anderen Anschluß 201b der Speicherschaltung 21 verbundenen Drain auf, einen mit der Schreibbitleitung 191b verbundenen Source und ein Gate, das mit der Schreibwortleitung 181 verbunden ist.

Ferner ist eine Lesepufferschaltung 22a zum Lesen der in der Speicherschaltung 21 gespeicherten Daten vorgesehen und mit einer Lesebitleitung 192 verbunden, zum Übertragen von zu lesenden Da­ ten, sowie eine Lesewortleitung 184 zum Auswählen einer ge­ wünschten Speicherzellenschaltung.

Die Lesepufferschaltung 22a wird durch eine Inverterschaltung 14c mit einem Eingabeanschluß 202c und einem Ausgabeanschluß 201c sowie einem N-Kanal MOS-Transistor 50 gebildet, der ein Lesezu­ griffsgatter bildet. Der Transistor 50 weist einen Drain auf, der mit dem Ausgabeanschluß 201c der Inverterschaltung 14c verbunden ist, einen Source, der mit der Lesebitleitung 192 verbunden ist, sowie ein Gate, das mit der Lesewortleitung 184 verbunden ist. Der Eingabeanschluß 202c der Inverterschaltung 14c ist mit dem Anschluß 201b der Speicherschaltung 21 verbunden, zum Verbinden der Lesepufferschaltung 22a mit der Speicherschaltung 21, wodurch die Speicherzellenschaltung 17a gebildet wird.

Der Betrieb der oben erwähnten Speicherzellenschaltung 17a wird nachfolgend beschrieben. Zum Schreiben von Daten wird eine (nicht gezeigte) Schreibtreiberschaltung, die mit den Bitleitungen 191a und 191b verbunden ist, so eingesetzt, daß sie die Bitleitungen 191a und 191b auf niedrigen bzw. hohen Pegel treibt, als Reaktion auf den Wert des zu schreibenden Datums. Zu diesem Zeitpunkt wer­ den an die Bitleitungen 191a und 191b Logikpegel angelegt, die zueinander komplementär sind. Mit anderen Worten, die Bitleitung 191b wird auf einen hohen Pegel getrieben, wenn die Bitleitung 191a auf niedrigem Pegel getrieben ist, und umgekehrt.

Danach wird die Wortleitung 181 auf hohen Pegel gebracht (umge­ kehrt), wodurch die Zugriffsgatter 13a und 13b in einen leitenden Zustand gebracht werden. Damit sind die Anschlüsse 201a und 201b der Speicherschaltung 21, die die Daten hält, elektrisch mit den Bitleitungen 191a bzw. 191b verbunden.

Daher werden die Logikpegel an den Anschlüssen 201a und 201b der Speicherschaltung 21 auf diejenigen Logikpegel ausgeglichen, die an den Bitleitungen 191a bzw. 191b anliegen, unabhangig vom Lo­ gigpegel des gehaltenen Datums. Damit ist die Schreiboperation beendet.

Wenn die Wortleitung 181 auf niedrigen Pegel gebracht (umgekehrt) wird, nach der Beendigung der Schreiboperation, werden die Zug­ riffsgatter 13a und 13b ebenfalls ausgeschaltet (abgeschnitten), so daß die Speicherschaltung 21 die geschriebenen Daten hält. Selbst wenn die Werte der Bitleitungen 191a und 191b danach geän­ dert werden, bleibt der Logikpegel der gehaltenen Daten un­ verändert, da die Bitleitungen 191a und 191b nicht elektrisch mit der Speicherschaltung 21 verbunden sind.

Nachfolgend wird eine Beschreibung eines Datenlesebetriebs vor­ genommen. Die Wortleitung 184 wird so auf hohen Pegel umgekehrt, daß das Zugriffsgatter 50 in einen leitenden Zustand eintritt. Dadurch wird der Ausgabeanschluß 201c der Inverterschaltung 14c, die die Lesepufferschaltung 22a bildet, elektrisch mit der Bit­ leitung 192 verbunden, so daß der Logikpegel, der an die Bitlei­ tung 192 angelegt wird, auf einen an den Anschluß 201c angelegten Logikpegel getrieben wird, d. h. einen Logikpegel komplementär dem des im Anschluß 201b der Speicherschaltung 21 gespeicherten Datums.

Die Bitleitung 192 ist mit einer Leseverstärkerschaltung (nicht gezeigt) direkt oder über ein Transfergatter verbunden, so daß das auf die Bitleitung 192 gelesene Datum zu einer Schaltung ei­ ner nachfolgenden Stufe geleitet wird. Auf diese Weise wird der Lesebetrieb beendet.

Wenn die Wortleitung 184 auf niedrigen Pegel nach der Beendigung der Leseoperation gebracht (umgekehrt) wird, tritt das Zugriffs­ gatter 50 in einen Aus-Zustand (abgeschnitten) ein, so daß die Bitleitung 192 von der Lesepufferschaltung 22a elektrisch abge­ schnitten ist.

Daher ist die Lesepufferschaltung 22a so in der Speicherzell­ schaltung 17a vorgesehen, daß sie das Zerstörten der Speicherda­ ten durch den Lesebetrieb verhindert. Ferner ist es möglich, gleichzeitig einen Lese- und Schreibbetrieb durchzuführen, da die Daten aus unabhängigen Ports gelesen und geschrieben werden.

A-2) Zweites Beispiel

Fig. 35 ist ein Schaltbild mit einer weiteren der Anmelderin bekannten Speicherzelle 17b mit einer Lesepufferschaltung 22b, die mit einem CMOS-Transistorpaar anstelle des Zugriffsgatters 50 versehen ist, wie bei dem in Fig. 32 gezeigten Lesepufferkreis 22a.

Der Schaltungsaufbau dieser Speicherzellenschaltung 17b wird nachfolgend beschrieben. Eine Speicherzelle 21 wird auf gleiche Weise wie die in Fig. 32 gezeigte gebildet. Die Lesepufferschal­ tung 22b wird durch eine Inverterschaltung 14c sowie Lese-Zu­ griffsgatter gebildet, die durch einen P-Kanal MOS-Transistor 54 und einen N-Kanal MOS-Transistor 53 definiert sind.

Die Transistoren 53 und 54 besitzen Drains, die gemeinsam mit einem Ausgabeanschluß 201c der Inverterschaltung 14c verbunden, und Sources, die gemeinsam mit einer Lesebitleitung 192 verbunden sind. Die Transistoren 53 und 54 umfassen ferner Gates, die mit Lesewortleitungen 184 bzw. 185 verbunden sind.

Ein Eingabeanschluß 202c der Inverterschaltung 14c ist mit einem Anschluß 201b der Speicherschaltung 21 verbunden, zum Verbinden der Speicherschaltung 21 mit der Lesepufferschaltung 22b, wodurch die Speicherzellenschaltung 17b gebildet wird.

Ein Datenschreibbetrieb der obigen Speicherzellenschaltung 17b entspricht dem des ersten bekannten Beispiels. Bezüglich eines Datenlesebetriebs stehen andererseits die Lesewortleitungen 184 und 185 zueinander in einer komplementären Beziehung, zum Über­ tragen von nicht-invertierten bzw. invertierten Signalen. Die Wortleitungen 184 und 185 werden auf hohen bzw. niedrigen Pegel umgekehrt, so daß die Zugriffsgatter 53 und 54 in einen leitenden Zustand eintreten.

Daher ist der Ausgabeanschluß 201c der Inverterschaltung 14c, die den Lesepufferkreis 22b bildet, elektrisch mit der Bitleitung 192 verbunden, so daß ein Logikpegel, der an die Bitleitung 192 ange­ legt wird, auf einen Logikpegel gebracht wird, der an den An­ schluß 201c angelegt ist, das heißt komplementär zu dem Logikpe­ gel von im Anschluß 201b der Speicherschaltung 21 gespeicherten Daten.

Die Bitleitung 192 wird mit einer (nicht gezeigten) Leseverstär­ kerschaltung direkt oder über ein Transfergatter verbunden, so daß auf die Bitleitung 192 ausgelesene Daten zu einer Schaltung einer nachfolgenden (nächsten) Stufe übertragen werden. Auf diese Weise wird der Lesebetrieb fertiggestellt.

Nach der Beendigung des Lesebetriebs werden die Wortleitungen 184 bzw. 185 auf niedrigen bzw. hohen Pegel gebracht (umgekehrt), wo­ durch die Zugriffsgatter 53 und 54 den ausgeschalteten (abge­ schnittenen) Zustand erreichen und die Bitleitung 192 elektrisch von der Lesepufferschaltung 22b abgeschnitten ist.

A-3) Drittes Beispiel

Fig. 36 ist ein Schaltbild mit einer Abwandlung (Modifikation) der Speicherzellenschaltung 17b entsprechend dem zweiten Bei­ spiel. Der Schaltungsaufbau dieser Speicherzellenschaltung 17c wird nachfolgend beschrieben. Eine Speicherschaltung 21 weist denselben Aufbau auf wie die des ersten Beispiels. Eine Lesepuf­ ferschaltung 22c wird durch P-Kanal MOS-Transistoren 55 und 56 sowie N-Kanal MOS-Transistoren 57 und 58 gebildet.

Ein Source des Transistors 56 und ein Drain des Transistors 55 sind gemeinsam verbunden, während ein Source des Transistors 55 mit einer Versorgungsspannungsleitung 111 verbunden ist und ein VDD-Potential angelegt wird. Ein Source des Transistors 57 und ein Drain des Transistors 58 sind gemeinsam verbunden, während der Source des Transistors 57 mit einer Erdleitung 112 verbunden ist, an die GND-Potential angelegt wird. Gates der Transistoren 55 und 58 sind gemeinsam verbunden, womit die Lesepufferschaltung 22c gebildet wird.

Die Gates der Transistoren 57 und 56 sind mit Wortleitungen 184 bzw. 185 verbunden. Die Gates der Transistoren 55 und 58 sind gemeinsam mit dem Anschluß 201b der Speicherschaltung 21 verbun­ den, zum Verbinden der Speicherschaltung 21 mit der Lesepuffer­ schaltung 22c, wodurch die Speicherzellenschaltung 17c gebildet wird.

Einen Datenschreibbetrieb der Speicherzellenschaltung 17c ist identisch mit dem des ersten Ausführungsbeispiels. Bezüglich ei­ nes Datenlesebetriebs stehen die Lesewortleitungen 184 und 185 zueinander in einer komplementären Beziehung, zum Übertragen ei­ nes nicht-invertierten bzw. eines invertierten Signals, wie bei dem zweiten Beispiel. Die Wortleitungen 184 und 185 werden auf hohen bzw. niedrigen Pegel umgekehrt, so daß die Transistoren 56 und 57 in einen leitenden Zustand treten.

Wenn ein Logikpegel, der an den Anschluß 201b der Speicherzelle 21 angelegt wird, auf niedrigem Pegel steht, werden die Transi­ storen 55 und 58 leitend bzw. abgeschnitten (nicht-leitend). Eine Bitleitung 192 wird auf VDD-Potential gelegt, so daß Daten mit hohem Pegel gelesen werden.

Wenn die Transistoren 56 und 57 in einem leitenden Zustand sind und der Anschluß 201b der Speicherschaltung 21 auf hohem Pegel steht, werden andererseits die Transistoren 55 und 58 abgeschnit­ ten (ausgeschaltet) bzw. leitend. Die Bitleitung 192 wird nämlich auf GND-Potential gelegt, so daß Niedrigpegeldaten empfangen wer­ den.

Die Bitleitung 192 ist mit einer Leseverstärkerschaltung (nicht gezeigt) direkt oder über ein Transfergatter verbunden, so daß die auf die Bitleitung 192 gelesenen Daten zu einer Schaltung einer nachfolgenden Stufe übertragen werden. Der Lesebetrieb wird auf diese Weise beendet.

Nach der Beendigung des Lesebetriebs werden die Wortleitungen 184 und 185 auf hohen bzw. niedrigen Pegel gebracht, so daß die Tran­ sistoren 56 und 57 ausgeschaltete Zustände erreichen und die Bit­ leitung 192 elektrisch von der Lesepufferschaltung 22c abge­ schnitten ist.

Die Speicherzellenschaltung 17a gemäß dem ersten Beispiel ist zum Lesen von sowohl Hochpegel- als auch Niedrigpegeldaten mit einer einzelnen Lesebitleitung 184 eingerichtet. Allerdings ist es un­ möglich, vollständig Hochpegeldaten zu übertragen, da das Lesezu­ griffsgatter nur durch den N-Kanal MOS-Transistor 50 gebildet ist.

Wenn Hochpegeldaten gelesen werden, kann das Potential der Lese­ bitleitung 192 über den N-Kanal MOS-Transistor 50 nur auf einen Pegel gebracht werden, der bezüglich des VDD-Potentials um die Schwellspannung des MOS-Transistors 50 vermindert ist, selbst wenn der Ausgang der Inverterschaltung 14c der Lesepufferschal­ tung 22a auf VDD-Potential (hohem Pegel) steht.

Durch eine derartige unvollständige Übertragung des VDD-Potenti­ als kann ein hinreichender Betriebsrahmen (Betriebsbereich) nicht sichergestellt werden, da eine das VDD-Potential anlegende Source -Spannung verringert wird, was zu einer Fehlfunktion füh­ ren kann. Insbesondere das erste Beispiel führt zu einem derarti­ gen (ersten) Problem, daß ein Logikpegel, der umgekehrt dem in der Speicherschaltung 21 gespeicherten Datum ist, nachteilig an die Schaltung der nachfolgenden Stufe weitergegeben werden kann, selbst wenn Hoch-Pegeldaten gelesen werden, da das an die Bitlei­ tung 192 angelegte Potential nicht vollständig bis auf VDD-Poten­ tial angehoben werden kann.

Wenn ferner Hoch-Pegeldaten auf die Lesebitleitung 192 ausgelesen werden, wird die Lesebitleitung 192 durch den P-Kanal MOS-Transi­ stor 51 getrieben, der die Inverterschaltung 14c bildet, während eine Verzögerung durch den P-Kanal MOS-Transistor 50, der als Zugriffsgatter wirkt, unvermeidbar zur Zugriffszeit hinzugefügt werden muß, da die Bitleitung 192 durch den Transistor 50 ge­ trieben wird. Das erste beschriebene Beispiel weist ein derarti­ ges (zweites) Problem auf, daß der Transistor 50 einer Verringe­ rung der Zugriffszeit entgegensteht.

Das zweite beschriebene Beispiel ist so aufgebaut, daß das erste Problem gelöst wird. Zugriffsgatter werden als durch ein CMOS-Transistorpaar gebildete Transfergatter definiert, das sowohl P-Kanal als auch N-Kanal MOS-Transistoren 54 und 53 einschließt.

Wenn Hoch-Pegeldaten auf die Lesebitleitung 192 ausgelesen wer­ den, wird daher die Lesebitleitung 192 vollständig auf VDD-Poten­ tial angehoben und führt zu keinen Problemen bezüglich des Be­ triebsbereichs. Allerdings wird die Bitleitung 192 durch die Zug­ riffsgatter wie bei dem ersten Beispiel gezogen, was zu dem zwei­ ten Problem des unnötigen Anstiegs von Zugriffszeit führt, die durch Verzögerungen in den Zugriffsgattern begründet sind.

Der Betriebsbereich wird ebenfalls bei dem dritten beschriebenen Beispiel verbessert. In diesem Fall sind allerdings die zwei Transistoren in Reihe zwischen VDD- oder GND-Potential und der Bitleitung 192 verbunden, was zu einer langen Verzögerungszeit führt.

Wenn Hoch-Pegeldaten auf die Lesebitleitung 192 ausgelesen wer­ den, wird die Lesebitleitung 192 auf VDD-Potential über die P-Kanal MOS-Transistoren 55 und 56 angehoben. Das obige Problem ist in diesem Fall insbesondere bemerkenswert, da die Betriebsge­ schwindigkeit eines P-Kanal MOS-Transistors im allgemeinen lang­ samer als die eines N-Kanal MOS-Transistors ist.

Daher weist jede der (der Anmelderin) bekannten Speicherzellen­ schaltungen die folgenden Probleme bezüglich eines Lesebetriebs auf:

• 1) Ein stabiler Lesebetrieb kann nicht durchgeführt werden, da es unmöglich ist, einen ausreichenden Betriebsbereich sicher­ zustellen.
• 2) Ein Verzögerungszeit in einer Lesepufferschaltung zum Treiben einer Bitleitung ist so groß, daß die Zugriffszeit verzögert wird.

Aufgabe der Erfindung ist es daher, eine Speicherzellenschaltung eines Multiportspeichers zu schaffen, die eine Lesepufferschal­ tung aufweist, bei der eine Treiberfähigkeit zum Treiben eines Potentials einer Lesebitleitung auf VDD-Potential erhöht ist, womit die Zugriffszeit verbessert wird.

Die Aufgabe wird durch die Speicherzellenschaltung nach den Pa­ tentansprüchen 1, 35 und 55 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen be­ schrieben.

Gemäß einem ersten Ausführungsbeispiel umfaßt eine Speicherzel­ lenschaltung eine Speichervorrichtung, die ein Logiksignal spei­ chert, eines aus einem komplementären ersten und zweiten Logik­ wert, und die einen normalen Ausgang aufweist, zum Ausgeben des gespeicherten Logikwerts, sowie mindestens eine Lesevorrichtung, die jeweils einen Ausgabeanschluß aufweist, einen ersten Poten­ tialpunkt, der ein Potential entsprechend dem ersten Logikwert aufweist, einen zweiten Potentialpunkt mit einem Potential ent­ sprechend dem zweiten Logikwert, einen Steueranschluß zum Erzeu­ gen eines Steuersignals zum Steuern, ob der Ausgabeanschluß mit einem ausgegebenen Logiksignal identisch dem gespeicherten Logik­ signal beaufschlagt wird, oder in einen schwimmenden Zustand ge­ bracht wird, einen ersten MOS-Transistor mit ersten und zweiten Leitungs-(Kanal)Elektroden, die mit dem ersten Potentialpunkt bzw. dem Ausgabeanschluß verbunden sind, sowie eine Steuerelek­ trode, einen zweiten MOS-Transistor mit einer ersten Leitungs- (Kanal)Elektrode, einer zweiten Leitungs-(Kanal)Elektrode, die mit dem Ausgabeanschluß verbunden ist, sowie einer Steuerelektro­ de, die mit dem Steuersignal beaufschlagt wird und die durch das Steuersignal betrieben wird, einen dritten MOS-Transistor mit einer Steuerelektrode, die mit einem invertierten Speicherlogik­ signal beaufschlagt wird, das komplementär dem Logiksignal ist, einer ersten und einer zweiten Leitungs-(Kanal)Elektrode, die in Reihe mit dem zweiten MOS-Transistor zwischen dem zweiten Poten­ tialpunkt und dem Ausgabeanschluß verbunden sind, sowie eine Lo­ gikschaltung, die durch das Steuersignal betrieben wird, zum An­ legen eines Treibersignals zum Treiben des ersten MOS-Transistors an die Steuerelektrode des ersten MOS-Transistors auf der Basis des gespeicherten Logiksignals.

Vorzugsweise umfaßt die Speicherschaltung ferner eine Schreibvor­ richtung zum externen Schreiben des Speicherlogiksignals in die Speichervorrichtung.

Vorzugsweise umfaßt die Schreibvorrichtung einen vierten MOS-Transistor mit einer ersten Kanalelektrode, die mit dem normalen Ausgabeanschluß verbunden ist, eine zweite Leitungselektrode (Kanalelektrode), die mit einem vorbestimmten Logiksignal beauf­ schlagt wird, das als Logiksignal zu speichern ist, und eine Steuerelektrode, die mit einem Schreibsignal beaufschlagt wird, zum Bestimmen, ob das Schreiben durchzuführen ist.

Vorzugsweise ist das Treibersignal ein Signal, welches komple­ mentär dem gespeicherten Logiksignal ist.

Vorzugsweise ist der erste MOS-Transistor eines ersten Lei­ tungstyps und der zweite und der dritte MOS-Transistor sind eines zweiten Leitungstyps komplementär dem ersten Leitungstyps.

Vorzugsweise wird der erste MOS-Transistor getrieben, wenn der zweite Logikwert an dessen Steuerelektrode angelegt wird, und der zweite und der dritte MOS-Transistor werden getrieben, wenn der erste Logikwert an deren Steuerelektroden angelegt wird.

Vorzugsweise ist das dem ersten Logikwert entsprechende Potential höher als das dem zweiten Logikwert entsprechende Potential.

Vorzugsweise umfaßt die Logikschaltung ein Logikelement zum In­ vertieren des logischen Produkts des Steuersignals und des ge­ speicherten Logiksignals, die einander entsprechen, zum Erzeugen des Treibersignals.

Vorzugsweise ist das dem ersten Logikwert entsprechende Potential niedriger als das dem zweiten Logikwert entsprechende Potential.

Vorzugsweise umfaßt die Logikschaltung ein Logikelement zum Bil­ den der logischen Summe des Steuersignals und des gespeicherten Logiksignals, die einander entsprechen, und zum Invertieren der­ selben zum Erzeugen des Treibersignals.

Vorzugsweise wird das Treibersignal an die Steuerelektrode des dritten MOS-Transistors als invertiertes Speicher-Logiksignal angelegt.

Vorzugsweise umfaßt die Speicherzellenschaltung eine Mehrzahl von Lesevorrichtungen.

Vorzugsweise treibt das Steuersignal, das an jede der Mehrzahl von Lesevorrichtungen angelegt wird, ausschließlich eine der Mehrzahl von Lesevorrichtungen.

Vorzugsweise ist die zweite Leitungselektrode (Kanalelektrode) des zweiten MOS-Transistors mit dem Ausgabeanschluß verbunden, die zweite Leitungselektrode des dritten MOS-Transistors ist mit der ersten Leitungselektrode des zweiten MOS-Transistors verbun­ den, und die erste Leitungselektrode des dritten MOS-Transistors ist mit dem zweiten Potentialpunkt verbunden.

Vorzugsweise weist die Speichervorrichtung ferner einen inversen Ausgang aus, zum Ausgeben eines Logikwerts komplementär dem ge­ speicherten Logikwert, und der inverse Ausgang ist mit der Steu­ erelektrode des dritten MOS-Transistors verbunden.

Vorzugsweise umfaßt die Speicherzellenschaltung ferner eine Schreibvorrichtung zum externen Schreiben des Speicherlogikwerts in die Speichervorrichtung.

Vorzugsweise umfaßt die Schreibvorrichtung einen vierten MOS-Transistor mit einer ersten Leitungselektrode, die mit dem norma­ len Ausgang verbunden ist, einer zweiten Leitungselektrode, die mit einem vorbestimmten Logikwert, der als zu speichernder Logik­ wert einzuschreiben ist, beaufschlagt wird, sowie einer Steuer­ elektrode, die mit Schreibsignal zum Bestimmen, ob das Schreiben durch geführt wird, beaufschlagt wird.

Vorzugsweise umfaßt die Schreibvorrichtung ferner einen MOS-Transistor mit einer ersten Leitungselektrode, die mit dem inver­ sen Ausgang verbunden ist, einer zweiten Leitungselektrode, die mit einem vorbestimmten Logikwert beaufschlagt wird, der als Speicher-Logikwert geschrieben werden soll, sowie einer Steuer­ elektrode, die mit einem Schreibsignal beaufschlagt wird, zum Bestimmen, ob das Schreiben durchgeführt werden soll.

Vorzugsweise umfaßt die Speichervorrichtung ferner einen ersten Inverter mit einem Eingangsende, das mit dem normalen Ausgang (Ausgangsende) verbunden ist, und einem Ausgang (Ausgangsende), das mit dem inversen Ausgang (Ausgangsende) verbunden ist, sowie einen zweiten Inverter, der antiparallel mit dem ersten Inverter verbunden ist.

Vorzugsweise ist das Treibersignal ein Signal, das dem gespei­ cherten Logiksignal komplementär ist.

Vorzugsweise ist der erste MOS-Transistor eines ersten Lei­ tungstyps, und der zweite und der dritte Transistor sind eines zweiten Leitungstyps komplementär dem ersten Leitungstyp.

Vorzugsweise wird der erste MOS-Transistor betrieben, wenn der zweite Logikwert an dessen Steuerelektrode angelegt wird, und der zweite und der dritte MOS-Transistor wird getrieben, wenn der erste Logikwert an deren Steuerelektroden angelegt wird.

Vorzugsweise ist das dem ersten Logikwert entsprechende Potential höher als das dem zweiten Logikwert entsprechende Potential.

Vorzugsweise umfaßt die Logikschaltung ein Logikelement zum In­ vertieren des logischen Produkts des Steuersignals und des Spei­ cherlogiksignals, die einander entsprechen, zum Erhalten des Treibersignals.

Vorzugsweise ist das dem ersten Logikwert entsprechende Potential niedriger als das dem zweiten Logikwert entsprechende Potential.

Vorzugsweise umfaßt die Logikschaltung ein Logikelement zum Er­ halten der logischen Summe des Steuersignals und des Speicherlo­ giksignals, die einander entsprechen, und zum Invertieren dersel­ ben zum Erhalten des Treibersignals.

Vorzugsweise ist die zweite Leitungselektrode des zweiten MOS-Transistors mit dem Ausgabeanschluß verbunden, die zweite Lei­ tungselektrode des dritten MOS-Transistors ist mit der ersten Leitungselektrode des zweiten MOS-Transistors verbunden, und die erste Leitungselektrode des dritten MOS-Transistors ist mit dem zweiten Potentialpunkt verbunden.

Vorzugsweise umfaßt die Speicherzellenschaltung eine Mehrzahl von Lesevorrichtungen.

Vorzugsweise treibt das Steuersignal, das an jede der Mehrzahl von Lesevorrichtung angelegt wird, exklusiv eine der Mehrzahl von Lesevorrichtungen.

Vorzugsweise ist die zweite Leitungselektrode des dritten MOS-Transistors mit dem Ausgabeanschluß verbunden, die zweite Lei­ tungselektrode des zweiten MOS-Transistors ist mit der ersten Leitungselektrode des dritten MOS-Transistors verbunden, und die erste Leitungselektrode des zweiten MOS-Transistors ist mit dem zweiten Potentialpunkt verbunden.

Vorzugsweise wird der zweite MOS-Transistor auch in der Logik­ schaltung eingesetzt.

Vorzugsweise umfaßt die Speicherzellenschaltung eine Mehrzahl von Lesevorrichtungen.

Vorzugsweise treibt das Steuersignal, das an jede der Mehrzahl von Lesevorrichtungen angelegt wird, ausschließlich eine der Mehrzahl von Lesevorrichtungen.

Vorzugsweise umfaßt die Logikschaltung einen vierten MOS-Transi­ stor eines zweiten Leitungstyps, mit einer ersten Leitungselek­ trode (Kanalelektrode), die mit der zweiten Leitungselektrode des zweiten MOS-Transistors verbunden ist, einer zweiten Leitungs­ elektrode, die mit der Steuerelektrode des ersten MOS-Transistors verbunden ist, und einer Steuerelektrode, die mit dem Speicher- Logiksignal beaufschlagt wird, einen fünften MOS-Transistor des ersten Leitungstyps, mit einer ersten Leitungselektrode, die mit dem ersten Potentialpunkt verbunden ist, einer zweiten Leitungs­ elektrode, die mit der ersten Leitungselektrode des vierten MOS-Transistors verbunden ist, und einer Steuerelektrode, die mit der Steuerelektrode des zweiten MOS-Transistors verbunden ist, sowie einen sechsten MOS-Transistor des ersten Leitungstyps, mit einer ersten Leitungselektrode, die mit dem erste Potentialpunkt ver­ bunden ist, einer zweiten Leitungselektrode, die mit der ersten Leitungselektrode des vierten MOS-Transistors verbunden ist, und einer Steuerelektrode, die mit der Steuerelektrode des vierten MOS-Transistors verbunden ist.

Gemäß einer zweiten Ausführungsform umfaßt eine Speicherzellen­ schaltung einen Satz von Speichervorrichtungen, die jeweils Spei­ cher-Logikwerte speichern, die entweder einen ersten oder einen zweiten zueinander komplementieren Logikwert annehmen, mit norma­ lem Ausgang zum Ausgeben des Speicherlogikwerts und mindestens einer Lesevorrichtung, die jeweils einen Ausgabeanschluß auf­ weist, einem ersten Potentialpunkt mit einem Potential entspre­ chend dem ersten Logikwert, einem zweiten Potentialpunkt mit ei­ nem Potential entsprechend dem zweiten Logikwert, einem Satz von Steueranschlüssen entsprechend der Speichervorrichtung zum Anle­ gen eines Satzes von Steuersignalen zum Steuern, ob an den Aus­ gabeanschluß ein dem Speicherlogiksignal identisches Ausgabelo­ giksignal angelegt werden soll, oder der Anschluß in einen schwimmenden Zustand gebracht werden soll, mindestens einem er­ sten MOS-Transistor mit einer ersten und einer zweiten Kanal (La­ dungs)elektrode, die mit dem ersten Potentialpunkt bzw. dem Aus­ gabeanschluß verbunden sind, sowie einer Steuerelektrode, einem Satz von zweiten MOS-Transistoren entsprechend den Speichervor­ richtungen, die jeweils eine erste Leitungselektrode, eine zweite Leitungselektrode, verbunden mit dem Ausgabeanschluß, und eine Steuerelektrode aufweisen, die mit dem Steuersignal beaufschlagt wird und durch die Steuersignale entsprechend der Speichervor­ richtung betrieben wird, eine Logikschaltung zum Auswählen des Speicherlogikwerts aus einer Mehrzahl von Speicherlogikwerten durch den Satz von Steuersignalen und zum Anlegen eines Treiber­ signales zum Treiben des ersten MOS-Transistors an die Steuer­ elektrode des ersten MOS-Transistors, und mindestens einem drit­ ten MOS-Transistor, der in Reihe zwischen den ersten Leitungs­ elektroden des Satzes von zweiten MOS-Transistoren und dem zwei­ ten Potentialpunkt verbunden ist, mit jeweils einer Steuerelek­ trode, die mit einem invertierten Speicherlogiksignal beauf­ schlagt wird, komplementär dem einem Speicherlogiksignal, sowie mit ersten und zweiten Leitungselektroden.

Vorzugsweise umfaßt die Speicherschaltung einen Satz von Schreibvorrichtungen entsprechend der Speichervorrichtung zum externen Schreiben der Speicherlogikwerte in die Speichervorrich­ tung.

Vorzugsweise umfaßt jede Schreibvorrichtung einen vierten MOS-Transistor mit einer ersten Leitungselektrode, die mit dem norma­ len Ausgang verbunden ist, einer zweiten Leitungselektrode, die mit einem vorbestimmten Logikpegel beaufschlagt wird, der als Speicherlogikwert zu schreiben ist, und einer Steuerelektrode, die mit einem Schreibsignal beaufschlagt wird, zum Bestimmen, ob das Schreiben durchzuführen ist.

Vorzugsweise wird nur ein Steuersignal entsprechend der einen das Speicherlogiksignal speichernden Speichervorrichtung aktiviert, aus dem Satz von Steuersignalen.

Vorzugsweise ist der erste MOS-Transistor von einem ersten Lei­ tungstyp, und die zweiten und dritten MOS-Transistoren sind von einem zweiten Leitungstyp komplementär dem ersten Leitungstyp.

Vorzugsweise wird der erste MOS-Transistor betrieben, wenn der zweite Logikwert an dessen Steuerelektrode angelegt wird, und die zweiten und dritten MOS-Transistoren werden betrieben, wenn der erste Logikwert an deren Steuerelektroden angelegt wird.

Vorzugsweise ist das Treibersignal ein Signal, das komplementär dem einen Logikspeichersignal ist.

Vorzugsweise ist das dem ersten Logikwert entsprechende Potential höher als das dem zweiten Logikwert entsprechende Potential.

Vorzugsweise umfaßt die Logikschaltung eine Satz von ersten Lo­ gikelementen entsprechend der Speichervorrichtung zum Bilden des logischen Produkts des Steuersignals und des Speicherlogiksi­ gnals, die einander entsprechen, sowie ein zweites Logikelement zum Bilden der logischen Summe von Ausgangssignalen des Satzes von ersten Logikelementen und zum Invertieren derselben zum Erzeugen des Treibersignals.

Vorzugsweise ist das dem ersten Logikwert entsprechende Potential niedriger als das dem zweiten Logikwert entsprechende Potential.

Vorzugsweise umfaßt die Logikschaltung einen Satz von ersten Lo­ gikelementen entsprechend der Speichervorrichtung zum Bilden der logischen Summe der Steuersignale und des Speicherlogikwerts, die einander entsprechen, und ein zweites Logikelement zum Bilden des logischen Produkts von Ausgängen des Satzes von ersten Logikele­ menten und zum Invertieren derselben zum Erzeugen des Treibersi­ gnals.

Vorzugsweise wird das Treibersignal an die Steuerelektrode des dritten MOS-Transistors als invertiertes Speicherlogiksignal an­ gelegt.

Vorzugsweise umfaßt die Speicherzellenschaltung eine Mehrzahl der Lesevorrichtungen.

Vorzugsweise treibt der Satz von Steuersignalen, die an jede der Mehrzahl von Lesevorrichtungen angelegt werden, ausschließlich eine der Mehrzahl von Lesevorrichtungen.

Vorzugsweise ist der erste MOS-Transistor korrespondierend dem Satz von zweiten MOS-Transistoren vorgesehen.

Vorzugsweise ist der dritte MOS-Transistor korrespondierend dem Satz von zweiten MOS-Transistoren vorgesehen.

Vorzugsweise sind die zweiten Leitungselektroden des Satzes von zweiten MOS-Transistoren gemeinsam mit dem Ausgabeanschluß ver­ bunden, die ersten Leitungselektroden des Satzes von zweiten MOS-Transistoren sind mit den zweiten Leitungselektroden der entspre­ chenden dritten MOS-Transistoren verbunden, und die ersten Lei­ tungselektroden des dritten MOS-Transistors sind mit dem zweiten Potentialpunkt verbunden.

Vorzugsweise umfaßt die Speicherzellenschaltung einen einzelnen ersten MOS-Transistor.

Vorzugsweise umfaßt die Speicherzellenschaltung einen ersten dritten MOS-Transistor.

Vorzugsweise sind die zweiten Leitungselektroden des Satzes von zweiten MOS-Transistoren gemeinsam mit dem Ausgabeanschluß ver­ bunden, die ersten Leitungselektroden des Satzes von zweiten MOS-Transistoren sind mit der zweiten Leitungselektrode des dritten MOS-Transistors gemeinsam verbunden, und die erste Leitungselek­ trode des dritten MOS-Transistors ist mit dem zweiten Potential­ punkt verbunden.

Bei der Speicherzellenschaltung gemäß dem ersten oder zweiten Ausführungsbeispiel verbindet der erste MOS-Transistor den Aus­ gabeanschluß mit dem ersten Potential. Der dritte MOS-Transistor wird durch das invertierte Speicherlogiksignal gesteuert, welches dem Speicherlogiksignal komplementär ist, zum Verbinden des Aus­ gabeanschlusses mit dem zweiten Potential. Der zweite MOS-Transi­ stor ist in Reihe mit dem dritten MOS-Transistor verbunden, so daß er zum Ein-/Ausschalten durch das Steuersignal gesteuert wird.

Gemäß dem ersten oder zweiten Ausführungsbeispiel bewegt sich das Potential des Ausgabeanschlusses vollständig vom zweiten Logik­ wert zum ersten Logikwert, wodurch der Logikwert (das Logiksi­ gnal) stabil aus dem Ausgabeanschluß mit einem weiten Betriebs­ bereich gelesen werden kann, selbst wenn die den ersten und den zweiten Logikwerten entsprechende Potentialdifferenz verringert ist. Ferner wird die Betriebszeit zum Ändern des Logikwertes des Ausgabeanschlusses vom zweiten Logikwert auf den ersten Logikwert verringert, wodurch eine Verringerung der für den Betrieb erfor­ derlichen Zeit erwartet werden kann. Ferner benötigt das Steuer­ signal kein invertiertes Signal, wodurch beim Aufbau die Anzahl von Verdrahtungen verringert werden kann.

Insbesondere ist es bei dem zweiten Ausführungsbeispiel möglich, eine parasitäre Kapazität auf dem Ausgabeanschluß zu verringern, wenn der Ausgabeanschluß auf das dem ersten Logikwert entspre­ chende Potential getrieben wird, durch einen einzelnen ersten MOS-Transistor, wodurch die Zugriffszeit verringert wird. Dadurch wird ebenfalls ein Lade-/Entladestrom, der im Ausgabeanschluß fließt, verringert, und spart Energie.

Gemäß einer dritten Ausführungsform umfaßt eine Speicherzellen­ schaltung eine Speichervorrichtung zum Speichern eines Speicher­ logikwerts mit entweder einem ersten oder zweiten Logikwert, die zueinander komplementär sind, mit einem normalen Ausgabeanschluß zum Ausgeben des Speicherlogikwerts, sowie einer Lesevorrichtung mit einem Ausgabeanschluß, einem ersten Potentialpunkt mit einem Potential entsprechend dem ersten Logikwert, einem zweiten Poten­ tialpunkt mit einem Potential entsprechend dem zweiten Logikwert, einem Steueranschluß zum Anlegen eines Steuersignals auf dem er­ sten Logikwert zum Beaufschlagen des Ausgabeanschlusses mit einem Ausgabelogikwert identisch dem Logikspeicherwert, während der zweite Logikwert angelegt wird, zum Bringen des Ausgabeanschlus­ ses in einen schwimmenden Zustand, einem ersten MOS-Transistor mit einer ersten und einer zweiten Leitungselektrode, die mit dem ersten Potentialpunkt bzw. mit dem Ausgabeanschluß verbunden sind, und einer Steuerelektrode, ferner einem zweiten MOS-Transi­ stor mit einer ersten und einer zweiten Leitungselektrode, die mit dem zweiten Potentialpunkt bzw. dem Ausgabeanschluß verbunden sind, sowie eine Steuerelektrode, und einer Logikschaltung zum Anlegen eines ersten und eines zweiten Ausschaltsignals zum Brin­ gen von mindestens einem des ersten und des zweiten MOS-Transi­ stors in einen ausgeschalteten Zustand, an die Steuerelektroden des ersten bzw. des zweiten MOS-Transistors, auf der Basis des Steuersignals und des gespeicherten Logiksignals.

Vorzugsweise umfaßt die Speicherzellenschaltung ferner eine Schreibvorrichtung zum externen Schreiben des Speicherlogiksi­ gnals in die Speichervorrichtung.

Vorzugsweise umfaßt die Schreibvorrichtung einen dritten MOS-Transistor mit einer ersten Leitungselektrode, die mit dem norma­ len Ausgang verbunden ist, einer zweiten Leitungselektrode, die mit einem vorbestimmten Logikwert beaufschlagt wird, der als Speicherlogiksignal einzuschreiben ist, sowie einer Steuerelek­ trode, die mit einem Schreibsignal zum Bestimmen, ob das Schrei­ ben durchgeführt werden soll, beaufschlagt wird.

Vorzugsweise ist der erste MOS-Transistor von einem ersten Lei­ tungstyp, und der zweite MOS-Transistor ist von einem zweiten Leitungstyp komplementär dem ersten Leitungstyp.

Vorzugsweise tritt der erste MOS-Transistor in einen ausgeschal­ teten Zustand (abgeschnittenen Zustand) ein, wenn der erste Lo­ gikwert an dessen Steuerelektrode angelegte wird, und der zweite MOS-Transistor tritt in einen Ausschaltzustand ein, wenn der zweite Logikwert an dessen Steuerelektrode angelegt wird.

Vorzugsweise sind das erste und das zweite Signal zueinander kom­ plementär, wenn das Steuersignal eine Steuerung des Anlegens ei­ nes Ausgabelogiksignals an den Ausgabeanschluß durchführt, gleich dem Speicherlogiksignal, und sowohl das erste als auch das zweite Ausschaltsignal sind komplementär zum Speicherlogiksignal, wenn das Steuersignal einer Steuerung zum Verbringen des Ausgabean­ schlusses in einen schwimmenden Zustand durchführt.

Vorzugsweise umfaßt die Logikschaltung ein erstes Logikelement, daß das Steuersignal und das Speicher-Logiksignal empfängt und deren logische Summe invertiert, zum Erzeugen des ersten Aus­ schaltsignals.

Vorzugsweise umfaßt die Logikschaltung ferner ein zweites Logik­ element zum Empfangen des Steuersignals und des ersten Aus­ schaltsignals und zum Erzeugen des Ausschaltsignals durch deren logische Summe.

Vorzugsweise ist das zweite Logikelement ein AND-Gatter.

Vorzugsweise umfaßt das zweite Logikelement ein NOR-Gatter mit einem ersten Eingangsende zum Empfangen des ersten Steuersignals und einem Ausgangsende, das mit der Steuerelektrode des zweiten MOS-Transistors verbunden ist, und einem zweiten Ausgabeende, sowie einen Inverter zum Invertieren des Steuersignals und zum Anlegen desselben an das zweite Ausgabeende des NOR-Gatters.

Vorzugsweise umfaßt die Speichervorrichtung einen invertierten Ausgang zum Ausgeben eines Logikwerts komplementär dem Logikspei­ cherwert, und die Logikschaltung umfaßt ferner ein zweites Logik­ element mit einem ersten Eingang, der mit dem Steuersignal beauf­ schlagt wird, sowie einem zweiten Eingang, der mit dem invertier­ ten Ausgang der Speichervorrichtung verbunden ist, zum Erzeugen des zweiten Ausschaltsignals durch die logische Summe von Logik­ werten, die an den ersten und den zweiten Eingang angelegt wer­ den.

Vorzugsweise umfaßt die Schreibvorrichtung ferner einer vierten MOS-Transistor mit einer ersten Leitungselektrode, die mit dem invertierten Eingang verbunden ist, einer zweiten Leitungselek­ trode, die mit einem vorbestimmten Logikwert beaufschlagt wird, der als Logikspeicherwert einzuschreiben ist, sowie einer Steuer­ elektrode, die mit einem Schreibsignal beaufschlagt wird, zum Bestimmen, ob das Schreiben durchgeführt wird.

Bei der Speicherzellenschaltung gemäß dem dritten Ausführungsbei­ spiel verbinden die ersten und die zweiten MOS-Transistoren den Ausgabeanschluß mit dem ersten bzw. dem zweiten Potentialpunkt. Der erste und der zweite MOS-Transistor wird ein- ausgeschaltet, entsprechend dem ersten bzw. Ausschaltsignal, so daß mindestens einer stets AUS-Zustand ist.

Gemäß dem dritten Ausführungsbeispiel bewegt sich das Potential des Ausgabeanschlusses vollständig vom ersten Logikwert zum zwei­ ten Logikwert und umgekehrt, wodurch der Logikwert stabil aus dem Ausgabeanschluß ausgelesen werden kann, mit einem breiten Be­ triebsrahmen (Betriebsbereich), selbst wenn die Potentialdiffe­ renz entsprechend dem ersten und dem zweiten Logikwert verringert ist. Ferner sind beide Betriebszeiten zum Ändern des Logikwerts des Ausgabeanschlusses vom zweiten Logikwert auf den ersten Lo­ gikwert und umgekehrt verringert, wodurch eine für den Betrieb benötigte Zeit verringert werden kann.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Be­ schreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen

Fig. 1 ein Schaltbild mit dem Aufbau einer ersten Ausfüh­ rungsform;

Fig. 2 ein Logiksymbol eines NAND-Gatters;

Fig. 3 ein Schaltbild mit einem beispielhaften Aufbau eines NAND-Gatters;

Fig. 4 ein Schaltbild mit dem Aufbau einer Modifikation der ersten Ausführungsform;

Fig. 5 ein Schaltbild mit dem Aufbau einer zweiten Aus­ führungsform;

Fig. 6 ein Schaltbild mit dem Aufbau einer Modifikation der zweiten Ausführungsform;

Fig. 7 ein Schaltbild mit dem Aufbau einer dritten Aus­ führungsform;

Fig. 8 ein Schaltbild mit dem Aufbau einer Modifikation der dritten Ausführungsform;

Fig. 9 ein Schaltbild mit dem Aufbau einer vierten Aus­ führungsform;

Fig. 10 ein Schaltbild mit dem Aufbau einer fünften Aus­ führungsform;

Fig. 11 ein Schaltbild mit dem Aufbau einer sechsten Aus­ führungsform;

Fig. 12 ein Schaltbild mit dem Aufbau einer siebten Aus­ führungsform;

Fig. 13 ein Logikschaltbild eines AND-NOR-Verbindungs­ schaltkreises;

Fig. 14 ein Schaltbild mit dem beispielhaften Aufbau eines AND-NOR-Verbindungsschaltkreises;

Fig. 15 ein Schaltbild mit dem Aufbau einer Modifikation der siebten Ausführungsform;

Fig. 16 ein Schaltbild mit dem Aufbau einer achten Ausfüh­ rungsform;

Fig. 17 ein Schaltbild mit dem Aufbau einer Modifikation der achten Ausführungsform;

Fig. 18 ein Schaltbild mit dem Aufbau einer neunten Aus­ führungsform;

Fig. 19 ein Schaltbild mit dem Aufbau einer zehnten Aus­ führungsform;

Fig. 20 eine Draufsicht zum Verdeutlichen einer Wirkung der Erfindung;

Fig. 21 eine vergrößerte Ansicht mit einer Basiszellenstu­ fe 3;

Fig. 22 ein Schaltbild mit der Basiszellenstufe 3;

Fig. 23 ein Schaltbild mit dem (der Anmelderin) bekannten Stand der Technik;

Fig. 24 ein Verdrahtungsdiagramm mit der ersten Ausfüh­ rungsform;

Fig. 25 ein Verdrahtungsdiagramm mit der zweiten Ausfüh­ rungsform;

Fig. 26 ein Verdrahtungsdiagramm mit der dritten Ausfüh­ rungsform;

Fig. 27 ein Verdrahtungsdiagramm mit der siebten Ausfüh­ rungsform;

Fig. 28 ein Verdrahtungsdiagramm mit der achten Ausfüh­ rungsform;

Fig. 29 ein Schaltbild mit dem Aufbau einer elften Ausfüh­ rungsform;

Fig. 30 ein Schaltbild mit dem Aufbau einer zwölften Aus­ führungsform;

Fig. 31 ein Schaltbild mit dem Aufbau einer dreizehnten Ausführungsform;

Fig. 32 ein Schaltbild mit dem (der Anmelderin) bekannten Stand der Technik;

Fig. 33 ein Logiksymbol einer Inverterschaltung;

Fig. 34 ein Schaltbild mit einem beispielhaften Aufbau einer Inverterschaltung;

Fig. 35 ein Schaltbild mit dem (der Anmelderin) bekannten Stand der Technik; und

Fig. 36 ein Schaltbild mit weiterem (der Anmelderin) be­ kannten Stand der Technik.

B. Beschreibung von Ausführungsformen zum Verbessern von Transi­ storen vom einzelnen Leitungstyp

Im allgemeinen sind P-Kanal MOS-Transistoren langsamer im Betrieb als N-Kanal MOS-Transistoren, und daher werden Verbesserungen bevorzugt bezüglich der P-Kanal MOS-Transistoren durchgeführt. Die nachfolgenden 1. bis 10. Ausführungsformen werden bezüglich einer Anwendung auf P-Kanal MOS-Transistoren beschrieben.

Wie nachfolgend im Zusammenhang mit einigen Ausführungsformen erklärt wird, ist die Erfindung nicht ausschließlich auf Verbes­ serungen bezüglich P-Kanal MOS-Transistoren beschränkt.

B-1) Erste Ausführungsform

Fig. 1 ist ein Schaltbild mit dem Aufbau einer Speicherzellen­ schaltung 171 eines Multiportspeichers mit einem einzelnen Schreibport und einem einzelnen Leseport.

Diese Speicherzellenschaltung 171 umfaßt eine Speicherschaltung 21 und eine Lesepufferschaltung 221.

Die Speicherschaltung 21 ist aus einer Flip-Flop-Schaltung gebil­ det, mit Inverterschaltungen 14a und 14b, deren Ausgabeanschlüsse 201a und 201b mit den Eingabeanschlüssen der jeweils anderen In­ verterschaltungen 14b bzw. 14a verbunden sind, zum Speichern von Daten. Die Speicherschaltung 21 ist mit Schreibzugriffsgattern zum Schreiben von Daten versehen, die im Schreibport der Spei­ cherzellenschaltung 171 empfangen werden, und verbunden mit Schreibbitleitungen 191a und 191b zum Übertragen der geschriebe­ nen Daten, sowie einer Schreibwortleitung 181 zum Auswählen einer gewünschten Speicherzellenschaltung.

Die Schreibzugriffsgatter werden durch N-Kanal MOS-Transistoren 13a und 13b gebildet. Der Transistor 13a weist einen mit dem An­ schluß 201a der Speicherschaltung 21 verbundenen Drain auf, sowie einen Source, der mit der Schreibbitleitung 191a verbunden ist. Der Transistor 13a umfaßt ferner ein Gate, das mit der Schreib­ wortleitung 181 verbunden ist. Entsprechend weist der Transistor 13b einen Drain auf, der mit dem Anschluß 201b der Speicherschal­ tung 21 verbunden ist, sowie einen Source, der mit der Schreib­ bitleitung 191b verbunden ist. Der Transistor 13b umfaßt ferner ein Gate, das mit der Schreibwortleitung 181 verbunden ist.

Ferner ist die Schreibpufferschaltung 221, die zum Lesen der in der Speicherschaltung 21 gespeicherten Daten vorgesehen ist, mit einer Lesebitleitung 192 verbunden, zum Übertragen von zu lesen­ den Daten, sowie mit einer Lesewortleitung 182 zum Auswählen ei­ ner gewünschten Speicherzellenschaltung.

Die Lesepufferschaltung 221 ist durch ein NAND-Gatter 15, einen P-Kanal MOS-Transistor 123 sowie N-Kanal MOS-Transistoren 133 und 134 gebildet.

Der Transistor 123 ist mit seinem Source mit einer Versorgungs­ spannungsleitung 111 verbunden und wird mit VDD-Potential beauf­ schlagt, während der Transistor 133 mit seinem Source mit einer Erdleitung 112 verbunden ist und einem GND-Potential beaufschlagt wird. Der Source des Transistors 134 ist mit dem Drain des Tran­ sistors 133 verbunden. Die Drains der Transistoren 123 und 134 sind gemeinsam mit der Bitleitung 192 verbunden. Die Gates der Transistoren 123 und 133 sind mit einem Eingabeanschluß 203 des NAND-Gatters 15 bzw. der Wortleitung 182 verbunden. Das NAND-Gat­ ter 15 ist mit seinem einen Eingabeanschluß 204 mit dem Anschluß 201b der Speicherschaltung 21 verbunden, und mit seinem anderen Eingabeanschluß 205 mit dem Gate des Transistors 134.

Die Fig. 2 und 3 zeigen den Aufbau und den Betrieb des in Fig. 1 gezeigten NAND-Gatters 15. Fig. 2 ist ein Logiksymbol des NAND-Gatters 15, und Fig. 3 zeigt einen beispielhaften Aufbau des NAND-Gatters 15, das durch MOS-Transistoren gebildet ist.

Wie in Fig. 3 gezeigt, sind die Drains P-Kanal MOS-Transistoren 121 und 122 gemeinsam mit dem Ausgabeanschluß 203 verbunden. Die Sources der Transistoren 121 und 122 sind ferner mit der Versor­ gungsspannungsleitung 111 verbunden und werden mit VDD-Potential beaufschlagt. Ein N-Kanal MOS-Transistor 132 ist mit seinem Sour­ ce mit einem Drain eines N-Kanal MOS-Transistors 131 verbunden. Der Transistor 131 ist mit seinem Source mit dem Erdanschluß 112 verbunden und wird mit GND-Potential beaufschlagt, während der Drain des Transistors 132 mit dem Ausgabeanschluß 203 verbunden ist.

Die Gates der Transistoren 121 und 131 sind gemeinsam mit dem Eingabeanschluß 204 verbunden, während die Gates der Transistoren 122 und 132 gemeinsam mit dem Eingabeanschluß 205 verbunden sind, womit das NAND-Gatter 15 gebildet wird.

Nachfolgend wird der Betrieb des NAND-Gatters 15 beschrieben. Wenn der Eingangsanschluß 205 des NAND-Gatters 15 mit Niedrigpe­ geldaten (GND-Potential) beaufschlagt wird, tritt der Transistor 121 in einen leitenden Zustand ein, und der Transistor 131 tritt in einen ausgeschalteten (abgeschnittenen) Zustand ein, wodurch der Ausgangsanschluß 203 auf VDD-Potential getrieben wird, unab­ hängig von dem Wert am Eingabeanschluß 205, zum Ausgeben von Hochpegeldaten.

Wenn der Eingabeanschluß 205 mit Niedrigpegeldaten (GND-Potenti­ al) wie oben beaufschlagt wird, tritt der Transistor 122 in einen leitenden Zustand ein, und der Transistor 132 nimmt einen ausge­ schalteten Zustand an, wodurch der Ausgabeanschluß 203 auf VDD-Potential unabhängig von dem Wert am Eingabeanschluß 204 getrie­ ben wird, zum Ausgeben von Hochpegeldaten.

Wenn beide Eingabeanschlüsse 204 und 205 mit Hochpegeldaten be­ aufschlagt werden, treten die Transistoren 121 und 122 in den ausgeschalteten Zustand (abgeschnittenen Zustand), und die Tran­ sistoren 131 und 132 werden leitend, wodurch der Ausgabeanschluß 203 auf GND-Potential getrieben wird, zum Ausgeben von Niedrigpe­ geldaten.

Das NAND-Gatter 15 arbeitet nämlich so, daß es einen hohen Pegel aufgibt, wenn mindestens einer der zwei Eingabeanschlüsse 204 und 205 mit Niedrigpegeldaten beaufschlagt wird, während es Niedrig­ pegeldaten nur ausgibt, wenn beide der Anschlüsse 204 und 205 mit Hochpegeldaten versehen werden.

Nachfolgend wird unter Bezug auf Fig. 1 der Betrieb der Spei­ cherzellenschaltung 171 beschrieben. Ein Datenschreibbetrieb die­ ser Schaltung ist absolut identisch mit dem des ersten bekannten Beispiels. Eine Schreibtreiberschaltung (nicht gezeigt), die mit den Bitleitungen 191a und 191b verbunden ist, wird zum Treiben der Bitleitungen 191a und 191b auf niedrigen oder hohen Pegel benutzt, als Reaktion auf den Wert der eingeschriebenen Daten.

Die Bitleitungen 191a und 191b werden zueinander komplementär betrieben. Die Bitleitung 191b wird nämlich hohen Pegel getrie­ ben, wenn die Bitleitung 191a auf niedrigen Pegel getrieben wur­ de, und umgekehrt.

Danach wird die Wortleitung 191 auf hohen Pegel gebracht (umge­ kehrt), so daß die Zugriffsgatter 13a und 13b einen leitenden Zustand annehmen. Dadurch ist der Anschluß 201a der Speicher­ schaltung 21, die Daten hält, elektrisch mit der Bitleitung 191a verbunden, während der Anschluß 201b der Speicherschaltung 21 elektrisch mit der Bitleitung 191b verbunden ist. Daher werden Logikpegel, die an die Anschlüsse 201a und 201b der Speicher­ schaltung 21 angelegt werden, mit denen an die Bitleitungen 191a bzw. 191b angelegten ausgeglichen, unabhängig von dem Logikpegel der darin gehaltenen Daten. Auf diese Weise wird der Schreibbe­ trieb beendet.

Nach der Vervollständigung des Datenschreibbetriebs wird die Wortleitung 181 auf niedrigen Pegel gebracht (umgekehrt), zum Abschneiden der Zugriffsgatter 13a und 13b, so daß der Logikpegel der geschriebenen Daten in der Speicherschaltung 21 gehalten wird. Selbst wenn an die Bitleitungen 191a und 191b angelegte Logikpegel danach geändert werden, bleibt der Logikpegel des ge­ haltenen Datums unverändert, da die Bitleitungen 191a und 191b von der Speicherschaltung 21 elektrisch abgeschnitten sind.

Nachfolgend wird ein Datenlesebetrieb beschrieben. Die Wortlei­ tung 182 wird auf hohen Pegel umgekehrt (gebracht), so daß der die Lesepufferschaltung 221 bildende Transistor 134 einen leiten­ den Zustand annimmt. Ferner wird der Logikpegel des Eingabean­ schlusses 205, der mit der Wortleitung 182 des NAND-Gatters 15 verbunden ist, hoch, wodurch das NAND-Gatter 15 einen Logikpegel ausgibt, der komplementär dem Wert am Anschluß 201b der Speicher­ schaltung 21 ist, aus seinem Ausgabeanschluß 203.

Wenn der Anschluß 201b beispielsweise auf hohem logischem Pegel steht, wird der Logikpegel am Ausgabeanschluß 203 des NAND-Gat­ ters 15 hoch. Daher tritt der Transistor 123 in einen leitenden Zustand ein, und der Transistor 133 wird abgeschnitten (ausge­ schaltet), wodurch die Bitleitung 192 auf VDD-Potential getrieben wird, zum Lesen von Hochpegeldaten.

Wenn der Anschluß 201b andererseits auf niedrigem Logikpegel steht, wird der Logikpegel des Ausgabeanschlusses 203 des NAND-Gatters 15 hoch. Der Transistor 123 tritt in den ausgeschalteten (abgeschnittenen) Zustand, und der Transistor 133 tritt in einen leitenden Zustand, während der Transistor 134 auch im leitenden Zustand ist, wodurch die Bitleitung 192 auf GND-Potential getrie­ ben wird. Niedrigpegeldaten werden auf die Bitleitung 192 ausge­ lesen.

Die Bitleitung 192 ist mit einer Leseverstärkerschaltung (nicht gezeigt) direkt oder über ein Transfergatter verbunden, so daß die gelesenen Daten zu einer Schaltung einer nachfolgenden Stufe übertragen werden. Auf diese Weise wird der Datenlesebetrieb ver­ vollständigt.

Nach der Beendigung des Datenlesebetriebs wird die Wortleitung 182 auf niedrigen Pegel umgekehrt, so daß der Wert am Ausgabean­ schluß 203 des NAND-Gatters 15 hoch wird, und der Transistor 123 in einen ausgeschalteten (abgeschnittenen) Zustand eintritt. Der Transistor 134 tritt ebenfalls in einen ausgeschalteten Zustand ein, wodurch die Bitleitung 192 elektrisch von der Lesepuffer­ schaltung 221 abgetrennt wird.

Dadurch wird es möglich, gleichzeitig ein Datenlesen und Daten­ schreiben durchzuführen, da die Daten von unabhängigen Ports ge­ lesen und geschrieben werden. Damit wird verhindert, daß die ge­ speicherten Daten zerstört werden, durch die Leseoperation durch die in der Speicherzellenschaltung 221 vorgesehene Lesepuffer­ schaltung 171.

Die Lesebitleitung 192 bewegt sich vollständig zwischen hohem und niedrigem Pegel, als Reaktion auf den Logikpegel, der an den An­ schluß 201b der Speicherschaltung 21 angelegt wird. Selbst wenn eine Potentialdifferenz zwischen dem VDD-Potential und dem GND-Potential, die an die Versorgungsspannungsleitung 111 bzw. den Erdleiter 112 angelegt sind, verringert wird, ist es daher mög­ lich, stabil Daten aus der Bitleitung 192 mit breitem Betriebs­ rahmen zu lesen.

Gemäß dieser Ausführungsform ist es möglich, die Anzahl von Ver­ drahtungen zu verringern, da kein Paar von komplementären Lese­ wortleitungen benötigt wird, nicht wie bei dem zweiten oder drit­ ten bekannten Beispiel, die einen vollen Hub der Bitleitung 192 gestatten.

Wenn die Bitleitung 192 auf hohen Pegel in der letzten Stufe der Lesepufferschaltung 221 getrieben wird, wird ein Hochgeschwindig­ keitsbetrieb ermöglicht, da die Bitleitung 192 mit der Versor­ gungsspannungsleitung 111 über den einzelnen P-Kanal MOS-Transi­ stor 123 verbunden ist.

Fig. 4 ist ein Schaltbild mit einer Modifikation der ersten Aus­ führungsform, bei welcher eine Betriebsgeschwindigkeit des N-Ka­ nal MOS-Transistors verbessert ist. Wie in Fig. 4 gezeigt, ist eine Speicherzellenschaltung 171i mit einer Lesepufferschaltung 221i anstelle der in Fig. 1 gezeigten Lesepufferschaltung 221 vorgesehen. Diese Speicherzellenschaltung 121i ist mit einer Le­ sewortleitung 182i verbunden, die mit einem Signal zum Treiben der Lesepufferschaltung 221i auf niedrigen Pegel beaufschlagt wird, anstelle der Lesewortleitung 182.

Die Lesepufferschaltung 221i ist aus einem NOR-Gatter 115i, einem N-Kanal MOS-Transistor 123i sowie P-Kanal MOS-Transistoren 133i und 134i gebildet.

Der Transistor 123i weist einen Source auf, der mit einem Erdlei­ ter 112 verbunden ist und mit einem GND-Potential beaufschlagt wird, während der Transistor 133i mit seinem Source mit einer Versorgungsspannungsleitung 111 verbunden ist und mit einem VDD-Potential beaufschlagt wird. Der Source des Transistors 134i ist mit einem Drain des Transistors 133i verbunden, während die Drains der Transistoren 123i und 134i gemeinsam mit einer Bitlei­ tung 192 verbunden sind. Die Gates der Transistoren 123i und 133i sind gemeinsam mit einem Eingabeanschluß des NOR-Gatters 15i ver­ bunden, während das Gate des Transistors 134i mit einer Wortlei­ tung 182i verbunden ist. Ein Eingabeanschluß des NOR-Gatters 15i ist mit einem Anschluß 201b der Speicherschaltung 21 verbunden, und ein weiterer Eingangsanschluß ist mit dem Gate des Transi­ stors 134i verbunden.

Wie oben beschrieben ist die Speicherzellenschaltung 171i durch die Speicherschaltung 21 und die Lesepufferschaltung 221i gebil­ det. Ein derartiger Aufbau ist zum Durchführen eines Betriebs eingerichtet, der komplementär dem der ersten Ausführungsform ist. Wenn die Bitleitung 192 auf niedrigen Pegel getrieben wird, wird ein Hochgeschwindigkeitsbetrieb ermöglicht, da die Bitlei­ tung 192 mit dem Erdleiter 112 über den einzelnen N-Kanal MOS-Transistor 123i verbunden ist.

Ein derartiger Aufbau ist effektiv und vorteilhaft, wenn die P-Kanal MOS-Transistoren hohe Treiberwirkungen haben, oder wenn eine mit der Bitleitung 192 verbundene Leseverstärkerschaltung einen hinreichend niedrigen Schnellspannungswert aufweist.

B-2) Zweite Ausführungsform

Fig. 5 ist ein Schaltbild mit dem Aufbau einer Speicherzellen­ schaltung 172 eine Multiport-RAM mit einem einzelnen Schreibport und einem einzelnen Leseport.

Wie in Fig. 5 gezeigt, ist der Aufbau der Speicherzellenschal­ tung 172 identisch mit dem der Speicherzellenschaltung 171 gemäß der ersten Ausführungsform, mit der Ausnahme, daß ein Transistor 133, der eine Lesepufferschaltung 222 bildet, mit seinem Gate nicht mit einem Ausgabeanschluß 203 eines NAND-Gatters 15 verbun­ den ist, sondern mit einem Anschluß 201a einer Speicherschaltung 21.

Der Betrieb der Speicherzellenschaltung 172 wird nachfolgend be­ schrieben. Ein Datenschreibbetrieb ist vollständig identisch mit dem der ersten Ausführungsform.

Bei einem Datenlesebetrieb wird eine Wortleitung 182 auf einen hohen Pegel gebracht (umgekehrt), so daß ein die Lesepufferschal­ tung 222 bildender Transistor 134 in einen leitenden Zustand ein­ tritt. Ferner wird der Logikpegel eines Eingabeanschlusses 205, der mit dem Gate des Transistors 134 des NAND-Gatters 15 verbun­ den ist, hoch, so daß ein Logikpegel komplementär dem an einen Anschluß 201b der Speicherschaltung 21 aus dem Ausgabeanschluß 203 des NAND-Gatters 15 ausgegeben wird.

Wenn der 201b der Speicherschaltung 21 beispielsweise mit einem hohen Pegel beaufschlagt wird, ist der Logikpegel am Ausgabean­ schluß 203 des NAND-Gatters 15 niedrig. Wenn andererseits der Anschluß 201a der Speicherschaltung 21 mit einem niedrigen logi­ schen Pegel beaufschlagt wird, wodurch der Transistor 123 leitend wird und der Transistor 133 ausgeschaltet wird, wird die Bitlei­ tung 192 auf VDD-Potential getrieben. Hoch-Pegeldaten werden aus­ gelesen.

Wenn der Anschluß 201b mit niedrigem Logikpegel beaufschlagt wird, wird andererseits der Logikpegel am Ausgabeanschluß 203 des NAND-Gatters 15 hoch. Andererseits wird der Anschluß 201a mit hohem Logikpegel beaufschlagt, wodurch der Transistor 123 ausge­ schaltet wird und der Transistor 133 leitend wird, während der Transistor 134 ebenfalls leitend ist, so daß die Bitleitung 192 auf GND-Potential getrieben wird. Niedrig-Pegeldaten werden aus­ gelesen.

Die Bitleitung 192 ist mit einem (nicht gezeigten) Leseverstärker direkt oder über ein Transfergatter verbunden, so daß die gelese­ nen Daten zu einer Schaltung einer nachfolgenden Stufe übertragen werden. Auf die oben beschriebene Weise wird ein Datenlesebetrieb beendet.

Nach der Beendigung des Datenlesebetriebs wird die Wortleitung 182 auf niedrigen Pegel gebracht (umgekehrt), so daß der Wert am Ausgabeanschluß 203 des NAND-Gatters 15 hoch wird, und der Tran­ sistor 123 einen ausgeschalteten Zustand annimmt. Der Transistor 134 ist ebenfalls ausgeschaltet, so daß die Bitleitung 192 elek­ trisch von der Lesepufferschaltung 222 abgetrennt wird.

Die zweite Ausführungsform gemäß dem oben beschriebenen Aufbau führt denselben Betrieb wie die erste Ausführungsform durch, wo­ durch eine der ersten Ausführungsform identische Wirkung erzielt werden kann.

Fig. 6 zeigt eine Modifikation der zweiten Ausführungsform, bei welcher eine Betriebsgeschwindigkeit eines N-Kanal MOS-Transi­ stors verbessert werden kann. Der Aufbau dieser Modifikation ist identisch mit der Speicherzellenschaltung 221i entsprechend der Modifikation der ersten Ausführungsform gemäß Fig. 4, mit der Ausnahme, daß ein Transistor 133 i, der Teil einer Lesepuffer­ schaltung 222i ist, mit seinem Gate nicht mit einem Eingabean­ schluß eines NOR-Gatters 15i verbunden ist, sondern mit einem Anschluß 201a einer Speicherschaltung 21.

Wenn eine Bitleitung 192 daher auf niedrigem Pegel getrieben wird, wird eine Hochgeschwindigkeitsoperation (Hochgeschwindig­ keitsbetrieb) ermöglicht, da die Bitleitung 192 mit einem Erdlei­ ter 112 über einen einzelnen N-Kanal MOS-Transistor 123i verbun­ den ist, wie bei der Modifikation der ersten Ausführungsform ge­ mäß Fig. 4.

B-3) Dritte Ausführungsform

Fig. 7 ist ein Schaltbild mit dem Aufbau einer Speicherzelle 173 eine Multiportspeichers mit einem einzelnen Schreibport und einem einzelnen Leseport.

Der Schaltungsaufbau dieser Speicherzellenschaltung 173 wird nachfolgend beschrieben. Die Speicherzellenschaltung 173 umfaßt eine Speicherschaltung 21 und eine Lesepufferschaltung 233.

Die Speicherschaltung 21 ist in gleicher Weise wie bei der ersten Ausführungsform gebildet. In der Lesepufferschaltung 223 sind Transistoren 121, 122, 131 und 132 in der in Fig. 3 gezeigten Weise zum Bilden eines NAND-Gatters verbunden.

Konkreter, sind die Gates der Transistoren 122 und 132 gemeinsam zum Bilden eines Eingabeanschlusses 204 des NAND-Gatters verbun­ den, und diese Eingabeanschlusses 204 ist mit einem Anschluß 201a der Speicherschaltung 21 verbunden. Ferner sind die Gates der Transistoren 121 und 131 gemeinsam zum Bilden eines weiteren Ein­ gabeanschlusses 205 des NAND-Gatters verbunden, und dieser Ein­ gabeanschluß 205 ist mit einer Wortleitung 182 verbunden.

Der Transistor 123 ist mit seinem Source mit einer Spannungsver­ sorgungsleitung 211 verbunden und wird mit einem VDD-Potential beaufschlagt, während der Transistor 133 mit seinem Source mit einem Drain des Transistors 131 verbunden ist. Die Transistoren 123 und 133 sind mit ihren Drains gemeinsam mit einer Bitleitung 192 verbunden. Der Transistor 123 ist mit seinem Gate mit einem Anschluß 203 verbunden, einem Ausgabeanschluß des NAND-Gatters, während der Transistor 133 mit seinem Gate mit dem Anschluß 201a der Speicherschaltung 21 verbunden ist.

Bei der Lesepufferschaltung 223 mit dem oben beschriebenen Aufbau dient der Transistor 131 auch als Transistor 134 der zweiten Aus­ führungsform.

Der Betrieb der Speicherzellenschaltung 173 wird nachfolgend be­ schrieben. Ein Datenlesebetrieb ist absolut identisch dem der ersten Ausführungsform. Andererseits wird bei einer Datenleseope­ ration die Wortleitung 182 auf hohen Logikpegel gebracht (um­ gekehrt), so daß der Transistor 121 einen ausgeschalteten Zustand annimmt und der Transistor 131 leitend wird. Daher wird ein Lo­ gikpegel, der komplementär dem am anderen Anschluß 201b der Spei­ cherschaltung 21 ist, aus dem Ausgabeanschluß 203 NAND-Gatters ausgegeben.

Wenn die Anschlüsse 201 und 201b der Speicherschaltung 21 nied­ rig- bzw. hochpegelig sind, wird der Transistor 122 ausgeschaltet und der Transistor 132 eingeschaltet, so daß der Logikpegel am Ausgabeanschluß 203 des NAND-Gatters hochpegelig wird. Daher wird der Transistor 123 leitend.

Andererseits ist der Transistor 133 ausgeschaltet (abgeschnit­ ten), wodurch die Bitleitung 192 auf VDD-Potential getrieben wird, zum Lesen von Hochpegeldaten.

Wenn die Anschlüsse 201a und 201b der Speicherschaltung 21 auf hohem bzw. niedrigem Pegel stehen, wird andererseits der Transi­ stor 122 leitend und der Transistor 132 ausgeschaltet, wodurch der Logikpegel am Ausgabeanschluß 203 des NAND-Gatters hochpege­ lig wird. Dadurch wird der Transistor 123 ausgeschaltet.

Andererseits ist der Transistor 133 in einem leitenden Zustand, wodurch die Bitleitung 192 auf GND-Potential getrieben wird, zum Lesen von Niedrig-Pegeldaten.

Die Bitleitung 192 ist mit einem (nicht gezeigten) Leseverstärker direkt oder über ein Transfergatter verbunden, zum Treiben der Lesedaten auf eine Schaltung einer nachfolgenden Stufe. Auf diese Weise wird der Datenlesebetrieb beendet.

Nach der Beendigung des Datenlesebetriebs wird die Wortleitung 182 auf niedrigem Pegel konvertiert (umgekehrt), so daß der Tran­ sistor 121 einen leitenden Zustand annimmt und der Transistor 131 ausgeschaltet wird. Der Logikpegel am Ausgabeanschluß 203 des NAND-Gatters wird hoch, und der Transistor 123 wird ausgeschal­ tet. Andererseits sind die Transistoren 131 und 123 ausgeschal­ tet, wodurch die Bitleitung 192 elektrisch von der Lesepuffer­ schaltung 223 unterbrochen ist, nicht nur, wenn der Transistor 133 ausgeschaltet ist, sondern auch, wenn der Transistor 133 in einem leite 61813 00070 552 001000280000000200012000285916170200040 0002004330778 00004 61694nden Zustand ist.

Die Schaltung gemäß der dritten Ausführungsform führt ebenfalls denselben Betrieb wie die erste und die zweite Ausführungsform durch, wodurch eine vergleichbare Wirkung erhalten werden kann.

Entsprechend der ersten Ausführungsform kann das Gate des Transi­ stors 133 mit dem Ausgabeanschluß 203 des NAND-Gatters verbunden sein.

Es ist ebenfalls möglich, eine Modifikation entsprechend denen der ersten und zweiten Ausführungsformen durchzuführen. Das NOR-Gatter 15i der Modifikation der zweiten Ausführungsform aus Fig. 6 kann durch Transistoren gebildet sein, von denen einer eben­ falls als Transistor 134i dient.

Fig. 8 ist ein Schaltbild mit einer Speicherzellenschaltung 173i gemäß einer Modifikation der dritten Ausführungsform, die auf Verbessern der Operationsgeschwindigkeiten von N-Kanal MOS-Tran­ sistoren gerichtet ist. N-Kanal MOS-Transistoren 121i und 122i sowie P-Kanal MOS-Transistoren 131i und 132i bilden ein NOR-Gat­ ter. Der Transistor 131i dient ebenfalls als Transistor 134i ge­ mäß der Modifikation der zweiten Ausführungsform in Fig. 6.

Wie die dritte Ausführungsform, die einen mit der zweiten Ausfüh­ rungsform über einen gleichen Betrieb vergleichbaren Effekt er­ zielen kann, wird die Modifikation der dritten Ausführungsform wie die Modifikation der zweiten Ausführungsform betrieben.

B-4) Vierte Ausführungsform

Fig. 9 ist ein Schaltbild mit eine Speicherzellenschaltung 174 einer Multiportspeicherzelle mit einem einzelnen Schreibport und zwei Leseports. Diese Speicherzellenschaltung 174, wie die Spei­ cherzellenschaltung 171 gemäß der ersten Ausführungsform, ist mit einer Mehrzahl von Lesepufferschaltungen versehen.

Die Speicherzellenschaltung 174 umfaßt eine Speicherschaltung 21 sowie Lesepufferschaltung 221a und 221b. Die Speicherschaltung 21 ist in einer vergleichbaren Weise wie erste Ausführungsform ge­ bildet.

Die Lesepufferschaltung 221 ist durch NAND-Gatter 15a, einen P-Kanal MOS-Transistor 123a sowie N-Kanal MOS-Transistoren 133a und 134a gebildet. Der Transistor 123 ist mit seinem Source mit einer Spannungsversorgungsleitung 111 verbunden, die mit einem VDD-Po­ tential beaufschlagt wird. Der Transistor 134a ist mit seinem Source mit einem Drain des Transistors 133a verbunden, dessen Source wiederum mit einem Erdanschluß 112 und mit einem GND-Po­ tential beaufschlagt wird.

Die Drains der Transistoren 123a und 134a sind gemeinsam mit ei­ ner Bitleitung 192a verbunden. Die Gates der Transistoren 123a und 133a sind gemeinsam mit einem Ausgabeanschluß 203a des NAND-Gatters 15a verbunden. Das Gate des Transistors 134a ist mit ei­ ner Lesewortleitung 182 verbunden, während ein Eingabeanschluß 204a des NAND-Gatters 15a mit einem Anschluß 201b der Speicher­ schaltung 21 verbunden ist, und ein weiterer Eingangsanschluß 205a ist mit einem Gate des Transistors 134a verbunden.

Entsprechend ist die Lesepufferschaltung 221b durch ein NAND-Gat­ ter 15b, einen P-Kanal MOS-Transistor 123b sowie N-Kanal MOS-Transistor 133b und 134b gebildet. Der Transistor 123b ist mit seinem Source mit der Spannungsversorgungsleitung 111 verbunden und wird mit VDD-Potential beaufschlagt. Der Transistor 134b ist mit seinem Source mit einem Drain des Transistors 133b verbunden, dessen Source wiederum mit dem Erdanschluß 112b verbunden ist mit GND-Potential beaufschlagt wird.

Die Drains der Transistoren 123b und 134b sind gemeinsam mit der Bitleitung 192b verbunden. Die Gates der Transistoren 123b und 133b sind gemeinsam mit einem Ausgabeanschluß 203b des NAND-Gat­ ters 15b verbunden. Das Gate des Transistors 134b ist mit einer Lesewortleitung 183 verbunden, während ein Eingabeanschluß 204b des NAND-Gatters 15b mit dem Anschluß 201b der Speicherschaltung 21 verbunden ist, und ein weiterer Eingangsanschluß 205b ist mit einem Gate des Transistors 234b verbunden.

Im Betrieb der Speicherzellenschaltung 174 werden Daten in abso­ lut derselben Weise wie bei der ersten Ausführungsform geschrie­ ben. Nachfolgend wird kurz ein Datenlesebetrieb beschrieben.

Die Wortleitungen 182 und 183 können problemlos gleichzeitig ho­ hen Pegel annehmen, da diese unabhängigen Ports entsprechen. Die Wortleitung 181 entspricht einem weiteren unabhängigen Port, wo­ durch Schreib- und Lesebetrieb simultan durchgeführt werden kön­ nen.

Wenn die Lesewortleitung 182 auf hohen Pegel gebracht (umgekehrt) wird, werden im Anschluß 201b der Speicherschaltung 21 gehaltene Daten auf die Lesebitleitung 192a ausgegeben. Wenn die Lesewort­ leitung 183 auf hohen Pegel gebracht (umgekehrt) wird, werden andererseits im Anschluß 201b der Speicherschaltung 21 gehaltene Daten auf die Lesebitleitung 192b ausgegeben.

Details des Lesebetriebs entsprechen dem der Lesepufferschaltung 221b entsprechend der ersten Ausführungsform, wodurch eine glei­ che Wirkung wie bei der ersten Ausführungsform erhalten werden kann.

B-5) Fünfte Ausführungsform

Fig. 10 ist ein Schaltbild mit einer Speicherzellenschaltung 175 eines Multiportspeichers mit einem Schreibport und zwei Lese­ ports. Diese Speicherzellenschaltung 175, die gleich der Spei­ cherzellenschaltung 172 entsprechend der zweiten Ausführungsform ist, ist mit einer Mehrzahl von Lesepufferschaltungen versehen.

Gemäß der fünften Ausführungsform sind die Gates von Transistoren 133a und 133b, die mit den jeweiligen Ausgabeanschlüssen 203a und 203b der NAND-Gatter 15a und 15b bei der vierten Ausführungsform verbunden sind, mit einem Anschluß 201a einer Speicherschaltung 21 gemeinsam verbunden. Mit anderen Worten, die Relation zwischen der fünften Ausführungsform und der zweiten Ausführungsform ist äquivalent der der vierten Ausführungsform und der ersten Ausfüh­ rungsform.

Ein Datenschreibbetrieb der Speicherzellenschaltung 175 ist gleich dem der ersten Ausführungsform. Nachfolgend wird kurz ein Datenlesebetrieb beschrieben.

Wie bei der vierten Ausführungsform können die Wortleitungen 182 und 183 gleichzeitig hochpegelig werden, da diese unabhängig ver­ schiedenen Ports zugehören. Eine weitere Wortleitung 181 ent­ spricht einem weiteren unabhängigen Port, wodurch ein Datenlese- und ein Datenschreibbetrieb simultan durchgeführt werden können.

Wenn die Lesewortleitung 182 auf hohen Pegel gebracht wird, wer­ den im Anschluß 201b der Speicherschaltung 21 gespeicherte Daten auf eine Lesebitleitung 192a ausgegeben. Wenn die Lesewortleitung 183 andererseits auf hohem Pegel gebracht wird, werden anderer­ seits im Anschluß 201b der Speicherschaltung 21 gespeicherte Da­ ten auf eine andere Lesebitleitung 192b ausgegeben.

Details des Datenlesebetriebs entsprechen denen der zweiten Aus­ führungsform. Daher kann eine gleiche Wirkung wie bei der zweiten Ausführungsform erhalten werden.

B-6) Sechste Ausführungsform

Fig. 11 ist ein Schaltbild mit einer Speicherzellenschaltung 176 eines Multiportspeichers mit einem Schreibport und zwei Lese­ ports. Die Speicherzellenschaltung 176, die gleich der Speicher­ zellenschaltung 173 entsprechend der dritten Ausführungsform ist, ist mit einer Mehrzahl von Lesepufferschaltungen versehen.

Gemäß der sechsten Ausführungsform werden Teile, die den NAND-Gattern 15a und 15b der vierten Ausführungsform entsprechen, je­ weils durch Transistoren gebildet. Mit anderen Worten, die Bezie­ hung der sechsten Ausführungsform zur dritten Ausführungsform ist äquivalent der der vierten Ausführungsform zur ersten Ausfüh­ rungsform.

Nachfolgend wird die Schaltungsstruktur der Speicherzellenschal­ tung 176 beschrieben. Diese Speicherzellenschaltung 176 umfaßt eine Speicherschaltung 21 sowie Lesepufferschaltungen 223a und 223b.

Die Speicherschaltung 21 ist wie bei der ersten Ausführungsform gebildet. In der Lesepufferschaltung 223a sind P-Kanal MOS-Tran­ sistoren 121a und 122a sowie N-Kanal MOS-Transistoren 131a und 132a auf die in Fig. 3 gezeigte Weise verbunden, zum Bilden ei­ nes NAND-Gatters.

Die Gates der Transistoren 122a und 123a sind gemeinsam mit einem Anschluß 201b der Speicherschaltung 21 verbunden, während die Gates der Transistoren 121a und 131a gemeinsam mit einer Lese­ wortleitung 182 verbunden sind.

Der Source eines P-Kanal MOS-Transistoren 123a ist mit einer Ver­ sorgungsspannungsleitung 111 verbunden und wird mit einem VDD-Potential beaufschlagt, während der Source eines N-Kanal MOS-Transistoren 133a mit dem Drain des Transistors 131a verbunden ist. Die Drains der Transistoren 123a und 133a sind gemeinsam mit einer Bitleitung 192a verbunden. Das Gate des Transistors 123a ist mit einem Anschluß 203a verbunden, der als Ausgabeanschluß des NAND-Gatters dient, während das Gate des Transistors 133a mit einem Anschluß 201a der Speicherschaltung 21 verbunden ist. Die Lesepufferschaltung 223a ist in der oben beschriebenen Weise ge­ bildet.

Genauso sind die P-Kanal MOS-Transistoren 121b und 122b sowie die N-Kanal MOS-Transistoren 131b und 132b auf die in Figur gezeigte Weise in der Lesepufferschaltung 223b verbunden, zum Bilden eines NAND-Gatters.

Die Gates der Transistoren 122b und 132b sind gemeinsam mit dem Anschluß 201b der Speicherschaltung 21 verbunden, während die Gates der Transistoren 121b und 131b gemeinsam mit einer Lese­ wortleitung 183 verbunden sind.

Der Source eines P-Kanal MOS-Transistors 123b ist mit der Versor­ gungsspannungsleitung 111 verbunden und wird mit dem VDD-Potenti­ al beaufschlagt, während der Source eines N-Kanal MOS-Transisto­ ren 133b mit dem Drain des Transistors 131b verbunden ist. Die Drains der Transistoren 123b und 133b sind gemeinsam mit einer Bitleitung 192b verbunden. Das Gate des Transistors 123b ist mit einem Anschluß 203b verbunden, der als Ausgabeanschluß des NAND-Gatters dient, während das Gate des Transistors 133b mit dem An­ schluß 201a der Speicherschaltung 21 verbunden ist. Auf diese Weise ist die Lesepufferschaltung 223b gebildet.

Bei der Speicherzellenschaltung 176 ist ein Datenschreibbetrieb absolut identisch dem der ersten Ausführungsform. Nachfolgend wird kurz ein Datenlesebetrieb beschrieben.

Wenn die Lesewortleitung 182 auf hohen Pegel gebracht (umgekehrt) wird, werden im Anschluß 201b der Speicherschaltung 21 gehaltene Daten auf die Lesebitleitung 192a ausgegeben. Wenn die Lesewort­ leitung 183 auf hohen Pegel gebracht (umgekehrt) wird, werden andererseits im Anschluß 201b der Speicherschaltung 21 gehaltene Daten auf die Lesebitleitung 192a ausgegeben.

Wie bei der vierten und fünften Ausführungsform können die Wort­ leitungen 182 und 183 gleichzeitig hochpegelig werden, da diese zu verschiedenen Ports gehören. Da eine weitere Wortleitung 181 zu einem noch weiteren unabhängigen Port gehört, können ferner Lese- und Schreibbetrieb gleichzeitig durchgeführt werden.

Die Details des Lesebetriebs entsprechen denen der dritten Aus­ führungsform, wodurch es möglich wird, eine Wirkung vergleichbar der der dritten Ausführungsform zu erhalten.

B-7) Siebte Ausführungsform

Fig. 12 ist ein Schaltbild mit dem Aufbau einer Speicherzellen­ schaltung 177 eines Multiportspeichers mit einem Leseport und einem Schreibport.

Diese Speicherzellenschaltung 177 umfaßt Speicherschaltungen 21a und 21b sowie eine Lesepufferschaltung 224.

Die Speicherschaltung 21a ist aus einer Flip-Flop-Schaltung mit Inverterschaltungen 14a und 14b gebildet, deren Ausgangsanschlüs­ se 201a und 201b mit den Eingabeanschlüssen der jeweils gegen­ überliegenden Inverterschaltungen 14b und 14a verbunden sind, zum Speichern von Daten.

Entsprechend ist die andere Speicherschaltung 21b durch eine Flip-Flop-Schaltung mit Inverterschaltungen 14c und 14d gebildet, deren Ausgangsanschlüsse 201c und 201d mit den Eingabeanschlüssen der gegenüberliegenden Inverterschaltungen 14d und 14c verbunden sind, zum Speichern von Daten.

Die Speicherschaltungen 21a und 21b, die mit Schreibzugriffsgat­ tern zum Schreiben von Daten versehen sind, die in den Schreib­ port der Speicherschaltungen 21a und 21b empfangen wurden, sind mit Schreibbitleitungen 191a und 191b verbunden, zum Übertragen von Schreibdaten, sowie mit Schreibwortleitungen 181a und 181b, zum Auswählen von gewünschten der Speicherschaltungen 21a und 21b.

Die Schreibzugriffsgatter werden durch N-Kanal MOS-Transistoren 13a, 13b, 13c und 13d gebildet. Die Drains der Transistoren 13a und 13b sind mit den Anschlüssen 201a bzw. 201b der Speicher­ schaltung 21a verbunden, die Sources sind mit den Schreibbitlei­ tungen 191a bzw. 191b verbunden, und die Gates sind gemeinsam mit der Schreibwortleitung 181a verbunden.

Entsprechend sind die Drains der Transistoren 13c und 13d mit den Anschlüssen 201c und 201d der Speicherschaltung 21b verbunden, die Sources sind mit den Bitleitungen 191a bzw. 191b verbunden, und die Gates sind gemeinsam mit der Wortleitung 181b verbunden.

Die Lesepufferschaltung, die zum Lesen der in der Speicherschal­ tung 21a und 21b gespeicherten Daten eingerichtet ist, ist mit einer Lesebitleitung 182 zum Übertragen von gelesenen Daten ver­ bunden, und mit Lesewortleitungen 182a und 182b zum Auswählen von gewünschten der Speicherzellenschaltungen 21a und 21b in der Speicherzellenschaltung 177.

Die Lesepufferschaltung 224 ist durch AND-Gatter sowie ein NOR-Gatter gebildet, die durch eine AND-NOR-Verbindungsschaltung 16 dargestellt werden, ferner einem P-Kanal MOS-Transistor 123 sowie N-Kanal MOS-Transistoren 133, 134 sowie 139.

Der Source des Transistors 123 ist mit einer Versorgungsspan­ nungsleitung 111 verbunden und wird mit VDD-Potential beauf­ schlagt. Der Source des Transistor 133 ist mit einem Erdanschluß 112 verbunden und wird GND-Potential beaufschlagt.

Die Sources der Transistoren 134 und 139 sind gemeinsam mit dem Drain des Transistors 133 verbunden. Die Drains der Transistoren 123, 134 und 139 sind gemeinsam mit der Bitleitung 192 verbunden.

Die Gates der Transistoren 123 und 133 sind mit einem Ausgabean­ schluß 206 der AND-NOR-Verbindungsschaltung 16 verbunden. Die Gates der Transistoren 134 und 139 sind mit den Wortleitungen 182a bzw. 182b verbunden.

Die AND-NOR-Verbindungsschaltung 16 weist ein Paar von AND-Ein­ gabeanschlüssen 209 und 210 auf, die mit dem Anschluß 201b der Speicherschaltung 21a bzw. dem Gate des Transistors 124 verbunden sind, sowie ein weiteres Paar von AND-Eingabeanschlüssen 207 und 208, die mit dem Gate des Transistors 139 bzw. dem Anschluß 201d der Speicherschaltung 21b verbunden sind.

Die Fig. 13 und 14 verdeutlichen den Aufbau und den Betrieb der AND-NOR-Verbindungsschaltung 16 aus Fig. 12. Fig. 13 ist ein Logikschaltbild der AND-NOR-Verbindungsschaltung 16, und Fig. 14 ist ein Schaltbild mit einem beispielhaften Aufbau der AND-NOR-Verbindungsschaltung 16, durch MOS-Transistoren aufge­ baut.

Nachfolgend wird der Schaltungsaufbau der AND-NOR-Verbindungs­ schaltung 16 unter Bezug auf Fig. 14 beschrieben.

Wie in Fig. 14 gezeigt, sind die Sources von P-Kanal MOS-Transi­ storen 124 und 125 mit der Versorgungsspannungsleitung 111 ver­ bunden und werden mit VDD-Potential beaufschlagt. Die Drains die­ ser Transistoren 124 und 125 sind gemeinsam mit Sources von P-Kanal MOS-Transistoren 126 und 127 verbunden. Die Drains der Transistoren 126 und 127 sind gemeinsam mit den Drains von N-Ka­ nal MOS-Transistoren 136 und 138 verbunden, zum Bilden des Aus­ gabeanschlusses 206.

Der Source des Transistors 136 ist mit dem Drain des Transistors 135 verbunden. Der Source des Transistors 135 ist mit dem Erdan­ schluß 112 verbunden und wird mit GND-Potential beaufschlagt. Der Source des Transistors 138 ist mit dem Drain des Transistors 137 verbunden. Der Source des Transistors 137 ist mit dem Erdanschluß 112 verbunden und wird mit GND-Potential beaufschlagt.

Die Gates der Transistoren 124 und 135, 125 und 136, 126 und 137, sowie 127 und 138 sind jeweils miteinander verbunden und bilden Eingabeanschlüsse 207, 208, 209 bzw. 210. Die AND-NOR-Verbin­ dungsschaltung 16 ist auf die oben beschriebene Weise aufgebaut.

Nachfolgend wird der Betrieb der AND-NOR-Verbindungsschaltung 16 beschrieben. Wenn beide Eingabeanschlüsse 207 und 208 mit Hoch-Pegel­ daten (VDD-Potential) beaufschlagt werden, sind die Transi­ storen 124 und 125 im ausgeschalteten Zustand, und die Transisto­ ren 135 und 136 sind leitend. Daher wird der Ausgabeanschluß 206 auf GND-Potential getrieben, unabhängig von den Logikpegeln, die an die Eingabeanschlüsse 209 und 210 angelegt sind, und gibt Nie­ drig-Pegeldaten aus.

Wenn beide Eingabeanschlüsse 209 und 210 mit Hoch-Pegeldaten (VDD-Potential) beaufschlagt sind, sind die Transistoren 126 und 127 im ausgeschalteten Zustand, und die Transistoren 137 und 138 sind im leitenden Zustand. Daher wird der Ausgabeanschluß 206 auf GND-Potential getrieben, unabhängig von Werten der Eingabean­ schlüsse 207 und 208, zum Ausgeben von Niedrig-Pegeldaten.

Wenn mindestens einer der Eingabeanschlüsse 207 und 208 mit Nied­ rig-Pegeldaten beaufschlagt wird, und mindestens einer der Ein­ gabeanschlüsse 209 und 210 ebenfalls mit Niedrig-Pegeldaten be­ aufschlagt wird, wird mit mindestens einer der Transistoren 124 und 125 und mindestens einer der Transistoren 126 und 127 lei­ tend, und mindestens einer der Transistoren 135 und 136 sowie mindestens einer der Transistoren 137 und 138 wird ausgeschaltet. Daher wird der Ausgabeanschluß 206 auf VDD-Potential getrieben und gibt Hoch-Pegeldaten aus.

Die AND-NOR-Verbindungsschaltung 16 arbeitet so, daß der Ausgabe­ anschluß 206 mit niedrigen Pegel beaufschlagt wird, wenn beide Eingabeanschlüsse 207 und 208 oder beide Eingabeanschlüsse 209 und 210 mit Hoch-Pegeldaten beaufschlagt werden, während Hoch-Pegel­ daten aus dem Ausgabeanschluß 206 ausgegeben werden, wenn die Anschlüsse mit anderen Daten beaufschlagt werden.

Nachfolgend wird unter Bezug auf Fig. 12 der Betrieb der Spei­ cherzellenschaltung 177 beschrieben. Ein Datenschreibbetrieb ent­ spricht dem der ersten Ausführungsform. Zuerst werden die Bitlei­ tungen 191a und 191b auf niedrigen oder hohen Pegel getrieben, als Reaktion auf den Logikpegel von Schreibdaten, über eine Schreibtreiberschaltung (nicht gezeigt), die mit den Bitleitungen 191a und 191b verbunden ist. Zu diesem Zeitpunkt werden die Bit­ leitungen 191a und 191b so getrieben, daß sie zueinander in einer komplementären Beziehung stehen.

Wenn Daten in die Speicherschaltung 21a eingeschrieben werden, wird die Wortleitung 181a auf hohen Pegel getrieben. Da keine Wortleitungen desselben Ports zum selben Zeitpunkt ansteigen, verbleibt die Wortleitung 181b auf niedrigem Pegel. Zu diesem Zeitpunkt werden die Zugriffsgatter 13a und 13b der Speicher­ schaltung 21 leitend, während die Zugriffsgatter 13c und 13d der Speicherschaltung 21b ausgeschaltet werden.

Damit sind die Anschlüsse 201a und 201b der Speicherschaltung 21a elektrisch mit den Bitleitungen 191a bzw. 191b verbunden, so daß die Daten in die Speicherschaltung 21a eingeschrieben werden. Entsprechend wird die Wortleitung 181b auf hohem Pegel gebracht und die Wortleitung 181a auf niedrigen Pegel gebracht, wenn Daten in Speicherschaltung 21b eingeschrieben werden. Auf diese Weise wird die Datenschreiboperation beendet.

Nachfolgend wird ein Datenlesebetrieb beschrieben. Um in der Speicherschaltung 21a gespeicherte Daten zu lesen, wird die Wort­ leitung 182a auf hohen Pegel gebracht, und der Transistor 134 als Teil der Lesepufferschaltung 224 wird in einen leitenden Zustand gebracht. Zu diesem Zeitpunkt wird ein Logikpegel, der an den Eingabeanschluß 210, verbunden mit dem Gate des Transistors 134, der AND-NOR-Verbindungsschaltung verbunden ist, ebenfalls hoch.

Da keine Wortleitungen desselben Ports zum selben Zeitpunkt an­ steigen, wird die Wortleitung 182b auf niedrigen Pegel getrieben. Daher befindet sich der Eingabeanschluß 207 auf niedrigem Logik­ pegel, wodurch ein Logikpegel komplementär dem an den Anschluß 201b der Speicherschaltung 21a angelegten aus dem Ausgabeanschluß 206 der AND-NOR-Verbindungsschaltung 16 ausgegeben wird.

Wenn der Anschluß 201b der Speicherschaltung 21 mit hohem Logik­ pegel beispielsweise beaufschlagt wird, wird an den Ausgabean­ schluß 206 des AND-NOR-Verbindungskreises 16 niedriger Logikpegel angelegt. Daher wird der Transistor 123 leitend, und der Transi­ stor 133 wird abgeschaltet, wodurch die Bitleitung 192 auf VDD-Potential gebracht wird und so Hoch-Pegeldaten ausgelesen werden.

Wenn der Anschluß 201b mit niedrigem Logikpegel beaufschlagt wird, wird andererseits der Ausgabeanschluß 206 der AND-NOR-Ver­ bindungsschaltung 16 mit hohem Logikpegel beaufschlagt. Daher wird der Transistor 123 ausgeschaltet und der Transistor 133 lei­ tend, während der Transistor 134 ebenfalls leitend ist, wodurch die Bitleitung 192 auf GND-Potential getrieben wird, so daß Nied­ rig-Pegeldaten ausgelesen werden.

Die Bitleitung 192 ist mit einer Leseverstärkerschaltung (nicht gezeigt) direkt oder über ein Transfergatter verbunden, so daß die gelesenen Daten zu einer Schaltung einer nachfolgenden Stufe übertragen werden. In der Speicherschaltung 21a gespeicherte Da­ ten werden vollständig ausgelesen, durch den oben beschriebenen Betrieb.

Um die in der Speicherschaltung 21b gespeicherten Daten auszule­ sen, wird die Wortleitung 182b auf hohen Pegel gebracht (die Wortleitung 182a wird auf niedrigen Pegel umgekehrt).

Nach der Beendigung des Datenlesebetriebs werden beide Wortlei­ tungen 182a und 182b auf niedrigen Pegel gebracht, so daß beide Eingabeanschlüsse 207 und 210 mit niedrigen Logikpegeln beauf­ schlagt werden, wodurch der Wert des Ausgabeanschlusses 206 der AND-NOR-Verbindungsschaltung 16 hochpegelig wird und den Transi­ stor 123 in einen ausgeschalteten Zustand bringt. Die Transisto­ ren 134 und 139 werden ebenfalls ausgeschaltet, wodurch die Bit­ leitung 192 elektrisch von der Lesepufferschaltung 224 abgetrennt wird.

Wie oben beschrieben ist die vorliegende Erfindung auch auf eine Mehrzahl von Schreibports anwendbar, um eine Wirkung vergleichbar der der ersten Ausführungsform zu erzielen.

Während diese Ausführungsform zwei Speicherschaltungen 21a und 21b aufweist, wird die Bitleitung 192 durch den einzelnen Transi­ stor 123 gezogen. Daher kann die Kapazität von Lesebitleitungen für jede Speichervorrichtung verglichen mit der bekannten Technik verringert werden. Daher kann der Betrieb mit höherer Geschwin­ digkeit durchgeführt werden und so die Zugriffszeit verringert werden. Ferner werden Lade-/Entladeströme, die in den Lesebitlei­ tungen fließen, ebenfalls vermindert und so Energie gespart.

Es ist möglich, die Geschwindigkeit eines N-Kanal MOS-Transistors zu verbessern, auf dieselbe Weise wie bei der Modifikation der ersten Ausführungsform.

Fig. 15 ist ein Schaltbild mit einer Modifikation der siebten Ausführungsform. Bei einer Lesepufferschaltung 224i wird ein Aus­ gangssignal einer OR-NAND-Verbindungsschaltung 16i an die Gates eines N-Kanal MOS-Transistors 123i und eines P-Kanal MOS-Transi­ stors 133i gemeinsam angelegt. P-Kanal MOS-Transistoren 134i und 139i, die in Reihe mit dem Transistor 133i verbunden sind, sind mit ihren Gates mit Lesewortleitungen 182ia bzw. 182ib verbunden.

Die Lesewortleitungen 182ia und 182ib werden mit Signalen zum Treiben der Lesepufferschaltung 224i auf niedrigem Pegel beauf­ schlagt, wodurch die Lesepufferschaltung 224i einen Betrieb durchführt, der komplementär dem der Lesepufferschaltung 224 aus Fig. 12 ist. Daher kann mit einer Speicherzellenschaltung 177i, die die Lesepufferschaltung 224i und Speicherschaltungen 21a und 21b aufweist, eine Wirkung gleich der der siebten Ausführungsform erzielt werden, d. h. wie bei der ersten Ausführungsform.

B-8) Achte Ausführungsform

Fig. 16 ist ein Schaltbild mit dem Aufbau einer Speicherzellen­ schaltung 178 eines Multiportspeichers mit einem einzelnen Schreibport und einem einzelnen Leseport.

Die Speicherzellenschaltung 178 umfaßt Speicherschaltungen 21a und 21b sowie eine Lesepufferschaltung 225. Der Aufbau dieser Ausführungsform ist identisch dem der Speicherzellenschaltung 177 entsprechend der siebten Ausführungsform, wie in Fig. 12 ge­ zeigt, mit Ausnahme des Aufbaus der Lesepufferschaltung 225.

Die Lesepufferschaltung 225 wird durch AND-Gatter und durch ein NOR-Gatter gebildet, die als AND-NOR-Verbindungsschaltung 16 dar­ gestellt sind, P-Kanal MOS-Transistoren 123 und 128 sowie N-Kanal MOS-Transistoren 133, 134, 139 sowie 130. Die Sources der Transi­ storen 123 und 128 sind gemeinsam mit einer Spannungsversorgungs­ leitung 111 verbunden und werden mit VDD-Potential beaufschlagt. Die Sources der Transistoren 133 und 130 sind gemeinsam mit einem Erdanschluß 112 verbunden und werden mit GND-Potential beauf­ schlagt.

Die Sources der Transistoren 134 und 139 sind mit Drains der Transistoren 130 bzw. 133 verbunden. Die Drains der Transistoren 123, 128, 134 sowie 139 sind gemeinsam mit einer Bitleitung 192 verbunden.

Die Gates der Transistoren 123, 128, 133 sowie 130 sind gemeinsam mit einem Ausgabeanschluß 206 der AND-NOR-Verbindungsschaltung 16 verbunden.

Die Gates der Transistoren 134 und 139 sind mit Wortleitungen 182a bzw. 182b verbunden.

Die AND-NOR-Verbindungsschaltung 16 umfaßt ein Paar von AND-Ein­ gabeanschlüssen 209 und 210, die mit einem Anschluß 201b der Speicherschaltung 21a bzw. dem Gate des Transistors 134 verbunden sind. Ein weiteres Paar von AND-Eingabeanschlüssen 207 und 208 ist mit einem Gate des Transistors 139 bzw. einem Anschluß 201d der Speicherschaltung 21b verbunden.

Der Transistor 123 in der Lesepufferschaltung 224 der siebten Ausführungsform wird durch eine Parallelverbindung von Transistoren 123 und 128 bei der Lesepufferschaltung 225 der achten Ausführungsform ersetzt, wobei der Transistor 133 in der Lesepufferschaltung 224 gemäß der siebten Ausführungsform durch die Transistoren 133 und 130 in der Lesepufferschaltung 225 der achten Ausführungsform ersetzt ist.

Mit anderen Worten, die Lesepufferschaltung 224 der siebten Aus­ führungsform hat einen derartigen Aufbau, daß Transistoren, die auch in der Lesepufferschaltung 225 der achten Ausführungsform eingesetzt werden, vereinheitlicht sind. Um die vorliegende Er­ findung auf eine Speicherzellenschaltung anzuwenden, die eine Mehrzahl von Speichervorrichtungen aufweist, kann entweder ein einzelner oder eine Mehrzahl von P-Kanal MOS-Transistoren zum Hochziehen (Heraufziehen) der Lesebitleitung 192 eingesetzt wer­ den. Wenn eine Mehrzahl von P-Kanal MOS-Transistoren für den Hochziehbetrieb eingesetzt werden, wie in der achten Ausführungs­ form gezeigt, ist es möglich, die Treiberwirkung für die Bitlei­ tung 192 auf hohen Pegel zu verbessern.

Nachfolgend wird der Betrieb der Speicherzellenschaltung 178 be­ schrieben. Ein Datenschreibbetrieb ist absolut identisch dem der siebten Ausführungsform. Nachfolgend wird ein Datenlesebetrieb beschrieben.

Um in der Speicherschaltung 21a gespeicherte Daten zu lesen, wird die Wortleitung 182a auf hohen Pegel gebracht, so daß der Transi­ stor 134, der Teil der Lesepufferschaltung 225 ist, leitend wird. Andererseits wird der Eingabeanschluß 210, der mit dem Gate des Transistors 134 der AND-NOR-Verbindungsschaltung 16 verbunden ist, ebenfalls in einen hohen Logikzustand gebracht.

Die Wortleitung 182b wird auf niedrigen Logikpegel gebracht, da Wortleitungen desselben Ports nicht zum selben Zeitpunkt anstei­ gen. Daher wird der Eingabeanschluß 207 mit niedrigem Logikpegel beaufschlagt, so daß ein Logikpegel komplementär dem an den An­ schluß 201b der Speicherschaltung 21 angelegten aus dem Ausgabe­ anschluß 206 der AND-NOR-Verbindungsschaltung 16 ausgegeben wird.

Wenn der Anschluß 201b der Speicherschaltung 21a mit hohem Logik­ pegel beaufschlagt wird, wird der Ausgabeanschluß 206 der AND-NOR-Verbindungsschaltung 16 mit niedrigem Logikpegel beauf­ schlagt. Daher werden die Transistoren 123 und 128 leitend, und der Transistor 130 wird ausgeschaltet, wodurch die Bitleitung 192 auf VDD-Potential getrieben wird, so daß Hochpegeldaten ausgele­ sen werden.

Wenn der Anschluß 201b andererseits mit Niedriglogikpegel beauf­ schlagt wird, wird der Ausgabeanschluß 206 der AND-NOR-Verbin­ dungsschaltung 16 mit hohem Logikpegel beaufschlagt. Daher werden die Transistoren 123 und 128 ausgeschaltet, und der Transistor 130 wird leitend. Da der Transistor 134 ebenfalls leitend ist, wird die Bitleitung 192 auf GND-Potential getrieben, so daß Nied­ rig-Pegeldaten ausgelesen werden.

Die Bitleitung 192 ist mit einer Leseverstärkerschaltung (nicht gezeigt) direkt oder über ein Transfergatter verbunden, so daß die gelesenen Daten zu einer Schaltung einer nachfolgenden Stufe übertragen werden. Die in der Speicherschaltung 21a gespeicherten Daten werden so wie oben beschrieben vollständig ausgelesen.

Entsprechend wird die Wortleitung 181b auf hohen Pegel getrieben, um in der Speicherschaltung 21b gespeicherte Daten auszulesen. Konkreter, der Transistor 130 ist durch den Transistor 133 in der obigen Beschreibung ersetzt, zum Lesen der Daten aus der Spei­ cherschaltung 21a.

Nach der Beendigung der Datenleseoperation werden beide Wortlei­ tungen 182 und 182b auf niedrigen Pegel getrieben, so daß der Ausgabeanschluß 206 der AND-NOR-Verbindungsschaltung 16 mit hohem Logikpegel beaufschlagt wird und die Transistoren 123 und 128 ausgeschaltet sind. Die Transistoren 134 und 139 sind ebenfalls ausgeschaltet, wodurch die Bitleitung 192 elektrisch von der Le­ sepufferschaltung 225 abgetrennt ist.

Der Betrieb der achten Ausführungsform ist im wesentlichen gleich der der siebten Ausführungsform, wodurch eine Wirkung gleich der der siebten Ausführungsform erhalten werden kann.

Gleich der Modifikation der siebten Ausführungsform kann die Ge­ schwindigkeit von N-Kanal MOS-Transistoren erhöht werden.

Fig. 17 ist ein Schaltbild mit einer Modifikation der achten Ausführungsform. Bei einer Lesepufferschaltung 225i wird ein Aus­ gangssignal eines OR-AND-Kreises 16i an Gates von N-Kanal MOS-Transistoren 123i und 128i sowie P-Kanal MOS-Transistoren 133i und 130i gemeinsam angelegt. Ein P-Kanal MOS-Transistor 134i, der in Reihe mit dem Transistor 130i verbunden ist, ist mit seinem Gate in Reihe mit einer Lesewortleitung 182ia verbunden. Ein P-Kanal MOS-Transistor 139i, der in Reihe mit dem Transistor 133i verbunden ist, ist mit seinem Gate in Reihe mit einer Lesewort­ leitung 182ib verbunden.

Die Lesewortleitungen 182ia und 182ib werden mit Signalen zum Treiben der Lesepufferschaltung 225 auf niedrigem Pegel beauf­ schlagt, wodurch die Lesepufferschaltung 225i eine Operation durchführt, die komplementär der der Lesepufferschaltung 225 aus Fig. 116 ist. Daher kann mit einer Speicherzellenschaltung 178i, die die Lesepufferschaltung 225i und Speicherschaltungen 21a und 21b aufweist, eine gleiche Wirkung wie bei der achten Ausfüh­ rungsform erhalten werden.

B-9) Neunte Ausführungsform

Fig. 18 ist ein Schaltbild mit einer Speicherzellenschaltung 179 eines Multiportspeichers mit einem Schreibport und zwei Lese­ ports. Die neunte Ausführungsform weist einen Aufbau mit einer Mehrzahl von Lesepufferschaltungen auf, die in der Speicherzel­ lenschaltung 177 gemäß der siebten Ausführungsform vorgesehen sind. Mit anderen Worten, die Beziehung zwischen der neunten Aus­ führungsform zur siebten Ausführungsform ist äquivalent der der vierten Ausführungsform zur ersten Ausführungsform.

Die Speicherzellenschaltung 179 umfaßt Speicherschaltungen 21a und 21b sowie Lesepufferschaltungen 224a und 224b. Die Speicher­ schaltungen 21a und 21b sind gleich wie die der siebten Ausfüh­ rungsform gebildet. Die Lesepufferschaltungen 224a und 224b sind gleich wie die Lesepufferschaltung 224 der siebten Ausführungs­ form gebildet.

Transistoren 134a und 139a der Lesepufferschaltung 224a sind mit ihren Gates mit Wortleitungen 182a bzw. 182b verbunden. Ein Paar von AND-Eingabeanschlüssen 209a und 210a eines AND-NOR-Verbin­ dungskreises 16a ist mit einem Anschluß 201b der Speicherschal­ tung 21a bzw. dem Gate des Transistors 134a verbunden, während ein weiteres Paar von AND-Eingabeanschlüssen 207a und 208a mit dem Gate des Transistors 139a bzw. einem Anschluß 201d der Spei­ cherschaltung 21b verbunden ist.

Entsprechend weisen die Transistoren 134b und 139b der Lesepuf­ ferschaltung 224b Gates auf, die mit den Wortleitungen 183a bzw. 183b verbunden sind. Ein Paar von AND-Eingabeanschlüssen 209b und 210b einer anderen AND-NOR-Verbindungsschaltung 16b ist mit dem Anschluß 201b der Speicherschaltung 21a bzw. dem Gate des Transi­ stors 134b verbunden, während ein weiteres Paar von AND-Eingabe­ anschlüssen 207b und 208b mit dem Gate des Transistors 139b bzw. dem Anschluß 201d der Speicherschaltung 201b verbunden ist.

Ein Betrieb der Speicherzellenschaltung 179 zum Schreiben von Daten ist identisch dem der siebten Ausführungsform. Nachfolgend wird ein Beispiel zum Lesen von Daten kurz beschrieben.

Wenn mindestens eine der Lesewortleitungen 182a und 183a auf ho­ hen Pegel gebracht wird, wird ein in dem Anschluß 201b der Spei­ cherschaltung 21a gehaltenes Datum ausgelesen. Dieses Datum wird auf eine Lesebitleitung 192a ausgegeben, wenn die Lesewortleitung 182a auf hohem Pegel steht, während es auf eine andere Lesebit­ leitung 192b ausgegeben wird, wenn die Lesewortleitung 183a auf hohem Pegel steht.

Entsprechend wird eine der Lesewortleitungen 182b und 183b auf hohen Pegel gebracht, um im Anschluß 21d der Speicherschaltung 21b gehaltene Daten auszulesen. Dieses Datum wird auf die Lese­ bitleitung 192a ausgegeben, wenn die Lesewortleitung 182b auf hohem Pegel steht, während es auf die Lesebitleitung 192b ausge­ geben wird, wenn die Lesewortleitung 183 auf hohen Pegel gebracht worden ist.

Eine detaillierte Leseoperation ist gleich der in der siebten Ausführungsform gezeigten, wodurch eine Wirkung der neunten Aus­ führungsform wie bei der siebten Ausführungsform erhalten werden kann.

B-10) Zehnte Ausführungsform

Fig. 19 ist ein Schaltbild mit einer Speicherzellenschaltung 170 eines Multiportspeichers mit einem Schreibport und zwei Lese­ ports. Bei der zehnten Ausführungsform ist eine Mehrzahl von Le­ sepufferschaltungen in einer Schaltung vergleichbar mit der der Speicherzellenschaltung 178 der achten Ausführungsform vorgese­ hen. Mit anderen Worten, die Beziehung zwischen der zehnten Aus­ führungsform und der achten Ausführungsform entspricht der der vierten Ausführungsform zur ersten Ausführungsform.

Die Speicherzellenschaltung 170 umfaßt Speicherschaltungen 21a und 21b sowie Lesepufferschaltungen 225a und 225b. Die Speicher­ schaltungen 21a und 21b sind wie die in der siebten Ausführungs­ form gezeigten gebildet. Die Lesepufferschaltungen 225a und 225b sind ebenfalls wie die Lesepufferschaltung 225 der achten Ausfüh­ rungsform gebildet.

Transistoren 134a und 139a der Lesepufferschaltung 225a sind mit ihren Gates mit Wortleitungen 182a bzw. 182b verbunden. Ein Paar von AND-Eingabeanschlüssen 209a und 210a einer AND-NOR-Verbin­ dungsschaltung 16a ist mit einem Anschluß 201b der Speicherschal­ tung 21a bzw. dem Gate eines Transistors 134a verbunden, während ein weiteres Paar von AND-Eingabeanschlüssen 207a und 208a mit dem Gate des Transistors 139a bzw. einem Anschluß 201d der Spei­ cherschaltung 21b verbunden ist.

Wie oben sind die Transistoren 134b und 139b der Lesepufferschal­ tung 225b mit den Wortleitungen 183a bzw. 183b verbunden. Ein Paar von AND-Eingabeanschlüssen 209b und 210b einer weiteren AND-NOR-Verbindungsschaltung 16b ist mit dem Anschluß 201b der Spei­ cherschaltung 21a bzw. dem Gate des Transistors 134b verbunden, während ein weiteres Paar von AND-Eingabeanschlüssen 207b und 208b mit dem Gate des Transistors 139b bzw. dem Anschluß 201d der Speicherschaltung 21b verbunden ist.

Ein Datenschreibbetrieb der Speicherzellenschaltung 170 ist ab­ solut identisch mit dem der achten Ausführungsform. Nachfolgend wird kurz ein Datenlesebetrieb beschrieben.

Wenn mindestens eine der Wortleitungen 182a oder 183a auf hohen Pegel gebracht wird, werden im Anschluß 201b der Speicherschal­ tung 21a gehaltene Daten gelesen. Die Daten werden auf eine Lese­ bitleitung 192a ausgegeben, wenn die Lesewortleitung 182a auf hohem Pegel steht, während sie auf eine Lesebitleitung 192b aus­ gegeben werden, wenn die Lesewortleitung 183a auf hohem Pegel steht.

Entsprechend wie oben wird entweder die Lesewortleitung 182b oder 183b auf hohen Pegel gebracht, um im Anschluß 201d der Speicher­ schaltung 21b gehaltene Daten zu lesen. Die werden auf die Lese­ bitleitung 192a ausgegeben, wenn die Lesewortleitung 182b auf hohem Pegel steht, während sie auf die Lesebitleitung 192b ausge­ geben werden, wenn die Lesewortleitung 183b auf hohem Pegel steht.

Die detaillierte Leseoperation entspricht der der achten Ausfüh­ rungsform, wobei dieselbe vorteilhafte Wirkung wie bei der achten Ausführungsform erzielt werden kann.

C. Beschreibung der belegten Fläche

Oben wurden die durch die erste bis zehnte Ausführungsform er­ zielten Wirkungen beschrieben. Diese Ausführungsformen werden im wesentlichen auf Gate-Arrays angewendet. In diesem Fall werden die Wirkungen im Betrieb erreicht, ohne daß die belegten Flächen wesentlich erhöht werden. Dies wird nachfolgend unter Bezug auf die Figuren beschrieben.

Fig. 20 ist eine Draufsicht mit einer integrierten Halbleiter­ schaltungsvorrichtung (Chip) 1, die ein CMOS-Gatearray bildet.

Eine Anzahl von Eingabe-/Ausgabeflächen 2 (Kontaktkissen) ist in den peripheren Randbereichen des Chips 1 angeordnet, während eine Mehrzahl von Basiszellstufen 3 in der Mitte vorgesehen ist.

Fig. 21 ist eine Draufsicht mit einer der Basiszellenstufen 3 in einer vergrößerten Ansicht. Diese Figur zeigt eine einzelne Ba­ siszellenstufe 3 in einem Gatearray, die ein Gate-Isolationssy­ stem verwendet. Die einzelne Basiszellenstufe 3 ist aus einer Mehrzahl von Gates 4 und einer Mehrzahl von P-Typ Diffusionsbe­ reichen 6 gebildet, die in einer einzelnen Spalte angeordnet sind, sowie aus einer Mehrzahl von Gates 5 und einer Mehrzahl von N-Typ Diffusionsbereichen 7, die in einer weiteren Spalte ange­ ordnet sind.

Fig. 22 ist ein Schaltbild mit der Basiszellenstufe 3 aus Fig. 21. Ein einzelnes Gate 4 und ein P-Typ Diffusionsbereich 6, der auf beiden Seiten vorgesehen ist, definiert einen einzelnen P-Kanal MOS-Transistor. Andererseits definieren ein einzelnes Gate 5 und ein N-Typ Diffusionsbereich 7, der an beiden Seiten vorge­ sehen ist, einen einzelnen N-Kanal MOS-Transistor. Im Gate-Isola­ tionssystem wird ein Potential, das an das Gate eines Transistors angelegt wird, gesteuert, um diesen in einen ausgeschalteten (ab­ geschnittenen) Zustand zu bringen, wodurch eine Spalte von in Reihe verbundenen Transistoren aufgeteilt wird und die gewünschte Schaltung gebildet wird.

Wie in Fig. 21 gezeigt, ist jede Basiszelle BC durch einen ein­ zelnen N-Kanal MOS-Transistor und einen einzelnen P-Kanal MOS-Transistor gebildet. Eine gewünschte Schaltung ist in Einheiten aus derartigen Basiszellen BC gebildet.

Beispielsweise zeigt Fig. 23 ein Verdrahtungsdiagramm mit zwei Speicherzellenschaltungen 17a gemäß dem (der Anmelderin) bekann­ ten Ausführungsbeispiel aus Fig. 32, durch Gatearrays gebildet. Wie in Fig. 23 gezeigt, zeigen dicke durchgezogene Linien Ver­ drahtungen der ersten Schicht, und gestrichelte Linien zeigen Verdrahtungen der zweiten Schicht. Dreiecke zeigen Kontaktlöcher, die Gates 4 und 5, P-Typ Diffusionsbereiche 6 und N-Typ Diffu­ sionsbereiche 7 mit den Verdrahtungen der ersten Schicht verbin­ den, während kleine Quadrate durchgehende Löcher zeigen, die die Verdrahtungen der ersten Schicht mit der zweiten Schicht verbin­ den. Die Fig. 24 bis 28 sind auf selbe Weise dargestellt.

Zwei Speicherschaltungen 17a, die jeweils eine einzelne Speicher­ schaltung 21 aufweisen, die durch die Fig. 23 bis 28 hindurch zur Vermeidung von Komplizierungen nicht gezeigt ist, sind durch sechzehn Basiszellen BC gebildet. Mit anderen Worten, acht Basi­ szellen BC werden für jede Speicherschaltung 21 benötigt.

Fig. 24 ist ein Verdrahtungsschaltbild mit zwei Speicherzellen­ schaltungen 171 gemäß der ersten Ausführungsform. Die zwei Spei­ cherzellenschaltungen 171 umfassen jeweils eine einzelne Spei­ cherzellenschaltung 21 und sind durch achtzehn Basiszellen BC gebildet. Mit anderen Worten, neun Basiszellen BC werden für jede Speicherschaltung 21 benötigt.

Daher wird deutlich, daß eine belegte Fläche der ersten Ausfüh­ rungsform der vorliegenden Erfindung durch ein Gatearray reali­ siert werden kann, daß nur 9/8mal so groß wie das der bekannten Technik ist.

Fig. 25 ist ein Verdrahtungsschaltbild mit zwei Speicherzellen­ schaltungen 172 gemäß der zweiten Ausführungsform. Die zwei Spei­ cherzellenschaltungen 172 jeweils umfassen eine einzelne Spei­ cherschaltung 21 und sind 18 Basiszellen BC gebildet. Daher wird eine belegte Fläche der zweiten Ausführungsform der vorliegenden Erfindung mit einem Gatearray gebildet, daß nur 9/8mal so groß wie das bekannte ist, wie die erste Ausführungsform.

Fig. 26 ist ein Verdrahtungsschaltbild mit zwei Speicherzell­ schaltungen 173 entsprechend der dritten Ausführungsform. Die zwei Speicherzellenschaltungen 173 umfassen jeweils eine einzelne Speicherschaltung 21 und sind durch achtzehn Basiszellen BC rea­ lisiert. Daher ist eine belegte Fläche der dritten Ausführungs­ form, die durch das Gatearray realisiert ist, nur 9/8mal so groß wie im herkömmlichen Beispiel, wie beim ersten und zweiten Aus­ führungsbeispiel.

Fig. 27 ist ein Verdrahtungsschaltbild mit einer Speicherzellen­ schaltung 177 entsprechend der siebten Ausführungsform. Die Spei­ cherzellenschaltung 177 umfaßt zwei Speichervorrichtungen, d. h. Speicherschaltungen 21a und 21b, und ist durch achtzehn Basiszel­ len BC realisiert. Mit anderen Worten, neun Basiszellen BC werden für eine einzelne Speichervorrichtung benötigt, wie bei der er­ sten bis dritten Ausführungsform.

Daher wird deutlich, daß eine belegte Fläche der siebten Ausfüh­ rungsform, die durch ein Gatearray realisiert ist, nur 9/8mal so groß wie die bekannte Technik ist, wie bei der ersten bis dritten Ausführungsform.

Fig. 28 ist ein Verdrahtungsschaubild mit einer Speicherzellen­ schaltung 178 entsprechend der achten Ausführungsform. Die Spei­ cherzellenschaltung 178 umfaßt zwei Speichervorrichtungen d. h. Speicherschaltungen 21a und 21b, und ist durch achtzehn Basiszel­ len BC realisiert. Mit anderen Worten, neun Basiszellen BC werden für eine einzelne Speichervorrichtung benötigt, wie bei der sieb­ ten Ausführungsform.

Daher ist eine belegte Fläche der achten Ausführungsform in einem Gatearray nur 9/8mal so groß wie bei der bekannten Technik, wie bei der siebten Ausführungsform.

Daher können die vorteilhaften Betriebswirkungen der ersten bis dritten und der siebten bis achten Ausführungsformen erreicht werden, ohne daß die belegte Fläche deutlich vergrößert ist.

D. Beschreibung von Ausführungsformen zum Verbessern von Transi­ storen zweier Leitungstypen

Die Beschreibung im Abschnitt B wurde für Ausführungsformen vor­ genommen, auf welche die vorliegende Erfindung angewandt wurde, wobei nur entweder P-Kanal oder N-Kanal Transistoren speziell verbessert wurden. Nachfolgend wird eine Beschreibung von Ausfüh­ rungsbeispielen vorgenommen, die die Eigenschaften von sowohl P-Kanal als auch N-Kanal Transistoren verbessern, zum Erhöhen einer Betriebsgeschwindigkeit, abhängig davon, auf welche Logikpegel die Lesebitleitungen getrieben werden.

D-1) Elfte Ausführungsform

Fig. 29 ist ein Schaltbild mit einer Speicherzellenschaltung 1701 gemäß einer elften Ausführungsform. Bei dieser Ausführungs­ form ist eine Lesepufferschaltung 226 anstelle der Lesepuffer­ schaltung 221 gemäß der ersten Ausführungsform geschaffen.

In der Lesepufferschaltung 226 sind ein P-Kanal MOS-Transistor 123 und ein N-Kanal MOS-Transistor 134 in Reihe zwischen einer Versorgungsspannungsleitung 111 und einem Erdleiter 112 verbun­ den. Der Transistor 123 empfängt an seinem Gate ein Ausgangssi­ gnal eines NAND-Gatters 151, während der Transistor 134 an seinem Gate ein Ausgangssignal eines NOR-Gatters 152 empfängt.

Ein Eingabeanschluß 1511 des NAND-Gatters 151 ist mit einem An­ schluß 201b einer Speicherschaltung 21 verbunden, und ein weite­ rer Eingabeanschluß 1512 ist mit einem Eingabeanschluß einer In­ verterschaltung 153 verbunden. Ein Eingabeanschluß 1521 des NOR-Gatters 152 wird mit einem Ausgabesignal des NAND-Gatters 151 beaufschlagt, und ein weiterer Eingabeanschluß 1522 wird mit ei­ nem Ausgangssignal der Inverterschaltung 153 beaufschlagt. Ein Eingabeanschluß der Inverterschaltung 153 ist mit einer Lesewort­ leitung 182 verbunden.

Bei der Speicherzellenschaltung 1701 ist die Speicherschaltung 21 wie bei der ersten Ausführungsform gebildet, wobei die Leseopera­ tion wie bei der ersten Ausführungsform stattfindet. Ein Lesebe­ trieb dieser Ausführungsform wird nachfolgend auf der Basis der nachfolgenden Tabelle 1 beschrieben.

Tabelle 1

Wenn die Lesewortleitung 182 auf niedrigem Logikpegel steht, wer­ den die Ausgabelogikpegel der Gatter 151 und 152 hoch bzw. nied­ rig, unabhängig von einem Logikpegel, der an dem Anschluß 201b der Speicherschaltung 21 anliegt. In diesem Fall sind daher beide Transistoren 123 und 134 ausgeschaltet, und die Bitleitung 192 ist in einem abgetrennten Zustand, d. h. einem schwimmenden Zu­ stand. Dieses wird durch den "Z"-Pegel in Tabelle 1 dargestellt.

Wenn die Lesewortleitung 182 andererseits auf hohem Logikpegel steht, gehen beide Ausgänge der Gatter 151 und 152 auf Logikpe­ gel, die komplementär dem an den Anschluß 201 der Speicherschal­ tung 21 angelegt sind.

Wenn der Anschluß 201b der Speicherschaltung 21 mit einem niedri­ gen Logikpegel beaufschlagt wird, werden daher die Transistoren 123 und 134 ausgeschaltet bzw. leitend, wodurch die Bitleitung 192 mit einem niedrigen Logikpegel beaufschlagt wird. Wenn der Anschluß 21b der Speicherschaltung 21 mit einem hohen Logikpegel beaufschlagt wird, liegt hoher Logikpegel an der Bitleitung 192 an. Ein Logikpegel identisch dem, der an den Anschluß 201b der Speicherschaltung 21 angelegt ist, wird aus der Bitleitung 192 ausgelesen.

Wenn ein hoher Logikpegel aus der Bitleitung 192 ausgegeben wird, verbindet nur der Transistor 123 die Bitleitung 132 mit der Ver­ sorgungsspannungsleitung 111. Wenn ein niedriger Logikpegel ande­ rerseits aus der Bitleitung 192 ausgegeben wird, verbindet nur der Transistor 134 die Bitleitung 192 mit dem Erdleiter 112. Die Bitleitung 192 wird durch einen einzelnen Transistor betrieben, dessen Logikpegel ausgegeben wird, wodurch die Betriebsgeschwin­ digkeit verglichen mit der bekannten Technik erhöht wird.

D-2) Zwölfte Ausführungsform

Fig. 30 ist ein Schaltbild mit einer Speicherzellenschaltung 1702 gemäß einer zwölften Ausführungsform. Eine Lesepufferschal­ tung 227 ist anstelle der Lesepufferschaltung 226 des Aufbaus der elften Ausführungsform gezeigt.

Die Lesepufferschaltung 227 weist einen solchen Aufbau auf, daß das NOR-Gatter 152 und die Inverterschaltung 153 in der Lesepuf­ ferschaltung 226 durch ein AND-Gatter 154 ersetzt sind. Die Tran­ sistoren 123 und 124 werden mit Ausgangssignalen eines NAND-Gat­ ters 151 bzw. des AND-Gatters 154 an deren Gates beaufschlagt.

Ferner ist ein Eingabeanschluß 1511 des NAND-Gatter 151 mit einem Anschluß 201b einer Speicherschaltung 21 verbunden, und ein wei­ terer Eingabeanschluß 1512 ist mit einem Eingabeanschluß 1542 des AND-Gatter 154 verbunden. Der Eingabeanschluß 1542 des AND-Gat­ ters 154 ist mit einer Lesewortleitung 182 verbunden und ein wei­ terer Eingabeanschluß 1541 des AND-Gatters 154 wird mit einem Ausgangssignal des NAND-Gatters 151 beaufschlagt.

Bei der Speicherzellenschaltung 1702 ist die Speicherschaltung 21 wie bei der ersten Ausführungsform gebildet, wobei deren Schreib­ operation gleich der der ersten Ausführungsform ist. Andererseits ist ein Lesebetrieb dieser Ausführungsform gleich der der elften Ausführungsform, wie in Tabelle 2 gezeigt.

Tabelle 2

Das Ausgangssignal des Gatters 154 der zwölften Ausführungsform ist gleich dem des Gatters 152 der elften Ausführungsform. Daher ist es bei der zwölften Ausführungsform möglich, denselben vor­ teilhaften Effekt wie bei der elften Ausführungsform zu errei­ chen.

D-3) Dreizehnte Ausführungsform

Fig. 31 ist ein Schaltbild mit einer Speicherzellenschaltung 1703 gemäß einer dreizehnten Ausführungsform. Eine Lesepuffer­ schaltung 228 ist anstelle der Lesepufferschaltung 226 bei dem Aufbau der elften Ausführungsform vorgesehen.

Bei dieser Lesepufferschaltung 228 wird ein Eingabeanschluß 1541 eines AND-Gatters 154 nicht mit einem Ausgangssignal eines NAND-Gatters 151 beaufschlagt, sondern mit einem Logikpegel, der an einem Anschluß 201a einer Speicherschaltung 21 anliegt.

Mit anderen Worten, die Beziehung zwischen der dreizehnten Aus­ führungsform und der zwölften Ausführungsform ist gleich der der zweiten Ausführungsform zur ersten Ausführungsform.

Bei der Speicherzellenschaltung 1703 ist die Speicherschaltung 21 wie die der ersten Ausführungsform gebildet, wobei deren Schreib­ betrieb gleich der der ersten Ausführungsform ist. Unter der An­ nahme, daß die Anschlüsse 201a und 201b der Speicherschaltung 21 mit zueinander komplementären Logikpegeln beaufschlagt sind, ist der Lesebetrieb gleich der der zwölften Ausführungsform, wie in Tabelle 3 gezeigt.

Tabelle 3

Daher ist es bei der dreizehnten Ausführungsform möglich, eine vorteilhafte Wirkung wie bei der zwölften und elften Ausführungs­ form zu erreichen.

E. Weitere Modifikationen

Während die Speicherzellenschaltungen von Zwei-Port-Strukturen in der vierten bis sechsten und der neunten und zehnten Ausführungs­ form auf Drei-Port-Strukturen aufgeweitet worden sind, können durch entsprechendes Vorgehen, die Anzahl von Ports weiter erhöht werden. Auch in diesem Fall ist es möglich, gleichzeitig Lese- und Schreibbetrieb durchzuführen, da alle Ports voneinander unab­ hängig sind.

Während jede der oben beschriebenen Ausführungsformen einen ein­ zelnen Schreibport aufweist, ist es möglich, gleichzeitig Lese- und Schreibbetrieb durchzuführen, auch wenn zwei oder mehr Schreibports vorgesehen sind, da alle Ports voneinander unab­ hängig sind.

Das Schreibzugriffsgatter kann nicht nur durch einen N-Kanal MOS-Transistor gebildet sein, sondern kann auch durch einen P-Kanal MOS-Transistor, durch einen Zwei-Kanal MOS-Transistor oder weite­ re gebildet sein, oder mit einer einzelnen Schreibbitleitung ge­ schrieben werden.

Claims (66)

1. Speicherzellenschaltung mit
einer Speichervorrichtung zum Speichern von Speicherlogiksigna­ len, die einen von komplementären ersten und zweiten Logikwerten annehmen, wobei die Speichervorrichtung einen normalen Ausgang zum Ausgeben des Speicherlogikwerts und mindestens eine Lesevor­ richtung aufweist,
und wobei die Lesevorrichtung aufweist:
einen Ausgabeanschluß (191),
einen ersten Potentialpunkt (111) mit einem Potential entspre­ chend dem ersten Logikwert,
einen zweiten Potentialpunkt (112) mit einem Potential entspre­ chend dem zweiten Logikwert,
einen Steueranschluß (203, 204, 182) zum Anlegen eines Steuersi­ gnals zum Steuern, ob der Ausgabeanschluß mit einer Ausgabelogik identisch dem Speicherlogikwert beaufschlagt wird, oder in einen schwimmenden Zustand gebracht wird,
einen ersten MOS-Transistor (123) mit einer ersten und einer zweiten Leitungselektrode, die mit dem ersten Potentialpunkt bzw. dem Ausgabeanschluß verbunden sind, sowie mit einer Steuerelek­ trode,
einen zweiten MOS-Transistor (134) mit einer ersten Leitungselek­ trode, einer zweiten mit dem Ausgabeanschluß (192) verbundenen Leitungselektrode sowie mit einer Steuerelektrode, die mit dem Steuersignal beaufschlagt wird, wobei der zweite MOS-Transistor durch das Steuersignal betrieben wird,
einen dritten MOS-Transistor (133) mit einer Steuerelektrode, die mit einem invertierten Speicherlogikwert komplementär dem Spei­ cherlogikwert beaufschlagt wird, sowie mit einer ersten und einer zweiten Leitungselektrode, die in Reihe mit dem zweiten MOS-Tran­ sistor zwischen dem zweiten Potentialpunkt und dem Ausgabean­ schluß verbunden sind, und
eine Logikschaltung (15), die durch das Steuersignal getrieben wird, zum Anlegen eines Treibersignals zum Treiben des ersten MOS-Transistors an die Steuerelektrode des ersten MOS-Transi­ stors, auf der Basis des Speicherlogiksignals.

2. Speicherzellenschaltung nach Anspruch 1, gekennzeichnet durch eine Schreibvorrichtung zum externen Schreiben des Speicherlogik­ signals in die Speichervorrichtung.

3. Speicherzellenschaltung nach Anspruch 2, dadurch gekenn­ zeichnet, daß die Schreibvorrichtung einen vierten MOS-Transistor aufweist, mit einer ersten Leitungselektrode, die mit dem normalen Ausgang ver­ bunden ist, und einer zweiten Leitungselektrode, die mit einem vorgegebenen Logiksignal beaufschlagt wird, das als Speicherlo­ giksignal einzuschreiben ist, sowie mit einer Steuerelektrode, die mit einem Schreibsignal beaufschlagt wird, zum Bestimmen, ob das Schreiben durchgeführt wird.

4. Speicherzellenschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Treibersignal komplementär dem Speicherlogiksignal ist.

5. Speicherzellenschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der erste Transistor von einem ersten Leitungstyp ist, und der zweite und der dritte MOS-Transistor von einem zweiten Lei­ tungstyp komplementär dem ersten Leitungstyp sind.

6. Speicherzellenschaltung nach Anspruch 5, dadurch gekenn­ zeichnet, daß der erste MOS-Transistor getrieben wird, wenn der zweite Logik­ wert an dessen Steuerelektrode angelegt wird, und der zweite und der dritte MOS-Transistor getrieben wird, wenn der erste Logik­ wert an deren Steuerelektroden angelegt wird.

7. Speicherzellenschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das dem ersten Logikwert entsprechende Potential höher als das dem zweiten Logikwert entsprechende Potential ist.

8. Speicherzellenschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Logikschaltung ein Logikelement aufweist, zum Invertieren des logischen Produktes des Steuersignals und des Speicherlogiksi­ gnals, die einander entsprechen, zum Erhalten des Treibersignals.

9. Speicherzellenschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das dem ersten Logikwert entsprechende Potential niedriger als das dem zweiten Logikwert entsprechende Potential ist.

10. Speicherzellenschaltung nach Anspruch 9, dadurch gekenn­ zeichnet, daß die Logikschaltung ein Logikelement aufweist, zum Bilden der lo­ gischen Summe des Steuersignals und des Speicherlogiksignals, die einander entsprechen, und zum Invertieren derselben zum Erhalten des Treibersignals.

11. Speicherzellenschaltung nach Anspruch 5, dadurch gekenn­ zeichnet, daß das Treibersignal an die Steuerelektrode des dritten MOS-Transi­ stors angelegt wird, als invertiertes Speicherlogiksignal.

12. Speicherzellenschaltung nach einem der Ansprüche 1 bis 11, gekennzeichnet durch eine Mehrzahl von Lesevorrichtungen.

13. Speicherzellenschaltung nach Anspruch 12, dadurch gekennz­ eichnet, daß das Steuersignal an jede der Mehrzahl von Lesevorrichtungen ange­ legt wird und ausschließlich eine der Mehrzahl von Lesevorrich­ tungen treibt.

14. Speicherzellenschaltung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die zweite Leitungselektrode des zweiten MOS-Transistors mit dem Ausgabeanschluß verbunden ist, die zweite Leitungselektrode des dritten MOS-Transistors mit der ersten Leitungselektrode des zweiten MOS-Transistors verbunden ist, und die erste Leitungs­ elektrode des dritten MOS-Transistors mit dem zweiten Potential­ punkt verbunden ist.

15. Speicherzellenschaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß
die Speichervorrichtung ferner einen invertierten Ausgang zum Ausgeben eines Logikwerts komplementär dem Speicherlogikwert auf­ weist,
wobei der inverse Ausgang mit der Steuerelektrode des dritten MOS-Transistors verbunden ist.

16. Speicherzellenschaltung nach Anspruch 15, gekennzeichnet durch eine Schreibvorrichtung zum externen Schreiben des Speicherlogik­ werts in die Speichervorrichtung.

17. Speicherzellenschaltung nach Anspruch 16, dadurch gekenn­ zeichnet, daß die Schreibvorrichtung einen vierten MOS-Transistor aufweist, mit einer ersten Leitungselektrode, die mit dem normalen Ausgang ver­ bunden ist, einer zweiten Leitungselektrode, die mit einem vorbe­ stimmten Logikwert beaufschlagt wird, der als Speicherlogikwert einzuschreiben ist, und einer Steuerelektrode, die mit einem Schreibsignal beaufschlagt wird, zum Bestimmen, ob das Schreiben durchgeführt wird.

18. Speicherzellenschaltung nach Anspruch 17, dadurch gekenn­ zeichnet, daß die Schreibvorrichtung ferner einen fünften MOS-Transistor auf­ weist, mit einer ersten Leitungselektrode, die mit dem inversen Ausgang verbunden ist, einer zweiten Leitungselektrode, die mit einem vorbestimmten Logikwert beaufschlagt ist, der als Spei­ cherlogikwert einzuschreiben ist, und einer Steuerelektrode, die mit einem Schreibsignal beaufschlagt wird, zum Bestimmen, ob das Schreiben durchgeführt wird.

19. Speicherzellenschaltung nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, daß die Speichervorrichtung aufweist:
einen ersten Inverter mit einem Eingang, der mit dem normalen Ausgang verbunden ist, und mit einem Ausgang, der mit dem inver­ sen Ausgang verbunden ist, und
einen zweiten Inverter, der antiparallel mit dem ersten Inverter verbunden ist.

20. Speicherzellenschaltung nach Anspruch 15, dadurch gekenn­ zeichnet, daß das Treibersignal ein gegenüber dem Speicherlogiksignal komple­ mentäres Signal ist.

21. Speicherzellenschaltung nach Anspruch 20, dadurch gekenn­ zeichnet, daß der erste MOS-Transistor eines ersten Leitungstyps ist, und der zweite und der dritte MOS-Transistor eines zweiten Leitungstyps sind, komplementär dem ersten Leitungstyp.

22. Speicherzellenschaltung nach Anspruch 21, dadurch gekenn­ zeichnet, daß der erste MOS-Transistor getrieben wird, wenn der zweite Logik­ wert an dessen Steuerelektrode angelegt wird, und der zweite und der dritte MOS-Transistor getrieben werden, wenn der erste Logik­ wert an deren Steuerelektroden angelegt wird.

23. Speicherzellenschaltung nach Anspruch 22, dadurch gekenn­ zeichnet, daß das dem ersten Logikwert entsprechende Potential höher als das dem zweiten Logikwert entsprechende Potential ist.

24. Speicherzellenschaltung nach Anspruch 23, dadurch gekenn­ zeichnet, daß die Logikschaltung ein Logikelement aufweist, zum Invertieren des Logikprodukts des Steuersignals und des Speicherlogiksignals, die einander entsprechen, zum Erhalten des Treibersignals.

25. Speicherzellenschaltung nach Anspruch 22, dadurch gekenn­ zeichnet, daß das dem ersten Logikwert entsprechende Potential niedriger als das dem zweiten Logikwert entsprechende Potential ist.

26. Speicherzellenschaltung nach Anspruch 25, dadurch gekenn­ zeichnet, daß die Logikschaltung ein Logikelement aufweist, zum Erhalten der Logiksumme des Steuersignals und des Speicherlogiksignals, die einander entsprechen, und zum Invertieren derselben zum Erhalten des Treibersignals.

27. Speicherzellenschaltung nach Anspruch 22, dadurch gekenn­ zeichnet, daß die zweite Leitungselektrode des zweiten MOS-Transistors mit dem Ausgabeanschluß verbunden ist, die zweite Leitungselektrode des dritten MOS-Transistors mit der ersten Leitungselektrode des zweiten MOS-Transistors verbunden ist, und die erste Leitungs­ elektrode des dritten MOS-Transistors mit dem zweiten Potential­ punkt verbunden ist.

28. Speicherzellenschaltung nach Anspruch 27, gekennzeichnet durch eine Mehrzahl von Lesevorrichtungen.

29. Speicherzellenschaltung nach Anspruch 28, dadurch gekenn­ zeichnet, daß das an jede der Mehrzahl von Lesevorrichtungen angelegte Steuer­ signal ausschließlich eine der Mehrzahl von Lesevorrichtungen treibt.

30. Speicherzellenschaltung nach Anspruch 22, dadurch gekenn­ zeichnet, daß die zweite Leitungselektrode des dritten MOS-Transistors mit dem Ausgabeanschluß verbunden ist, die zweite Leitungselektrode des zweiten MOS-Transistors mit der ersten Leitungselektrode des dritten MOS-Transistors verbunden ist, und die erste Leitungselektrode des zweiten MOS-Transistors mit dem zweiten Potentialpunkt verbunden ist.

31. Speicherzellenschaltung nach Anspruch 30, dadurch gekenn­ zeichnet, daß der zweite MOS-Transistor auch in der Logikschaltung eingesetzt wird.

32. Speicherzellenschaltung nach Anspruch 31, gekennzeichnet durch eine Mehrzahl von Lesevorrichtungen.

33. Speicherzellenschaltung nach Anspruch 32, dadurch gekenn­ zeichnet, daß das an jede der Mehrzahl von Lesevorrichtungen angelegte Steuer­ signal ausschließlich eine der Mehrzahl von Lesevorrichtungen treibt.

34. Speicherzellenschaltung nach einem der Ansprüche 1 bis 33, dadurch gekennzeichnet, daß die Logikschaltung aufweist:
einen vierten MOS-Transistor eines zweiten Leitungstyps, mit ei­ ner ersten Leitungselektrode, die mit der zweiten Leitungselek­ trode des zweiten MOS-Transistors verbunden ist, einer mit der Steuerelektrode des ersten MOS-Transistors verbundenen zweiten Leitungselektrode, und einer mit dem Speicherlogiksignal beauf­ schlagten Steuerelektrode,
einen fünften MOS-Transistor eines ersten Leitungstyps, mit einer mit dem ersten Potentialpunkt verbundenen ersten Leitungselektro­ de, einer mit der ersten Leitungselektrode des vierten MOS-Tran­ sistors verbundenen zweiten Leitungselektrode, und einer mit der Steuerelektrode des zweiten MOS-Transistors verbundenen Steuer­ elektrode, und einen sechsten MOS-Transistor des ersten Leitungs­ typs, mit einer mit dem ersten Potentialpunkt verbundenen ersten Leitungselektrode, einer mit der ersten Leitungselektrode des vierten MOS-Transistors verbundenen zweiten Leitungselektrode,
und einer mit der Steuerelektrode des vierten MOS-Transistors verbundenen Steuerelektrode.

35. Speicherzellenschaltung mit
einem Satz von Speichervorrichtungen, die jeweils ein Logikspei­ chersignal speichern, das entweder einen ersten oder einen zwei­ ten zueinander komplementären Logikwert annimmt, mit einem norma­ len Ausgang zum Ausgeben des Speicherlogikwerts, und mindestens einer Lesevorrichtung,
wobei die Lesevorrichtung aufweist:
einen Ausgabeanschluß,
einen ersten Potentialpunkt mit einem Potential entsprechend dem ersten Logikwert,
einem zweiten Potentialpunkt mit einem Potential entsprechend dem zweiten Logikwert,
einem Satz von Steueranschlüssen entsprechend der Speichervor­ richtung zum Anlegen eines Satzes von Steuersignalen zum Steuern, ob der Ausgabeanschluß mit einem Ausgabelogiksignal identisch mit dem Speicherlogiksignal beaufschlagt wird, oder in einen schwim­ menden Zustand gebracht wird,
mindestens einem ersten MOS-Transistor mit einer ersten und einer zweiten Leitungselektrode, die mit dem ersten Potentialpunkt bzw. dem Ausgabeanschluß verbunden sind, und mit einer Steuerelektro­ de, einem Satz von zweiten MOS-Transistoren entsprechend der Speichervorrichtung, jeweils mit einer ersten Leitungselektrode, einer mit dem Ausgabeanschluß verbundenen zweiten Leitungselektrode und einer mit dem Steuersignal beaufschlagten Steuerelektrode, wobei die MOS-Transistoren durch die Steuersignale entsprechend der Speichervorrichtung betrieben werden,
eine Logikschaltung zum Auswählen eines Speicherlogiksignals aus einer Mehrzahl von Speicherlogiksignalen durch den Satz von Steu­ ersignalen, und zum Anlegen eines Treibersignals zum Treiben des ersten MOS-Transistors, an die Steuerelektrode des ersten MOS-Transistors, auf diese Basis, und
mindestens einen dritten MOS-Transistor, der in Reihe zwischen den ersten Leitungselektroden des Satzes von zweiten MOS-Transi­ storen und dem zweiten Potentialpunkt verbunden ist, wobei jeder dritte MOS-Transistor eine Steuerelektrode aufweist, die mit ei­ nem invertierten Speicherlogiksignal komplementär dem Speicherlo­ giksignal beaufschlagt wird, und ferner eine erste und eine zwei­ te Leitungselektrode aufweist.

36. Speicherzellenschaltung nach Anspruch 35, gekennzeichnet durch einen Satz von Schreibvorrichtungen entsprechend der Speichervor­ richtung, zum externen Schreiben der Speicherlogiksignale in die Speichervorrichtung.

37. Speicherzellenschaltung nach Anspruch 36, dadurch gekenn­ zeichnet, daß jede Schreibvorrichtung einen vierten MOS-Transistor aufweist, mit einer ersten Leitungselektrode, die mit dem normalen Ausgang verbunden ist, einer zweiten Leitungselektrode, die mit einem vorbestimmten Logikwert beaufschlagt wird, der als Speicherlogik­ signal einzuschreiben ist, und mit einer Steuerelektrode, die mit einem Schreibsignal beaufschlagt wird, zum Bestimmen, ob das Schreiben durchgeführt werden soll.

38. Speicherzellenschaltung nach Anspruch 35, dadurch gekenn­ zeichnet, daß nur ein Steuersignal entsprechend einer Speichervorrichtung, die ein Logikspeichersignal speichert, aus dem Satz von Steuersigna­ len aktiviert ist.

39. Speicherzellenschaltung nach Anspruch 35, dadurch gekenn­ zeichnet, daß der erste MOS-Transistor von einem ersten Leitungstyp ist, und der zweite und der dritte MOS-Transistor von einem zweiten Lei­ tungstyp komplementär dem ersten Leitungstyp sind.

40. Speicherzellenschaltung nach Anspruch 39, dadurch gekenn­ zeichnet, daß der erste MOS-Transistor getrieben wird, wenn der zweite Logik­ wert an dessen Steuerelektrode angelegt wird, und der zweite und der dritte MOS-Transistor getrieben werden, wenn der erste Logik­ wert an deren Steuerelektroden angelegt wird.

41. Speicherzellenschaltung nach Anspruch 39, dadurch gekenn­ zeichnet, daß das Treibersignal ein Signal komplementär dem einem Speicherlo­ giksignal ist.

42. Speicherzellenschaltung nach Anspruch 41, dadurch gekenn­ zeichnet, daß eine dem ersten Logikwert entsprechendes Potential höher als ein dem zweiten Logikwert entsprechendes Potential ist.

43. Speicherzellenschaltung nach Anspruch 42, dadurch gekenn­ zeichnet, daß die Logikschaltung aufweist:
einen Satz von ersten Logikelementen entsprechend der Speicher­ vorrichtung zum Bilden des Logikprodukts des Steuersignals und des Speicherlogiksignals, die einander entsprechen, und
ein zweites Logikelement zum Bilden der logischen Summe von Aus­ gängen des Satzes von ersten Logikelementen und zum Invertieren derselben zum Erhalten des Treibersignals.

44. Speicherzellenschaltung nach Anspruch 41, dadurch gekenn­ zeichnet, daß eine dem ersten Logikwert entsprechendes Potential niedriger als das dem zweiten Logikwert entsprechende Potential ist.

45. Speicherzellenschaltung nach Anspruch 44, dadurch gekenn­ zeichnet, daß die Logikschaltung aufweist:
einen Satz von ersten Logikelementen entsprechend der Speicher­ vorrichtung zum Bilden der logischen Summe der Steuersignale und der Logikspeichersignale, die einander entsprechen, und
ein zweites Logikelement zum Bilden des logischen Produkts von Ausgängen des Satzes von ersten Logikelementen und zum Invertie­ ren derselben zum Erhalten des Treibersignals.

46. Speicherzellenschaltung nach Anspruch 41, dadurch gekenn­ zeichnet, daß das Treibersignal an die Steuerelektrode des dritten MOS-Transi­ stors als invertiertes Speicherlogiksignal angelegt wird.

47. Speicherzellenschaltung nach Anspruch 46, gekennzeichnet durch eine Mehrzahl von Lesevorrichtungen.

48. Speicherzellenschaltung nach Anspruch 47, dadurch gekenn­ zeichnet, daß der Satz von an jede der Mehrzahl von Lesevorrichtungen angeleg­ ten Steuersignalen ausschließlich eine der Mehrzahl von Lesevor­ richtungen treibt.

49. Speicherzellenschaltung nach Anspruch 46, dadurch gekenn­ zeichnet, daß der erste MOS-Transistor korrespondierend dem Satz von zweiten MOS-Transistoren vorgesehen ist.

50. Speicherzellenschaltung nach Anspruch 46, dadurch gekenn­ zeichnet, daß der dritte MOS-Transistor korrespondierend dem Satz von zweiten MOS-Transistoren vorgesehen ist.

51. Speicherzellenschaltung nach Anspruch 50, dadurch gekenn­ zeichnet, daß die zweiten Leitungselektroden der zweiten MOS-Transistoren ge­ meinsam mit dem Ausgabeanschluß verbunden sind, die ersten Lei­ tungselektroden des Satzes von zweiten MOS-Transistoren jeweils mit den zweiten Leitungselektroden von korrespondieren dritten MOS-Transistoren verbunden sind, und die ersten Leitungselektro­ den der dritten MOS-Transistoren mit dem zweiten Potentialpunkt verbunden sind.

52. Speicherzellenschaltung nach Anspruch 46, gekennzeichnet durch einen einzelnen ersten MOS-Transistor.

53. Speicherzellenschaltung nach Anspruch 52, gekennzeichnet durch einen einzelnen dritten MOS-Transistor.

54. Speicherzellenschaltung nach Anspruch 53, dadurch gekenn­ zeichnet, daß die zweiten Leitungselektroden des Satzes von zweiten MOS-Transi­ storen gemeinsam mit dem Ausgabeanschluß verbunden sind, die er­ sten Leitungselektroden des Satzes von zweiten MOS-Transistoren gemeinsam mit der zweiten Leitungselektrode des dritten MOS-Tran­ sistors verbunden sind, und die erste Leitungselektrode des drit­ ten MOS-Transistors mit dem zweiten Potentialpunkt verbunden ist.

55. Speicherzellenschaltung mit
einer Speichervorrichtung zum Speichern eines Logikspeichersi­ gnals, das entweder einen ersten oder einen Logikwert, die zuein­ ander komplementär sind, annimmt, wobei die Speichervorrichtung einen normalen Ausgang zum Ausgeben des Logikspeicherwerts auf­ weist, und
eine Lesevorrichtung aufweist, wobei die Lesevorrichtung auf­ weist:
einen Ausgabeanschluß,
einen ersten Potentialpunkt, der ein dem ersten Logikwert ent­ sprechendes Potential aufweist,
einen zweiten Potentialpunkt, der ein dem zweiten Logikwert ent­ sprechendes Potential aufweist,
einen Steueranschluß zum Anlegen eines Steuersignals, das den ersten Logikwert annimmt, zum Beaufschlagen des Ausgabeanschlus­ ses mit einem Ausgabelogiksignal identisch dem Speicherlogiksi­ gnal, und das den zweiten Logikwert annimmt, zum Bringen des Aus­ gabeanschlusses in einen schwimmenden Zustand,
einen ersten MOS-Transistor mit einer ersten und einer zweiten Leitungselektrode, die mit dem ersten Potentialpunkt bzw. dem Ausgabeanschluß verbunden sind, sowie mit einer Steuerelektrode, einen zweiten MOS-Transistor mit einer ersten und einer zweiten Leitungselektrode, die mit dem zweiten Potentialpunkt bzw. dem Ausgabeanschluß verbunden sind, und mit einer Steuerelektrode, und
eine Logikschaltung zum Anlegen eines ersten und eines zweiten Ausschaltsignals zum Bringen mindestens eines des ersten und des zweiten MOS-Transistors in einen ausgeschalteten Zustand, durch Anlegen an die Steuerelektrode des ersten bzw. des zweiten MOS-Transistors, auf der Basis des Steuersignals und des Logikspei­ chersignals.

56. Speicherzellenschaltung nach Anspruch 55, gekennzeichnet durch eine Schreibvorrichtung zum externen Schreiben des Speicherlogik­ signals in die Speichervorrichtung.

57. Speicherzellenschaltung nach Anspruch 56, dadurch gekenn­ zeichnet, daß die Schreibvorrichtung einen dritten MOS-Transistor aufweist, mit einer ersten Leitungselektrode, die mit dem normalen Ausgang ver­ bunden ist, einer zweiten Leitungselektrode, die mit einem vor­ bestimmten Logikwert beaufschlagt wird, der als Logikspeicherwert einzuschreiben ist, und mit einer Steuerelektrode, die mit einem Schreibsignal beaufschlagt wird, zum Bestimmen, ob das Schreiben durchgeführt wird.

58. Speicherzellenschaltung nach Anspruch 55, dadurch gekenn­ zeichnet, daß der erste MOS-Transistor von einem ersten Leitungstyp ist und der zweite MOS-Transistor von einem zweiten Leitungstyp komplementär dem ersten Leitungstyp ist.

59. Speicherzellenschaltung nach Anspruch 58, dadurch gekenn­ zeichnet, daß der erste MOS-Transistor in einen ausgeschalteten Zustand ein­ tritt, wenn der erste Logikwert an dessen Steuerelektrode ange­ legt wird, und der zweite MOS-Transistor in einen ausgeschalteten Zustand eintritt, wenn der zweite Logikwert an dessen Steuerelek­ trode angelegt wird.

60. Speicherzellenschaltung nach Anspruch 58, dadurch gekenn­ zeichnet, daß
das erste und das zweite Ausschaltsignal zueinander komplementär sind, wenn das Steuersignal eine Steuerung zum Beaufschlagen des Ausgabeanschlusses mit dem Ausgabelogiksignal identisch mit dem Logikspeichersignal durchführt, und
das erste und das zweite Ausschaltsignal zum Logikspeichersignal komplementär sind, wenn das Steuersignal eine Steuerung zum Brin­ gen des Ausgabeanschlusses in einen schwimmenden Zustand durch­ führt.

61. Speicherzellenschaltung nach Anspruch 60, dadurch gekenn­ zeichnet, daß die Logikschaltung ein erstes Logikelement aufweist, das das Steuersignal und das Logikspeichersignal empfängt und deren logi­ sche Summe invertiert, zum Erzeugen des ersten Ausschaltsignals.

62. Speicherzellenschaltung nach Anspruch 61, dadurch gekenn­ zeichnet, daß die Logikschaltung ein zweites Logikelement aufweist, zum Emp­ fangen des Steuersignal und des erstem Ausschaltsignals und zum Erzeugen des Ausschaltsignals durch deren Logiksumme.

63. Speicherzellenschaltung nach Anspruch 62, dadurch gekenn­ zeichnet, daß das zweite Logikelement ein AND-Gatter ist.

64. Speicherzellenschaltung nach Anspruch 62, dadurch gekenn­ zeichnet, daß das zweite Logikelement aufweist:
ein NOR-Gatter mit einem ersten Eingang zum Empfangen des ersten Steuersignals, einem Ausgang, der mit der Steuerelektrode des zweiten MOS-Transistors verbunden ist, und mit einem zweiten Aus­ gabeanschluß, und
einen Inverter zum Invertieren des Steuersignals und zum Anlegen desselben an den zweiten Ausgabeanschluß des NOR-Gatters.

65. Speicherzellenschaltung nach Anspruch 61, dadurch gekenn­ zeichnet, daß
die Speichervorrichtung einen inversen Ausgang zum Ausgeben eines Logikwerts komplementär dem Logikspeicherwert aufweist,
wobei die Logikschaltung ferner ein zweites Logikelement auf­ weist, mit einem ersten Eingang, der mit Steuersignal beauf­ schlagt wird und einem zweiten Eingang, der mit dem inversen Aus­ gang der Speichervorrichtung verbunden ist, zum Erzeugen des zweiten Ausschaltsignals durch die logische Summe von Werten, die an den ersten und den zweiten Eingang angelegt werden.

66. Speicherzellenschaltung nach Anspruch 65, dadurch gekenn­ zeichnet, daß die Schreibvorrichtung einen vierten MOS-Transistor aufweist, mit einer ersten Leitungselektrode, die mit dem inversen Ausgang ver­ bunden ist, einer zweiten Leitungselektrode, die mit einem vor­ bestimmten Logiksignal, das als Logikspeichersignal einzuschrei­ ben ist, beaufschlagt wird, und mit einer Steuerelektrode, die mit einem Schreibsignal beaufschlagt wird zum Bestimmen, ob das Schreiben durchgeführt werden soll.