JP6825476B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来から、半導体装置において、動作していない被制御回路に対して供給される電源を遮断し、被制御回路におけるリーク電流を削減する技術が知られている。この技術では、半導体装置において、電源ラインと被制御回路との間に電源スイッチ回路を設け、被制御回路を動作させる場合は電源スイッチ回路を介して被制御回路に電源電圧を供給し、動作させない場合は電源スイッチ回路によって電源電圧の供給を遮断する。
具体的には、例えば、電源遮断可能領域に対する電源の供給と遮断とを切り替えるスイッチセルを有する半導体装置等が知られている（例えば、特許文献１等）。
特開２０１３−１１４０１９号公報 特開２０１６−００１６５２号公報 特開２０１１−１５９８１０号公報 特開２０１１−２４３７９４号公報 特開２０１２−２３４５９３号公報
しかしながら、従来では、異なる種類の被制御回路に対応した具体的な電源スイッチ回路の構成が検討されていない。
開示の技術は、上記事情に鑑みてこれを解決すべくなされたものであり、異なる種類の被制御回路に対応した電源スイッチ回路を提供することを目的としている。
開示の技術は、半導体基板に形成された第１回路と、前記半導体基板に形成された第２回路と、第１電源線と、前記第１回路に接続する第２電源線と、第１接地線と、第３電源線と、前記第２回路に接続する第４電源線と、第２接地線と、ソース・ドレインの一端が前記第１電源線に接続し、他端が前記第２電源線に接続する第１スイッチトランジスタと、前記第２電源線と電気的に接続する前記半導体基板のウェルタップと、を有する第１スイッチ回路と、ソース・ドレインの一端が前記第３電源線に接続し、他端が前記第４電源線に接続する第２スイッチトランジスタを有し、前記第４電源線と電気的に接続する前記半導体基板のウェルタップを有さない第２スイッチ回路と、を有することを特徴とする半導体装置である。
異なる種類の被制御回路に対応した電源スイッチ回路を提供できる。
パワーゲーティングについて説明する図である。 第一の実施形態の電源スイッチ回路を説明する図である。 第一の実施形態の半導体装置の一例を示す図である。 第一の実施形態の電源スイッチ回路を示す模式図である。 第一の実施形態の第一の電源スイッチ回路の電源とウェルタップ領域との接続を説明する図である。 第一の実施形態の第一の電源スイッチ回路のレイアウトを示す図である。 第一の実施形態の第一の電源スイッチ回路の断面図を示す図である。 第一の実施形態の第一の電源スイッチ回路と被制御回路との接続を説明する図である。 第一の実施形態の第二の電源スイッチ回路を説明する図である。 第一の実施形態の第二の電源スイッチ回路のレイアウトを示す第一の図である。 第一の実施形態の第二の電源スイッチ回路の断面図を示す図である。 第一の実施形態の第二の電源スイッチ回路のレイアウトを示す第二の図である。 第一の実施形態の半導体装置の電源ラインについて説明する図である。 第二の実施形態の電源スイッチ回路を示す模式図である。 第二の実施形態の第一の電源スイッチ回路の電源とウェルタップ領域との接続を説明する図である。 第二の実施形態の第二の電源スイッチ回路を説明する図である。 第三の実施形態の第一の電源スイッチ回路のレイアウトを示す図である。 ＦｉｎＦＥＴの概略を説明する模式図である。 ナノワイヤトランジスタの概略を説明する模式図である。
（第一の実施形態）
以下に図面を参照して、第一の実施形態の説明に先立ち、パワーゲーティングについて説明する。
図１は、パワーゲーティングについて説明する図である。パワーゲーティングでは、半導体装置１内の電源ラインＶＤＤと、被制御回路２との間に、ＭＯＳ（Metal-Oxide-Semiconductor）スイッチ３が挿入される。被制御回路２は、電源ラインＶＤＤからの電源電圧の供給が制御される。ＭＯＳスイッチ３は、被制御回路２への電源電圧の供給／遮断を制御する電源スイッチ回路の一例である。
半導体装置１では、被制御回路２の動作が停止するときに、ＭＯＳスイッチ３がＰＭＵ（Power Management Unit）４によってオフされ、被制御回路２への電源電圧の供給が遮断される。また、半導体装置１では、被制御回路２が動作するときに、ＭＯＳスイッチ３がＰＭＵ４によってオンされる。ＭＯＳスイッチ３がオンされると、被制御回路２に電源電圧を供給するための電源ラインのＶｉｒｔｕａｌＶＤＤ（以下、電源ラインＶＶＤＤ）が、電源ラインＶＤＤと接続され、被制御回路２へ電源電圧が供給される。
パワーゲーティングは、このように、被制御回路２への電源電圧の供給／遮断を制御することで、被制御回路２におけるリーク電流の発生を抑制する低消費電力技術である。
ところで、一般的な半導体装置では、被制御回路として、様々な種類の回路が実装される。具体的には、例えば、被制御回路となる回路には、スタンダードセル等のロジック回路や、ＳＲＡＭ（Static Random Access Memory）等のＲＡＭ回路や、アナログマクロの回路等が含まれる。アナログマクロの回路とは、例えば、外部装置からのアナログ信号をデジタル信号へ変換するアナログデジタル変換回路（ＡＤＣ）、デジタル信号をアナログ信号へ変換するデジタルアナログ変換回路（ＤＡＣ）等である。
ところで、トランジスタのソース、ドレインだけでなく、基板にも電位を与え、トランジスタの閾値電圧を制御する場合がある。以下の説明では、基板に対して電位を与えるための領域を、ウェルタップ領域と呼ぶ。
ここで、スタンダードセルが、ウェルタップ領域を有さない場合がある。この場合、スタンダードセルが配置される領域に、スタンダードセルとは別にウェルタップ領域を配置する必要がある。また、スタンダードセルが被制御回路である場合、電源スイッチ回路内にウェルタップ領域を配置する。
これに対し、例えばアナログマクロの回路やメモリ回路等は、その回路内にウェルタップ領域が設けられている場合がある。このようなウェルタップ領域を有する回路が被制御回路である場合、電源スイッチ回路内のウェルタップ領域が使われない場合がある。
以下に説明する実施形態では、上述した点に着目し、半導体装置において、基板に電位を与えるための領域が設けられていない被制御回路と、基板に電位を与えるための領域が設けられた被制御回路のそれぞれに対応した電源スイッチ回路を用いる。
より具体的には、半導体装置において、基板に電位を与えるための領域が設けられていない被制御回路に対しては、ウェルタップ領域を有する電源スイッチ回路によって、電源電圧の供給／遮断を制御する。また、基板に電位を与えるための領域が設けられている被制御回路に対しては、ウェルタップ領域を有していない電源スイッチ回路によって、電源電圧の供給／遮断を制御する。
本実施形態では、以上のように、異なる種類の被制御回路に対応した電源スイッチ回路を用いることで、半導体装置において、使用されないウェルタップ領域に相当する分の面積を削減でき、半導体装置の小型化に貢献できる。
以下に、図２を参照して、本実施形態の電源スイッチ回路について説明する。図２は、第一の実施形態の電源スイッチ回路を説明する図である。図２（Ａ）は、ウェルタップ領域が設けられた電源スイッチ回路の概要を示す図であり、図２（Ｂ）は、ウェルタップ領域が設けられていない電源スイッチ回路の概要を示す図である。
図２（Ａ）に示す電源スイッチ回路２００は、電源スイッチ部２１と、電源スイッチ部２１の両端に隣接するウェルタップ領域２２−１、２２−２を有する。これに対し、図２（Ｂ）に示す電源スイッチ回路２１０は、電源スイッチ部３１そのものであり、ウェルタップ領域２２−１、２２−２は有していない。尚、本実施形態において、電源スイッチ部２１と電源スイッチ部３１の構成は同様である。
このため、図２のＸ−Ｙ軸において、電源スイッチ回路２１０のＸ軸方向の幅Ｘ２は、電源スイッチ回路２００のＸ軸方向の幅Ｘ１よりも狭くなる。尚、電源スイッチ回路２００と電源スイッチ回路２１０のＹ軸方向の幅Ｙ１と幅Ｙ２とは、等しくなる。
このように、本実施形態では、半導体装置において、被制御回路の種類に合わせて電源スイッチ回路２００と電源スイッチ回路２１０を使い分けることで、全ての被制御回路に対して電源スイッチ回路２００を用いる場合と比べて、実装面積を小さくできる。
以下の説明では、電源スイッチ回路２００を第一の電源スイッチ回路と呼び、電源スイッチ回路２１０を第二の電源スイッチ回路と呼ぶ場合がある。電源スイッチ回路２００と電源スイッチ回路２１０の詳細は後述する。
次に、本実施形態の半導体装置について説明する。図３は、第一の実施形態の半導体装置の一例を示す図である。図３（Ａ）は、半導体装置３０における、被制御回路が配置される領域４１の平面図を示している。図３（Ｂ）は、領域４３の外側の拡大図を示している。図３（Ｃ）は、領域４２の外側の拡大図を示している。
本実施形態の半導体装置３０における領域４１は、主にスタンダードセル（ロジック回路）４０等が配置される領域４２と、スタンダードセル（ロジック回路）４０等が配置されない領域４３とを有する。また、領域４１は、ＲＡＭやアナログ回路等の基板に電位を与えるための領域を有する回路５０を有する。
以下の説明では、主にスタンダードセル（ロジック回路）４０等が配置される領域４２を第１領域４２と呼び、スタンダードセル（ロジック回路）４０等が配置されない領域４３を第２領域４３と呼ぶ。第２領域４３は、主に電源スイッチ回路２１０等が配置される。また、第１領域４２では、電源スイッチ回路２００が例えは千鳥状に配置されている。
また、領域４１は、スタンダードセル４０等に接続する電源配線２０６、２０７を有する。電源配線２０６、２０７はＸ方向に延在している。また、図３に示すように、電源配線２０６、２０７は、領域４１（第１領域４２）の両端で途切れていてもよい。また、後述する配線３０６、３０７についても、領域４１（第２領域４３）の端で途切れていてもよい。尚、図３では、電源配線２０６、２０７の一部を図示したものであり、複数の電源配線２０６、２０７があってもよい。
また、本実施形態では、図３（Ｂ）、（Ｃ）に示すように、領域４１の外側（第１領域４２及び第２領域４３の外側）に、ダミーの配線パターン９５が存在していてもよい。図３（Ｂ）では、第１領域４２の外側にダミーの配線パターン９５が存在している。また、図３（Ｃ）では、第２領域４３の外側にダミーの配線パターン９５が存在している。
ここで、ダミーの配線パターン９５とは、例えば、回路のトランジスタや配線等に接続しない配線のことを意味する。ダミーの配線パターン９５を配置することで、配線を形成するときの製造プロセスの均一性を向上させることが出来る。
また、本実施形態において、Ｘ方向に延在する電源配線２０６、２０７は、図３（Ｂ）、（Ｃ）に示すように、ダミーの配線パターン９５の手前で途切れていても良い。
また、本実施形態では、後述する、第２領域４３に配置される電源配線３０６及び３０７についても、ダミーの配線パターン９５の手前で途切れていてもよい。さらに、ダミーの配線パターン９５は、領域４１を囲むように配置されてもよい。
また、領域４１に隣接して、別の回路領域が配置される場合、ダミーの配線パターンが配置されなくてもよい。この場合、電源配線２０６、２０７や電源配線３０６、３０７が隣接する別の回路領域の手前で途切れていてもよい。
尚、図３の例では、第１領域４２に実装されたスタンダードセル４０の一部を示したものであり、実際の第１領域４２には、多数のスタンダードセル４０が実装されても良い。
第２領域４３は、回路５０と回路５０との間の領域や、回路５０から領域４１の端部までの領域等である。第２領域４３では、電源スイッチ回路２１０は、回路５０に隣接するように、Ｙ方向に並んで配置される。
このように、本実施形態の半導体装置３０では、スタンダードセル４０に対応した電源スイッチ回路２００を配置する第１領域４２と、回路５０に対応した電源スイッチ回路２１０を配置する第２領域４３とを設けている。本実施形態の半導体装置３０では、これにより、スタンダードセル４０と回路５０の全てに対し、電源スイッチ回路２００を用いる場合と比べて、第２領域４３を小さくすることができ、半導体装置３０を小型化できる。
また、回路５０のなかには、第１領域４２と隣接する側の端と、第２領域４３と隣接する側の端とを有するものがある。第１領域４２に隣接する側の端には、第１領域内のスタンダードセル４０に接続する端子５１が配置される。端子５１は、スタンダードセル４０が出力する信号を回路５０が受信したり、スタンダードセル４０が受信する信号を回路５０が出力したりするものである。そのため、信号の減衰を抑制する等の観点から、端子５１は、第１領域４２と隣接する側の端に配置されることが望ましい。一方で、回路配置の効率の観点から、回路５０の端子５１が配置されない側に、第２領域４３を配置することが望ましい。
尚、図３に示した端子５１は一例であり、回路５０が有する端子５１が１つ又は２つであったり、４つ以上であったりしてもよい。
次に、本実施形態の電源スイッチ回路２００及び電源スイッチ回路２１０について説明する。図４は、第一の実施形態の電源スイッチ回路を示す模式図である。
本実施形態の電源スイッチ回路２００及び電源スイッチ回路２１０は、１入力１出力の電源スイッチ回路である。本実施形態の電源スイッチ回路２００と電源スイッチ回路２１０の回路構成は同様である。したがって、図４では、電源スイッチ回路２００を一例として説明する。
本実施形態の電源スイッチ回路２００は、トランジスタ２５、バッファ２６、ＴＩＮ端子、ＴＯＵＴ端子、ＴＶＤＤ端子、ＴＶＶＤＤ端子、ＴＶＳＳ端子を有する。
トランジスタ２５は、スイッチトランジスタである。バッファ２６は、インバータ２７とインバータ２８を有し、トランジスタ２５を駆動する。
ＴＩＮ端子は、バッファ２６の入力と接続されており、被制御回路への電源電圧の供給／遮断を制御する制御信号が入力される。ＴＯＵＴ端子は、バッファ２６の出力と接続されており、ＴＩＮ端子から入力された制御信号が出力される。ＴＶＤＤ端子は、トランジスタ２５の一端と接続されており、電源に接続される。ＴＶＶＤＤ端子は、トランジスタ２５の他端と接続されており、被制御回路に接続される。
トランジスタ２５は、ＰＭＯＳトランジスタであり、バッファ２６を構成するインバータ２７から出力される信号に基づき、オン／オフが制御される。インバータ２７は、ＴＶＳＳ端子と、ＴＶＤＤ端子と接続されている。ＴＶＳＳ端子は、グランドと接続されるグランド接続端子である。
本実施形態において、トランジスタ２５がオンである場合、ＴＶＤＤ端子とＴＶＶＤＤ端子とが接続し、ＴＶＶＤＤ端子にＴＶＤＤ端子が接続されている電源の電位が供給される。そして、電源の電位は、ＴＶＶＤＤ端子から被制御回路に供給される。
トランジスタ２５がオフである場合には、ＴＶＶＤＤ端子に対する電位の供給が遮断される。
次に、図５乃至図７を参照して、本実施形態の電源スイッチ回路２００について説明する。図５は、第一の実施形態の第一の電源スイッチ回路の電源とウェルタップ領域との接続を説明する図である。
本実施形態の電源スイッチ回路２００は、Ｐ型基板２０１に形成された、Ｎ型ウェル２０２、２０３、２０４を有する。また、本実施形態の電源スイッチ回路２００は、電源ラインＶＤＤを示す電源配線２０５と、電源ラインＶＶＤＤを示す電源配線２０６と、電源ラインＶＳＳを示す電源配線２０７とを有する。
電源配線２０５は、Ｐ型基板２０１上に形成され、Ｎ型ウェル２０２と電気的に接続される。電源配線２０６は、Ｐ型基板２０１上に、Ｎ型ウェル２０２、２０３、２０４に平面視で跨って形成されている。電源配線２０６は、Ｎ型ウェル２０３、２０４と電気的に接続される。
Ｎ型ウェル２０３の少なくとも一部はウェルタップ領域２２−１に含まれ、Ｎ型ウェル２０４の少なくとも一部はウェルタップ領域２２−２に含まれる。
トランジスタ２５は、Ｎ型ウェル２０２において、電源配線２０５と電源配線２０６との間に接続して形成されている。また、トランジスタ２５のゲート電極は、バッファ２６の１段目のインバータ２７の出力と接続されている。インバータ２７とインバータ２８は、電源配線２０５と電源配線２０７との間に接続されている。
また、Ｎ型ウェル２０２上には、電源配線２０５と、Ｎ型ウェル２０２とを接続するためのコンタクト２１７が形成されている。Ｎ型ウェル２０３、２０４上では、電源ラインＶＶＤＤである電源配線２０６と、Ｎ型ウェル２０３、２０４とを接続するためのコンタクト２１３、２１４がそれぞれ形成されている。
本実施形態では、被制御回路がＮ型ウェル２０３、２０４を介して、電源ラインＶＶＤＤの電位が被制御回路の基板に供給される。
尚、スタンダードセルは、一定方向に延在する電源配線２０６と電源配線２０７の間に配置されるトランジスタ等を含んで形成される。そのため、被制御回路がスタンダードセルである場合、被制御回路は、電源配線２０６、２０７が延在する方向に、複数並んで配置される。本実施形態の電源スイッチ回路２００では、電源配線２０６、２０７が延在する方向（電源スイッチ回路２００の両端）にウェルタップ領域２２−１、２２−２を形成しているため、スタンダードセルに対して、効率よく電位を供給することができる。
また、スタンダードセル４０は隣接する電源配線２０６と電源配線２０７との間だけでなく、隣接しない電源配線２０６と電源配線２０７とに接続して形成されてもよい。
以下の説明では、電源配線２０６、２０７が延在する方向をＸ軸方向（第１方向）とし、Ｘ軸方向と直交する方向をＹ軸方向（第２方向）と呼ぶ。
尚、本実施形態では、電源スイッチ部２１の両側に、ウェルタップ領域２２−１、２２−２を形成する構成としたが、これに限定されない。電源スイッチ回路２００では、電位の供給が必要な被制御回路が、電源スイッチ部２１の片側にのみ配置されるような場合には、ウェルタップ領域２２−１、２２−２のうち、何れか一方が形成されていれば良い。
次に、図６及び図７を参照して、本実施形態の電源スイッチ回路２００について説明する。
図６は、第一の実施形態の第一の電源スイッチ回路のレイアウトを示す図である。図７は、第一の実施形態の第一の電源スイッチ回路の断面図を示す図である。尚、図７は、図６におけるＸ−Ｘ′断面図である。
本実施形態の電源スイッチ回路２００は、Ｐ型基板２０１、Ｎ型ウェル２０２〜２０４、ＳＴＩ（Shallow Trench Isolation）２８１〜２８３、電源配線２０５〜２０７、ゲート電極２０８、Ｐ型不純物領域２２１〜２２６、Ｎ型不純物領域２３１〜２３４、コンタクト２１２〜２１８を有する。
本実施形態の電源スイッチ回路２００では、Ｐ型基板２０１に、Ｎ型ウェル２０２〜２０４が形成される。Ｎ型ウェル２０２には、Ｐ型不純物領域２２１、２２２と、Ｎ型不純物領域２３１と、が形成される。Ｎ型ウェル２０３には、Ｎ型不純物領域２３３が形成され、Ｎ型ウェル２０４には、Ｎ型不純物領域２３４が形成される。
また、本実施形態では、Ｐ型基板２０１に、Ｎ型不純物領域２３２、Ｐ型不純物領域２２３〜２２６が形成される。
Ｐ型不純物領域２２１は、Ｐ型基板２０１よりも不純物濃度が高く、トランジスタ２５のソース・ドレイン領域を形成する。また、トランジスタ２５は、ゲート電極２０８と、ゲート絶縁膜２５２と、サイドウォール２５３、２５４と、を有する。本実施形態では、ゲート電極２０８は、インバータ２７の出力と電気的に接続される。尚、本実施形態では、複数のトランジスタ２５が並列に接続されていても良い。
Ｐ型不純物領域２２２とＮ型不純物領域２３２は、バッファ２６の有するインバータを構成するトランジスタのソース・ドレイン領域を形成する。Ｐ型不純物領域２２２は、Ｐ型基板２０１よりも不純物濃度が高い。バッファ２６の有するインバータを構成するトランジスタは、ゲート電極２７１と、ゲート絶縁膜２７２と、サイドウォール２７３、２７４と、を有する。
また、本実施形態の電源スイッチ回路２００では、Ｐ型基板２０１において、Ｎ型ウェル２０２〜２０４が形成された領域以外の領域に、ＳＴＩ２８１〜２８３が形成される。さらに、電源スイッチ回路２００では、Ｐ型基板２０１の上方に第１層間絶縁膜２６１が形成される。
尚、図７の例では、本実施形態の電源配線２０５〜２０７等の配線は、第１層間絶縁膜２６１の上方に形成された第２層間絶縁膜の中に埋め込まれて形成される。第２層間絶縁膜は、ＳｉＯＣ膜（炭素添加シリコンオキサイド）や、ポーラス膜等のいわゆる低誘電率材料を有する絶縁膜であっても良い。
本実施形態において、Ｎ型ウェル２０２とＮ型ウェル２０３とは、両者の間のＸ軸方向の距離がＬ１となるように、配置される。また、Ｎ型ウェル２０２とＮ型ウェル２０４とは、両者の間のＸ軸方向の距離がＬ２となるように、配置される。
尚、本実施形態では、距離Ｌ１、Ｌ２は、Ｎ型ウェル２０２に供給される電源ラインＶＤＤの電位と、Ｎ型ウェル２０３及びＮ型ウェル２０４に供給される電源ラインＶＶＤＤの電位との違いによって生じる影響を抑制できる程度の長さである。
Ｐ型不純物領域２２１は、第１層間絶縁膜２６１に形成されたコンタクト２１２を介して、電源配線２０５と接続され、第１層間絶縁膜２６１に形成されたコンタクト２１６を介して、電源配線２０６と接続される。
Ｐ型不純物領域２２２は、第１層間絶縁膜２６１に形成されたコンタクト２１８を介して、電源配線２０５と接続される。
Ｐ型不純物領域２２１と、Ｐ型不純物領域２２２とは、ＳＴＩ２８２によって分離され、Ｐ型不純物領域２２１とＮ型不純物領域２３１とは、ＳＴＩ２８３によって分離されている。
Ｎ型不純物領域２３１は、第１層間絶縁膜２６１に形成されたコンタクト２１７を介して電源配線２０５と接続している。
Ｎ型不純物領域２３３は、第１層間絶縁膜２６１に形成されたコンタクト２１３を介して電源配線２０６と接続しており、ウェルタップ領域２２−１の隣に配置される被制御回路のＮ型ウェルに接続するＮ型ウェル２０３と電源配線２０６とを電気的に接続させ、被制御回路に電源配線２０６の電位を供給する。
Ｎ型不純物領域２３４は、第１層間絶縁膜２６１に形成されたコンタクト２１４を介して電源配線２０６と接続しており、ウェルタップ領域２２−２の隣に配置される被制御回路のＮ型ウェルに接続するＮ型ウェル２０４と電源配線２０６とを電気的に接続させ、被制御回路に電源配線２０６の電位を供給する。
Ｐ型不純物領域２２３及びＰ型不純物領域２２４は、それぞれが、第１層間絶縁膜２６１に形成されたコンタクト２１５を介して電源配線２０７と接続している。Ｐ型不純物領域２２３及びＰ型不純物領域２２４は、ウェルタップ領域２２−１の隣に配置される被制御回路のＰ型ウェル又はＰ型基板を電源配線２０７と接続させ、被制御回路に電源配線２０７の電位を供給する。
Ｐ型不純物領域２２５及びＰ型不純物領域２２６は、それぞれが、第１層間絶縁膜２６１に形成されたコンタクト２１５を介して電源配線２０７と接続している。Ｐ型不純物領域２２５及びＰ型不純物領域２２６は、ウェルタップ領域２２−２の隣に配置される被制御回路のＰ型ウェル又はＰ型基板を電源配線２０７と接続させ、被制御回路に電源配線２０７の電位を供給する。
このように、本実施形態の電源スイッチ回路２００では、ウェルタップ領域２２−１、２２−２のＮ型不純物領域２３３、２３４に電源ラインＶＶＤＤが接続され、電源スイッチ部２１のＰ型不純物領域２２１に電源ラインＶＤＤが接続される。
また、本実施形態では、電源スイッチ部２１のＮ型ウェル２０２と、ウェルタップ領域２２−１、２２−２のＮ型ウェル２０３、２０４とは、両者の間がそれぞれ距離Ｌ１、Ｌ２となるように配置されている。
本実施形態において、コンタクト２１２〜２１８は、例えば、タングステン膜と窒化チタンのグルー膜を有する。また、電源配線２０５〜２０７は、例えば、銅と、タンタル又は窒化タンタルのバリアメタル膜とを有する。第１層間絶縁膜２６１は、例えばシリコン酸化膜を有する。ＳＴＩ２８１〜２８３は、例えばシリコン酸化膜を有する。
また、本実施形態では、ゲート電極２０８、２７１は、例えば、ポリシリコンを材料としたり、窒化チタン等の金属を材料としたりしても良い。ゲート絶縁膜２５２、２７２は、シリコン酸化膜や、ハフニウム、ジルコニウム、ランタン、イットリウム、アルミニウム、チタンまたはタンタルの一種類以上の何れかの酸化物を材料としても良い。
尚、図６に示すレイアウトは、プレーナ型のトランジスタのレイアウトを示しているが、レイアウトの方法はこれに限定されない。電源スイッチ回路２００は、例えば、フィン型トランジスタ（ＦｉｎＦＥＴ）や、ナノワイヤトランジスタ等が配置されても良い。その場合、Ｙ軸方向に延在するゲート電極が、Ｘ軸方向に延在するＦｉｎＦＥＴ構造のフィンやナノワイヤトランジスタのナノワイヤを平面視で跨ぐように配置されば良い。ＦｉｎＦＥＴ構造のトランジスタ、ナノワイヤトランジスタの詳細は後述する。
次に、図８を参照して、電源スイッチ回路２００と被制御回路との接続について説明する。図８は、第一の実施形態の第一の電源スイッチ回路と被制御回路との接続を説明する図である。
図８は、本実施形態の電源スイッチ回路２００のウェルタップ領域２２−２の右側に、被制御回路９１と被制御回路９２が実装された例を示している。被制御回路９１、９２は、スタンダードセルの一例である。
被制御回路９１は、入力端子Ｔ１と、出力端子Ｔ２とを有するインバータであり、被制御回路９２は、入力端子Ｔ３と出力端子Ｔ４を有するＮＡＮＤ回路である。
図８の例では、被制御回路９１と被制御回路９２において、Ｎ型ウェル９３がウェルタップ領域２２−２のＮ型ウェル２０４が接続されることで、Ｎ型ウェル９３に電位が供給される。
尚、インバータやＮＡＮＤ回路は、スタンダードセルの一例であり、スタンダードセルは、これに限定されない。
次に、図９を参照して、本実施形態の第二の電源スイッチ回路である電源スイッチ回路２１０について説明する。
図９は、第一の実施形態の第二の電源スイッチ回路を説明する図である。本実施形態の電源スイッチ回路２１０は、ウェルタップ領域２２−１、２２−２を有していない点が、電源スイッチ回路２００と相違する。
電源スイッチ回路２１０は、Ｐ型基板２０１に形成された、Ｎ型ウェル３０２を有する。また、本実施形態の電源スイッチ回路２１０は、電源ラインＶＤＤを示す電源配線３０５と、電源ラインＶＶＤＤを示す電源配線３０６と、電源ラインＶＳＳを示す電源配線３０７とを有する。
電源配線３０５は、Ｐ型基板２０１上に形成され、Ｎ型ウェル３０２と電気的に接続される。電源配線３０６は、Ｐ型基板２０１上に、Ｎ型ウェル３０２に平面視で跨って形成されている。
トランジスタ３５は、Ｎ型ウェル３０２において、電源配線３０５と電源配線３０６との間に接続して形成されている。また、トランジスタ３５のゲート電極は、バッファ３６の１段目のインバータ３７の出力と接続されている。尚、本実施形態のトランジスタ３５は、トランジスタ２５と同じ構造であって良い。また、バッファ３６が、バッファ２６と同じ構造であってもよい。ここで、同じ構造とは、例えば、同一の設計レイアウトに基づいて形成された回路やトランジスタであることを含み、製造上のばらつきに起因してトランジスタ２５及び３５、バッファ２６及び３６を構成する各構造の大きさや形状に差異が生じたものを含むものである。
次に、図１０及び図１１を参照して、本実施形態の電源スイッチ回路２１０について説明する。
図１０は、第一の実施形態の第二の電源スイッチ回路のレイアウトを示す図である。図１１は、第一の実施形態の第二の電源スイッチ回路の断面図を示す図である。尚、図１１は、図１０におけるＸ−Ｘ′断面図である。
本実施形態の電源スイッチ回路２１０は、電源スイッチ部３１と、電源スイッチ部３１の両側に形成されたエンドキャップ領域３２−１、３２−２と、を有する。エンドキャップ領域３２−１、３２−２は、ダミーのトランジスタ構造が形成された領域である。
本実施形態では、エンドキャップ領域３２−１、３２−２を設けることで、トランジスタの製造プロセスの均一性を保つことができ、トランジスタの特性を安定させることができる。
本実施形態の電源スイッチ回路２１０は、Ｎ型ウェル３０２、電源配線３０５〜３０７、ゲート電極３０８、Ｐ型不純物領域３２１〜３２４、Ｎ型不純物領域３３１〜３３６、コンタクト３１２、３１６〜３１８を有する。
本実施形態の電源スイッチ回路２１０では、Ｐ型基板２０１に、Ｎ型ウェル３０２が形成される。Ｎ型ウェル３０２には、Ｐ型不純物領域３２１〜３２４と、Ｎ型不純物領域３３１と、が形成される。また、本実施形態では、Ｐ型基板２０１に、Ｎ型不純物領域３３２〜３３６が形成される。
Ｐ型不純物領域３２１は、Ｐ型基板２０１よりも不純物濃度が高く、トランジスタ３５のソース・ドレイン領域を形成する。また、トランジスタ３５は、ゲート電極３０８と、ゲート絶縁膜３５２と、サイドウォール３５３、３５４と、を有する。本実施形態では、ゲート電極３０８は、インバータ３７の出力と電気的に接続される。尚、本実施形態では、複数のトランジスタ３５が並列に接続されていても良い。
Ｐ型不純物領域３２２とＮ型不純物領域３３２は、バッファ３６が有するインバータを構成するトランジスタのソース・ドレイン領域を形成する。Ｐ型不純物領域３２２は、Ｐ型基板２０１よりも不純物濃度が高い。また、バッファ３６が有するインバータを構成するトランジスタは、ゲート電極３７１と、ゲート絶縁膜３７２と、サイドウォール３７３、３７４と、を有する。
エンドキャップ領域３２−１は、電源配線３０５、３０６、３０７とは接続しないＰ型不純物領域３２３及びＮ型不純物領域３３３、３３４を有する。また、エンドキャップ領域３２−２は、電源配線３０５、３０６、３０７とは接続しないＰ型不純物領域３２４及びＮ型不純物領域３３５、３３６を有する。
エンドキャップ領域３２−１、３２−２は、電源スイッチ部３１の両側に、電源スイッチ部３１と隣り合う（隣接する）ように形成される。
また、本実施形態の電源スイッチ回路２１０では、Ｐ型基板２０１において、Ｎ型ウェル３０２が形成された領域以外の領域に、ＳＴＩ３８１〜３８３が形成される。さらに、電源スイッチ回路２１０では、Ｐ型基板２０１の上方に第１層間絶縁膜２６１が形成される。
Ｐ型不純物領域３２１は、第１層間絶縁膜２６１に形成されたコンタクト３１２を介して、電源配線３０５と接続され、第１層間絶縁膜２６１に形成されたコンタクト３１６を介して、電源配線３０６と接続される。
Ｐ型不純物領域３２２は、第１層間絶縁膜２６１に形成されたコンタクト３１８を介して、電源配線３０５と接続される。
Ｐ型不純物領域３２１とＰ型不純物領域３２２は、ＳＴＩ３８２によって分離され、Ｐ型不純物領域３２１とＮ型不純物領域３３１は、ＳＴＩ３８３によってと分離されている。
Ｎ型不純物領域３３１は、第１層間絶縁膜２６１に形成されたコンタクト３１７を介して電源配線３０５と接続しており、Ｎ型ウェル３０２を電源配線３０５に接続させる。
このように、本実施形態の電源スイッチ回路２１０はウェルタップ領域を有さないため、Ｘ方向の幅が電源スイッチ回路２００と比べて小さい。そのため、第２領域４３に電源スイッチ回路２１０を配置することで、第２領域４３に電源スイッチ回路２００を配置した場合と比べて、回路全体の面積を縮小することが出来る。
また、本実施形態において、エンドキャップ領域３２−１及び３２−２のダミーのトランジスタ構造には、電源ラインＶＶＤＤの電位を供給する必要がない。そのため、電源スイッチ回路２００とは異なり、電源スイッチ回路２１０は、Ｎ型ウェル３０２に対して電気的に分離する必要のある電源ラインＶＶＤＤの電位が供給されるＮ型ウェルを有さない。そのため、エンドキャップ領域３２−１及び３２−２は電源スイッチ部３１の近くに配置できるため、電源スイッチ回路２１０は電源スイッチ回路２００と比べて小さく形成できる。
尚、本実施形態において、Ｐ型不純物領域３２３及びＰ型不純物領域３２４は、ともにＮ型ウェル３０２内に配置されているが、例えば、Ｐ型不純物領域３２３及びＰ型不純物領域３２４がＮ型ウェル３０２の外部、すなわちＰ型基板２０１に形成されてもよい。
尚、本実施形態の電源スイッチ回路２１０は、エンドキャップ領域３２−１、３２−２を有するものとしたが、エンドキャップ領域３２−１、３２−２は設けられていなくても良い。以下の図１２では、エンドキャップ領域３２−１、３２−２が設けられていない電源スイッチ回路２１０Ａについて説明する。
図１２は、第一の実施形態の第二の電源スイッチ回路のレイアウトを示す第二の図である。
図１２に示す電源スイッチ回路２１０Ａは、エンドキャップ領域３２−１、３２−２が設けられていない点のみ、電源スイッチ回路２１０と異なっている。
図１２に示す電源スイッチ回路２１０Ａでは、エンドキャップ領域３２−１、３２−２が設けられていない分、電源スイッチ回路２１０よりもさらに小型化できる。
尚、本実施形態において、コンタクト３１２、３１６〜３１８は、例えば、タングステン膜と窒化チタンのグルー膜を有する。また、電源配線３０５〜３０７は、例えば、銅と、タンタル又は窒化タンタルのバリアメタル膜とを有する。ＳＴＩ３８１〜３８３は、例えばシリコン酸化膜を有する。
また、本実施形態では、ゲート電極３０８、３７１は、例えば、ポリシリコンを材料としたり、窒化チタン等の金属を材料としたりしても良い。ゲート絶縁膜３５２、３７２は、シリコン酸化膜や、ハフニウム、ジルコニウム、ランタン、イットリウム、アルミニウム、チタンまたはタンタルの一種類以上の何れかの酸化物を材料としても良い。
次に、図１３を参照して、本実施形態の半導体装置３０の電源ラインについて説明する。図１３は、第一の実施形態の半導体装置の電源ラインについて説明する図である。図１３は、図３に示す半導体装置３０の第２領域４３の近傍を拡大した図である。
半導体装置３０は、電源ライン１３１、１３２、１３３を有する。電源ライン１３１は、電源スイッチ回路２００及び電源スイッチ回路２１０の電源ラインＶＤＤに電位を供給するためのものある。電源ライン１３２は、電源スイッチ回路２００及び電源スイッチ回路２１０の電源ラインＶＳＳに電位を供給するためのものである。電源ライン１３３は、電源スイッチ回路２００及び電源スイッチ回路２１０の電源ラインＶＶＤＤに電位を供給するためのものである。
図１３に示す半導体装置３０では、第１領域４２にスタンダードセル４０が配置されており、電源ライン１３１、１３２、１３３は、複数の電源スイッチ回路２００と電源スイッチ回路２１０と接続するために、Ｙ軸方向に延在している。
尚、複数の電源ライン１３１が互いに電気的に接続され、複数の電源ライン１３２が互いに電気的に接続され、複数の電源ライン１３３が互いに電気的に接続されても良い。具体的には、複数の電源ライン１３１に接続する配線、複数の電源ライン１３２に接続する配線、複数の電源ライン１３３に接続する配線が、それぞれ、電源ライン１３１、１３２、１３３が形成された配線層とは異なる配線層に形成されても良い（図示せず）。
尚、図１３では、電源ライン１３１、１３２、１３３が電源スイッチ回路２００又は電源スイッチ回路２１０と平面視で重なって配置されているが、これに限定されない。本実施形態では、電源ライン１３１のみが、電源スイッチ回路２００又は電源スイッチ回路２１０と平面視で重なって配置され、電源ライン１３２、１３３は、第１領域４２又は第２領域４３の任意の場所に配置されて良い。
また、図１３では、電源ライン１３１、１３２、１３３を有するものとしたが、これに限定されない。図１３に示す半導体装置３０では、電源ラインＶＳＳに対する接続点と、電源ラインＶＶＤＤに対する接続点とを共通化するために、電源ライン１３２、１３３を設けているが、共通化が不要な場合は、電源ライン１３１のみが設けられていれば良い。
以上のように、本実施形態によれば、異なる種類の被制御回路に対応した電源スイッチ回路を提供することができる。
具体的には、本実施形態によれば、基板に電位を供給するための領域が設けられていない被制御回路と、基板に電位を供給するための領域が設けられた被制御回路のそれぞれに対応した電源スイッチ回路２００と電源スイッチ回路２１０を提供することができる。このとき、電源スイッチ回路２１０は、ウェルタップ領域２２−１、２２−２を設けないため、電源スイッチ回路２１０を電源スイッチ回路２００と比べて小型化できる。したがって、本実施形態によれば、半導体装置３０の小型化に貢献することができる。
尚、本実施形態の回路５０とスタンダードセル４０とには、同一の電源ラインＶＤＤを基にした電源ラインＶＶＤＤの電位が供給されてもよい。具体的には、電源配線２０５と電源配線３０５とが電気的に接続され、電源配線２０６と電源配線３０６とが電気的に接続され、電源配線２０７と電源配線３０７とが電気的に接続されてもよい。
また、回路５０とスタンダードセル４０とに、別々の電源ラインＶＤＤを基にした電源ラインＶＶＤＤの電位が供給されてもよい。
（第二の実施形態）
以下に図面を参照して第二の実施形態について説明する。第二の実施形態では、電源スイッチ部が、２段のバッファ及びトランジスタを有する２入力２出力である点が、第一の実施形態と相違する。よって、以下の第二の実施形態の説明では、第一の実施形態との相違点についてのみ説明し、第一の実施形態と同様の機能構成を有するものには、第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
図１４は、第二の実施形態の電源スイッチ回路を示す模式図である。図１４では、電源スイッチ回路２００Ａを一例として説明する。
本実施形態の電源スイッチ回路２００Ａは、トランジスタ２５、４５、バッファ２６、４６、ＴＩＮ１端子、ＴＯＵＴ１端子、ＴＩＮ２端子、ＴＯＵＴ２端子、ＴＶＤＤ端子、ＴＶＶＤＤ端子、ＴＶＳＳ端子を有する。
ＴＩＮ１端子は、バッファ２６の入力と接続されており、被制御回路への電源電圧の供給／遮断を制御する制御信号が入力される。ＴＯＵＴ１端子は、バッファ２６の出力と接続されている。
また、本実施形態のトランジスタ４５は、スイッチトランジスタである。バッファ４６は、インバータ４７とインバータ４８を有し、トランジスタ４５を駆動する。
ＴＩＮ２端子は、バッファ４６の入力と接続されており、被制御回路への電源電圧の供給／遮断を制御する制御信号が入力される。ＴＯＵＴ２端子は、バッファ４６の出力と接続されており、ＴＩＮ２端子から入力された制御信号が出力される。ＴＶＤＤ端子は、トランジスタ４５の一端と接続されており、電源に接続される。ＴＶＶＤＤ端子は、トランジスタ４５の他端と接続されており、被制御回路に接続される。
トランジスタ４５は、ＰＭＯＳトランジスタであり、バッファ４６を構成するインバータ４７から出力される信号に基づき、オン／オフが制御される。インバータ４７は、ＴＶＳＳ端子と、ＴＶＤＤ端子とにより、電源ラインＶＳＳと電源ラインＶＤＤの間に接続されている。ＴＶＳＳ端子は、グランドと接続されるグランド接続端子である。
本実施形態において、トランジスタ２５又は４５がオンである場合、ＴＶＤＤ端子とＴＶＶＤＤ端子とが接続され、ＴＶＶＤＤ端子にＴＶＤＤ端子が接続されている電源の電位が供給される。そして、電源の電位は、ＴＶＶＤＤ端子から被制御回路に供給される。また、トランジスタ２５及び４５の両方がオンである場合、一方のみがオンである場合に比べて大きな電流で電源の電位を被制御回路に供給することが出来る。
次に、図１５を参照して、本実施形態の電源スイッチ回路２００Ａの電源と、ウェルタップ領域２２−１、２２−２と、の接続について説明する。図１５は、第二の実施形態の第一の電源スイッチ回路の電源とウェルタップ領域との接続を説明する図である。
本実施形態の電源スイッチ回路２００Ａでは、電源スイッチ部２１Ａと、ウェルタップ領域２２−１、２２−２とを有する。
電源スイッチ部２１Ａにおいて、トランジスタ４５は、電源ラインＶＤＤを示す電源配線２０５と、電源ラインＶＶＤＤを示す電源配線２０６と、の間に接続され、トランジスタ４５のゲート電極は、バッファ４６の１段目のインバータ４７に接続されている。バッファ４６は、電源配線２０５と電源配線２０７との間に接続されている。
次に、図１６を参照して、本実施形態の電源スイッチ回路２１０Ｂについて説明する。図１６は、第二の実施形態の第二の電源スイッチ回路を説明する図である。
本実施形態の電源スイッチ回路２１０Ｂでは、Ｐ型基板２０１上に、Ｎ型ウェル３０２が形成される。また、本実施形態の電源スイッチ回路２１０Ｂは、電源ラインＶＤＤを示す電源配線３０５と、電源ラインＶＶＤＤを示す電源配線３０６と、電源ラインＶＳＳを示す電源配線３０７とを有する。
トランジスタ５５は、Ｎ型ウェル３０２において、電源配線３０５と電源配線３０６の間に形成されている。また、トランジスタ５５のゲート電極は、バッファ５６の１段目のインバータ５７の出力と接続されている。尚、本実施形態のトランジスタ５５は、トランジスタ３５と同様の構成であって良い。
インバータ５７とインバータ５８は、電源配線３０５と電源配線３０７との間に接続されている。
以上のように、本実施形態では、電源スイッチ回路２００Ａと電源スイッチ回路２１０Ｂでは、電源スイッチ部２１Ａ、３１Ａを２入力２出力としている。尚、電源スイッチ部の構成は、第一及び第二の実施形態に示した構成に限定されない。電源スイッチ部は、電源電圧の供給／遮断を切り替えるスイッチとなるトランジスタを有していれば、どのような構成であっても良い。
（第三の実施形態）
以下に図面を参照して第三の実施形態について説明する。第三の実施形態では、トランジスタ２５のソース・ドレイン領域を形成するＰ型不純物領域２２１と、電源配線２０５、２０６との接続点を増やした点が、第一の実施形態と相違する。よって、以下の第三の実施形態の説明では、第一の実施形態との相違点についてのみ説明し、第一の実施形態と同様の機能構成を有するものには、第一の実施形態の説明で用いた符号と同様の符号を付与し、その説明を省略する。
図１７は、第三の実施形態の第一の電源スイッチ回路のレイアウトを示す図である。本実施形態の電源スイッチ回路２００Ｂでは、電源スイッチ部２１ＢのＮ型ウェル２０２に形成されたＰ型不純物領域２２１の領域１７１において、電源配線２０５と電源配線２０６を枝分かれさせた。
また、本実施形態では、電源スイッチ部２１ＢのＰ型不純物領域２２１の領域１７２に、電源ラインＶＤＤと接続される電源配線２０５Ｂを形成した。
領域１７１では、電源配線２０５から枝分かれ（分岐）した電源配線２０５Ａと、電源配線２０６から枝分かれした電源配線２０６Ａと、が形成されている。
電源配線２０５Ａは、コンタクト１７３によって、Ｐ型不純物領域２２１と接続される。電源配線２０６Ａは、コンタクト１７４によって、Ｐ型不純物領域２２１と接続される。電源配線２０５Ｂは、コンタクト１７５によって、Ｐ型不純物領域２２１と接続される。
つまり、本実施形態のＰ型不純物領域２２１は、電源配線２０５、２０５Ａ、２０５Ｂと接続されることになり、第一及び第二の実施形態と比較して、電源ラインＶＤＤとの接続点が増えていることがわかる。このため、本実施形態では、電源配線による抵抗を低減させることができる。
尚、図１７では、電源スイッチ回路２００Ｂについて説明したが、電源スイッチ回路２１０でも同様に、電源配線３０５と電源配線３０６を分岐させて、トランジスタ３５のＰ型不純物領域３２１との接続点を増やしても良い。
次に、図１８及び図１９を参照して、ＦｉｎＦＥＴと、ナノワイヤトランジスタについて説明する。
図１８は、ＦｉｎＦＥＴの概略を説明する模式図である。図１８に示すＦｉｎＦＥＴ１８１では、二次元構造のＭＯＳトランジスタとは異なり、ソース４０１及びドレイン４０２は、フィン４０３と呼ばれる隆起した立体構造を有する。そして、ＦｉｎＦＥＴ１８１では、フィン４０３を包むように、ゲート４０４が配置される。
ＦｉｎＦＥＴ１８１では、このフィン４０３を有する構造により、チャネル領域がフィン４０３の３つの面で形成されるため、チャネルの制御性を改善できる。
図１９は、ナノワイヤトランジスタの概略を説明する模式図である。図１９に示すトランジスタ１９１は、Ｓｉ基板５０１上に形成されたＳＴＩ５０２から突出したソース領域５０３とドレイン領域５０４とが形成される。
また、トランジスタ１９１では、ソース領域５０３とドレイン領域５０４とがナノワイヤ５０６で接続されており、ナノワイヤ５０６を包むようにゲート絶縁膜５０７が形成され、ゲート絶縁膜５０７を覆うようにゲート電極５０５が形成されている。トランジスタ１９１は、オンとなると、ナノワイヤ５０６に電流が流れる。
第一乃至第三のトランジスタ２５、３５、４５、５５には、図１８、図１９で示したＦｉｎＦＥＴや、ナノワイヤトランジスタが用いられても良い。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
２１、２１Ａ、３１、３１Ａ 電源スイッチ部
２２−１、２２−２ ウェルタップ領域
２５、３５、４５、５５ トランジスタ
２６、３６、４６、５６ バッファ
３０ 半導体装置
３２−１、３２−２ エンドキャップ領域
４０ スタンダードセル
４２ 第１領域
４３ 第２領域
５０ ＲＡＭ
２００、２００Ａ、２００Ｂ、２１０、２１０Ａ、２１０Ｂ 電源スイッチ回路
２０２〜２０４、３０２〜３０４ Ｎ型ウェル
２０５〜２０７、３０５〜３０７ 電源配線
２０８、３０８ ゲート電極
２２１〜２２６、３２１〜３２４ Ｐ型不純物領域
２３１〜２３４、３３１〜３３６ Ｎ型不純物領域
２８１〜２８３、３８１〜３８３ ＳＴＩ

Claims (10)

  1. 半導体基板に形成された第１回路と、
    前記半導体基板に形成された第２回路と、
    第１電源線と、
    前記第１回路に接続する第２電源線と、
    第１接地線と、
    第３電源線と、
    前記第２回路に接続する第４電源線と、
    第２接地線と、
    ソース・ドレインの一端が前記第１電源線に接続し、他端が前記第２電源線に接続する第１スイッチトランジスタと、前記第２電源線と電気的に接続する前記半導体基板のウェルタップと、を有する第１スイッチ回路と、
    ソース・ドレインの一端が前記第３電源線に接続し、他端が前記第４電源線に接続する第２スイッチトランジスタを有し、前記第４電源線と電気的に接続する前記半導体基板のウェルタップを有さない第２スイッチ回路と、を有することを特徴とする半導体装置。
  2. 前記第２電源線及び前記第４電源線、前記第１接地線、前記第２接地線が第１方向に延在し、
    前記第１方向における前記第２スイッチ回路の長さは、前記第１方向における前記第１スイッチ回路の長さよりも短い、ことを特徴とする請求項１記載の半導体装置。
  3. 前記第１スイッチ回路は、前記第１回路と隣接して配置され、
    前記第２スイッチ回路は、前記第２回路と隣接して配置される、ことを特徴とする請求項２記載の半導体装置。
  4. 複数の前記第２スイッチ回路は、前記第２回路に隣接して配置され、
    複数の前記第２スイッチ回路が、前記第１方向と直交する第２方向に向かって配置される、ことを特徴とする請求項２又は３記載の半導体装置。
  5. 前記第２スイッチ回路は、平面視で複数の前記第２回路の間に配置される、ことを特徴とする請求項２乃至４の何れか一項に記載の半導体装置。
  6. 前記第４電源線及び前記第２接地線は、前記第１回路及び前記第２回路が配置される設計領域の端で途切れ、
    前記第２スイッチ回路は、前記第２回路と前記設計領域の端との間に配置される、ことを特徴とする請求項２乃至５の何れか一項に記載の半導体装置。
  7. 前記第２スイッチ回路は、前記第１方向における、前記第２スイッチトランジスタの両側に、前記第２スイッチトランジスタと隣接して設けられたエンドキャップ領域を有する、ことを特徴とする請求項２乃至６の何れか一項に記載の半導体装置。
  8. 前記第２回路は、前記第１回路と電気的に接続する端子を有し、前記第２スイッチ回路は、前記端子が配置されていない側の前記第２回路の端に隣接して配置される、
    ことを特徴とする請求項２乃至７の何れか一項に記載の半導体装置。
  9. 前記第１電源線及び前記第２電源線は、前記第１スイッチトランジスタ上で分岐し、
    前記第１スイッチトランジスタの不純物領域と、複数箇所で接続し、
    前記第３電源線及び前記第４電源線は、前記第２スイッチトランジスタ上で分岐し、
    前記第２スイッチトランジスタの不純物領域と、複数箇所で接続する、ことを特徴とする請求項２乃至８の何れか一項に記載の半導体装置。
  10. 前記第１スイッチトランジスタと、前記第２スイッチトランジスタとは、同じ構造である、ことを特徴とする請求項１乃至９の何れか一項に記載の半導体装置。
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