JP2012234593A - 半導体装置 - Google Patents

Abstract

【課題】待機時のリーク電流が少なく、かつ、データ保持特性に優れたＳＲＡＭセルを備えた半導体装置を提供する。
【解決手段】それぞれ負荷ＭＯＳトランジスタを備えた複数のＳＲＡＭセルがマトリクス状に配置されたメモリセルアレイ１１０と、メモリセルアレイの第１の電源端子ＶＤＤＭと第２の電源端子ＶＳＳＭとの間に電源を供給する電源回路１３０と、負荷ＭＯＳトランジスタに基板バイアス電圧を与える基板バイアス発生回路１４０と、動作時より待機時の方が、第１の電源端子と第２の電源端子との間の電位差が小さく、かつ、負荷ＭＯＳトランジスタの基板バイアス電圧が浅くなるように電源回路と基板バイアス発生回路とを制御する電圧制御回路２００と、を備える。
【選択図】図１

Description

本発明は、半導体装置に関する。特に、ＳＲＡＭメモリセルアレイを備えた半導体装置に関する。

半導体集積回路の微細化に伴って、システムの小型化が可能になっている。特に高機能携帯電話、スマートフォン、タブレット型コンピュータなど電池で動作し、携帯して持ち歩くことを前提とした端末装置が広く普及するようになってきている。これらの装置において、データ等の記憶用に大容量のＳＲＡＭ（スタティクランダムアクセスメモリ）が用いられている。電池でできるだけ長い時間、端末装置を動作させる必要があることから、半導体集積回路に内蔵するＳＲＡＭの低消費電力化が要求されている。また、これらの携帯機器では、処理を途中で中断した状態でデータを長い期間保持する機能も求められている。このためには、リードライトアクセスを行う動作時の消費電力に限られず、リードライトアクセスを禁止した状態でデータを保持する待機（スタンバイ）時の消費電力の削減も大きな課題である。そのため、各社共、ＳＲＡＭのスタンバイリーク電流を削減するための技術開発が行われている。

特許文献１には、スタンバイ時にソース線の電位を接地電位より高くすることにより、基板バイアス効果により駆動ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）のチャンネルリーク電流を抑制するＳＲＡＭセルを用いる半導体記憶装置が記載されている。

特許文献２には、スタンバイ時にソース線の電位を接地電位より高くすることに加えて、スタンバイ時、動作時に係わらず、負荷トランジスタ（ＰＭＯＳトランジスタ）に電源電圧ＶＤＤより高い基板バイアス電圧を与えることによりリーク電流を低減することが記載されている。

特許文献３の図５には、ウェハテスト時に、完全ＣＭＯＳＳＲＡＭセルの負荷ＰＭＯＳトランジスタ９２、９６の基板電位ＶＣＣＮをソース電位ＶＣＣＭよりも高く設定することにより、基板効果（基板バイアス効果）を利用し、負荷ＰＭＯＳトランジスタ９２、９６のしきい値電圧の絶対値Ｖｔｈを大きくし、負荷ＰＭＯＳトランジスタ９２、９６の電流駆動能力を弱めてテストすることにより、スタンバイ不良となるＳＲＡＭセルを検出することが記載されている。

特許文献４には、ＣＭＯＳＳＲＡＭセルを用いた半導体集積回路において、ゲートと基板との間のゲートリーク電流を低減するために、Ｐチャンネルトランジスタの基板バイアス電圧と、Ｎチャンネルトランジスタの基板バイアス電圧を共に、スタンバイ時に動作時より浅くすることが記載されている。

特開２００４−２０６７４５号公報 特開２００７−１２２８１４号公報 特開２００２−９３１９５号公報 特開２００６−４０４９５号公報

以下の分析は、本発明によって与えられたものである。本発明者の検討によれば、待機時にはリーク電流による消費電流をできるだけ低減するため、データの保持に支障をきたさない限りできるだけ電源電圧を下げることが好ましい。また、データ保持の観点から、ＳＲＡＭセルの負荷トランジスタと駆動トランジスタとを比較すると、動作時に高い駆動能力が要求される駆動トランジスタの方が負荷トランジスタよりオン抵抗が小さい。従って、負荷トランジスタの方が駆動トランジスタよりリーク欠陥に弱くデータ反転が生じやすい。特に、記憶ノードのリーク欠陥として、ドレインと基板との間に流れるリーク電流が問題になって来ている。この問題については、実施形態の説明の中でさらに詳しく説明する。

本発明の第１の視点によれば、それぞれ負荷ＭＯＳトランジスタを備えた複数のＳＲＡＭセルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルアレイの第１の電源端子と第２の電源端子との間に電源を供給する電源回路と、前記負荷ＭＯＳトランジスタに基板バイアス電圧を与える基板バイアス発生回路と、動作時より待機時の方が、前記第１の電源端子と前記第２の電源端子との間の電位差が小さく、かつ、前記負荷ＭＯＳトランジスタの基板バイアス電圧が浅くなるように前記電源回路と前記基板バイアス発生回路とを制御する電圧制御回路と、を備える半導体装置が提供される。

本発明の第１の視点によれば、待機時に負荷ＭＯＳトランジスタの基板バイアス電圧が浅くなるように制御するので、待機時における駆動トランジスタと負荷トランジスタのオン抵抗のアンバランスを解消する方向に作用し、セルデータの反転不良を防ぐことができるので、待機時の電源端子間の電位差をより小さくしてデータを保持することができる。その結果、スタンバイ時の消費電力をより小さくすることができる。

本発明の第１の実施形態による半導体装置の回路ブロック図である。 第１の実施形態によるＳＲＡＭセルの内部回路図である。 第１の実施形態によるメモリセルアレイ部と周辺回路部の構造を示す断面図である。 第１の実施形態によるＳＲＡＭセルのレイアウトを模式的に示す図面である。 第１の実施形態における電圧波形図である。 抵抗性のリークパスについて説明する図面である。 リーク電流によりＳＲＡＭセルのデータが反転する状態を示す波形図である。 第２の実施形態による半導体装置の回路ブロック図である。 第２の実施形態によるメモリセルアレイ部の構造を示す断面図である。 第２の実施形態における電圧波形図である。 第３の実施形態による半導体装置の回路ブロック図である。 第３の実施形態による制御フローチャートである。 第３の実施形態における電圧波形図である。

本発明の実施形態の概要について説明する。なお、この概要説明において付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。

図２に一例を示すように、ＳＲＡＭセルには、第１の電源端子ＶＤＤＭと第２の電源端子ＶＳＳＭから電源が供給される。ＳＲＡＭセルに対してリードライトアクセスが可能である動作時に対して、リードライトアクセスを禁止して、ＳＲＡＭセルのデータを保持する待機時には、第１の電源端子と第２の電源端子との電位差を小さくする。そのように制御することにより、待機時のＳＲＡＭセルのリーク電流を少なくし、待機時の消費電力を小さくすることができる。例えば、特許文献４に記載されているようなゲートリーク電流の低減が必要である場合にも、電位差を小さくすることにより解決できる。

さらにＳＲＡＭセルの負荷ＭＯＳトランジスタｍｐ１、ｍｐ２の基板バイアス電圧ＶＰＢＭを動作時に対して待機時に浅くする。すなわち、負荷ＭＯＳトランジスタｍｐ１、ｍｐ２のソース電圧ＶＤＤＭに対する基板バイアス電圧ＶＰＢＭを動作時より待機時により低い電圧にする。元々駆動ＭＯＳトランジスタｍｎ１、ｍｎ２のオン抵抗は、リードライトアクセスを考慮して負荷ＭＯＳトランジスタｍｐ１、ｍｐ２のオン抵抗より小さな値に設計されている。そのため、データ保持に関しては、負荷ＭＯＳトランジスタｍｐ１、ｍｐ２の方が、駆動ＭＯＳトランジスタｍｎ１、ｍｎ２より、リーク電流に対して弱く、セルデータが反転しやすい。待機時に負荷ＭＯＳトランジスタの基板バイアス電圧を浅くすることにより、負荷ＭＯＳトランジスタの閾値の絶対値を下げ、オン抵抗を小さくするように制御し、リーク電流によりセルデータが反転しないようにする。負荷ＭＯＳトランジスタの基板バイアス電圧を浅くすること自体は、負荷ＭＯＳトランジスタ自身のオフリーク電流を増やす方向に作用する。しかし、負荷ＭＯＳトランジスタの基板バイアス電圧を浅くすることによって、負荷ＭＯＳトランジスタと駆動ＭＯＳトランジスタのオン抵抗のアンバランスを解消する方向に作用するので、駆動ＭＯＳトランジスタ側のリーク電流によるセルデータの反転を防ぐことができる。従って、その分、待機時の電源電圧（ＶＤＤＭ−ＶＳＳＭ）をより低い電圧にすることが可能となり、結果として、待機時のＳＲＡＭの消費電力を減らすことができる。

以上で概要の説明を終了し、本発明のより具体的な実施形態について図面を引用してさらに詳細に説明する。

［第１の実施形態］
図１は、第１の実施形態の半導体装置１０の回路ブロック図である。半導体装置１０は、メモリセルアレイ１１０とメモリセルアレイ１１０の周辺回路１２０を含むＳＲＡＭ１００を備える。さらに、ＳＲＡＭ１００のメモリセルアレイ１１０に電源を供給するセル電源回路１（１３０）とメモリセルアレイ１１０の負荷ＭＯＳトランジスタに基板バイアス電圧ＶＰＢＭを与える基板バイアス発生回路１４０を備える。さらに、セル電源回路１（１３０）と基板バイアス発生回路１４０がメモリセルアレイ１１０に与える電圧を制御する電圧制御回路２００が設けられている。

電圧制御回路２００は設定電圧記憶回路２１０を備え、設定電圧記憶回路２１０が記憶する設定データに基づいて、電圧制御回路２００は、セル電源回路１（１３０）、基板バイアス発生回路１４０の出力電圧を制御する。さらに、半導体装置１０は、不揮発性メモリ２２０を備えており、半導体装置１０の初期設定時に不揮発性メモリ２２０が保持する設定データが設定電圧記憶回路２１０に設定される。不揮発性メモリ２２０は、ヒューズ素子やフラッシュメモリなどであってもよい。半導体装置１０のテスト時にテスト結果に基づくデバイスばらつき等によって、不揮発性メモリ２２０に予め電圧制御回路２００に設定するセル電源回路１（１３０）、基板バイアス発生回路１４０の設定データを書きこんでおくことができる。

また、電圧制御回路２００には、電圧制御信号としてスタンバイ信号ＳＴＢが接続されている。スタンバイ信号は、半導体装置１０の状態がリードライト動作を行う動作時(動作モード)にはロウレベルとなり、リードライトアクセスを禁止し、メモリセルアレイのデータを保持する待機時(待機モードまたはスタンバイモード)にはハイレベルとなる信号である。電圧制御回路２００は、このスタンバイ信号ＳＴＢの論理と設定電圧記憶回路２１０が記憶するデータに基づいて、セル電源回路１（１３０）、基板バイアス発生回路１４０に対する電圧制御が行われる。なお、スタンバイ信号ＳＴＢは、電圧制御回路２００に対する電圧制御信号の一例であり、スタンバイ信号ＳＴＢ以外の信号を用いて、電圧制御回路２００の電圧制御を行ってもよいことはもちろんである。

メモリセルアレイ１１０の内部は、図１では図示を省略しているが、複数のワード線ＷＬと複数のビット線対ＢＬＴ、ＢＬＢがマトリクス状に配置され、各ワード線ＷＬとビット線対ＢＬＴ、ＢＬＢとの交点に対応してマトリクス状に複数のＳＲＡＭセルが配置されている。メモリセルアレイ１１０には、セル電源回路１（１３０）から電源供給線ＶＤＤＭがメモリセルの電源として供給され、基板バイアス発生回路１４０から基板バイアス供給線ＶＰＢＭに基板バイアス電圧が供給される。また、メモリセルアレイの第２の電源端子であるソース電位線ＶＳＳＭは外部電源（接地）ＧＮＤと同一電位に固定されている。

周辺回路１２０は、リードライトアンプやアドレスデコーダやプリチャージ回路など外部からメモリセルアレイ１１０に対してリードライトアクセスするために必要な回路が含まれる。周辺回路１２０には、電源として外部電源ＶＤＤと外部電源ＧＮＤが接続されている。セル電源回路１（１３０）は、電源制御回路２００から与えられる制御信号に基づいて外部電源ＶＤＤからメモリセルアレイの電源として供給する電圧を生成し、電源供給線ＶＤＤＭからメモリセルアレイ１１０に供給する。基板バイアス発生回路１４０は、外部電源ＶＤＤと外部電源ＧＮＤに接続され、電圧制御回路２００から与えられる制御信号に基づいて基板バイアス電圧を生成し、基板バイアス供給線ＶＰＢＭからメモリセルアレイ１１０に供給する。

図２は、メモリセルアレイ１１０内部にマトリクス状態に配置されている複数のＳＲＡＭセルのうち、一つのＳＲＡＭセルのみを破線の内部に示す内部回路図である。図２では、複数のワード線ＷＬとこれと交差する方向に配置されている複数のビット線対ＢＬＴ、ＢＬＢのうち、一つのＳＲＡＭセルとその一つのメモリセルに対応する一本のワード線ＷＬと一対のビット線対ＢＬＴ、ＢＬＢのみを示している。図２の破線の外側には、破線の内部と同様のＳＲＡＭセルがマトリクス状に配置されている。

図２に示すようにＳＲＡＭセルは、６つのＭＯＳトランジスタを備えている。第１の負荷ＭＯＳトランジスタｍｐ１は、ドレインが第１ノードＮＤ１に、ゲートが第２ノードＮＤ２に、ソースが前記第１の電源端子ＶＤＤＭに接続されている。第２の負荷ＭＯＳトランジスタｍｐ２は、ゲートが第１ノードＮＤ１に、ドレインが第２ノードＮＤ２に、ソースが第１の電源端子ＶＤＤＭに接続されている。第１の駆動ＭＯＳトランジスタｍｎ１は、ゲートが第２ノードＮＤ２に、ドレインが第１ノードＮＤ１に、ソースが第２の電源端子ＶＳＳＭに接続されている。第２の駆動ＭＯＳトランジスタｍｎ２は、ゲートが第１ノードＮＤ１に、ドレインが第２ノードＮＤ２に、ソースが第２の電源端子ＶＳＳＭに接続されている。第１の転送ＭＯＳトランジスタｍｎ３は、ソース・ドレインの一方が前記第１のノードＮＤ１に、他方が対応するビット線ＢＬＴに、ゲートが対応するワード線ＷＬに接続されている。第２の転送ＭＯＳトランジスタｍｎ４は、ソース・ドレインの一方が前記第２のノードＮＤ２に、他方が対応する反転ビット線ＢＬＢに、ゲートが対応するワード線ＷＬに接続されている。なお、第１、第２の負荷ＭＯＳトランジスタｍｐ１、ｍｐ２は、ＰＭＯＳトランジスタであり、第１、第２の駆動ＭＯＳトランジスタｍｎ１、ｍｎ２、第１、第２の転送トランジスタｍｎ３、ｍｎ４は、いずれもＮＭＯＳトランジスタである。

基板バイアス電圧ＶＰＢＭが、第１および第２の負荷ＭＯＳトランジスタｍｐ１、ｍｐ２の基板バイアス電圧として第１および第２の負荷ＭＯＳトランジスタｍｐ１、ｍｐ２のバックゲートに与えられる。基板バイアス電圧ＶＰＢＭは、図１に示す基板バイアス発生回路１４０から供給される。基板電位供給線ＶＮＢＭは、第１および第２の駆動ＮＭＯＳトランジスタｍｎ１、ｍｎ２の基板、および、第１および第２の転送ＮＭＯＳトランジスタｍｎ３、ｍｎ４の基板に接続される。図２に示す第１の電源端子ＶＤＤＭには、図１に示すセル電源回路１（１３０）から電源供給線ＶＤＤＭから電源が供給される。

図３は第１の実施形態によるＳＲＡＭ１００のメモリセルアレイ部と周辺回路部の断面構造を示す断面図である。図３のメモリセルアレイ部には、図２に示すＳＲＡＭセルの負荷ＰＭＯＳトランジスタｍｐ１と駆動ＮＭＯＳトランジスタｍｎ１の一部断面を示している。Ｐ基板１７２上に、Ｎウェル１７６とＰウェル１７８が設けられ、Ｎウェル表面にはｎ＋拡散層１８０が設けられる。なお、メモリセルアレイ部のＮウェル１７６と周辺回路部のＮウェル１６６とは、Ｐウェルで分離された異なるＮウェル（１７６と１６６）であり、メモリセルアレイ部のＮウェル１７６内に設けられたｎ＋拡散層１８０には基板バイアス供給線ＶＰＢＭが、周辺回路部のＮウェル１６６内に設けられたｎ＋拡散層１６１には電源線ＶＤＤが接続される。従って、メモリセルアレイ部のＮウェル１７６には、周辺回路部のＮウェル１６６と、異なった電圧を与えることができる。

メモリセルアレイ部のＮウェル１７６にはＰＭＯＳトランジスタｍｐ１が設けられ、ソースであるｐ＋拡散層１８４とドレインであるｐ＋拡散層１８２とを含んでいる。ｐ＋拡散層１８４は電源供給線ＶＤＤＭに接続され、ｐ＋拡散層１８２は記憶ノードＮＤ１に接続される。またＰＭＯＳトランジスタｍｐ１のゲートは記憶ノードＮＤ２に接続される。

Ｐウェル１７８にはＮＭＯＳトランジスタｍｎ１およびｐ＋拡散層１９０が設けられる。ｐ＋拡散層１９０はＰウェル１７８の基板電位供給線ＶＮＢＭに接続される。第１の実施形態では基板電位供給線ＶＮＢＭは接地電位ＧＮＤに接続する。ＮＭＯＳトランジスタｍｎ１はソースであるｎ＋拡散層１８６とドレインであるｎ＋拡散層１８８とを含む。ｎ＋拡散層１８６はソース電位線ＶＳＳＭに接続され、ｎ＋拡散層１８８は記憶ノードＮＤ１に接続される。またＮＭＯＳトランジスタｍｎ１のゲートは記憶ノードＮＤ２に接続される。

一方、周辺回路部は、Ｐ基板１７２上にＮウェル１６６とＰウェル１６８が設けられる。Ｎウェル１６６にはｎ＋拡散層１６１を介して電源ＶＤＤに接続され、Ｐウェルはｐ＋拡散層１９０を介して接地電位ＧＮＤに接続される。

このような構成とすることにより、メモリセルの負荷トランジスタであるＰＭＯＳトランジスタｍｐ１、ｍｐ２の基板電位となる基板バイアス供給線ＶＰＢＭの電位とメモリセルに対する電源供給線ＶＤＤＭの電位とを、周辺回路および図示していないその他のロジック回路の電源電圧および基板電圧とは独立して制御することができる。

図４は、図２に示すＳＲＡＭセルのレイアウトの一例を模式的に示す図面である。１つのＳＲＡＭセルに含まれる６つのトランジスタを破線で示す。図４の破線内に配置した回路は、おおよそ図２の破線内の回路に相当する。図４において、ｎ＋拡散層を「ｎ＋」、ｐ＋拡散層を「ｐ＋」、拡散層と上層の配線層とのコンタクトを「ＣＴ」、トランジスタのゲートを「Ｇａｔｅ」、最下層の第１配線層を「Ｍ１」、第１配線層とさらに上層の配線層との間に設けられるビアを「Ｖ１」で示す。

図４において、ＰＷＥＬＬには、基板電位線ＶＮＢＭが接続され、ＮＷＥＬＬには、基板バイアス供給線ＶＰＢＭが接続される。ＰＷＥＬＬの中に設けられたｎ＋拡散層には、ソース電位線ＶＳＳＭとのコンタクトと、ビット線ＢＬＴ（、ＢＬＢ）とのコンタクトが設けられ、ソース電位線ＶＳＳＭのコンタクトとビット線ＢＬＴのコンタクトとの間には、ＮＭＯＳトランジスタである駆動ＭＯＳトランジスタと転送ＭＯＳトランジスタが設けられる。また、ＮＷＥＬＬに設けられたＰ＋拡散層には、ＰＭＯＳトランジスタである負荷ＭＯＳトランジスタが設けられる。

［第１の実施形態の動作］
次に図２のＳＲＡＭセルについて通常動作時および待機時における各セル内ノードの電位状態を図５に示す。図５では各電圧条件の例として、外部電源電圧ＶＤＤ＝１．１Ｖ、
ＧＮＤ＝０Ｖであるとする。このとき、通常動作時には、セル電源電圧（電源供給線）ＶＤＤＭ＝１．１Ｖ、負荷ＰＭＯＳトランジスタの基板電圧（基板バイアス供給線）ＶＰＢＭ＝１．１Ｖ、駆動ＮＭＯＳトランジスタの基板電圧ＶＮＢＭ＝０Ｖ、駆動ＮＭＯＳトランジスタのソース電位（ソース電位線）ＶＳＳＭ＝０Ｖとなる。すなわち、電源投入後、セル電源電圧（電源供給線）ＶＤＤＭの立ち上がりに対応して、ＳＲＡＭセルの第１および第２の負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２の基板電圧（基板バイアス供給線）ＶＰＢＭはＶＤＤＭと同じ１．１Ｖが印加され、動作期間の間保持される。

次にＳＲＡＭがスタンバイ信号を受けて待機状態に遷移する際には、電圧制御回路２００からの設定情報に従って、セル電源回路１（１３０）および基板バイアス発生回路１４０から所定の電圧が出力される。例えば、セル電源電圧（電源供給線）ＶＤＤＭを０．７Ｖに下げ、負荷ＰＭＯＳトランジスタの基板電圧（基板バイアス供給線）ＶＰＢＭはそれに同期してＶＤＤＭよりもさらに低い電圧、例えば０．６Ｖを待機期間の間印加する。

すなわち、動作時には、基板バイアス供給線ＶＰＢＭから供給される基板バイアス電圧は、電源供給線ＶＤＤＭから供給される負荷ＰＭＯＳトランジスタのソースと同一の電圧であったが、待機時には、基板バイアス供給線ＶＰＢＭから供給する基板バイアス電圧は、電源供給線ＶＤＤＭから供給する負荷ＰＭＯＳトランジスタのソースより低い電圧とする。すなわち、待機時には、動作時より浅い基板バイアス電圧を与える。ただし、当然のことながら、基板バイアス電圧が浅すぎると負荷ＭＯＳトランジスタのソースとバックゲートとの間のＰＮ接合に順方向バイアス電流が流れるので、順方向バイアス電流が流れない程度に浅い基板バイアス電圧とする必要がある。

なお、ＳＲＡＭセルの第１及び第２の駆動ＮＭＯＳトランジスタｍｎ１、ｍｎ２のソースバイアス電位ＶＳＳＭは第１の実施形態では、動作状態および待機状態の間、接地電位０Ｖに保持される。

次に、待機時において、セル電源電圧（電源供給線）ＶＤＤＭ及び負荷ＭＯＳトランジスタの基板バイアス電圧ＶＰＢＭを図５に示すような電圧に制御することの効果について説明する。図６はＳＲＡＭセルの記憶ノードＮＤ２とソース電位ＶＳＳＭとの間に微小なショート（リーク）が発生した例を示す等価回路図である。図６では、ノードＮＤ１はロウレベル、ノードＮＤ２はハイレベルを保持しているとする。待機時においては、ビット線ＢＬＴ、ＢＬＢは、プリチャージ状態のハイレベルに保持され、ワード線ＷＬは、ロウ状態に固定される。したがって、転送トランジスタｍｎ３、ｍｎ４は、いずれもオフ状態に固定される。

一般にＳＲＡＭセルにおいて、リード動作において、ハイレベルに充電されたビット線ＢＬＴ、ＢＬＢのうち、一方をメモリセルが保持するデータによってロウレベルに放電する必要がある。従って、駆動ＭＯＳトランジスタｍｎ１、ｍｎ２、転送ＭＯＳトランジスタｍｎ３、ｍｎ４は、オン抵抗をある程度小さく設計する必要がある。一方、ライト動作時において、ハイレベルを保持するセルにロウレベルを書きこむ場合、負荷ＭＯＳトランジスタが保持するハイレベルを転送トランジスタを介してビット線からロウレベルに引っ張ってデータの書き換えを行わなければならないため、負荷ＭＯＳトランジスタのオン抵抗は駆動ＭＯＳトランジスタや転送ＭＯＳトランジスタと比較して大きな値に設定される。すなわち、駆動ＭＯＳトランジスタと負荷ＭＯＳトランジスタのオン抵抗はアンバランスであり、負荷ＭＯＳトランジスタの方がオン抵抗を大きな値になるようにＳＲＡＭセルは設計される。従って、図６のように、ノードＮＤ１がロウレベル、ノードＮＤ２がハイレベルを保持する場合、ＶＤＤＭとＮＤ１との間にリーク欠陥がある場合より、図６に示すようにノードＮＤ２とＶＳＳＭとの間にリーク欠陥ＲＲ２がある場合の方が、セルデータが反転する可能性は高くなる。

図６は、記憶ノードＮＤ２とソース電位ＶＳＳＭとの間に抵抗性のリーク欠陥がある場合を想定して抵抗ＲＲ２として示している。すなわち、図６において、記憶ノードＮＤ２は、高い抵抗値を有する抵抗ＲＲ２によってソース電位ＶＳＳＭに結合されている。このような不良（リーク欠陥）は製造工程で発生する結晶欠陥や拡散層上に形成された金属シリサイドの構成メタルがＳｉ接合を突き破ってバルクＳｉ中に異常成長することによって生じる例がある。ＳＲＡＭセルに保持されている電圧状態が、図６に示すように、記憶ノードＮＤ１がロウレベルを、記憶ノードＮＤ２がハイレベルを保持している場合、記憶ノードＮＤ２からソース電位ＶＳＳＭに抵抗ＲＲ２を介して微小なリーク電流が流れる。この電流はデータ保持状態において流れ続けるが、抵抗ＲＲ２が負荷トランジスタであるｍｐ２の導通時の抵抗（オン抵抗）に比べて十分大きい場合は、データ保持特性や読み書き動作機能に影響は生じない。但し、リーク電流値が動作保証電圧内でのスタンバイ電流規格を超える場合は、通常テストで検出、除去されることになる。

次に、上記のメモリセルが動作（活性）状態からスタンバイ（待機）状態に遷移する際の各セル内ノードの電圧波形を図７に示す。データ保持期間のリーク電流を低減するため、セル電源電圧ＶＤＤＭを通常動作時よりも下げると、これに対応して記憶ノードＮＤ２の電位も低下する。その際、図６に示すリーク欠陥が存在すると、当該抵抗ＲＲ２が放電経路となり、記憶ノードＮＤ２からソース電位線へリーク電流が流れ、記憶ノードＮＤ２の電位が低下する。オフ状態の駆動ＮＭＯＳトランジスタのサブスレッシュホールド電流のみが経路となる欠陥のない状態よりもリーク抵抗ＲＲ２が存在する分、記憶ノードＮＤ２の電位は低下する。さらに、セル電源電圧低下に応じて負荷トランジスタのオン抵抗も上昇する。待機時のリーク電流を減らす観点では、セル電源電圧はデータが保持できる下限まで下げるとよいが、負荷トランジスタのオン抵抗が桁で上昇するため、通常電圧では問題のなかった微小リーク欠陥を有するメモリセルの内、負荷ＰＭＯＳトランジスタの導通時の抵抗と同程度の抵抗値のものが、論理しきい値を割って保持データが反転し、保持からの復帰後に不良セルとなる。不良が発生する限界は、トランジスタ特性ばらつきの影響を受け、さらに欠陥によるリーク電流値も経時シフトする場合がある。

この問題に対して、第１の実施形態では、待機時において、電源の電位差（ＶＤＤＭ−ＶＳＳＭ）を動作時より小さくすることを前提とした上に、負荷ＭＯＳトランジスタの基板バイアス電圧を動作時より浅くなるように制御する。すなわち、負荷ＭＯＳトランジスタがＰＭＯＳトランジスタである場合には、低い基板バイアス電圧を与える。負荷ＭＯＳトランジスタの基板バイアス電圧を浅くすると、負荷ＭＯＳトランジスタの閾値の絶対値が小さくなり、負荷ＭＯＳトランジスタのオン抵抗が小さくなる。従って、駆動ＭＯＳトランジスタと負荷ＭＯＳトランジスタのオン抵抗のアンバランスを解消する方向に作用し、図６のようにノードＮＤ２とＶＳＳＭとの間にリーク欠陥による抵抗ＲＲ２がたとえ存在したとしても負荷ＭＯＳトランジスタｍｐ２のオン抵抗をより小さくするので、リーク欠陥による負荷ＭＯＳトランジスタの論理反転を防ぐことができる。

なお、負荷ＭＯＳトランジスタの基板バイアス電圧が浅くなるように制御して、負荷ＭＯＳトランジスタの閾値の絶対値を小さくすることは、負荷ＭＯＳトランジスタのオフリーク電流（サブスレッシュホールド電流）を増加させることになる。しかし、負荷ＭＯＳトランジスタと駆動ＭＯＳトランジスタのオン抵抗のアンバランスを緩和して記憶ノードとＶＳＳＭ電源との間の抵抗リーク欠陥に対する耐性を高めることになるので、待機時において、さらに電源間の電位差（ＶＤＤＭ−ＶＳＳＭ）を小さくすることを可能にする。従って、全体として待機時の消費電流をより小さくすることが可能である。

第１の実施形態では、図５に示す待機時に、セル電源電圧ＶＤＤＭを選択的に所望の低い電位に設定すると共に、同期間中は負荷トランジスタの基板バイアス電圧ＶＰＢＭをセル電源電圧ＶＤＤＭよりも低い電圧に設定するよう制御することにより、負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２のしきい値を下げる方向のバイアスを発生させて、オン抵抗の上昇を緩和する。これにより、記憶ノードの電位低下を抑制し、製造ばらつきや使用条件のゆらぎ、さらに経時劣化に伴いマージナルなセルが不良を起こすのを防ぐことができる。

なお、負荷ＰＭＯＳトランジスタのソース−基板間の電圧差は、当該ＰＭＯＳトランジスタのソース・基板間のＰＮ接合に順方向電流が流れ始める電圧よりも小さな電圧に設定することで、ソース、ドレイン間のオフリーク電流やソース・基板間に流れる電流の増加が抑制された範囲で、オン状態のＰＭＯＳトランジスタの導通抵抗を低下させることができる。

第１の実施形態では、待機時における負荷ＭＯＳトランジスタと駆動ＭＯＳトランジスタのオン抵抗のアンバランスを緩和するため、負荷ＭＯＳトランジスタに浅い基板バイアス電圧を与えている。負荷ＭＯＳトランジスタと駆動ＭＯＳトランジスタのオン抵抗のアンバランスを緩和するためには、駆動ＭＯＳトランジスタに深い基板バイアス電圧（駆動ＭＯＳトランジスタがＮＭＯＳトランジスタである低い基板バイアス電圧）を与えて駆動ＭＯＳトランジスタの閾値が高くなるように制御することも考えられる。しかし、リーク欠陥が、駆動ＭＯＳトランジスタの基板電位と駆動ＭＯＳトランジスタのドレインとの間に存在する場合に、駆動ＭＯＳトランジスタに深い基板バイアス電圧を与えることは、上記欠陥によるリーク電流が増加する方向に働くのでこの観点からは好ましくない。上述した通り、負荷ＭＯＳトランジスタに浅い基板バイアス電圧を与えることがより好ましい。

［第２の実施形態］
図８は、第２の実施形態による半導体装置１０ａの回路ブロック図である。図８において、図１に示す第１の実施形態による半導体装置１０とほぼ同一である部分については、同一の符号を付し、詳細な説明は省略する。第２の実施形態による半導体装置１０ａは、メモリセルアレイの負荷ＰＭＯＳトランジスタの基板バイアス制御回路１４０に加えて、駆動ＮＭＯＳトランジスタのソース電位線ＶＳＳＭに接続させたセル電源回路２（１５０）を備えている。また、第２の実施形態では、ＳＲＡＭ１００以外の機能回路としてロジック回路３００を備えている。さらに、ロジック回路３００と周辺回路１２０に対する電源ＶＤＤの供給と遮断を制御する電源スイッチ回路１６０を備えている。

電源スイッチ回路１６０は、ＳＲＡＭ１００の待機時において、電源スイッチ回路１６０が周辺回路１２０及びロジック回路３００への電源の供給を遮断した状態であっても、電圧制御回路２００は、メモリセルアレイ１１０がデータを保持できるように基板バイアス発生回路１４０及びセル電源回路２（１５０）を制御する。なお、メモリセルアレイ１１０内部のＳＲＡＭセルの構成は、図２に示す第１の実施形態と同一である。

図８では、ロジック回路３００は一つ記載しておらず、ロジック回路３００と周辺回路１２０で電源スイッチ回路１６０を共用しているが、複数のロジック回路３００を設け、各ロジック回路と周辺回路１２０にそれぞれ別々に独立して電源ＶＤＤの供給と遮断を制御する電源スイッチ回路１６０を設けても良い。また、図８では、電源スイッチ回路１６０は、外部電源ＶＤＤと、ロジック回路３００、周辺回路１２０と、の間に設けているが、外部電源（接地）ＧＮＤと、ロジック回路３００、周辺回路１２０と、の間に設けてもよい。さらに、ロジック回路３００、周辺回路１２０と外部電源ＶＤＤとの間と、外部電源（接地）ＧＮＤとの間と、の両電源側にそれぞれ電源スイッチ回路を設けてもよい。

図９は、第２の実施形態によるメモリセルアレイ部の構造を示す断面図である。図９には図２に示すメモリセルの負荷ＰＭＯＳトランジスタｍｐ１と駆動ＮＭＯＳトランジスタｍｎ１の断面を示す。Ｐ基板１７２上のメモリセルアレイ部には、ディープＮウェル１７４が設けられ、ディープＮウェル１７４の中にメモリセルアレイ部のＮウェル１７６とＰウェル１７８が設けられている。ディープＮウェル１７４表面にはｎ＋拡散層１８１が設けられ、該拡散層１８１に基板バイアス電圧ＶＰＢＭが供給される。なお、図９では、図示を省略しているが、メモリセルアレイ部のＮウェル１７６にも図３と同様に表面にはｎ＋拡散層１８０が設けられ、基板バイアス電圧ＶＰＢＭが供給される。Ｎウェル１７６にはＰＭＯＳトランジスタｍｐ１が設けられる。ＰＭＯＳトランジスタｍｐ１はソースであるｐ＋拡散層１８４とドレインであるｐ＋拡散層１８２とを含む。ｐ＋拡散層１８４は電源供給線ＶＤＤＭに接続され、ｐ＋拡散層１８２は記憶ノードＮＤ１に接続される。またＰＭＯＳトランジスタｍｐ１のゲートは記憶ノードＮＤ２に接続される。

Ｐウェル１７８にはＮＭＯＳトランジスタｍｎ１およびｐ＋拡散層１９０が設けられる。ｐ＋拡散層１９０にはＰウェル１７８の電位として基板電位供給線ＶＮＢＭが接続される。第２の実施形態では、基板電位供給線ＶＮＢＭはソース電位線ＶＳＳＭと接続する。ＮＭＯＳトランジスタｍｎ１はソースであるｎ＋拡散層１８６とドレインであるｎ＋拡散層１８８とを含む。ｎ＋拡散層１８６はソース電位線ＶＳＳＭに接続され、ｎ＋拡散層１８８は記憶ノードＮＤ１に接続される。またＮＭＯＳトランジスタｍｎ１のゲートは記憶ノードＮＤ２に接続される。

一方、周辺回路部およびロジック回路部は、図９には示していないが、図３に示した第１の実施形態と同様である。すなわち、図３に示す通り、Ｐ基板１７２上にディープＮウェル１７４を介すことなしに直接Ｎウェル１６６とＰウェル１６８が設けられる。上記Ｎウェルにはｎ＋拡散層１６１を介して外部電源ＶＤＤが供給され、Ｐウェルはｐ＋拡散層１９０を介して外部電源（接地）ＧＮＤに接続される。なお、第２の実施形態では、図８に示すように、ロジック回路の電源ＶＤＤは、電源スイッチ回路１６０を介して外部電源ＶＤＤから電源が供給される。

このような構成とすることにより、メモリセルの負荷トランジスタであるＰＭＯＳトランジスタｍｐ１、ｍｐ２の基板バイアス電圧であるＶＰＢＭとメモリセルのセル電源電位である電源供給線ＶＤＤＭ、さらに駆動トランジスタであるｍｎ１、ｍｎ２のソース電位線ＶＳＳＭを周辺回路およびロジック回路の電源および基板電圧とは独立して制御することができる。

［第２の実施形態の動作］
次に第２の実施形態によるＳＲＡＭセルの通常動作時および待機時における各セル内ノードの電位状態を図１０に示す。図１０では各電圧条件の例として、外部電源電圧ＶＤＤ＝１．１Ｖ、ＧＮＤ＝０Ｖであるとする。このとき、通常動作時には、セル電源電圧（電源供給線）ＶＤＤＭ＝１．１Ｖ、負荷ＰＭＯＳトランジスタの基板バイアス電圧（基板バイアス供給線）ＶＰＢＭ＝１．１Ｖ、駆動ＮＭＯＳトランジスタの基板電圧ＶＢＮＭおよびソース電位（ソース電位線）ＶＳＳＭ＝０Ｖとなる。

電源投入後、セル電源電圧（電源供給線）ＶＤＤＭの立ち上がりに対応して、ＳＲＡＭセルの第１および第２の負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２の第１の基板バイアス電圧（基板バイアス供給線）ＶＰＢＭにはＶＤＤＭと同じ１．１Ｖが印加され、動作状態の間保持される。また、ＳＲＡＭセルの第１及び第２の駆動ＮＭＯＳトランジスタｍｎ１、ｍｎ２のソース電位（ソース電位線）ＶＳＳＭは動作状態の間、接地電圧０Ｖに保持される。

次に、待機時に入るとスタンバイ信号ＳＴＢがロウレベルからハイレベルに立ち上がる。そのとき、セル電源電圧（電源供給線）ＶＤＤＭは、１．１Ｖを維持するが、負荷ＰＭＯＳトランジスタの基板バイアス電圧（基板バイアス供給線）は０．７Ｖを印加し、基板バイアス電圧が浅くなるように制御する。また、駆動ＮＭＯＳトランジスタの基板電位ＶＢＮＭおよびソース電位（ソース電位線）ＶＳＳＭには、０．３Ｖを印加する。

すなわち、第２の実施形態では、ソース電位線ＶＳＳＭの電位を、ロジック回路や周辺回路の接地電位ＧＮＤから切り離し、セル電源回路２（１５０）から供給する。図１０に示す待機期間中、セル電源電圧（電源供給線）ＶＤＤＭは１．１Ｖのままとする一方、ソース電位線ＶＳＳＭの電位を動作時よりも上げることにより、駆動ＮＭＯＳトランジスタの駆動能力を弱めてＭＯＳトランジスタのリーク電流を低減する。このとき、電源供給線ＶＤＤＭとソース電位線ＶＳＳＭ間の電圧は通常動作時よりも低下するため、記憶ノードと基板間のリーク欠陥によるリーク電流も低減できる。さらに、同期間中の負荷ＰＭＯＳトランジスタの基板バイアス電圧ＶＰＢＭをセル電源電圧ＶＤＤＭよりも低くすることで、第１の実施形態と同様に負荷ＰＭＯＳトランジスタｍｐ１、ｍｐ２のオン抵抗上昇が緩和でき、記憶ノードの電位低下が抑制されるため、データ反転不良を防ぐことができる。

なお、第２の実施形態において、図１０と同一の電圧をメモリセルアレイに印加する場合には、電源供給線ＶＤＤＭから常に、外部電源ＶＤＤと同じ電圧を供給しているので、セル電源回路１（１３０）を省略し、電源供給線ＶＤＤＭに直接外部電源ＶＤＤを供給するようにしてもよい。しかし、基板発生回路１４０、セル電源回路２（１５０）に加えて、セル電源回路１（１３０）をさらに設けることにより、待機時にさらに最適な電圧をメモリセルアレイ１１０に与えることも可能である。

［第３の実施形態］
図１１は、第３の実施形態による半導体装置１０ｂの回路ブロック図である。第３の実施形態による半導体装置１０ｂは、半導体装置１０ｂ全体をテストモードに設定するか、通常使用モードに設定するかを判別するテストモード判定回路４００を備える。テストモード判定回路４００は、テスト端子から入力されるテストモード判定信号を受けてテストモードに設定するか否かを判定する。テストモード判定回路４００は、電圧制御回路２００および電源スイッチ回路１６０に接続され、電圧制御回路２００及び電源スイッチ回路１６０の動作を制御する。その他の回路構成は、図８に示す第２の実施形態の半導体装置１０ａの構成とおおよそ同一である。

第３の実施形態の半導体装置１０ｂは、ＳＲＡＭの待機時のデータ保持特性不良の市場不良が発生する確率の少ない高品質な半導体装置を提供するテスト機能を備えている。第３の実施形態におけるＳＲＡＭセルアレイ部の断面構造は、図９に示す第２の実施形態と同一であり、また、周辺回路１２０、ロジック回路３００の周辺回路部の断面構造は、図３に示す第１の実施形態の周辺回路部の断面構造と同一である。

図１２に、第３の実施形態によるテストモード判定に基づく動作制御フローチャートを示す。ステップＳ１では、テスト端子から入力されるテストモード信号をテストモード判定回路４００で判定し、テストモードであるか否かを判定する。テストモードであると判定した場合（ステツプＳ１でＹｅｓの場合）は、ステップＳ２で、半導体装置１０ｂのスタンバイ制御を停止する。

さらに、ステップＳ３では、電源スイッチ回路１６０、セル電源回路１（１３０）の機能をスルーし、外部テスターからの供給電圧ＶＤＤをそのまま供給する。また、テストモード判定回路４００は、電圧制御回路２００をコントロールし、電圧制御回路２００からテストモードに対応する設定電圧を基板バイアス発生回路１４０およびセル電源回路２（１５０）に設定し、所望の電圧をメモリセルアレイ１１０に供給する。

一方、テスト判定回路４００がテストモードではないと判定した場合（通常動作モードの場合：ステップＳ１でＮｏの場合）、ステップＳ４でスタンバイ制御を開始する。電圧制御回路２００は、電圧制御信号であるスタンバイ信号ＳＴＢの論理レベルによってスタンバイモード（待機モードまたは待機時）であるか否かを判定する（ステップＳ５）。スタンバイ信号ＳＴＢがハイレベルである場合には、電圧制御回路２００は、スタンバイモードであると判定し、セル電源回路１（１３０）、セル電源回路２（１５０）、基板バイアス発生回路（１４０）の電圧を図１０に示す第２の実施形態の電圧と同一の電圧に設定する（ステップＳ６）。なお、図１０と同一の電圧に電源供給線ＶＤＤＭの電圧を設定する場合には、第２の実施形態で説明したように、セル電源回路１（１３０）は必ずしも設ける必要はないが、セル電源回路１（１３０）を設けることにより、スタンバイ時にさらに最適な電圧設定にすることも可能である。

スタンバイ信号ＳＴＢがロウレベルである場合には、電圧制御回路２００は、動作モード（動作時）であると判定する。そのとき、電圧制御回路２００は、セル電源回路１（１３０）、セル電源回路２（１５０）、基板バイアス発生回路（１４０）の電圧制御を行わず、外部電源ＶＤＤと同一電圧が電源供給線ＶＤＤＭ、基板バイアス供給線ＶＰＢＭに供給され、外部電源ＧＮＤと同一電圧がソース電位線ＶＳＳＭ、基板電位供給線ＶＮＢＭに供給される（ステップＳ７）。

図１３は、第３の実施形態におけるテスト時の電圧波形図である。図１３では、ＳＲＡＭセルにデータを書き込んだ後、外部電源ＶＤＤの電圧を下げてＳＲＡＭセルの保持テストを行い、その後さらに外部電源ＶＤＤの電圧を上げてＳＲＡＭセルからデータを読み出すことにより、保持テスト前にＳＲＡＭセルに書きこんだデータが保持されているか否かをテストしている。テスト開始時には、ＬＳＩテスターから半導体装置にＶＤＤ＝１．１Ｖ、ＧＮＤ＝０Ｖの電圧を印加する。テスト時には、セル電源回路１（１３０）は、テスターから与えられた電圧ＶＤＤをそのまま電源供給線ＶＤＤＭに出力するので、ＶＤＤＭ＝１．１Ｖとなる。また、基板バイアス発生回路１４０は、外部電源ＶＤＤと同一の電圧を基板バイアス供給線ＶＰＢＭに供給するので、ＶＰＢＭ＝１．１Ｖとなる。また、セル電源回路２（１５０）は、ＧＮＤ＝０Ｖと同一の電圧をソース電位線ＶＳＳＭに出力する。この電圧を保った状態でメモリセルにデータのライトを行う。

次に、保持テストに入る。テスターから供給される外部電源の電圧は、ＶＤＤ＝０．７Ｖに下がる。電源供給線ＶＤＤＭも外部電源ＶＤＤと同一電位となるので、ＶＤＤＭ＝０．７Ｖとなる。また、基板バイアス発生回路１４０は、電源供給線ＶＤＤＭと同一電圧を基板バイアス供給線ＶＰＢＭに出力するので、ＶＰＢＭ＝０．７Ｖとなる。さらに、このとき、セル電源回路２（１５０）は、ＶＳＳＭ＝０．２Ｖを出力する。

次に、保持テスト期間が終了すると、外部電圧ＶＤＤ＝１．１Ｖ、電源供給線ＶＤＤＭ＝１．１Ｖ、基板バイアス供給線ＶＰＢＭ＝１．１Ｖ、ソース電位線ＶＳＳＭ＝０Ｖの保持テスト期間前の電圧と同じ電圧に戻す。そして、保持テスト期間前にライトしたデータが保持されているか否かＳＲＡＭセルのデータをリードしてテストする。

以上説明した保持テスト期間のＳＲＡＭセルに対する電圧条件と通常動作時（非テストモード）の待機時（スタンバイモード）の電圧条件とを比較する。非テストモードの待機時には、基板バイアス供給線ＶＰＢＭの電圧は、電源供給線ＶＤＤＭの電圧より低い電圧、すなわち浅い基板バイアス電圧が与えられるのに対して、保持テストでは、基板バイアス供給線ＶＰＢＭに電源供給線ＶＤＤＭと同一の電圧を与えている。すなわち、非テストモードの待機時には、負荷ＭＯＳトランジスタの閾値の絶対値が小さくなるような基板バイアス電圧を与え、負荷ＭＯＳトランジスタのオン抵抗が小さくなるように制御しているのに対して、保持テストでは、そのような負荷ＭＯＳトランジスタのオン抵抗が小さくなるような基板バイアス電圧を与えていない。従って、ＳＲＡＭセルのハイレベルを保持している記憶ノードに取っては、よりデータ反転が発生しやすい条件でテストしていることになる。

また、非テストモードの待機時には、保持テスト時より負荷ＭＯＳトランジスタの閾値の絶対値が小さくなるような基板バイアス電圧を与え、負荷ＭＯＳトランジスタのオン抵抗が小さくなるように制御しているので、データ反転が発生しにくくしている。従って、
半導体装置に経時的な特性変化があった場合においても、保持不良を発生しにくくしている。

さらに、上記保持テストにおいて、ソース電位線ＶＳＳＭの電位を保持テスト期間は、ＶＳＳＭ＝０．２Ｖを与えている。ソース電位線ＶＳＳＭの電位が高いと、オン状態を維持する負荷ＭＯＳトランジスタのゲートソース間の電圧の絶対値が減少し、負荷ＭＯＳトランジスタのオン抵抗がさらに増大する。従って、ソース電位線ＶＳＳＭにＧＮＤより高い電圧を与えることも、実使用状態の待機時より厳しい条件で保持テストを行っていることになり、製品出荷後の市場不良の発生を防ぐことができる。

以上説明したように、第３の実施形態では、待機時におけるメモリセルの電圧設定をテスト時にはリーク不良の検出性を上げる方向、通常使用時においては、低電圧スタンバイ中の故障発生を抑制する方向で設定している。従って、テスト時検出率が向上し、市場不良率を低減した高品質な半導体記憶装置を提供することができる。なお、これらの電圧設定は、半導体装置に内蔵するテスト回路及び電圧制御回路によって行われる。

なお、第１の実施形態乃至第３の実施形態において、複数のメモリセルアレイを設け、複数のメモリセルアレイのうち、一部のメモリセルアレイについて、セル電源回路１（１３０）、セル電源回路２（１５０）、基板バイアス発生回路１４０から電源を供給し、残りのメモリセルアレイについては、第２の実施形態で説明した電源スイッチ回路１６０を介して電源を供給するようにしてもよい。この場合、上記一部のメモリセルアレイが記憶するデータのみを待機時において、保持し、残りのメモリセルアレイが記憶するデータは待機時には保持しない。

また、複数のメモリセルアレイのうち、待機時にデータを保持する必要はあるが、ＥＣＣ回路を備えているメモリセルアレイについては、セル電源回路１（１３０）、及び／又は、セル電源回路２（１５０）は必要であっても、基板バイアス発生回路１４０は必要でない場合がある。経時変化等によってメモリセルアレイが記憶するデータのうち、一部のメモリセルのデータが反転するようなことがあっても、ＥＣＣ回路により救済できるからである。すなわち、本発明は、待機時にデータ保持を行う必要はあるが、ＥＣＣ回路を備えていないメモリセルアレイを有する半導体装置に特に有効である。

さらに、第２の実施形態において、図９に示すようなディープＮウェル１７４を設けずに、第１の実施形態と同様にＰ基板１７２上に、Ｎウェル１７６とＰウェル１７８を直接設ける構造にすることも可能である。このような場合は、基板供給線ＶＮＢＭは、外部電源（接地）ＧＮＤに接続し、ソース電位線ＶＳＳＭのみをセル電源回路２（１５０）に接続すればよい。ただし、この場合、図６に示すようなリーク欠陥がメモリセルの記憶ノードと駆動ＭＯＳトランジスタの基板との間にある場合は、リーク電流がハイレベルを記憶するメモリセルの記憶ノードと駆動ＭＯＳトランジスタの基板との間に流れるので、この間の電位差を待機時において、大きな電位差のままにしておくことは好ましくない。この様なリーク欠陥が考えられる場合には、第１の実施形態のような電圧設定とするか、第２の実施形態のようにディープＮウェル１７４を設ける構造の方がより好ましい。

本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０、１０ａ、１０ｂ：半導体装置
１００：ＳＲＡＭ
１１０：メモリセルアレイ
１２０：周辺回路
１３０：セル電源回路１
１４０：基板バイアス発生回路
１５０：セル電源回路２
１６０：電源スイッチ回路
１６１、１８０、１８１、１８６、１８８：ｎ＋拡散層
１６６、１７６：Ｎウェル
１６８、１７８：Ｐウェル
１７２：Ｐ基板（Ｐ型基板）
１７４：ディープＮウェル
１８２、１８４、１９０：ｐ＋拡散層
２００：電圧制御回路
２１０：設定電圧記憶回路
２２０：不揮発性メモリ
３００：ロジック回路
４００：テストモード判定回路
ｍｐ１、ｍｐ２：負荷ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）
ｍｎ１、ｍｎ２：駆動ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）
ｍｎ３、ｍｎ４：転送ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）
ＢＬＴ：ビット線
ＢＬＢ：反転ビット線
ＷＬ：ワード線
ＶＤＤ：外部電源
ＧＮＤ：外部電源（接地）
ＶＤＤＭ：第１の電源端子（電源供給線）
ＶＳＳＭ：第２の電源端子（ソース電位線）
ＶＰＢＭ：基板バイアス電圧（基板バイアス供給線）
ＶＮＢＭ：基板電位供給線（ＮＭＯＳ基板電圧）
ＮＤ１、ＮＤ２：記憶ノード

Claims (13)

1. それぞれ負荷ＭＯＳトランジスタを備えた複数のＳＲＡＭセルが、マトリクス状に配置されたメモリセルアレイと、
   前記メモリセルアレイの第１の電源端子と第２の電源端子との間に電源を供給する電源回路と、
   前記負荷ＭＯＳトランジスタに基板バイアス電圧を与える基板バイアス発生回路と、
   動作時より待機時の方が、前記第１の電源端子と前記第２の電源端子との間の電位差が小さく、かつ、前記負荷ＭＯＳトランジスタの基板バイアス電圧が浅くなるように前記電源回路と前記基板バイアス発生回路とを制御する電圧制御回路と、
   を備えることを特徴とする半導体装置。
2. 前記基板バイアス発生回路は、
   前記動作時には、前記負荷ＭＯＳトランジスタのバックゲートにソースと実質的に同一の基板バイアス電圧を印加し、
   前記待機時には、前記負荷ＭＯＳトランジスタの前記バックゲートに前記ソースとのＰＮ接合に順方向バイアス電流が流れない程度に前記ソースより浅い基板バイアス電圧を印加することを特徴とする請求項１記載の半導体装置。
3. 前記複数のＳＲＡＭセルは、それぞれ、
   ドレインが第１ノードに、ゲートが第２ノードに、ソースが前記第１の電源端子に接続された第１の前記負荷ＭＯＳトランジスタと、
   ゲートが前記第１ノードに、ドレインが前記第２ノードに、ソースが前記第１の電源端子に接続された第２の前記負荷ＭＯＳトランジスタと、
   ゲートが前記第２ノードに、ドレインが前記第１ノードに、ソースが前記第２の電源端子に接続された第１の駆動ＭＯＳトランジスタと、
   ゲートが前記第１ノードに、ドレインが前記第２ノードに、ソースが前記第２の電源端子に接続された第２の駆動ＭＯＳトランジスタと、
   ソース・ドレインの一方が前記第１のノードに、他方が対応するビット線に、ゲートが対応するワード線に接続された第１の転送ＭＯＳトランジスタと、
   ソース・ドレインの一方が前記第２のノードに他方が対応する反転ビット線にゲートが対応する前記ワード線に接続された第２の転送ＭＯＳトランジスタと、
   を備え、
   前記第１及び第２の負荷ＭＯＳトランジスタが、それぞれ、第１導電型のＭＯＳトランジスタ、前記第１及び第２の駆動ＭＯＳトランジスタ及び第１及び第２の転送ＭＯＳトランジスタが、それぞれ、第２導電型のＭＯＳトランジスタであることを特徴とする請求項１又は２記載の半導体装置。
4. 不揮発性記憶回路をさらに含み、前記電圧制御回路は、前記不揮発性記憶回路に記憶されたデータに基づいて、前記電源回路及び前記基板バイアス発生回路が出力する電圧値を制御することを特徴とする請求項３記載の半導体装置。
5. 前記電源回路は、前記待機時に前記動作時より低い電圧を前記第１の電源端子に与え、
   前記基板バイアス発生回路は、前記動作時には、前記第１の電源端子と実質的に等しい電圧を前記基板バイアス電圧として与え、前記待機時には、前記第１の電源端子よりさらに低い電圧を前記基板バイアス電圧として与えることを特徴とする請求項３又は４記載の半導体装置。
6. 前記電源回路は、前記待機時に前記動作時より高い電圧を前記第２の電源端子に与え、
   前記基板バイアス発生回路は、動作時には、前記第１の電源端子と実質的に等しい電圧を前記基板バイアス電圧として与え、待機時には、前記第１の電源端子より低い電圧を前記基板バイアス電圧として与えることを特徴とする請求項３乃至５いずれか１項記載の半導体装置。
7. 前記第１及び第２の駆動トランジスタのバックゲートには、待機時及び動作時共にソースと実質的に等しい電圧が与えられていることを特徴とする請求項３乃至６いずれか１項記載の半導体装置。
8. 第１導電型の半導体基板と、
   前記半導体基板の主表面に設けられ、表面にさらに第１導電型ウェルが形成されて前記各ＳＲＡＭセルが設けられた第２導電型ディープウェルと、
   前記半導体基板の主表面に前記第２導電型ディープウェルから離間して形成された前記メモリセルアレイとは異なるロジック回路と、
   を備え、
   前記第１の電源端子及び前記第２の電源端子から与えられる前記メモリセルアレイの電源は、前記ロジック回路の電源と、前記第２導電型ディープウェルによって分離され、
   前記電圧制御回路は、前記ロジック回路の電源から独立して前記第１の電源端子及び前記第２の電源端子から前記メモリセルアレイに電源を供給可能であることを特徴とする請求項１乃至７いずれか１項記載の半導体装置。
9. 前記ロジック回路の電源スイッチ回路をさらに含み、
   前記待機時において、前記電圧制御回路は、前記ロジック回路の電源スイッチ回路が前記ロジック回路への電源の供給を遮断した状態で前記複数のＳＲＡＭセルのデータを保持するように制御することを特徴とする請求項８記載の半導体装置。
10. 前記メモリセルアレイの周辺回路をさらに含み、
    前記周辺回路は、前記半導体基板の主表面に前記第２導電型ディープウェルから離間して形成され、前記待機時には、前記周辺回路への電源の供給が遮断されることを特徴とする請求項８又は９記載の半導体装置。
11. 複数のメモリセルアレイを含み、前記複数のメモリセルアレイのうち、一部のメモリセルアレイが前記基板バイアス回路に接続されていることを特徴とする請求項１乃至１０いずれか１項記載の半導体装置。
12. 基板バイアス電圧を浅くしないで前記待機時の状態をテストするテスト回路をさらに備えることを特徴とする請求項１乃至１１いずれか１項記載の半導体装置。
13. テストモードであるか否かを判定するテストモード判定回路をさらに備え、
    前記テストモード判定回路がテストモードであると判定した場合には、前記電圧制御回路は、前記待機時の状態のテストにおいて、非テストモードの待機時より前記負荷ＭＯＳトランジスタの基板バイアス電圧が深くなるように前記基板バイアス発生回路を制御することを特徴とする請求項１乃至１２いずれか１項記載の半導体装置。

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