JP2007317346A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルにおけるデータ保持特性を保ち、かつ最適なソース線電位の制御を行えるようにする。
【解決手段】接地電位と電源電位との間の電位であって、メモリセルＭＣ内の駆動用トランジスタのソース線ＶＳＳＬに印加する、メモリセルにてデータを保持可能な電位をレプリカセルＲＭＣＡ、ＲＭＣＢを用いて決定し、その決定に応じてトランジスタＭ１０、Ｍ１１を制御してソース線に電位を印加するようにして、メモリセルにおけるデータ保持特性を保ちながらも、最適なソース線電位の制御を行えるようにする。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に、複数のスタティック型メモリセルを有する半導体記憶装置に用いて好適なものである。

ＬＳＩ（Large Scale Integrated circuit：大規模集積回路）等の半導体集積回路においては、動作電源電圧の低下及び使用されるトランジスタの微細化に伴い、半導体集積回路で使用されるトランジスタの閾値電圧がテクノロジ毎に低下してきている。閾値電圧が低いトランジスタでは、トランジスタがオフ状態及びスタンバイ状態であるときにソース・ドレイン間に流れるリーク電流が大きくなる。

ロジック等の回路では、動作しない回路部分への電源供給を遮断することでリーク電流の削減が可能である。しかし、データを保持しておく必要のあるスタティックＲＡＭ（Random Access Memory）等の回路では、動作しない状態でも電源供給を遮断することができない。

さらには、スタティックＲＡＭ等の回路では、メモリセルなどの高集積回路の占める部分が大きく、チップ内に占める容量が年々大きくなる傾向にある。そのため、メモリセルにおけるリーク電流の低減が半導体集積回路の低消費電力化において、ますます重要となっている。

この問題に対して、スタティックＲＡＭでは、図４に示すようにメモリセル内の駆動用ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ＭＯＳＦＥＴ：ＭＯＳ型電界効果トランジスタ）のソース線の電位を接地電位よりも上昇させることにより、転送用ＭＯＳトランジスタ及び駆動用ＭＯＳトランジスタに基板バイアス効果を加えてリーク電流を削減するといった手法が用いられている。

図４（Ａ）において、ＭＣはメモリセル、ＶＳＳＬはメモリセルＭＣ内の駆動用ＭＯＳトランジスタのソース線、ＶＳＳは接地電位線、Ｍ４１はソース線ＶＳＳＬと接地電位線ＶＳＳの間にダイオード接続されたＭＯＳトランジスタである。図４（Ｂ）にメモリセルＭＣの構成を示す。Ｍ４２及びＭ４３は転送用ＭＯＳトランジスタ、Ｍ４４及びＭ４５は駆動用ＭＯＳトランジスタ、Ｍ４６及びＭ４７は負荷ＭＯＳトランジスタ、ＷＬはワード線、ＢＬ及び／ＢＬはビット線、ＶＳＳＬは駆動用ＭＯＳトランジスタＭ４４、Ｍ４５のソース電位線である。

また、下記特許文献１には、メモリセル内の駆動用ＭＯＳトランジスタのソース線を電源電位と接地電位の中間電位にする制御回路をメモリセルアレイの行毎に設けることで、ソース線の電位を行単位で制御し、スタンバイ時又はワード線非選択時にはソース線を中間電位にし、ワード線選択時には接地電位にする手法が提案されている。

しかし、電位を制御する回路で電流を消費する、電位を制御する回路を電流消費の少ない回路とした場合にはトランジスタの製造ばらつきによる影響を大きく受ける回路となる、などの理由によりリーク電流の削減効果が低くなってしまう、メモリセルがデータを保持できないという問題がある。

この問題に対して、製造ばらつきの影響を少なくし、かつ電位を制御する回路を電力消費の少ない回路としたものが下記特許文献２に提案されている。特許文献２には、メモリセル内の駆動用ＭＯＳトランジスタのソース線電位を制御する回路を、ソース線の電位を接地電位に固定するためのスイッチ、電位を決めるためのダイオード接続されたＭＯＳトランジスタ、及び常時電流を流す抵抗の３つの素子で構成することで、制御回路で電力を消費することなくメモリセル内のソース線電位を制御可能にするとともに、３つの素子を使用することで製造プロセスばらつきの影響を考慮したソース線電位の制御を可能にした回路が提案されている（図５参照）。

図５において、ＭＣはメモリセル、ＶＳＳＬはメモリセルＭＣ内の駆動用ＭＯＳトランジスタのソース線、ＶＳＳは接地電位線、Ｍ５１はソース線ＶＳＳＬと接地電位線ＶＳＳの間にダイオード接続されたＭＯＳトランジスタ、Ｍ５２はソース線の電位を接地電位に固定するためのスイッチとして機能するＭＯＳトランジスタ、Ｍ５３は常時電流を流す抵抗として機能するＭＯＳトランジスタである。メモリセルＭＣは図４（Ｂ）に示すメモリセルと同様に構成され、ＭＯＳトランジスタＭ５１は制御信号ｐｄによってオン／オフされる。

しかし、特許文献２に記載の回路では、メモリセルアレイ全体の製造ばらつきの影響を考慮したソース線電位の制御は可能となるが、メモリセルアレイ内の製造ばらつきに起因するメモリセルの保持特性のばらつきについては考慮されていない。そのため、メモリセルがデータを保持できないという問題が残るか、もしくは、メモリセルにおけるデータ保持を優先して最適なソース線電位の制御ができないといった問題がある。

特開平１０−１１２１８８号公報 特開２００４−２０６７４５号公報

本発明は、このような事情に鑑みてなされたものであり、メモリセルにおけるデータ保持特性を保ち、かつ最適なソース線電位の制御を行えるようにすることを目的とする。

本発明の半導体記憶装置は、スタティック型メモリセルが複数配置されたメモリセルアレイと、接地電位と電源電位との間の電位であって、上記スタティック型メモリセル内の駆動用トランジスタのソースに接続されるソース線に印加する、メモリセルにてデータを保持可能な電位を決定するソース電位決定回路と、ソース電位決定回路により決定された電位をソース線に印加するソース電位制御回路とを備える。

本発明によれば、メモリセルにてデータを保持可能な電位を決定し、決定した電位をスタティック型メモリセル内の駆動用トランジスタのソースに接続されるソース線に印加するので、メモリセルにおけるデータ保持特性を保つことができるとともに、最適なソース線電位の制御を行うことができる。したがって、メモリセルにおけるデータ保持特性を保証しながらもメモリセルにおけるリーク電流を低減することができる。

以下、本発明の実施形態を図面に基づいて説明する。
なお、以下の説明において、「トランジスタ」は、電界効果トランジスタ（ＦＥＴ）であり、例えばＭＯＳＦＥＴが用いられる。

（第１の実施形態）
図１は、本発明の第１の実施形態による半導体記憶装置の構成例を示す図である。
図１において、ＭＣはスタティック型のメモリセルであり、複数のメモリセルＭＣがアレイ状に配置されメモリセルアレイを構成している。ＶＳＳＬはメモリセルＭＣ内の駆動用トランジスタのソース線、Ｍ１〜Ｍ５、Ｍ７、Ｍ９〜Ｍ１１はＮチャネル型トランジスタ、Ｍ６、Ｍ８はＰチャネル型トランジスタ、ＩＮＶ１〜ＩＮＶ５はインバータ回路である。また、ＲＭＣＡ、ＲＭＣＢは、メモリセルＭＣにおける駆動用トランジスタのソース線電位を選択決定するために、データ保持の可否を判定するためのレプリカセルである。ＶＳＳは接地電位、ＶＤＤは電源電位である。

トランジスタＭ１〜Ｍ３、Ｍ９〜Ｍ１１によりソース電位制御回路が構成され、レプリカセルＲＭＣＡ、ＲＭＣＢ、トランジスタＭ５〜Ｍ８によりソース電位決定回路が構成される。

メモリセル内の駆動用トランジスタのソース線ＶＳＳＬは、トランジスタＭ１〜Ｍ４をそれぞれ介して接地電位ＶＳＳに対して接続される。トランジスタＭ１は、常時オン状態のトランジスタＭ９を介してゲートがドレインに接続される。トランジスタＭ２は、ゲートにインバータ回路ＩＮＶ２の出力が供給されるトランジスタＭ１０を介してゲートがドレインに接続される。トランジスタＭ３は、ゲートにインバータ回路ＩＮＶ４の出力が供給されるトランジスタＭ１１を介してゲートがドレインに接続される。トランジスタＭ４は、ゲートに制御信号ＰＤが供給され、この制御信号ＰＤに応じてオン／オフ制御される。

インバータＩＮＶ２及びＩＮＶ３によりラッチ回路が構成され、そのノードＮＡにはトランジスタＭ５及びＭ６のドレインが接続されている。トランジスタＭ５は、ソースが接地電位ＶＳＳに対して接続され、ゲートにレプリカセルＲＭＣＡより出力される判定信号ＳＡが供給される。トランジスタＭ６は、ソースに電源電位ＶＤＤが供給され、ゲートにインバータ回路ＩＮＶ１により反転したリセット信号ＰＯＲが供給される。また、レプリカセルＲＭＣＡには、リセット信号ＰＯＲが供給される。

同様に、インバータＩＮＶ４及びＩＮＶ５によりラッチ回路が構成され、そのノードＮＢにはトランジスタＭ７及びＭ８のドレインが接続されている。トランジスタＭ７は、ソースが接地電位ＶＳＳに対して接続され、ゲートにレプリカセルＲＭＣＢより出力される判定信号ＳＢが供給される。トランジスタＭ８は、ソースに電源電位ＶＤＤが供給され、ゲートにインバータ回路ＩＮＶ１により反転したリセット信号ＰＯＲが供給される。また、レプリカセルＲＭＣＢには、リセット信号ＰＯＲが供給される。

図２（Ａ）に、図１に示したメモリセルＭＣの構成を示す。
Ｍ２１及びＭ２２は転送用トランジスタ、Ｍ２３及びＭ２４は駆動用トランジスタ、Ｍ２５及びＭ２６は負荷トランジスタ、ＷＬはワード線、ＢＬ及び／ＢＬはビット線、ＶＳＳＬは駆動用トランジスタＭ２３、Ｍ２４のソース電位線である。

駆動用トランジスタＭ２３と負荷トランジスタＭ２５により第１のインバータ回路が構成されるとともに、駆動用トランジスタＭ２４と負荷トランジスタＭ２６により第２のインバータ回路が構成される。第１のインバータ回路の入力端が第２のインバータ回路の出力端に接続され、第１のインバータ回路の出力端が第２のインバータ回路の入力端に接続される。すなわち、第１及び第２のインバータ回路は交差結合されている。

また、第１のインバータ回路の出力端は、ゲートがワード線ＷＬに接続された転送用トランジスタＭ２１を介してビット線ＢＬに接続される。同様に、第２のインバータ回路の出力端は、ゲートがワード線ＷＬに接続された転送用トランジスタＭ２２を介してビット線／ＢＬに接続される。

図２（Ｂ）に、図１に示したレプリカセルＲＭＣＡの構成を示す。
レプリカセルＲＭＣＡは、図２（Ａ）に示したメモリセルＭＣと同様のメモリセル構成を有しており、図２（Ａ）に示した構成要素に対応する構成要素には同一の符号を付し、重複する説明は省略する。

図２（Ｂ）に示すようにレプリカセルＲＭＣＡにおいては、トランジスタＭ２３、Ｍ２５により構成される第１のインバータ回路の出力端は、ゲートにリセット信号ＰＯＲが供給される転送用トランジスタＭ２１を介して接地電位ＶＳＳに対して接続される。また、この第１のインバータ回路の出力が、判定信号ＳＡとして出力される。一方、トランジスタＭ２４、Ｍ２６により構成される第２のインバータ回路の出力端は、ゲートにリセット信号ＰＯＲが供給される転送用トランジスタＭ２２を介して電源電位ＶＤＤに接続される。

また、駆動用トランジスタＭ２３、Ｍ２４のソース線ＶＳＳＬは、トランジスタＭ２７を介して接地電位ＶＳＳに対して接続される。トランジスタＭ２７は、常時オン状態のトランジスタＭ２８を介してゲートがドレインに接続される。

図２（Ｃ）に、図１に示したレプリカセルＲＭＣＢの構成を示す。
レプリカセルＲＭＣＢは、レプリカセルＲＭＣＡと同様に、図２（Ａ）に示したメモリセルＭＣと同様のメモリセル構成を有しており、図２（Ａ）に示した構成要素に対応する構成要素には同一の符号を付し、重複する説明は省略する。

図２（Ｃ）に示すようにレプリカセルＲＭＣＢにおいては、トランジスタＭ２３、Ｍ２５により構成される第１のインバータ回路の出力端は、ゲートにリセット信号ＰＯＲが供給される転送用トランジスタＭ２１を介して接地電位ＶＳＳに対して接続される。また、この第１のインバータ回路の出力が、判定信号ＳＢとして出力される。一方、トランジスタＭ２４、Ｍ２６により構成される第２のインバータ回路の出力端は、ゲートにリセット信号ＰＯＲが供給される転送用トランジスタＭ２２を介して電源電位ＶＤＤに接続される。

また、駆動用トランジスタＭ２３、Ｍ２４のソース線ＶＳＳＬは、トランジスタＭ２７、Ｍ２９をそれぞれ介して接地電位ＶＳＳに対して接続される。トランジスタＭ２７は、常時オン状態のトランジスタＭ２８を介してゲートがドレインに接続され、トランジスタＭ２９は、常時オン状態のトランジスタＭ３０を介してゲートがドレインに接続される。

なお、上述したレプリカセルＲＭＣＡ、ＲＭＣＢは、メモリセルＭＣと同じ特性を有することが望ましい。レプリカセルＲＭＣＡ、ＲＭＣＢは、例えばメモリセルアレイ内に設けられ、メモリセルアレイにおける辺縁部や四隅等に設けられる。また、レプリカセルＲＭＣＡ、ＲＭＣＢをアレイ状に配置しても良く、１つのセルアレイで構成するようにしても良いし、列単位のセルアレイで構成するようにしても良い。

ここで、第１の実施形態による半導体記憶装置においては、図１に示したトランジスタＭ１と、図２（Ｂ）、（Ｃ）に示したトランジスタＭ２７は、同じ特性（詳細には閾値電圧）を有するトランジスタである。また、図１に示したトランジスタＭ２と、図２（Ｃ）に示したトランジスタＭ２９は、同じ特性（詳細には閾値電圧）を有するトランジスタである。また、トランジスタＭ１、Ｍ２７の閾値電圧をＶａ、トランジスタＭ２、Ｍ２９の閾値電圧をＶｂ、トランジスタＭ３の閾値電圧をＶｃとすると、Ｖａ＞Ｖｂ＞Ｖｃの関係を有している。

図３は、制御信号ＰＤ及びリセット信号ＰＯＲの駆動波形の一例を示す図である。
制御信号ＰＤは、通常動作時にハイレベル（“Ｈ”）となり、他の期間（電源投入時及びパワーダウンモード（スタンバイ）時）にはロウレベル（“Ｌ”）である。リセット信号ＰＯＲは、いわゆるパワーオンリセット信号であり、電源投入時にパルス状に“Ｈ”となる。なお、制御信号ＰＤは、通常動作時に“Ｈ”としているが、通常動作時でかつデータ読み出しを行うときのみ“Ｈ”とするようにしても良い。

次に、第１の実施形態による半導体記憶装置の動作について説明する。

まず、電源投入時にリセット信号ＰＯＲがパルス状に“Ｈ”となることで、レプリカセルＲＭＣＡ、ＲＭＣＢ内の転送用トランジスタＭ２１、Ｍ２２がオン状態になる。これによりレプリカセルＲＭＣＡ、ＲＭＣＢには、判定信号ＳＡ、ＳＢとして“Ｌ”が出力されるデータが書き込まれる。また、リセット信号ＰＯＲがパルス状に“Ｈ”となることで、トランジスタＭ６、Ｍ８がオン状態になり、ノードＮＡ、ＮＢが“Ｈ”になる。

ここで、レプリカセルＲＭＣＡの駆動用トランジスタＭ２３、Ｍ２４のソース電位線には、トランジスタＭ２７に応じて決定される電位ＶＳＳＡ（ＶＳＳ＜ＶＳＳＡ＜ＶＤＤ）が印加されている。また、レプリカセルＲＭＣＢの駆動用トランジスタＭ２３、Ｍ２４のソース電位線には、トランジスタＭ２７、Ｍ２９に応じて決定される電位ＶＳＳＢ（ＶＳＳ＜ＶＳＳＢ＜ＶＳＳＡ）が印加されている。

レプリカセルＲＭＣＡにおいて、ソース電位がＶＳＳＡとした状態でデータを保持できないセルが存在すると、そのレプリカセルＲＭＣＡから出力される判定信号ＳＡが“Ｈ”に変化する。これにより、トランジスタＭ５がオン状態となり、ノードＮＡが“Ｌ”に変化してトランジスタＭ１０がオン状態になる。トランジスタＭ１０がオン状態になることで、メモリセルアレイ（メモリセルＭＣの駆動用トランジスタＭ２３、Ｍ２４）のソース線ＶＳＳＬの電位はＶＳＳＡからＶＳＳＢになる。

さらに、レプリカセルＲＭＣＢにおいて、ソース電位をＶＳＳＢとした状態でデータを保持できないセルが存在すると、そのレプリカセルＲＭＣＢから出力される判定信号ＳＢが“Ｈ”に変化する。これにより、ノードＮＢが“Ｌ”に変化し、トランジスタＭ１１がオン状態になる。トランジスタＭ１１がオン状態になることで、メモリセルアレイ（メモリセルＭＣの駆動用トランジスタＭ２３、Ｍ２４）のソース線ＶＳＳＬの電位は、ＶＳＳＢから、トランジスタＭ１〜Ｍ３に応じて決定される電位ＶＳＳＣ（ＶＳＳ＜ＶＳＳＣ＜ＶＳＳＢ）に低下する。

このようにして、メモリセルＭＣにおけるソース電位線ＶＳＳＬの電位が、データを保持可能な最適な電位に制御される。具体的には、ソース電位線ＶＳＳＬに設定可能な電位値のうち、データを保持可能な最大の電位に制御される。
なお、通常動作時には制御信号ＰＤが“Ｈ”となることで、メモリセルＭＣにおけるソース電位線ＶＳＳＬの電位は接地電位ＶＳＳとされる。

以上、説明したように第１の実施形態によれば、実際にデータを保持しておく必要のあるメモリセルＭＣと同様の構成を有し、異なるソース電位が印加されるレプリカセルＲＭＣＡ、ＲＭＣＢを用いてデータが保持可能か否かを判定し、その判定結果に基づいてメモリセルＭＣにおけるソース線電位を制御する。メモリセルＭＣにおけるソース線電位の制御は、特性の異なる複数のトランジスタを用いて行う。

これにより、メモリセルＭＣがデータを保持できないという問題を解決しながらも、メモリセルの保持特性にあわせて多段的にソース電位の制御を行うことができ、メモリセルのデータ保持特性を保ちつつ、最適なソース電位の制御が可能となる。したがって、製造ばらつきの影響を低減し、かつメモリセルにおけるデータ保持特性を保証しながらも、リーク電流を低減することができる。

なお、上述した実施形態では、レプリカセルとして異なるソース電位が印加される２種類のレプリカセルＲＭＣＡ、ＲＭＣＢを設けているが、これに限定されるものではなく、レプリカセルの数（レプリカセルに印加されるソース電位の種類の数）は任意である。

また、レプリカセルＲＭＣＡ、ＲＭＣＢは、メモリセルＭＣと同じ特性を有していなくとも良く、例えばアンバランスなインバータ回路を用いて構成したり、トランジスタの駆動能力に差を設けたりすることで、レプリカセルＲＭＣＡ、ＲＭＣＢのデータ保持能力を、メモリセルＭＣよりも低くするようにしても良い。また、例えばレプリカセルＲＭＣＡ、ＲＭＣＢは、メモリセルＭＣよりも“Ｈ”又は“Ｌ”のデータを保持しにくい特性を有するものであっても良い。

また、上述した説明では、トランジスタＭ１、Ｍ２７と、トランジスタＭ２、Ｍ２９と、トランジスタＭ３とは閾値電圧が異なり、Ｖａ＞Ｖｂ＞Ｖｃの関係を有するものとしている。しかし、これに限定されるものではなく、例えばゲート長を異ならせ、トランジスタＭ１、Ｍ２７の抵抗値をＲａ、トランジスタＭ２、Ｍ２９の抵抗値をＲｂ、トランジスタＭ３の抵抗値をＲｃとした場合に、Ｒａ＞Ｒｂ＞Ｒｃの関係を有するようにしても同様な効果を得ることができる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図６は、第２の実施形態による半導体記憶装置の構成例を示す図である。
図６において、ＭＣはスタティック型のメモリセルで、複数のメモリセルＭＣがアレイ状に配置されメモリセルアレイを構成している。各メモリセルＭＣは、図２（Ａ）に示したメモリセルと同じく構成され、転送用トランジスタ、駆動用トランジスタ、及び負荷トランジスタを有する。ＶＳＳＬはメモリセルＭＣ内の駆動用トランジスタのソース線である。

Ｍ６１〜Ｍ６７はＮチャネル型トランジスタ、６１〜６３はスキャンフリップフロップ（ＳＦＦ）回路、及び６４〜６６はヒューズ（ＦＵＳＥ）である。ＶＳＳは接地電位である。ここで、トランジスタＭ６１〜Ｍ６３、Ｍ６５〜Ｍ６７によりソース電位制御回路が構成され、ＳＦＦ回路６１〜６３及びヒューズ６４〜６６によりソース電位決定回路が構成される。

メモリセルＭＣ内の駆動用トランジスタのソース線ＶＳＳＬは、トランジスタＭ６１〜Ｍ６４をそれぞれ介して接地電位ＶＳＳに接続可能となっている。トランジスタＭ６１は、ゲートにＳＦＦ回路６１のデータ出力（Ｑ）が供給されるトランジスタＭ６５を介してゲートがドレインに接続される。トランジスタＭ６２は、ゲートにＳＦＦ回路６２のデータ出力（Ｑ）が供給されるトランジスタＭ６６を介してゲートがドレインに接続される。トランジスタＭ６３は、ゲートにＳＦＦ回路６３のデータ出力（Ｑ）が供給されるトランジスタＭ６７を介してゲートがドレインに接続される。ここで、トランジスタＭ６１〜Ｍ６３は、トランジスタＭ６１の閾値電圧をＶａ、トランジスタＭ６２の閾値電圧をＶｂ、トランジスタＭ６３の閾値電圧をＶｃとすると、Ｖａ＞Ｖｂ＞Ｖｃの関係を有している。

トランジスタＭ６４は、ゲートに制御信号ＰＤが供給され、この制御信号ＰＤに応じてオン／オフ制御される。制御信号ＰＤは、通常動作時に“Ｈ”となり、他の期間（電源投入時及びパワーダウンモード（スタンバイ）時）には“Ｌ”となる信号である。なお、制御信号ＰＤは、通常動作時において常に“Ｈ”でなくとも良く、通常動作時でかつデータ読み出しを行うときのみ“Ｈ”とするようにしても良い。

ＳＦＦ回路６１のスキャン入力（ＳＩ）は、スキャンデータ入力端子ＳＩＮに接続される。ＳＦＦ回路６１のスキャン出力（ＳＯ）はＳＦＦ回路６２のスキャン入力（ＳＩ）に接続され、ＳＦＦ回路６２のスキャン出力（ＳＯ）はＳＦＦ回路６３のスキャン入力（ＳＩ）に接続される。ＳＦＦ回路６３のスキャン出力（ＳＯ）はスキャンデータ出力端子ＳＯＵＴに接続される。ＳＦＦ回路６１〜６３のデータ入力（ＤＩ）には、対応するヒューズ６４〜６６の切断の有無に応じたヒューズ信号ＦＳ１〜ＦＳ３が入力される。なお、図６においては図示していないが、各ＳＦＦ回路６１〜６３には、選択信号（スキャンモード信号）が供給されている。

図７に、図６に示したＳＦＦ回路の構成例を示す。
図７において、７１はセレクタであり、データ入力ＤＩ及びスキャン入力ＳＩが入力される。セレクタ７１は、選択信号ＳＥＬに応じて、入力されたデータ入力ＤＩ、スキャン入力ＳＩを選択的に出力する。具体的には、セレクタ７１は、選択信号ＳＥＬによりスキャンモードであることが示されている場合にはスキャン入力ＳＩを出力し、そうでない場合にはデータ入力ＤＩを出力する。

セレクタ７１の出力は、クロック信号ＣＫ、ＸＣＫ（信号ＸＣＫは信号ＣＫの反転信号）により制御されるトランスファーゲート７２を介してインバータ７３に供給される。詳細には、クロック信号ＣＫが“Ｌ”の期間、セレクタ７１の出力がインバータ７３に入力される。

インバータ７３及びインバータ７４は、入力及び出力が交差結合されラッチ回路を構成している。インバータ７３の出力は、クロック信号ＣＫ、ＸＣＫにより制御されるトランスファーゲート７５を介してインバータ７６に供給される。詳細には、クロック信号ＣＫが“Ｈ”の期間、インバータ７３の出力がインバータ７６に入力される。インバータ７６及びインバータ７７は、入力及び出力が交差結合されラッチ回路を構成しており、インバータ７６の出力が、データ出力Ｑ、スキャン出力ＳＯとして出力される。

次に、第２の実施形態による半導体記憶装置の動作について説明する。
接地電位ＶＳＳと電源電位ＶＤＤとの間の電位であってメモリセルＭＣにてデータを保持可能な電位を、トランジスタＭ６１〜Ｍ６３、Ｍ６５〜Ｍ６７により構成されるソース電位制御回路によりソース線ＶＳＳＬに印加させるための電位制御データを決定する動作について具体的に説明する。

電位制御データを決定する動作時には、ＳＦＦ回路６１〜６３に供給される選択信号は、スキャンモードであることを示している。なお、以下の説明においては、ソース線ＶＳＳＬに印加する電位の設定を変更するのに伴って、データを保持できているか否かを試験するためにメモリセルＭＣに対してデータの書き込みが行われているものとする。

まず、ＳＦＦ回路６１のデータ出力（Ｑ）が“Ｈ”、ＳＦＦ回路６２、６３のデータ出力（Ｑ）が“Ｌ”となるように、スキャンデータ入力端子ＳＩＮからデータを入力してＳＦＦ回路６１〜６３に設定する。そして、制御信号ＰＤを“Ｌ”にする。これにより、トランジスタＭ６５がオン状態となり、メモリセルＭＣの駆動用トランジスタのソース線ＶＳＳＬには、トランジスタＭ６１に応じて決定される電位ＶＳＳＡ（ＶＳＳ＜ＶＳＳＡ＜ＶＤＤ）が印加される。

このソース線ＶＳＳＬを電位ＶＳＳＡとした状態で、メモリセルＭＣにおいてデータを保持できているか否かを試験する。その結果、データを保持できている場合（ＰＡＳＳ）には、ＳＦＦ回路６１のデータ出力（Ｑ）を“Ｈ”、ＳＦＦ回路６２、６３のデータ出力（Ｑ）を“Ｌ”とするヒューズ信号ＦＳ１〜ＦＳ３がＳＦＦ回路６１〜６３に供給されるように、ヒューズ６４〜６６を必要に応じて切断する。

一方、ソース線ＶＳＳＬを電位ＶＳＳＡとした状態で、メモリセルＭＣにおいてデータを保持できていない場合（ＦＡＩＬ）には、ＳＦＦ回路６１、６２のデータ出力（Ｑ）が“Ｈ”、ＳＦＦ回路６３のデータ出力（Ｑ）が“Ｌ”となるように、スキャンデータ入力端子ＳＩＮからデータを入力してＳＦＦ回路６１〜６３に設定し、制御信号ＰＤを“Ｌ”にする。これにより、トランジスタＭ６５、Ｍ６６がオン状態となり、メモリセルＭＣの駆動用トランジスタのソース線ＶＳＳＬには、トランジスタＭ６１、Ｍ６２に応じて決定される電位ＶＳＳＢが印加される。ここで、トランジスタＭ６２の閾値電圧ＶｂがトランジスタＭ６１の閾値電圧Ｖａよりも低いため、電圧ＶＳＳＢは、ＶＳＳ＜ＶＳＳＢ＜ＶＳＳＡの関係を満たす。

このソース線ＶＳＳＬを電位ＶＳＳＢとした状態で、メモリセルＭＣにおいてデータを保持できているか否かを試験する。その結果、データを保持できている場合（ＰＡＳＳ）には、ＳＦＦ回路６１、６２のデータ出力（Ｑ）を“Ｈ”、ＳＦＦ回路６３のデータ出力（Ｑ）を“Ｌ”とするヒューズ信号ＦＳ１〜ＦＳ３がＳＦＦ回路６１〜６３に供給されるように、ヒューズ６４〜６６を必要に応じて切断する。

ソース線ＶＳＳＬを電位ＶＳＳＢとした状態で、データを保持できているか否かの試験を行った結果、データを保持できていない場合（ＦＡＩＬ）には、同様にしてソース線ＶＳＳＬに印加される電位を下げるようにスキャンデータ入力端子ＳＩＮからデータを入力してＳＦＦ回路６１〜６３に設定するとともに制御信号ＰＤを“Ｌ”にし、メモリセルＭＣにおいてデータを保持できているか否かを試験する。以降、メモリセルＭＣにおいてデータの保持が確認できるまで、上述した動作を繰り返し、ソース線ＶＳＳＬに印加される電位を順次低下させていく。

このようにして、メモリセルＭＣにてデータを保持可能な電位をソース線ＶＳＳＬに印加させるための電位制御データが決定される。また、この電位制御データに応じて、メモリセルＭＣにおいてデータの保持が確認されたＳＦＦ回路６１〜６３のデータ出力（Ｑ）が得られるヒューズ信号ＦＳ１〜ＦＳ３をＳＦＦ回路６１〜６３に供給するように、ヒューズ６４〜６６が必要に応じて切断される。

そして、電位制御データ決定後の動作においては、動作が開始されるとヒューズ６４〜６６の切断の有無に応じたヒューズ信号ＦＳ１〜ＦＳ３がＳＦＦ回路６１〜６３に供給される。これにより、ヒューズ信号ＦＳ１〜ＦＳ３に応じて所望のデータ出力（Ｑ）を出力するためのデータがＳＦＦ回路６１〜６３にそれぞれ設定される。そして、ＳＦＦ回路６１〜６３のデータ出力（Ｑ）に応じてトランジスタＭ６５〜Ｍ６７がオン／オフ制御され、メモリセルＭＣにおけるソース線ＶＳＳＬの電位が、メモリセルＭＣにてデータを保持可能な最適な電位に制御される。

以上、説明したように第２の実施形態によれば、ＳＦＦ回路６１〜６３の出力により特性の異なる複数のトランジスタを制御し、メモリセルＭＣの保持特性にあわせて多段的にソース電位の制御を行うことができる。したがって、メモリセルのデータ保持特性を保ちつつ、最適なソース電位の制御が可能となり、製造ばらつきの影響を低減し、かつメモリセルにおけるデータ保持特性を保証しながらも、リーク電流を低減することができる。

なお、上述した説明では、電位制御データに応じてヒューズ６４〜６６を切断することによりＳＦＦ回路６１〜６３のデータ出力（Ｑ）を制御するようにしているが、これに限定されるものではない。ＳＦＦ回路６１〜６３に所望のデータを設定できれば良く、固定値データが出力可能なデバイスや素子、例えば、ＲＯＭ、フラッシュメモリ、ＦｅＲＡＭ等を適用可能である。スキャン用のデータパスを利用してＳＦＦ回路６１〜６３にデータを直接設定するようにしても良い。

また、上述した説明では、トランジスタＭ６１、Ｍ６２、Ｍ６３は閾値電圧が異なり、Ｖａ＞Ｖｂ＞Ｖｃの関係を有するものとしているが、これに限定されるものではなく、例えばゲート長を異ならせ、トランジスタＭ６１、Ｍ６２、Ｍ６３の抵抗値をそれぞれＲａ、Ｒｂ、Ｒｃとした場合に、Ｒａ＞Ｒｂ＞Ｒｃの関係を有するようにしても同様な効果を得ることができる。
また、図６においては、トランジスタＭ６５〜Ｍ６７はＮチャネル型トランジスタとしているが、Ｐチャネル型トランジスタでも良く、その場合には信号の論理を反転すれば良い。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

（付記１）転送用トランジスタ、駆動用トランジスタ、及び負荷トランジスタを有するスタティック型メモリセルが複数配置されたメモリセルアレイと、
接地電位と電源電位との間の電位であって、上記駆動用トランジスタのソースに接続されるソース線に印加する、上記メモリセルにてデータを保持可能な電位を決定するソース電位決定回路と、
上記ソース線と接地電位間に接続され、上記ソース電位決定回路により決定された電位を上記ソース線に印加するソース電位制御回路とを備えることを特徴とする半導体記憶装置。
（付記２）上記ソース線と接地電位とを、上記メモリセルの動作時には接続し、上記メモリセルのスタンバイ時には非接続となるよう制御するスイッチを備えることを特徴とする付記１記載の半導体記憶装置。
（付記３）上記ソース電位制御回路は、上記ソース線と接地電位間に接続され、独立して制御可能な閾値電圧の異なる複数のトランジスタを備えることを特徴とする付記１又は２記載の半導体記憶装置。
（付記４）上記ソース電位制御回路は、上記ソース線と接地電位間に接続され、独立して制御可能なゲート長の異なる複数のトランジスタを備えることを特徴とする付記１又は２記載の半導体記憶装置。
（付記５）上記ソース電位決定回路は、
転送用トランジスタ、駆動用トランジスタ、及び負荷トランジスタを有するスタティック型メモリセルであって、上記駆動用トランジスタのソースに所定電位が印加されたレプリカセルを備え、
当該レプリカセルがデータを保持可能か否かを判定し、判定結果に基づいて上記ソース線に印加する電位を決定することを特徴とする付記１〜４の何れか１項に記載の半導体記憶装置。
（付記６）上記ソース電位決定回路は、互いに異なる電位が上記駆動用トランジスタのソースに印加された複数の上記レプリカセルを有することを特徴とする付記５記載の半導体記憶装置。
（付記７）上記ソース電位決定回路は、上記駆動用トランジスタのソースに同一の電位が印加された複数の上記レプリカセルの組を複数有し、上記駆動用トランジスタのソースに印加される電位は各組毎に互いに異なることを特徴とする付記５記載の半導体記憶装置。
（付記８）上記レプリカセルが、１列のセルアレイで構成されることを特徴とする付記５〜７の何れか１項に記載の半導体記憶装置。
（付記９）上記レプリカセルが、列単位のセルアレイで構成されることを特徴とする付記５〜７の何れか１項に記載の半導体記憶装置。
（付記１０）上記レプリカセルは、上記メモリセルよりもデータの保持能力が低いことを特徴とする付記５〜９の何れか１項に記載の半導体記憶装置。
（付記１１）上記ソース電位決定回路は、決定した電位を上記ソース電位制御回路により上記ソース線に印加させるための電位制御データを保持する保持回路を備え、
上記ソース電位制御回路の上記複数のトランジスタは、上記保持回路に保持された上記電位制御データに基づいて制御されることを特徴とする付記３又は４記載の半導体記憶装置。
（付記１２）上記保持回路は、上記複数のトランジスタのそれぞれに対応するように設けられたスキャンフリップフロップ回路を有することを特徴とする付記１１記載の半導体記憶装置。

本発明の第１の実施形態による半導体記憶装置の構成例を示す図である。 図１に示したメモリセル及びレプリカセルの構成を示す図である。 制御信号及びリセット信号の駆動波形の一例を示す図である。 従来のスタティックＲＡＭの回路構成を示す概略図である。 従来のスタティックＲＡＭの他の回路構成を示す概略図である。 本発明の第２の実施形態による半導体記憶装置の構成例を示す図である。 図６に示したスキャンフリップフロップ回路の構成例を示す図である。

符号の説明

ＭＣ メモリセル
Ｍ１〜Ｍ１１ トランジスタ
ＩＮＶ１〜ＩＮＶ５ インバータ
ＲＭＣＡ、ＲＭＣＢ レプリカセル
ＶＳＳＬ ソース電位線
ＳＡ、ＳＢ 判定信号
ＰＤ 制御信号
ＰＯＲ リセット信号
Ｍ６１〜Ｍ６７ トランジスタ
６１〜６３ スキャンフリップフロップ回路
６４〜６６ ヒューズ
ＳＩＮ スキャンデータ入力端子
ＳＯＵＴ スキャンデータ出力端子

Claims (5)

1. 転送用トランジスタ、駆動用トランジスタ、及び負荷トランジスタを有するスタティック型メモリセルが複数配置されたメモリセルアレイと、
   接地電位と電源電位との間の電位であって、上記駆動用トランジスタのソースに接続されるソース線に印加する、上記メモリセルにてデータを保持可能な電位を決定するソース電位決定回路と、
   上記ソース線と接地電位間に接続され、上記ソース電位決定回路により決定された電位を上記ソース線に印加するソース電位制御回路とを備えることを特徴とする半導体記憶装置。
2. 上記ソース電位制御回路は、上記ソース線と接地電位間に接続され、独立して制御可能な閾値電圧の異なる複数のトランジスタを備えることを特徴とする請求項１記載の半導体記憶装置。
3. 上記ソース電位決定回路は、
   転送用トランジスタ、駆動用トランジスタ、及び負荷トランジスタを有するスタティック型メモリセルであって、上記駆動用トランジスタのソースに所定電位が印加されたレプリカセルを備え、
   当該レプリカセルがデータを保持可能か否かを判定し、判定結果に基づいて上記ソース線に印加する電位を決定することを特徴とする請求項１又は２記載の半導体記憶装置。
4. 上記ソース電位決定回路は、互いに異なる電位が上記駆動用トランジスタのソースに印加された複数の上記レプリカセルを有することを特徴とする請求項３記載の半導体記憶装置。
5. 上記ソース電位決定回路は、決定した電位を上記ソース電位制御回路により上記ソース線に印加させるための電位制御データを保持する保持回路を備え、
   上記ソース電位制御回路の上記複数のトランジスタは、上記保持回路に保持された上記電位制御データに基づいて制御されることを特徴とする請求項１又は２記載の半導体記憶装置。

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