JP2016115381A

JP2016115381A - 半導体装置

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Publication number: JP2016115381A
Application number: JP2014253342A
Authority: JP
Inventors: 真一森脇; Shinichi Moriwaki
Original assignee: Socionext Inc
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Priority date: 2014-12-15
Filing date: 2014-12-15
Publication date: 2016-06-23
Anticipated expiration: 2034-12-15
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Abstract

【課題】ＳＲＡＭの電圧条件及び温度条件が変化しても、スリープモード時の電源電圧を、データ保持特性を保証し且つリーク電力を抑制する電圧に維持する。【解決手段】半導体装置１は、複数のＳＲＡＭセル１０と、タイマ回路３０と、設定回路５０とを有する。複数のＳＲＡＭセル１０は、それぞれがラッチ回路１７を有し、ラッチ回路１７に記憶されたデータへのアクセス可能なアクティブモードと、ラッチ回路１７に記憶されたデータへのアクセスを禁止するスリープモードの２つのモードに切り替え可能である。スリープモードにおいてラッチ回路１７に印加される電源電圧は、アクティブモードにおいてラッチ回路に印加される電源電圧よりも小さい。タイマ回路３０は、所定の周期毎に設定指示信号を出力する。設定回路５０は、タイマ回路３０から設定指示信号が入力されたときに、スリープモードにおいてラッチ回路１７に印加される電源電圧を設定する。【選択図】図４

Description

本発明は、半導体装置に関する。

中央演算処理装置（Central Processing Unit、ＣＰＵ）、記憶装置、Ｉ／Ｏ回路等を搭載し、ＳＯＣ（Ｓystem-On-a-Chip）とも称される半導体装置は、大規模化・微細化が進んでいる。この結果、ＳＯＣに搭載されるトランジスタ数が増大すると共に、トランジスタ単体のリーク電力（Leak Power）が増加することによりＳＯＣ全体のリーク電力が増加している。また、ＳＯＣにおいて、記憶装置の１つであるＳＲＡＭ（Static Random Access Memory）は、チップ内に占める割合が大きい。ＳＯＣの低消費電力化を実現するためにＳＲＡＭセルを形成するトランジスタのリーク電力を抑制することにより、ＳＲＡＭの動作時を停止する時の消費電力を減少させることが好ましい。ＳＲＡＭセルを形成するトランジスタのリーク電力を抑制するためのＳＲＡＭセルの電源回路にスリープモード電圧決定回路を付加する技術が知られている。

図１（ａ）はスリープモード電圧決定回路付のＳＲＡＭの回路図であり、図１（ｂ）は図１（ａ）に示すＳＲＡＭセルのスリープモードにおける問題を説明する図である。

ＳＲＡＭ１０１は、複数のＳＲＡＭセル１０と、スリープモード電圧決定回路９１とを有する。ＳＲＡＭセル１０は、第１駆動トランジスタ１１と、第２駆動トランジスタ１２と、第１負荷トランジスタ１３と、第２負荷トランジスタ１４と、第１転送トランジスタ１５と、第２転送トランジスタ１６とを有する。第１駆動トランジスタ１１及び第２駆動トランジスタ１２のソースはスリープモード電圧決定回路９１に接続され、第１負荷トランジスタ１３及び第２負荷トランジスタ１４のソースは第１電源電圧ＶＤＤに接続される。第１駆動トランジスタ１１、第２駆動トランジスタ１２、第１負荷トランジスタ１３及び第２負荷トランジスタ１４は、データを記憶するラッチ回路１７を形成する。第１転送トランジスタ１５及び第２転送トランジスタ１６のそれぞれは、ワード線ＷＬに印加される電圧に応じてオンオフする。ＳＲＡＭセル１０は、ワード線ＷＬに印加される電圧に応じて第１転送トランジスタ１５及び第２転送トランジスタ１６をオンオフして、ビット線ＢＬ及びＢＬＸに印加されたデータをラッチ回路１７に書き込む。また、ＳＲＡＭセル１０は、ワード線ＷＬに印加される電圧に応じて第１転送トランジスタ１５及び第２転送トランジスタ１６をオンオフして、ラッチ回路１７に記憶されたデータをビット線ＢＬ及びＢＬＸに読み出す。

スリープモード電圧決定回路９１は、第１抵抗トランジスタ９１１と、第２抵抗トランジスタ９１２とを有する。第１抵抗トランジスタ９１１は、ゲート及びドレインが第２電源電圧ＭＶＳＳに接続されたｎＭＯＳトランジスタであり、ＳＲＡＭセル１０に第１電源電圧ＶＤＤが印加されているときにオン状態となる。第２抵抗トランジスタ９１２は、ゲートに入力されるスリープ信号ＳＬＰの信号レベルがＬレベルのときオフし、スリープ信号ＳＬＰの信号レベルがＨレベルのときオンする。

ＳＲＡＭセル１０に記憶されたデータへのアクセス可能なアクティブモードでは、ＳＲＡＭ１０１は、スリープ信号ＳＬＰの信号レベルをＨレベルとして第２抵抗トランジスタ９１２をオンする。一方、ＳＲＡＭセル１０に記憶されたデータへのアクセスを禁止するスリープモードでは、ＳＲＡＭ１０１は、スリープ信号ＳＬＰの信号レベルをＬレベルとして第２抵抗トランジスタ９１２をオフする。第２抵抗トランジスタ９１２をオフすることにより、ＳＲＡＭセル１０は、スリープモードにおける第２電源電圧ＭＶＳＳの信号レベルをアクティブモードにおける第２電源電圧ＭＶＳＳの信号レベルよりも高くする。第２電源電圧ＭＶＳＳの信号レベルを高くすると、第１電源電圧ＶＤＤと第２電源電圧ＭＶＳＳとの電圧差であるラッチ回路１７の電源電圧は小さくなる。ＳＲＡＭセル１０１は、スリープモードにおいて第２電源電圧ＭＶＳＳの信号レベルを高くして、ＳＲＡＭセル１０１に印加される電源電圧は小さくことで、ＳＲＡＭセル１０１を形成するトランジスタそれぞれのリーク電力を抑制することができる。

スリープモードにおいて第２電源電圧ＭＶＳＳの信号レベルを高くすることにより、スリープモードにおけるＳＲＡＭセル１０のリーク電力を抑制することができる。しかしながら、第２電源電圧ＭＶＳＳの信号レベルが高くなり過ぎると、ＳＲＡＭセル１０のラッチ回路１７に記憶されているデータが反転して破壊されるおそれがある。ＳＲＡＭセル１０が記憶されたデータを保持する保持特性は、プロセス条件、温度条件及び電源電圧条件（ＰＴＶ条件）に依存するので、ＰＴＶ条件がワーストケースの場合でも記憶されたデータを保持するように第２電源電圧ＭＶＳＳの値が設定される。しかしながら、ＰＣＴ条件がワーストケースになる場合は少なく、多くの場合は第２電源電圧ＭＶＳＳを上げてもＳＲＡＭセル１０が記憶したデータは保持される。すなわち、ＰＴＶ条件がワーストケースの場合を基準にスリープモード時の第２電源電圧ＭＶＳＳを設定すると、リーク電力を抑制するために第２電源電圧ＭＶＳＳをより高い値にすることができる余地を多く残す可能性が高い。

製造条件のバラツキに基づいてスリープモード時の第２電源電圧ＭＶＳＳを設定するために、半導体装置の出荷試験時にモニタ回路を測定することによりスリープモード時の第２電源電圧ＭＶＳＳを設定する技術が知られている。この技術によれば、半導体装置の出荷試験時にスリープモード時の第２電源電圧ＭＶＳＳの最適値をチップ毎に設定し、ｅＦｕｓｅ等の不揮発素子により設定された最適値を保持する。しかしながら、この技術では、出荷試験時間が増加して試験コストが増加する、出荷試験時の電圧に対してのみ最適化するので実際の使用時に印加された電圧に対して最適値に一致するとは限らない、温度条件の変化が考慮されない、という問題がある。これらの問題を解決するために、半導体装置の電源がオンするときにパワーオンリセットにより、スリープモード時の第２電源電圧ＭＶＳＳを設定するＳＲＡＭが知られている。

図２（ａ）は、パワーオンリセットによりスリープモード時の第２電源電圧ＭＶＳＳを設定するＳＲＡＭの回路図である。図２（ｂ）は図２（ａ）に示す第１レプリカメモリセルの回路図であり、図２（ｃ）は図２（ａ）に示す第２レプリカメモリセルの回路図である。

ＳＲＡＭ１０２は、複数のＳＲＡＭセル１０と、スリープモード電圧決定回路９２と、第１モニタ回路９３と、第２モニタ回路９４とを有する。ＳＲＡＭセル１０の構成及び機能は、図１（ａ）を参照して説明したので、ここでは詳細な説明は省略する。

スリープモード電圧決定回路９２は、第１抵抗回路９２１と、第２抵抗回路９２２と、第３抵抗回路とを有する。第１抵抗回路９２１〜第３抵抗回路９２３のそれぞれは、一対のｎＭＯＳトランジスタを有する。第１抵抗回路９２１の一方のｎＭＯＳトランジスタは、ゲートが第１電源電圧ＶＤＤに接続され且つドレインが第２電源電圧ＭＶＳＳに接続される。また、第１抵抗回路９２１の他方のｎＭＯＳトランジスタは、ゲートが一方のｎＭＯＳトランジスタのソースにゲートが接続され、ソースが接地され、ドレインが第２電源電圧ＭＶＳＳに接続される。第２抵抗回路９２２は、一方のｎＭＯＳトランジスタのゲートが第１モニタ回路９３に接続されることが第１抵抗回路９２１と相違する。第２抵抗回路９２２は、第１モニタ回路９３から入力される信号レベルがＬレベルのときオフし、入力される信号の信号レベルがＨレベルのときオンする。第３抵抗回路９２３は、一方のｎＭＯＳトランジスタのゲートが第２モニタ回路９４に接続されることが第１抵抗回路９２１と相違する。第３抵抗回路９２３は、第２モニタ回路９４から入力される信号レベルがＬレベルのときオフし、入力される信号の信号レベルがＨレベルのときオンする。

第１モニタ回路９３は並列接続されたＮ個の第１レプリカメモリセル９３１を有し、第２モニタ回路９４は並列接続されたＮ個の第２レプリカメモリセル９４１を有する。第１レプリカメモリセル９３１は、ラッチ回路９３２と、第１転送トランジスタ９３３と、第２転送トランジスタ９３４とを有する。第２レプリカメモリセル９４１は、ラッチ回路９４２と、第１転送トランジスタ９４３と、第２転送トランジスタ９４４とを有する。

Ｎ個の第１レプリカメモリセル９３１のそれぞれの第１転送トランジスタ９３３及び第２転送トランジスタ９３４のゲートにパワーオンリセット信号ＰＯＲが入力される。また、Ｎ個の第２レプリカメモリセル９４１のそれぞれの第１転送トランジスタ９４３及び第２転送トランジスタ９４４のゲートにパワーオンリセット信号ＰＯＲが入力される。第１レプリカメモリセル９３１のラッチ回路９３２の第２電源電圧ＶＳＳ１は、第２レプリカメモリセル９４１のラッチ回路９４２の第２電源電圧ＶＳＳ２よりも高くなっている。

パワーオンリセット信号ＰＯＲの信号レベルをＨレベルにすると、第１モニタ回路９３及び第２モニタ回路９４のそれぞれのラッチ回路９３２及び９３３のラッチ回路は、信号レベルがＬレベルであるデータが書き込まれる。Ｎ個の第１レプリカメモリセル９３１の何れかのラッチ回路９３２に書き込まれたデータが反転すると、第１モニタ回路９３の出力信号ＭＯ１の信号レベルはＨレベルになり、第２抵抗回路９２２の一対のｎＭＯＳトランジスタは共にオンする。同様に、Ｎ個の第２レプリカメモリセル９４１の何れかのラッチ回路９４２に書き込まれたデータが反転すると、第２モニタ回路９４の出力信号ＭＯ２の信号レベルはＨレベルになり、第３抵抗回路９２３の一対のｎＭＯＳトランジスタは共にオンする。

ＳＲＡＭ１０２では、電源投入時にパワーオンリセット信号ＰＯＲに基づいて、ＳＲＡＭセル１０のデータ保持特性を保証し且つより高い電圧となるようにスリープモード時のＳＲＡＭセルの第２電源電圧ＭＶＳＳを設定する。このため、ＳＲＡＭ１０２では、スリープモード時のデータ保持特性を保証しながらもＳＲＡＭセル１０におけるリーク電力を抑制することが可能になる。

特開２００９−７６１６９号公報特表２０１０−５３４８９６号公報特開２００７−３１７３４６号公報

しかしながら、ＳＲＡＭ１０２は、第１モニタ回路９３及び第２モニタ回路９４の２つのモニタ回路を使用しているので、レプリカメモリセルの製造条件によっては、データ保持特性が保証されないおそれがある。例えば、第１レプリカメモリセル９３１の全ての製造条件が良い一方、第２レプリカメモリセル９４１の何れかの製造条件が悪い場合、第３抵抗回路９２３のトランジスタがオンするものの、第２抵抗回路９２２のトランジスタがオンしないおそれがある。この場合、第２電源電圧ＭＶＳＳは第２抵抗回路９２２及び第３抵抗回路９２３の双方のトランジスタがオンするときよりも高くなり、スリープモード時にデータが破壊されるおそれがある。

また、ＳＲＡＭ１０２では、動作中に電圧条件及び温度条件が変化した場合に、ＳＲＡＭセル１０のスリープモード時の電源電圧が、データ保持特性を保証し且つリーク電力を抑制する電圧に維持されないおそれがある。

一実施形態では、動作中に電圧条件及び温度条件が変化した場合でも、スリープモード時の電源電圧を、データ保持特性を保証し且つリーク電力を抑制する電圧に維持可能なＳＲＡＭを有する半導体装置を提供することを目的とする。

１つの態様では、半導体装置は、複数のＳＲＡＭセルと、タイマ回路と、モニタ回路とを有する。複数のＳＲＡＭセルは、それぞれがラッチ回路を有し、ラッチ回路に記憶されたデータへのアクセス可能なアクティブモードと、ラッチ回路に記憶されたデータへのアクセスを禁止するスリープモードの２つのモードに切り替え可能である。スリープモードにおいてラッチ回路に印加される電源電圧は、アクティブモードにおいてラッチ回路に印加される電源電圧よりも小さい。タイマ回路は、所定の周期毎に設定指示信号を出力する。モニタ回路は、タイマ回路から設定指示信号が入力されたときに、スリープモードにおいてラッチ回路に印加される電源電圧を設定する。

一実施形態では、動作中に電圧条件及び温度条件が変化した場合でも、スリープモード時の電源電圧を、データ保持特性を保証し且つリーク電力を抑制する電圧に維持可能なＳＲＡＭを有する半導体装置を提供することが可能になった。

（ａ）はスリープモード電圧決定回路付のＳＲＡＭの回路図であり、（ｂ）は（ａ）に示すＳＲＡＭセルのスリープモードにおける問題を説明する図である。（ａ）はパワーオンリセットによりスリープモード時の第２電源電圧を決定するＳＲＡＭの回路図であり、（ｂ）は（ａ）に示す第１レプリカメモリセルの回路図であり、（ｃ）は（ａ）に示す第２レプリカメモリセルの回路図である。第１実施形態に係る半導体装置の回路ブロック図である。図３に示すＳＲＡＭ及びモニタ回路の内部回路ブロック図である。（ａ）は図４に示すタイマ回路の内部回路ブロック図であり、（ｂ）は（ａ）に示すタイマ回路の動作を示すタイミングチャートである。図３に示すモニタ回路のより詳細な内部回路ブロック図である。図６に示すモニタ回路の動作の一例を示すタイミングチャートである。（ａ）は図１に示すＳＲＡＭにおいて温度条件及び電源電圧条件が変動したときの第２電源電圧の変動を示す図であり、（ｂ）は図３に示すＳＲＡＭにおいて温度条件及び電源電圧条件が変動したときの第２電源電圧の変動を示す図である。第２実施形態に係る半導体装置の回路ブロック図である。図９に示す電源供給回路の内部回路ブロック図である。（ａ）は図９に示すモニタ回路の内部回路ブロック図であり、（ｂ）は（ａ）に示すモニタ回路の動作を示すタイミングチャートである。図１に示すＳＲＡＭを搭載した半導体装置においてＤＶＦＳを実行した場合と、図９に示す半導体装置においてＤＶＦＳを実行した場合の第２電源電圧の変動を示す図である。

以下図面を参照して、半導体装置について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明との均等物に及ぶ点に留意されたい。

実施形態に係る半導体装置は、データへのアクセス可能なアクティブモードと、データへのアクセスを禁止するスリープモードの２つのモードに切り替え可能な複数のＳＲＡＭセルを有するＳＲＡＭを有する。スリープモードにおけるＳＲＡＭセルの電源電圧は、タイマ回路が検知した所定の周期で定期的にモニタ回路により設定される。実施形態に係る半導体装置では、スリープモードにおけるＳＲＡＭセルの電源電圧は、定期的にモニタ回路により設定されるので、ＰＶＴ条件が変動した場合でも、データ保持特性を保証し且つリーク電力を抑制する電圧に維持できる。

図３は、第１実施形態に係る半導体装置の回路ブロック図である。

半導体装置１は、ＣＰＵ２と、ロジック回路３と、ＲＯＭ４と、ＳＲＡＭ５と、モニタ回路６と、Ｉ／Ｏ回路７と、バス８とを有する。ＣＰＵ２は、ＲＯＭ４に記憶されているプログラム等に応じて適切な手順で種々の処理を実行する演算回路である。ロジック回路３は、ＣＰＵ２からの指令に基づいてＲＯＭ４及びＳＲＡＭ５に記憶されたデータに所定の処理を実行する論理回路であり、ＲＯＭ４はＣＰＵ２が使用するプログラム等の所定の情報が記憶された記憶された記憶装置である。ＳＲＡＭ５は、複数のＳＲＡＭセル１０が行列状に配列された記憶装置である。ＳＲＡＭ５は、ＣＰＵ１０からの指示に基づいて、記憶されたデータへのアクセス可能なアクティブモードと記憶されたデータへのアクセスを禁止するスリープモードの２つのモードに切り替え可能である。モニタ回路６は、所定の周期毎にスリープモードにおける前記ＳＲＡＭセルの電源電圧を設定する。Ｉ／Ｏ回路７は、ＣＰＵ２からの指示に基づいて、ＲＯＭ４及びＳＲＡＭ５に記憶された情報をバス８を介して取得して外部装置に出力すると共に、外部装置から入力された情報をバス８を介してＳＲＡＭ５に提供する。バス８は、ＣＰＵ２、ロジック回路３、ＲＯＭ４、ＳＲＡＭ５、モニタ回路６及びＩ／Ｏ回路７を接続する。

図４は、ＳＲＡＭ５及びモニタ回路６の内部回路ブロック図である。

ＳＲＡＭ５は、複数のＳＲＡＭセル１０と、モニタ回路６から入力されるモニタ信号ＭＮＴ［３：０］に応じてＳＲＡＭセル１０の第２電源ＶＳＳの電圧を設定するスリープモード電圧決定回路２０とを有する。複数のＳＲＡＭセル１０の構成及び機能は、図１（ａ）を参照して説明したので、ここでは詳細な説明は省略する。

スリープモード電圧決定回路２０は、アクティブモードトランジスタ２１と、４つのスリープモード抵抗回路２２とを有する。アクティブモードトランジスタ２１は、オン抵抗が小さいｎＭＯＳトランジスタであり、ＣＰＵ２からアクティブモードの設定を指示する入力されたときにオンして、第２電源ＶＳＳを接地レベルに略等しくする。アクティブモードトランジスタ２１は、ＣＰＵ２からスリープモードの設定を指示する入力されたときにオフする。４つのスリープモード抵抗回路２２のそれぞれは、双方がｎＭＯＳトランジスタである、抵抗トランジスタ２３と、スイッチングトランジスタ２４とを有する。抵抗トランジスタは、ゲート及びドレインが第２電源電圧ＭＶＳＳに接続され且つソースがスイッチングトランジスタ２４に接続される。スイッチングトランジスタ２４は、ゲートがモニタ回路６に接続され且つソースが接地される。第２電源電圧ＭＶＳＳは、アクティブモードトランジスタ２１がオフするスリープモード時には、モニタ回路６から入力されるモニタ信号ＭＮＴ［３：０］に応じて設定される。第２電源電圧ＭＶＳＳは、モニタ信号ＭＮＴ［３：０］において信号レベルがＬレベルであるビット数が増加してオフするスイッチングトランジスタ２４の数が増加するに従って、高くなる。

モニタ回路６は、タイマ回路３０と、リングオシレータ４０と、設定回路５０とを有する。タイマ回路３０は、パワーオンリセット信号ＰＯＲを受信したときに設定指示信号ＴＭＯをリングオシレータ４０及び設定回路５０に出力する。また、タイマ回路３０は、半導体装置１の動作中に所定の周期毎に定期的に設定指示信号ＴＭＯをリングオシレータ４０及び設定回路５０に出力する。リングオシレータ４０は、設定指示信号ＴＭＯがタイマ回路３０から入力され且つ発振イネーブル信号ＲＥＮが設定回路５０から入力されている間、クロック信号ＲＣＫを設定回路５０に出力する。設定回路５０は、設定指示信号ＴＭＯが入力されている間、クロック信号ＲＣＫに応じてＳＲＡＭセル１０と同様の構造を有するモニタセルの第２電源電圧を調整して、スリープモードにおけるＳＲＡＭセル１０の第２電圧電圧ＭＶＳＳを決定する。設定回路５０は、決定した第２電圧電圧を示すモニタ信号ＭＮＴ［３：０］をＳＲＡＭセル１０に出力して、スリープモード時のＳＲＡＭセル１０の第２電圧電圧ＭＶＳＳを設定する。

図５（ａ）はタイマ回路３０の内部回路ブロック図であり、図５（ｂ）はタイマ回路３０の動作を示すタイミングチャートであり、図６はモニタ回路６のより詳細な内部回路ブロック図である。

タイマ回路３０は、ＰＯＲ遅延回路３１と、ＰＯＲ−ＡＮＤ素子３２と、Ｎ個のフリップフロップ３３と、Ｎ個の反転素子３４と、発振イネーブル遅延回路３５と、定期モニタＡＮＤ素子３６と、設定指示信号生成ＯＲ素子３７とを有する。タイマ回路３０は、パワーオンリセット信号ＰＯＲの信号レベルがＨレベルになると、ＰＯＲ遅延回路３１により規定される遅延時間が経過した後に、設定回路５０に第２電源電圧ＭＶＳＳを設定する処理を開始させる。以降、タイマ回路３０は、ＳＲＡＭ５がアクティブモード又はスリープモードの何れかであるかにかかわらず、所定の周期毎に定期的に設定回路５０に第２電源電圧ＭＶＳＳを設定する処理を開始させる。

ＰＯＲ遅延回路３１は、直列接続された複数のバッファ素子により形成され、パワーオンリセット信号ＰＯＲを所定の時間遅延させる。ＰＯＲ−ＡＮＤ素子３２は、パワーオンリセット信号ＰＯＲと、ＰＯＲ遅延回路３１で遅延されたパワーオンリセット信号ＰＯＲとが入力される。ＰＯＲ−ＡＮＤ素子３２の出力信号の信号レベルは、パワーオンリセット信号ＰＯＲの信号レベルがＬレベルからＨレベルに遷移すると、ＰＯＲ遅延回路３１で規定される遅延時間が経過した後に、ＬレベルからＨレベルに遷移する。

Ｎ個のフリップフロップ３３及びＮ個の反転素子３４は、所定の周期毎に信号レベルを遷移させる分周回路３８を形成する。例えば、分周回路３８に入力されるシステムクロック信号ＣＬＫの周波数が１００ＭＨｚであり且つＮが２８であると、分周回路３８は、約２．７秒間隔で約１．３５秒間に亘って、信号レベルがＨレベルの出力信号を定期的に出力することができる。

発振イネーブル遅延回路３５は、直列接続された複数のバッファ素子により形成され、発振イネーブル信号ＲＥＮを所定の時間遅延させる。定期モニタＡＮＤ素子３６は、分周回路３８の出力信号と、発振イネーブル遅延回路３５で遅延された発振イネーブル信号ＲＥＮとが入力される。定期モニタＡＮＤ素子３６の出力信号は、発振イネーブル遅延回路３５で遅延された発振イネーブル信号ＲＥＮの信号レベルがＨレベルのときに、分周回路３８の出力信号の遷移に応じて遷移する。

設定指示信号生成ＯＲ素子３７は、パワーオンリセット信号ＰＯＲの出力信号と、定期モニタＡＮＤ素子３６の出力信号とが入力される。設定指示信号生成ＯＲ素子３７の出力信号の信号レベルは、パワーオンリセット信号ＰＯＲの出力信号の信号レベルがＨレベルの間、Ｈレベルになる。すなわち、パワーオンリセット信号ＰＯＲの出力信号の信号レベルは、パワーオンリセット信号ＰＯＲの信号レベルがＨレベルになってからＰＯＲ遅延回路３１で規定される遅延時間の経過後にＨレベルになる。また、設定指示信号生成ＯＲ素子３７の出力信号の信号レベルは、定期モニタＡＮＤ素子３６の出力信号の信号レベルがＨレベルの間、Ｈレベルになる。すなわち、設定指示信号生成ＯＲ素子３７の出力信号の信号レベルは、遅延された発振イネーブル信号ＲＥＮの信号レベルがＨレベルのときに分周回路３８の出力信号の信号レベルがＨレベルのときにＨレベルになる。また、設定指示信号生成ＯＲ素子３７の出力信号の信号レベルは、発振イネーブル信号ＲＥＮの信号レベルがＬレベルに遷移すると、発振イネーブル遅延回路３５で規定された遅延時間が経過した後に、Ｌレベルに遷移する。

図５（ｂ）において、矢印Ａで示される時点で、パワーオンリセット信号ＰＯＲの信号レベルがＨレベルに遷移したあと、矢印Ｂで示されるＰＯＲ遅延回路３１の遅延期間の経過後、設定指示信号ＴＭＯの信号レベルはＨレベルに遷移する。そして、矢印Ｄで示される時点で、発振イネーブル信号ＲＥＮの信号レベルがＨレベルに遷移した後、矢印Ｅで示される発振イネーブル遅延回路３５の遅延期間の経過後、矢印Ｆで示される時点で、設定指示信号ＴＭＯの信号レベルはＬレベルに遷移する。矢印Ｇで示される時点で、分周回路３８のシステムクロック信号ＣＬＫが立上り遷移すると、設定指示信号ＴＭＯの信号レベルはＨレベルに遷移する。分周回路３８を形成するフリップフロップ３３のそれぞれは、分周比に応じて所定の周期毎に定期的に信号レベルを遷移させる。

リングオシレータ４０は、３入力ＮＡＮＤ素子４１と、直列接続された偶数個の遅延インバータ素子４２と、出力インバータ素子４３とを有する。３入力ＮＡＮＤ素子４１は、最終段の遅延インバータ素子４２の出力信号と、タイマ回路３０から出力される設定指示信号ＴＭＯ及び設定回路５０から出力される発振イネーブル信号ＲＥＮとが入力される。リングオシレータ４０は、設定指示信号ＴＭＯ及び発振イネーブル信号ＲＥＮの信号レベルがＨレベルのときに発振する。リングオシレータ４０が発振している間、出力インバータ素子４３は、発振周期に応じた周期でクロック信号ＲＣＫを設定回路５０に出力する。設定指示信号ＴＭＯ又は発振イネーブル信号ＲＥＮの信号レベルがＬレベルになると、リングオシレータ４０は発振を停止する。

設定回路５０は、Ｍ個のモニタセル６０と、モニタインタフェース回路６１と、制御回路７０と、電圧調整回路８０とを有する。

Ｍ個のモニタセル６０は、第１出力トランジスタ１８及び第２出力トランジスタ１９を有することが、ＳＲＡＭセル１０と相違する。Ｍ個のモニタセル６０の第１駆動トランジスタ１１〜第２転送トランジスタ１６のそれぞれのトランジスタサイズは、ＳＲＡＭセル１０の第１駆動トランジスタ１１〜第２転送トランジスタ１６のそれぞれのトランジスタサイズと等しい。また、第１駆動トランジスタ１１〜第２転送トランジスタ１６のそれぞれの構成及び機能は、図１（ａ）を参照して説明したので、ここでは詳細な説明は省略する。第１出力トランジスタ１８は、ゲートが第１転送トランジスタ１５とラッチ回路１７との接続部に接続され、ソースは接地され、ドレインが第２出力トランジスタ１９のソースに接続される。第２出力トランジスタ１９のゲートは設定指示信号ＴＭＯが入力され、ドレインはモニタインタフェース回路６１を介して制御回路７０に接続される。

モニタインタフェース回路６１は、設定指示信号ＴＭＯの信号レベル及びＭ個のモニタセル６０に記憶されたデータの何れか１つが反転するか否かに応じた信号を制御回路７０に出力する。モニタインタフェース回路６１は、設定指示信号ＴＭＯの信号レベルがＬレベルのとき、Ｍ個のモニタセル６０のそれぞれの第１転送トランジスタ１５及び第２転送トランジスタ１６をオンして、Ｌレベルのデータをラッチ回路１７に書き込む。このとき、モニタインタフェース回路６１は、信号レベルがＨレベルであるチェック信号ＣＨＫを制御回路７０に出力する。一方、設定指示信号ＴＭＯの信号レベルがＨレベルのとき、モニタインタフェース回路６１は、Ｍ個のモニタセル６０のそれぞれの第１転送トランジスタ１５及び第２転送トランジスタ１６をオフする。このとき、モニタインタフェース回路６１は、Ｍ個のモニタセル６０に記憶されたデータの何れか１つが反転するまで、信号レベルがＬレベルであるチェック信号ＣＨＫを制御回路７０に出力する。Ｍ個のモニタセル６０に記憶されたデータの何れか１つが反転すると、モニタインタフェース回路６１は、チェック信号ＣＨＫの信号レベルをＨレベルでに遷移する。

制御回路７０は、第１フリップフロップ７１〜第５フリップフロップ７５と、第６フリップフロップ７６〜第９フリップフロップ７９とを有する。第１フリップフロップ７１〜第５フリップフロップ７５は、直列接続されてシフトレジスタを形成する。第６フリップフロップ７６〜第９フリップフロップ７９は、第１フリップフロップ７１〜第４フリップフロップ７４の出力信号を設定指示信号ＴＭＯの遷移に応じて、モニタ信号ＭＮＴ［３：０］として出力する出力回路を形成する。

第１フリップフロップ７１はリセット端子付きのフリップフロップであり、第２フリップフロップ７２〜第５フリップフロップ７５のそれぞれはセット端子付きのフリップフロップである。第１フリップフロップ７１のリセット端子及び第２フリップフロップ７２〜第５フリップフロップ７５のセット端子は、設定指示信号ＴＭＯの反転信号がモニタインタフェース回路６１を介して入力される。すなわち、設定指示信号ＴＭＯの信号レベルがＬレベルのとき、第１フリップフロップ７１は信号レベルがＬレベルである信号を出力し、第２フリップフロップ７２〜第５フリップフロップ７５のそれぞれは信号レベルがＨレベルである信号を出力する。第１フリップフロップ７１のデータ端子は、チェック信号ＣＨＫが入力される。第１フリップフロップ７１のデータ端子は、設定指示信号ＴＭＯの信号レベルがＨレベルの間、Ｍ個のモニタセル６０に記憶されたデータの何れか１つが反転するまで、クロック信号ＲＣＫの立上がり遷移に応じて信号レベルがＬレベルの信号が入力される。第１フリップフロップ７１のデータ端子は、Ｍ個のモニタセル６０に記憶されたデータの何れか１つが反転すると、クロック信号ＲＣＫの立上がり遷移に応じて信号レベルがＨレベルの信号が入力される。

第２フリップフロップ７２〜第４フリップフロップ７４の出力信号は、第２フリップフロップ７２の出力信号をＬＳＢとし且つ第４フリップフロップ７４の出力信号をＭＳＢとするコード信号Ｃｏｄｅ［２：０］として電圧調整回路８０に出力される。設定指示信号ＴＭＯの信号レベルがＬレベルのとき、コード信号Ｃｏｄｅ［２：０］は全てがＨレベルの信号（１１１)として出力される。次いで、クロック信号ＲＣＫが立上がり遷移し且つＭ個のモニタセル６０に記憶されたデータの何れも反転しない場合、コード信号Ｃｏｄｅ［２：０］は（１１０）となる。以降、Ｍ個のモニタセル６０に記憶されたデータの何れも反転しない場合、クロック信号ＲＣＫの立上がり遷移に応じて、コード信号Ｃｏｄｅ［２：０］は、（１００）、（０００）と変化する。

発振イネーブル信号ＲＥＮは、第１フリップフロップ７１の出力信号の反転信号及び第５フリップフロップ７５の出力信号の論理積から生成される。すなわち、発振イネーブル信号ＲＥＮは、第１フリップフロップ７１が信号レベルがＬレベルである信号を出力し且つ第５フリップフロップ７５が信号レベルがＨレベルである信号を出力するとき、Ｈレベルとなる。

第６フリップフロップ７６〜第９フリップフロップ７９のそれぞれは、設定指示信号ＴＭＯの反転信号であるクロック信号の立上り遷移に応じて、信号をラッチする。第６フリップフロップ７６は第２フリップフロップ７２の出力信号をラッチし、第７フリップフロップ７７は第３フリップフロップ７３の出力信号をラッチする。第８フリップフロップ７８は第４フリップフロップ７４の出力信号をラッチし、第９フリップフロップ７９は第１フリップフロップ７１の出力信号をラッチする。第６フリップフロップ７６の出力信号をＬＭＢし且つ第９フリップフロップ７９の出力信号をＭＳＢとする４ビットのモニタ出力信号Ｑ［３：０］は、コード信号Ｃｏｄｅ［２：０］にＭＳＢとしてＨレベル「１」を付加した信号として出力される。すなわち、コード信号Ｃｏｄｅ［２：０］が（０００）のとき、モニタ出力信号Ｑ［３：０］は（１０００）となり、コード信号Ｃｏｄｅ［２：０］が（１００）のとき、モニタ出力信号Ｑ［３：０］は（１１００）となる。また、コード信号Ｃｏｄｅ［２：０］が（１１０）のとき、モニタ出力信号Ｑ［３：０］は（１１１０）となり、コード信号Ｃｏｄｅ［２：０］が（１１１）のとき、モニタ出力信号Ｑ［３：０］は（１１１１）となる。

電圧調整回路８０は、第１抵抗トランジスタ８１〜第４抵抗トランジスタ８４と、第１スイッチングトランジスタ８５〜第４スイッチングトランジスタ８８とを有する。第１抵抗トランジスタ８１〜第４抵抗トランジスタ８４及び第１スイッチングトランジスタ８５〜第４スイッチングトランジスタ８８のそれぞれは、ｎＭＯＳトランジスタである。第１抵抗トランジスタ８１〜第４抵抗トランジスタ８４のトランジスタサイズは互いに等しい。第１抵抗トランジスタ８１〜第４抵抗トランジスタ８４のそれぞれのゲート及びドレインは第２電源電圧ＭＶＳＳに接続される。また、第１抵抗トランジスタ８１のソースは第１スイッチングトランジスタ８５のドレインに接続され、第２抵抗トランジスタ８２のソースは第２スイッチングトランジスタ８６のドレインに接続される。第３抵抗トランジスタ８３のソースは第３スイッチングトランジスタ８７のドレインに接続され、第４抵抗トランジスタ８４のソースは第４スイッチングトランジスタ８８のドレインに接続される。第１スイッチングトランジスタ８５のゲートは第１電源電圧ＶＤＤに接続され、第２スイッチングトランジスタ８６のゲートは第２フリップフロップ７２の出力端子に接続される。第３スイッチングトランジスタ８７のゲートは第３フリップフロップ７３の出力端子に接続され、第４スイッチングトランジスタ８８のゲートは第４フリップフロップ７４の出力端子に接続される。すなわち、第２スイッチングトランジスタ８６〜第４スイッチングトランジスタ８８のゲートは、コード信号Ｃｏｄｅ［２：０］が入力される。第１スイッチングトランジスタ８５〜第４スイッチングトランジスタ８８のソースは接地される。

電圧調整回路８０は、入力されるコード信号Ｃｏｄｅ［２：０］に応じて第２電源圧ＶＳＳを変化させる。コード信号Ｃｏｄｅ［２：０］が（１１１）のとき、第２スイッチングトランジスタ８６〜第４スイッチングトランジスタ８８がオンして、第１抵抗トランジスタ８１〜第４抵抗トランジスタ８４の４つが第２電源電圧ＭＶＳＳと接地との間に並列接続される。コード信号Ｃｏｄｅ［２：０］が（１１０）のとき、第２スイッチングトランジスタ８６がオフするので、第２抵抗トランジスタ８２を除く３つの抵抗トランジスタが並列接続される。コード信号Ｃｏｄｅ［２：０］が（１００）のとき、第３スイッチングトランジスタ８７が更にオフするので、第１抵抗トランジスタ８１及び第４抵抗トランジスタ８４の２つの抵抗トランジスタが並列接続される。そして、コード信号Ｃｏｄｅ［２：０］が（０００）のとき、第４スイッチングトランジスタ８８が更にオフするので、第１抵抗トランジスタ８１のみが第２電源電圧ＭＶＳＳと接地との間を接続する。コード信号Ｃｏｄｅ［２：０］が（１１１）〜（０００）に変化するに従って、第２電源電圧ＭＶＳＳと接地との間に並列接続される抵抗トランジスタの数が減少するので、第２電源電圧ＭＶＳＳは順次上昇する。コード信号Ｃｏｄｅ［２：０］が（１１１）〜（０００）に変化するに従って、第２電源電圧ＭＶＳＳが順次上昇することにより、モニタセル６０のラッチ回路１７に印加される電源電圧の大きさは順次小さくなる。

図７は、モニタ回路６の動作の一例を示すタイミングチャートである。

まず、半導体装置１が起動すると、双方向矢印Ａで示される所定の期間の間、設定指示信号ＴＭＯの信号レベルはＬレベルになる。この期間の間に、Ｍ個のモニタセル６０にＬレベルのデータが記憶される。次いで、矢印Ｂで示す時点において、パワーオンリセット信号ＰＯＲの信号レベルがＨレベルになる。次いで、ＰＯＲ遅延回路３１で規定された遅延期間が経過した後の矢印Ｃで示す時点で、設定指示信号ＴＭＯの信号レベルがＨレベルになり、設定回路５０は、ＳＲＡＭセル１０の第２電源電圧ＭＶＳＳを設定する処理を開始する。以降、制御回路７０は、クロック信号ＲＣＫの立上りエッジに応じて、コード信号Ｃｏｄｅ［２：０］を（１１１）、（１１０）、（１００）、（０００）と順次変化させる。電圧調整回路８０は、コード信号Ｃｏｄｅ［２：０］が（１１１）から（０００）までえ変化することに応じて第１スイッチングトランジスタ８５〜第４スイッチングトランジスタ８８を順次オフして第２電源電圧ＭＶＳＳを徐々に上昇させる。第２電源電圧ＭＶＳＳが徐々に上昇に従って、モニタセル６０のラッチ回路１７に印加される電源電圧は徐々に小さくなる。

矢印Ｄで示す時点において、コード信号Ｃｏｄｅ［２：０］が（０００）のときにＭ個のモニタセル６０に記憶されたデータの何れか１つが反転することに応じて、チェック信号ＣＨＫの信号レベルがＬレベルからＨレベルに遷移する。次いで、クロック信号ＲＣＫが立上り遷移すると、第１フリップフロップ７１がＨレベルの出力信号の信号レベルがＨレベルに遷移することにより、発振イネーブル信号の信号レベルがＬレベルに遷移する。次いで、発振イネーブル遅延回路３５で規定される遅延期間が経過した後の矢印Ｅで示す時点で、設定指示信号ＴＭＯの信号レベルがＬレベルになり、設定回路５０によるＳＲＡＭセル１０の第２電源電圧ＭＶＳＳを設定する処理が終了する。

設定指示信号ＴＭＯの信号レベルがＬレベルになることに応じて、モニタ信号ＭＮＴ［３：０］は（１０００）になる。また、設定指示信号ＴＭＯの信号レベルがＬレベルになることに応じて、発振イネーブル信号ＲＥＮの信号レベルはＨレベルになると共に、コード信号Ｃｏｄｅ［２：０］は（１１１）になる。また、設定指示信号ＴＭＯの信号レベルがＬレベルになることに応じて、Ｍ個のモニタセル６０にＬレベルのデータが記憶される。

次いで、矢印Ｆで示す時点において、システムクロック信号ＣＬＫが立上り遷移すると、設定指示信号ＴＭＯの信号レベルがＨレベルになり、設定回路５０は、ＳＲＡＭセル１０の第２電源電圧ＭＶＳＳを設定する処理を開始する。以降、制御回路７０は、クロック信号ＲＣＫの立上りエッジに応じて、コード信号Ｃｏｄｅ［２：０］を（１１１）、（１１０）、（１００）と順次変化させる。矢印Ｇで示す時点において、コード信号Ｃｏｄｅ［２：０］が（１００）のときにＭ個のモニタセル６０に記憶されたデータの何れか１つが反転することに応じて、チェック信号ＣＨＫの信号レベルがＬレベルからＨレベルに遷移する。そして、発振イネーブル遅延回路３５で規定される遅延期間が経過した後の矢印Ｈで示す時点で、設定指示信号ＴＭＯの信号レベルがＬレベルになり、設定回路５０によるＳＲＡＭセル１０の第２電源電圧ＭＶＳＳを設定する処理が終了する。以降、所定の周期毎に定期的に設定指示信号ＴＭＯの信号レベルがＨレベルに遷移することに応じて、設定回路５０によるＳＲＡＭセル１０の第２電源電圧ＭＶＳＳを設定する処理を定期的に繰り返す。

図８（ａ）は、図１を参照して説明したＳＲＡＭ１０１において、温度条件及び電源電圧条件が変動したときの第２電源電圧ＭＶＳＳの変動を示す図である。図８（ｂ）は、実施形態に係るＳＲＡＭ５において、温度条件及び電源電圧条件が変動したときの第２電源電圧ＭＶＳＳの変動を示す図である。図８（ａ）において、波形８０１は第１電源電圧を示し、波形８０２は温度条件及び電源電圧条件により設定可能な第２電源電圧ＭＶＳＳを示し、波形８０３はＳＲＡＭ１０１において設定される第２電源電圧ＭＶＳＳを示し、波形８０４は接地電圧を示す。図８（ｂ）において、波形８１１は第１電源電圧を示し、波形８１２は温度条件及び電源電圧条件の変動により設定可能な第２電源電圧ＭＶＳＳを示し、波形８１３はＳＲＡＭ５において設定される第２電源電圧ＭＶＳＳを示し、波形８１４は接地電圧を示す。

ＳＲＡＭ１０１では、ＰＴＶ条件がワーストケースにおいて動作可能なような電圧になるようにスリープモード電圧決定回路９１が設計されるため、温度条件及び電源電圧条件が変動した場合でも第２電源電圧ＭＶＳＳが理想的な電圧に設定されない。一方、ＳＲＡＭ５では、モニタ回路６が所定の周期毎にスリープモードにおける前記ＳＲＡＭセルの電源電圧を設定するので、温度条件及び電源電圧条件が変動した場合に、第２電源電圧ＭＶＳＳを理想的な電圧に近い電圧に設定できる。

図９は、第２実施形態に係る半導体装置の回路ブロック図である。

半導体装置１００は、モニタ回路６の代わりにモニタ回路９が配置されることが第１実施形態に係る半導体装置１と相違する。また、半導体装置１００は、電源供給回路１１０が配置されることが半導体装置１と相違する。ＣＰＵ２、ロジック回路３、ＲＯＭ４と、ＳＲＡＭ５、Ｉ／Ｏ回路７及びバス８の構成及び機能は、図３を参照して説明したので、ここでは詳細な説明は省略する。

半導体装置１００は、電源供給回路１１０を有することにより、外部から指示される動作周波数（以下、指示周波数と称す）に応じて電源電圧を制御する動的電圧・周波数制御（Dynamic Voltage and Frequency Scaling、ＤＶＦＳ）を実行する。

図１０は、電源供給回路１１０の内部回路ブロック図である。

電源供給回路１１０は、入力信号生成回路１１１と、レプリカ回路１１２と、遅延決定回路１１３と、電圧決定回路１１４と、電圧発生回路１１５とを有する。

入力信号生成回路１１１は、レプリカ回路１１２への入力信号を生成する。ここで、入力信号生成回路１１１によって生成される入力信号は、例えば、外部から指示される動作周波数で信号レベルを周期的に遷移させるクロック信号である。レプリカ回路１１２は、入力信号を所定の遅延時間で遅らせた遅延信号を出力する。遅延決定回路１１３は、入力信号生成回路１１１から入力される入力信号と、レプリカ回路１１２から入力される遅延信号とからレプリカ回路１１２の出力信号の遅延時間を決定する。

電圧決定回路１１４は、遅延決定回路１１３が決定した遅延時間が所望の遅延時間が長いか否かに応じて、電圧発生回路１１５が発生する電圧を決定する。電圧決定回路１１４は、遅延決定回路１１３が決定した遅延時間が所望の遅延時間が長いとき、電圧発生回路１１５が発生する電圧を上昇させる。電圧決定回路１１４は、遅延決定回路１１３が決定した遅延時間が所望の遅延時間が短いとき、電圧発生回路１１５が発生する電圧を下降させる。また、電圧決定回路１１４は、遅延決定回路１１３が決定した遅延時間が所望の遅延時間に一致したとき、信号レベルがＨレベルの設定完了信号Ｖ_completeをモニタ回路９に出力して、電源電圧の設定が完了したことを示す。そして、電圧発生回路１１５は、電圧決定回路１１４が決定した電圧をロジック回路３、ＳＲＡＭ５及びレプリカ回路１１２に印加する。電圧決定回路１１４は、所定の期間が経過した後、設定完了信号Ｖ_completeの信号レベルをＨレベルを遷移する。

電源供給回路１１０は、レプリカ回路１１２の遅延時間が所望の遅延時間に一致するまで、レプリカ回路１１２に印加する電源電圧を調整することによって、指示周波数に応じてロジック回路３及びＳＲＡＭ５に印加する電源電圧を変更する。

図１１（ａ）はＳＲＡＭ５に接続されたモニタ回路９の内部回路ブロック図であり、図１１（ｂ）はモニタ回路９の動作を示すタイミングチャートである。

モニタ回路９は、第１マルチプレクサ１２１及び第２マルチプレクサ１２２を有することが第１実施形態に係るモニタ回路６と相違する。タイマ回路３０、リングオシレータ４０及び設定回路５０の構成及び機能は、図６等を参照して説明したので、ここでは詳細な説明は省略する。

第１マルチプレクサ１２１は、ＣＰＵ２から入力される電圧制御信号Ｖｃｎｔの信号レベルに応じて、タイマ回路３０から入力される設定指示信号ＴＭＯと、電源供給回路１１０から入力される設定完了信号Ｖ_completeとの何れかを選択的に出力する。第１マルチプレクサ１２１は、電圧制御信号Ｖｃｎｔの信号レベルがＬレベルのとき、設定指示信号ＴＭＯを出力し、電圧制御信号Ｖｃｎｔの信号レベルがＨレベルのとき、電圧制御信号Ｖｃｎｔを出力する。第２マルチプレクサ１２２は、電圧制御信号Ｖｃｎｔの信号レベルに応じて、設定回路５０から入力されるモニタ信号ＭＮＴ［３：０］と、４ビットの信号（１１１１）との何れかを選択的に出力する。第２マルチプレクサ１２２は、電圧制御信号Ｖｃｎｔの信号レベルがＬレベルのとき、モニタ信号ＭＮＴ［３：０］を出力し、電圧制御信号Ｖｃｎｔの信号レベルがＨレベルのとき、４ビットの信号（１１１１）を出力する。

図１１（ｂ）において、矢印Ａで示される時点で、ＣＰＵ２から入力される電圧制御信号Ｖｃｎｔの信号レベルがＨレベルに遷移すると、モニタ回路９は、ＳＲＡＭ５の第２電源電圧ＭＶＳＳを設定する処理を開始する。矢印Ａで示される時点から、電源供給回路１１０は、ＤＶＦＳを開始し、矢印Ｂで示される期間が経過した後に、設定完了信号Ｖ_completeの信号レベルをＬレベルからＨレベルに遷移して、電源電圧の設定が完了したことを示す。次いで、矢印Ｃで示される時点で、設定回路５０は、ＳＲＡＭ５の第２電源電圧ＭＶＳＳを設定する処理を開始する。以降、設定回路５０は、図７に示すタイミングチャートと同様な処理を実行して、第２電源電圧ＭＶＳＳを設定する処理を実行する。次いで、矢印Ｄで示す時点で、設定完了信号Ｖ_completeの信号レベルがＬレベルになり、設定回路５０によるＳＲＡＭ５の第２電源電圧ＭＶＳＳを設定する処理が終了する。そして、矢印Ｅで示す時点で、ＣＰＵ２から入力される電圧制御信号Ｖｃｎｔの信号レベルがＬレベルに遷移すると、設定回路５０が設定したモニタ出力信号ＭＮＴ［３：０］がＳＲＡＭ５に出力される。以降、所定の周期毎に設定指示信号ＴＭＯの信号レベルがＨレベルに遷移することに応じて、設定回路５０によるＳＲＡＭセル１０の第２電源電圧ＭＶＳＳを設定する処理を定期的に繰り返す。

図１２は、図１を参照して説明したＳＲＡＭ１０１を搭載した半導体装置においてＤＶＦＳを実行した場合と、半導体装置１００においてＤＶＦＳを実行した場合の第２電源電圧ＭＶＳＳの変動を示す図である。図１２において、波形１２０１は第１電源電圧を示し、波形１２０２は電源電圧条件の変動により設定可能な第２電源電圧ＭＶＳＳを示す。波形１２０３は半導体装置１００においてＤＶＦＳを実行した場合の第２電源電圧ＭＶＳＳを示し、波形１２０４はＳＲＡＭ１０１を搭載した半導体装置においてＤＶＦＳを実行した場合の第２電源電圧ＭＶＳＳを示し、波形１２０５は接地電圧を示す。

ＳＲＡＭ１０１では、ＳＲＡＭ１０１を搭載した半導体装置では、電源電圧が高くなるに従って、第２電源電圧ＭＶＳＳの理想的な電圧と、半導体装置が設定する電圧との差が大きくなる。一方、半導体装置１００では、ＤＶＦＳが実行される毎にモニタ回路９がスリープモードにおけるＳＲＡＭセルの電源電圧を設定するので、温度条件及び電源電圧条件が変動した場合に、第２電源電圧ＭＶＳＳを理想的な電圧に近い電圧に設定できる。

実施形態に係る半導体装置は、タイマ回路が検知する所定の周期毎にモニタ回路がスリープモードにおいてＳＲＡＭのラッチ回路に印加される電源電圧を設定するので、ＰＶＴ条件の変動に応じてラッチ回路の電源電圧を適切な値に設定できる。

また、実施形態に係る半導体装置では、モニタ回路は、単一の電圧調整回路に接続された複数のモニタセルのラッチ回路に記憶されたデータの何れかが反転するまでモニタセルのラッチ回路に印加される電源電圧が順次小さくなるように制御する。実施形態に係る半導体装置では、単一の電圧調整回路に接続された複数のモニタセルを使用して電源電圧を設定するので、２つのモニタ回路を使用するＳＲＡＭ１０２のようにモニタセルのラッチ回路に印加される電源電圧を誤設定するおそれが低い。また、実施形態に係る半導体装置は、単一のモニタ回路を使用するので、２つのモニタ回路を使用するＳＲＡＭ１０２と比較してモニタ回路の回路規模を小さくすることができる。

また、実施形態に係る半導体装置は、それぞれが抵抗素子に接続された複数のスイッチング素子を順次オフすることにより、モニタセルのラッチ回路の電源電圧を調整するので、抵抗素子及びスイッチング素子の数に応じた精度で電源電圧を調整できる。

また、実施形態に係る半導体装置は、シフトレジスタの出力信号に応じて複数のスイッチング素子をオンオフすることにより、複数のモニタセルのラッチ回路に印加される電源電圧を調整する。実施形態に係る半導体装置は、シフトレジスタの段数並びに抵抗素子及びスイッチング素子の個数を増加させることで調整精度を向上させることができるので、調整精度を向上に伴う回路規模の増加を最小限に抑えることができる。

また、実施形態に係る半導体装置は、ＤＶＦＳを実行する電源供給回路がＳＲＡＭセルに印加する電源電圧を変更する毎に、ＳＲＡＭセルのラッチ回路に印加される電源電圧を設定する。実施形態に係る半導体装置は、ＳＲＡＭセルに印加される電源電圧に応じてＳＲＡＭセルのラッチ回路に印加される電源電圧を設定することができる。

半導体装置１では、設定回路５０から出力されるモニタ信号ＭＮＴは、４ビットの信号であるが、実施形態に係る半導体装置では、モニタ信号ＭＮＴのビットは、調整精度に応じて３ビット以下又は５ビット以上とすることができる。このとき、スリープモード電圧決定回路２０の抵抗素子及びスイッチング素子並びに設定回路５０のシフトレジスタの段数等は、モニタ信号ＭＮＴのビットに応じて変更される。

また、半導体装置１では、スリープモード電圧決定回路２０は第１電源電圧ＶＤＤよりも低い第２電源電圧ＭＶＳＳを調整するが、実施形態に係る半導体装置では、第１電源電圧ＶＤＤを調整する構成としてもよい。

１、１００半導体装置
２ＣＰＵ
３ロジック回路
４ＲＯＭ
５ＳＲＡＭ
６、９モニタ回路
７Ｉ／Ｏ回路
８バス
１０ＳＲＡＭセル
２０スリープモード電圧決定回路
３０タイマ回路
４０リングオシレータ
５０設定回路
６０モニタセル
７０制御回路
８０電圧調整回路
１１０電源供給回路

Claims

それぞれがラッチ回路を有し、前記ラッチ回路に記憶されたデータへのアクセス可能なアクティブモードと、前記ラッチ回路に記憶されたデータへのアクセスを禁止するスリープモードの２つのモードに切り替え可能であり、前記スリープモードにおいて前記ラッチ回路に印加される電源電圧は、前記アクティブモードにおいて前記ラッチ回路に印加される電源電圧よりも小さい複数のＳＲＡＭセルと、
所定の周期毎に設定指示信号を出力するタイマ回路と、
前記タイマ回路から前記設定指示信号が入力されたときに、前記スリープモードにおいて前記ラッチ回路に印加される電源電圧を設定する設定回路と、
を有する半導体装置。
前記設定回路は、
それぞれがラッチ回路を有する複数のモニタセルと、
前記複数のモニタセルのラッチ回路に印加される電源電圧を調整する電圧調整回路と、
前記複数のモニタセルのラッチ回路に記憶されたデータの何れかが反転するまで、前記複数のモニタセルのラッチ回路に印加される電源電圧が順次小さくなるように前記電圧調整回路を制御する制御回路と、
を有する、請求項１に記載の半導体装置。
前記電圧調整回路は、前記複数のモニタセルのラッチ回路の電源電圧を供給するように並列接続された複数の抵抗素子と、それぞれが前記複数の抵抗素子の何れか１つに直列接続された複数のスイッチング素子とを有し、
前記制御回路は、前記タイマ回路から前記設定指示信号が入力されたときに前記複数のスイッチング素子を全てオンし、前記複数のモニタセルに記憶されたデータの何れかが反転するまで、前記複数のスイッチング素子を順次オフする、請求項２に記載の半導体装置。
前記制御回路は、
前記複数のモニタセルのラッチ回路の何れか１つのデータが反転するまで、前記複数のスイッチング素子をオンすることを示すビットの数を順次減らした信号を、入力されるクロック信号に応じて出力するシフトレジスタと、
前記複数のモニタセルのラッチ回路の何れか１つのデータが反転したときに前記シフトレジスタが出力した前記信号に含まれる前記複数のスイッチング素子をオンすることを示すビットの数が多いモニタ信号を出力する出力回路と、を有する、請求項３に記載の半導体装置。
動作周波数に応じて前記ＳＲＡＭセルに印加する電源電圧を変更する電源供給回路を更に有し、
前記設定回路は、前記電源供給回路が前記ＳＲＡＭセルに印加する電源電圧を変更する毎に、前記ＳＲＡＭセルのラッチ回路に印加される電源電圧を設定する、請求項１〜４の何れか一項に記載の半導体装置。