JP2019169846A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 230000004913 activation Effects 0.000 claims description 5
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 230000009849 deactivation Effects 0.000 claims 2
- 230000006866 deterioration Effects 0.000 abstract description 10
- 239000012535 impurity Substances 0.000 description 38
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 37
- 239000002184 metal Substances 0.000 description 28
- 238000010586 diagram Methods 0.000 description 23
- 230000015556 catabolic process Effects 0.000 description 20
- 238000006731 degradation reaction Methods 0.000 description 20
- 230000008859 change Effects 0.000 description 13
- 230000002093 peripheral effect Effects 0.000 description 11
- 230000000694 effects Effects 0.000 description 10
- 238000011084 recovery Methods 0.000 description 9
- 230000004044 response Effects 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 6
- 238000001514 detection method Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000002829 reductive effect Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000036961 partial effect Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- DYCJFJRCWPVDHY-LSCFUAHRSA-N NBMPR Chemical compound O[C@@H]1[C@H](O)[C@@H](CO)O[C@H]1N1C2=NC=NC(SCC=3C=CC(=CC=3)[N+]([O-])=O)=C2N=C1 DYCJFJRCWPVDHY-LSCFUAHRSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 230000002779 inactivation Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/08—Control thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/225—Clock input buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits
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- H—ELECTRICITY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
- H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches
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Abstract
Description
[半導体装置の構成]
図1は、第1の実施形態による半導体装置の一部の構成を示すブロック図である。
駆動回路31は、制御信号生成回路30から入力された制御信号TDEC1,TDEC2,ITEに応答して、遅延要素32の入力端の電圧を電源電圧VDDまたは接地電圧VSSに駆動する。遅延要素32の出力端から制御対象33にタイミング信号TSが出力される。
図2は、図1の制御信号生成回路の動作を示すフローチャートである。なお、制御信号生成回路30は、ロジック回路によって構成されていてもよいし、コンピュータをベースに構成されていてもよいし、FPGA(Field Programmable Gate Array)などPLD(Programmable Logic Device)によって構成されていてもよい。すなわち、制御信号生成回路30の具体的構成は特に限定されない。
以上のとおり第1の実施形態では、遅延要素32を駆動する駆動回路31にモード選択スイッチとして用いられるNMOSトランジスタN1が含まれている場合について説明した。たとえば、NMOSトランジスタN1は、製品出荷前のテストモード時にオフ状態に制御され、製品出荷後のユーザモード時には常時オン状態に制御される。このため、NMOSトランジスタN1はPBTIによる劣化が生じやすい。また、NMOSトランジスタN1に劣化、すなわち、閾値電流の増加が生じると、タイミング信号TSの遅延時間が増大するので回路動作上望ましくない。
第2の実施形態では、メモリ回路を例に挙げ、第1の実施形態の図1で説明した制御対象33がセンスアンプSAに対応する場合について説明する。以下に詳述するように、センスアンプSAを動作させるためのタイミング信号は、タイミングレプリカ51に設けられた遅延線80を介して供給される。遅延線80を駆動する駆動回路31には、テストモード選択用スイッチとしてのNMOSトランジスタN1が設けられている。
図3は、第2の実施形態による半導体装置としてのSRAM回路の構成の一部を示すブロック図である。図3では、制御ブロック53のさらに詳細な回路図の一例も示されている。
メモリセルアレイ52は、行列状に配列された複数のメモリセルMCと、複数のメモリセルMCの各行に個別に設けられ、行方向に延在する複数のワード線WLと、複数のメモリセルMCの各列に個別に設けられ、列方向に延在する複数のビット線対BL,/BLとを含む。
図4は、図3のメモリセルの構成例を示す回路図である。図3を参照して、メモリセルMCは、記憶ノード130,131と、ドライバPMOSトランジスタ121,122と、ドライバNMOSトランジスタ123,124と、アクセスNMOSトランジスタ125,126とを含む。
再び図3を参照して、ワード線デコーダ50は、入力されたアドレス信号をデコードし、デコード結果に基づいて、読出しまたは書込み対象となっているメモリセルMCに対応する行のワード線WLに選択信号を出力する。
入出力ブロック54は、メモリセルアレイ52の複数の列にそれぞれ対応する複数のセンスアンプSAを含む。各センスアンプSAは、制御ブロック53から入力されたタイミング信号TSが活性化されたときに、対応するビット線対BL,/BLの電圧の増幅を開始する。そして、各センスアンプSAは、対応するビット線対BL,/BLに接続された読出し対象のメモリセルMCの記憶データの検出結果Qを出力する。
タイミングレプリカ51は、ビット線BL,/BLを模擬した遅延線80を備える。図3において遅延線80は太線で示されている。遅延線80は、ビット線BL,/BLと同程度の長さを有することにより、ビット線BL,/BLと同程度の容量81,82を有している。
制御ブロック53は、遅延線80を駆動する駆動回路31と、駆動回路31に供給するゲート制御信号TDEC,ITEを生成する制御信号生成回路30Aと、インバータ66とを含む。
図5は、図3の制御ブロックの動作を説明するためのタイミング図である。図5では、時刻t0から時刻t20で読出し動作の信号波形が示されており、時刻t20から時刻t30でスタンバイ時の信号波形が示されている。
図3および図5を参照して、まずユーザモード(すなわち、TE=0)における読出し動作について説明する。図5の例では、制御信号TDECと制御信号ITEとが同期している点、すなわち、両制御信号TDEC,ITEが同じタイミングでLレベルまたはHレベルに変化する点に特徴がある。
次に、タイミング調整モード(すなわち、TE=1)における読出し動作について説明する。タイミング調整モード(TE=1)の場合は、インバータ62の出力はLレベルになるので、制御信号ITEは常にLレベルである。したがって、NMOSトランジスタN1は常にオフ状態である。これにより、NMOSトランジスタN1,N2を介した電流経路が遮断される。結果として、制御信号TDECに応答してNMOSトランジスタN3のみによって遅延線80の電荷が引き抜かれるので、駆動回路31の駆動能力は減少する。この結果、駆動回路31によって駆動される遅延線80の電圧変化はさらに緩やかになり、遅延線80の遅延時間が増大する。
第2の実施形態の半導体装置では、PBTIの劣化を回復するためにNMOSトランジスタN1をオフ状態に制御することによって制御ブロック53の動作に影響を及ぼさないようにするために、制御ブロック53の一部にレイアウト上の工夫が施されている。以下では、まず、レイアウトの概要について説明し、次にレイアウト上の工夫について説明する。
図6は、図3の制御ブロックの一部のレイアウトを示す平面図である。図6では、図解を容易にするために、ポリシリコン配線(すなわち、ゲート配線)の部分に斜線のハッチング付し、不純物領域にドットのハッチングを付している。ここで、ゲート配線の両側の不純物領域はチャネル領域によって分離されるが、便宜上、同じ参照符号を付している。図6において、破線で示した小さな矩形部分はコンタクトCTを表す。
次に、上記のレイアウト上の工夫について説明する。まず、内部クロック信号CK1が与えられる金属配線140から、ゲート配線PS2、金属配線144、ゲート配線PS4A、金属配線148を順に経由して、NMOSトランジスタN1のゲート配線PS7Aに至る経路を、第1の信号経路とする。第1の信号経路を介して伝達された内部クロック信号CK1は、制御信号ITEとしてNMOSトランジスタN1のゲートに入力される。
SRAM回路などのメモリ回路では、大部分の内部タイミングを、タイミングレプリカ51を用いて設定する。このため、タイミングレプリカ51の遅延線80を駆動する駆動回路31に設けられたNMOSトランジスタN1,N2,N3がBTIによって劣化すると、他のスタンダードセルおよびIP(Intellectual Property)セルと比べてタイミングの変化が著しい。この結果、メモリ回路からの出力信号のタイミングが外部のIPセルのタイミングと合わなくなる虞がある。そこで、メモリ回路では、内部タイミングに生成する回路に関係するMOSトランジスタのBTI劣化に十分な注意を払う必要がある。
第2の実施形態では、モード選択用のNMOSトランジスタN1がターンオンするタイミングを、NMOSトランジスタN2がターンオンするタイミングと同じにするか、それよりも早くする必要があった。このため、NMOSトランジスタN1のゲート制御信号ITEのタイミング制御に注意を払う必要があった。第3の実施形態は、制御信号ITEのタイミング制御を簡単にする方法について開示する。
図7は、第3の実施形態による半導体装置としてのSRAM回路の構成の一部を示すブロック図である。図7では、制御ブロック53Aのさらに詳細な回路図の一例も示されている。
以下、図7の構成の制御ブロック53Aの動作について説明する。
上記のとおり、第3の実施形態では、制御信号ITEがLレベルに制御されるのは、内部クロック信号CK1がHレベルからLレベルに変化することによって、SRAM回路の読出し動作が終了したときである。したがって、SRAM回路の読出し動作に影響を及ぼすことない。第2の実施形態の場合と異なり、制御信号ITEの変化のタイミングを考慮することなく、NMOSトランジスタN1のBTI劣化の回復を図ることができる。
第4の実施形態では、テストモード信号TE以外の他の動作モード信号MDを利用することによって、NMOSトランジスタN1のBTI劣化の回復を図る方法について説明する。
図9は、第4の実施形態による半導体装置の一部の構成を示すブロック図である。
図10は、図9の制御信号生成回路の動作を示すフローチャートである。
第4の実施形態では、テストモード信号TE非活性のときに活性と非活性とに切り替わり得る動作モード信号MDを利用することによって、動作モード信号MDが活性のときに半導体装置103の動作に影響を与えないタイミングでNMOSトランジスタN1をオフ状態に制御することができる。この結果、NMOSトランジスタN1のBTI劣化の回復を図ることができる。動作モード信号MDが活性状態に制御される時間が十分に長い場合には、BTI劣化を十分に回復させることができる。
第5の実施形態では、SRAM回路を例に挙げ、第4の実施形態の図9で説明した制御対象33がセンスアンプSAに対応し、動作モード信号MDがレジューム・スタンバイ信号に対応する場合について説明する。
図11は、第5の実施形態による半導体装置としてのSRAM回路の構成の一部を示すブロック図である。図11では、制御ブロック53Cのさらに詳細な回路図の一例も示されている。
図13は、図11のSRAM回路の変形例を示す回路図である。図13の半導体装置105は、インバータ89および接地電圧制御回路93が設けられていない点で図11の104と異なる。図13の場合には、メモリセルアレイ52の接地配線ARVSSと周辺回路用の接地配線LCVSSとは共通である。レジューム・スタンバイモードにおいて、メモリセルアレイ52の記憶内容を保持する必要が無い場合は、このような簡略化した構成を用いてもよい。
以下、図11の構成の制御ブロック53Cの動作について説明する。
第5の実施形態では、テストモード信号TEが非活性のときに活性と非活性とに切り替わり得るレジューム・スタンバイ信号RSを利用することによって、半導体装置103の動作に影響を与えないタイミングでNMOSトランジスタN1をオフ状態に制御することができる。これによって、NMOSトランジスタN1のBTI劣化を回復させることができる。
図15は、第6の実施形態による半導体装置の構成を示すブロック図である。
Claims (16)
- 遅延要素と、
前記遅延要素を介して制御対象となる回路と接続された駆動回路と、
前記駆動回路を制御する制御回路とを備え、
前記駆動回路は、
前記遅延要素に接続された出力ノードと、
第1の電源ノードと前記出力ノードとの間に互いに直列に接続された第1の導電型の第1のMOS(Metal Oxide Semiconductor)トランジスタおよび前記第1の導電型の第2のMOSトランジスタとを含み、
前記制御回路は、動作モード信号が活性の場合に、前記第1のMOSトランジスタをオフに制御し、
前記制御回路は、前記動作モード信号が非活性であり、かつ、クロック信号が活性の場合に前記第1および第2のMOSトランジスタをオンに制御し、
前記制御回路は、前記動作モード信号が非活性であり、かつ、前記クロック信号が非活性の場合に、前記第2のMOSトランジスタをオフに制御し、かつ、前記第1のMOSトランジスタを少なくとも一時的にオフに制御する、半導体装置。 - 前記駆動回路は、前記第1の電源ノードと前記出力ノードとの間に前記第1および第2のMOSトランジスタと並列に接続された前記第1の導電型の第3のMOSトランジスタを含み、
前記制御回路は、前記動作モード信号が活性であるか否かにかかわらず、前記クロック信号が活性の場合に前記第3のMOSトランジスタをオンに制御し、前記クロック信号が非活性の場合に前記第3のMOSトランジスタをオフに制御する、請求項1に記載の半導体装置。 - 前記駆動回路は、第2の電源ノードと前記出力ノードとの間に接続された第2の導電型の第4のMOSトランジスタをさらに含み、
前記制御回路は、前記動作モード信号が活性であるか否かにかかわらず、前記クロック信号が活性の場合に前記第4のMOSトランジスタをオフに制御し、前記クロック信号が非活性の場合に前記第4のMOSトランジスタをオンに制御する、請求項2に記載の半導体装置。 - 前記半導体装置は、
メモリセルアレイと、
前記メモリセルアレイの記憶データを検出するセンスアンプとをさらに備え、
前記遅延要素は遅延線を含み、
前記駆動回路の前記出力ノードは、前記遅延線の入力端に接続され、
前記センスアンプは、前記遅延線の出力端の信号が活性化されたときに動作を開始する、請求項1に記載の半導体装置。 - 前記制御回路は、
前記動作モード信号と前記クロック信号とを受ける第1の論理回路を含み、
前記第1のMOSトランジスタのゲートには前記第1の論理回路の出力信号が入力される、請求項4に記載の半導体装置。 - 前記第1の論理回路は、前記遅延線の入力端の信号をさらに受ける、請求項5に記載の半導体装置。
- 前記第1の論理回路は、前記動作モード信号が活性の場合に、前記第1のMOSトランジスタをオフにする信号を前記第1のMOSトランジスタのゲートに出力し、
前記第1の論理回路は、前記動作モード信号が非活性であり、かつ、前記クロック信号が非活性であり、かつ、前記駆動回路の前記入力端の信号が活性の場合に前記第1のMOSトランジスタをオフにする信号を前記第1のMOSトランジスタのゲートに出力する、請求項6に記載の半導体装置。 - 前記クロック信号を受ける第2の論理回路を含み、
前記第2のMOSトランジスタのゲートには前記第2の論理回路の出力信号が入力される、請求項5に記載の半導体装置。 - 前記第1の論理回路に用いられているMOSトランジスタの閾値電圧は、前記第2の論理回路に用いられているMOSトランジスタの閾値電圧以下である、請求項8に記載の半導体装置。
- 前記第1の論理回路に用いられているMOSトランジスタのゲート幅は、前記第2の論理回路に用いられているMOSトランジスタのゲート幅以上である、請求項8に記載の半導体装置。
- 遅延要素と、
前記遅延要素を介して制御対象となる回路と接続された駆動回路と、
前記駆動回路を制御する制御回路とを備え、
前記駆動回路は、
前記遅延要素に接続された出力ノードと、
第1の電源ノードと前記出力ノードとの間に互いに直列に接続された第1の導電型の第1のMOSトランジスタおよび前記第1の導電型の第2のMOSトランジスタとを含み、
前記制御回路は、第1の動作モード信号が活性の場合に、前記第1および第2のMOSトランジスタをオフに制御し、
前記制御回路は、前記第1の動作モード信号が非活性であり、かつ、第2の動作モード信号が活性の場合に、前記第1のMOSトランジスタをオフに制御し、前記第2のMOSトランジスタをクロック信号の活性または非活性に応じてオンまたはオフにそれぞれ制御し、
前記制御回路は、前記第1および第2の動作モード信号が共に非活性の場合に、前記第1のMOSトランジスタをオンに制御し、前記第2のMOSトランジスタを前記クロック信号の活性または非活性に応じてオンまたはオフにそれぞれ制御する、半導体装置。 - 前記駆動回路は、前記第1の電源ノードと前記出力ノードとの間に前記第1および第2のMOSトランジスタと並列に接続された前記第1の導電型の第3のMOSトランジスタを含み、
前記制御回路は、前記第1の動作モード信号が活性の場合に、前記第3のMOSトランジスタをオフに制御し、
前記制御回路は、前記第1の動作モード信号が非活性の場合には、前記第2の動作モード信号が活性であるか否かにかかわらず、前記第3のMOSトランジスタを前記クロック信号の活性または非活性に応じてオンまたはオフにそれぞれ制御する、請求項11に記載の半導体装置。 - 前記駆動回路は、第2の電源ノードと前記出力ノードとの間に接続された第2の導電型の第4のMOSトランジスタをさらに含み、
前記制御回路は、前記第1の動作モード信号が活性の場合に、前記第4のMOSトランジスタをオンに制御し、
前記制御回路は、前記第1の動作モード信号が非活性の場合に、前記第2の動作モード信号が活性であるか否かにかかわらず、前記第4のMOSトランジスタを前記クロック信号の活性または非活性に応じてオフまたはオンにそれぞれ制御する、請求項12に記載の半導体装置。 - 前記半導体装置は、
メモリセルアレイと、
前記メモリセルアレイの記憶データを検出するセンスアンプとをさらに備え、
前記遅延要素は遅延線を含み、
前記駆動回路の前記出力ノードは、前記遅延線の入力端に接続され、
前記センスアンプは、前記遅延線の出力端の信号が活性化されたときに動作を開始する、請求項11に記載の半導体装置。 - 前記第1の電源ノードには接地電圧が与えられ、
前記半導体装置は、
接地配線と、
前記接地配線と前記第1の電源ノードとの間に接続された前記第1の導電型の第5のMOSトランジスタをさらに備え、
前記第1および第2のMOSトランジスタは、前記出力ノードと前記接地配線との間に接続され、
前記第5のMOSトランジスタは、前記第2の動作モード信号をゲートに受け、前記第2の動作モード信号が活性の場合にオフ状態になる、請求項14に記載の半導体装置。 - 複数のメモリモジュールを備え、
各前記メモリモジュールは、
メモリセルアレイと、
第1の遅延線と、
第2の遅延線と、
前記第1の遅延線の出力端の信号が活性化されたときに動作を開始するセンスアンプと、
前記第1の遅延線の入力端に接続された出力ノードを有する駆動回路と、
前記駆動回路を制御する制御回路とを備え、
前記駆動回路は、第1の電源ノードと前記出力ノードとの間に互いに直列に接続された第1の導電型の第1のMOSトランジスタおよび前記第1の導電型の第2のMOSトランジスタを含み、
前記制御回路は、第1の動作モード信号が活性の場合に、前記第1および第2のMOSトランジスタをオフに制御し、
前記制御回路は、前記第1の動作モード信号が非活性であり、かつ、第2の動作モード信号が活性の場合に、前記第1のMOSトランジスタをオフに制御し、前記第2のMOSトランジスタをクロック信号の活性または非活性に応じてオンまたはオフにそれぞれ制御し、
前記制御回路は、前記第1および第2の動作モード信号が共に非活性の場合に、前記第1のMOSトランジスタをオンに制御し、前記第2のMOSトランジスタを前記クロック信号の活性または非活性に応じてオンまたはオフにそれぞれ制御し、
前記複数のメモリモジュールは、複数のグループに分割され、
前記第2の動作モード信号は、前記第2の遅延線を通過してから他のメモリモジュールに出力可能であり、
各前記メモリモジュールの前記第2の遅延線は、前記複数のメモリモジュールの一部でチェーン状に接続されており、
各前記メモリモジュールの前記第2の遅延線を通って前記第2の動作モード信号が伝達される、半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018056228A JP7099841B2 (ja) | 2018-03-23 | 2018-03-23 | 半導体装置 |
US16/286,428 US10897248B2 (en) | 2018-03-23 | 2019-02-26 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018056228A JP7099841B2 (ja) | 2018-03-23 | 2018-03-23 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019169846A true JP2019169846A (ja) | 2019-10-03 |
JP7099841B2 JP7099841B2 (ja) | 2022-07-12 |
Family
ID=67983884
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018056228A Active JP7099841B2 (ja) | 2018-03-23 | 2018-03-23 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10897248B2 (ja) |
JP (1) | JP7099841B2 (ja) |
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-
2018
- 2018-03-23 JP JP2018056228A patent/JP7099841B2/ja active Active
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2019
- 2019-02-26 US US16/286,428 patent/US10897248B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
US20190296734A1 (en) | 2019-09-26 |
JP7099841B2 (ja) | 2022-07-12 |
US10897248B2 (en) | 2021-01-19 |
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