KR20220115848A - 메모리 회로 및 그 동작 방법 - Google Patents

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Abstract

메모리 회로는 비휘발성 메모리 셀, 비휘발성 메모리 셀에 결합되고, 제1 출력 신호를 생성하도록 구성된 감지 증폭기, 및 감지 증폭기 및 비휘발성 메모리 셀에 결합된 검출 회로를 포함한다. 검출 회로는 제1 출력 신호를 래치하고 비휘발성 메모리 셀과 감지 증폭기 사이의 전류 경로를 차단하도록 구성된다.

Description

메모리 회로 및 그 동작 방법 {MEMORY CIRCUIT AND METHOD OF OPERATING SAME}
우선권 주장
본 출원은 2021년 2월 12일에 출원된 미국 가출원 제63/149,112호의 이익을 주장하며, 이 미국 가출원은 그 전체가 본 명세서에 참고로 포함된다.
반도체 집적 회로(IC) 산업은 다수의 상이한 분야들에서의 문제들을 해결하기 위해 매우 다양한 디지털 디바이스들을 생산해 왔다. 메모리 매크로들과 같은, 이러한 디지털 디바이스들 중 일부는 데이터의 저장을 위해 구성된다. IC가 보다 작아지고 보다 복잡해짐에 따라, 이러한 디지털 디바이스들 내의 전도성 라인들의 저항도 변화되어, 이러한 디지털 디바이스들의 동작 전압들 및 전체 IC 성능에 영향을 미친다.
본 개시의 양태들은 첨부 도면들과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징부들이 일정한 축척으로 그려져 있지 않음에 유의한다. 실제로, 논의의 명확성을 위해 다양한 특징부들의 치수가 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예들에 따른, 메모리 회로의 회로 다이어그램이다.
도 2는 일부 실시예들에 따른, 메모리 회로의 회로 다이어그램이다.
도 3은 일부 실시예들에 따른, 메모리 셀의 회로 다이어그램이다.
도 4는 일부 실시예들에 따른, 회로의 회로 다이어그램이다.
도 5는 일부 실시예들에 따른, 회로의 회로 다이어그램이다.
도 6은 일부 실시예들에 따른, 회로의 회로 다이어그램이다.
도 7a는 일부 실시예들에 따른, 회로의 회로 다이어그램이다.
도 7b는 일부 실시예들에 따른, 도 7a의 회로의 일 부분의 회로 다이어그램이다.
도 7c는 일부 실시예들에 따른, 도 7a의 회로의 일 부분의 회로 다이어그램이다.
도 8은 일부 실시예들에 따른, 도 7a 내지 도 7c에서의 회로와 같은, 회로의 파형들의 타이밍 다이어그램이다.
도 9는 일부 실시예들에 따른, 회로의 회로 다이어그램이다.
도 10은 일부 실시예들에 따른, 도 9에서의 회로와 같은, 회로의 파형들의 타이밍 다이어그램이다.
도 11은 일부 실시예들에 따른, 회로의 회로 다이어그램이다.
도 12는 일부 실시예들에 따른, 회로의 회로 다이어그램이다.
도 13은 일부 실시예들에 따른, 회로의 회로 다이어그램이다.
도 14는 일부 실시예들에 따른, 메모리 회로의 블록 다이어그램이다.
도 15는 일부 실시예들에 따른, 메모리 회로의 블록 다이어그램이다.
도 16은 일부 실시예들에 따른, 회로를 동작시키는 방법의 플로차트이다.
도 17a는 일부 실시예들에 따른, PDC 생성기 회로의 블록 다이어그램이다.
도 17b는 일부 실시예들에 따른, PDC 생성기 회로의 파형들의 타이밍 다이어그램이다.
이하의 개시는 제공된 주제의 특징들을 구현하기 위한 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들, 재료들, 값들, 단계들, 배열들 등의 특정 예들이 아래에서 기술된다. 이들은, 물론, 예들에 불과하고 제한하는 것이 아니다. 다른 컴포넌트들, 재료들, 값들, 단계들, 배열들 등이 고려된다. 예를 들어, 이하의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부를 형성하는 것은 제1 특징부와 제2 특징부가 직접 접촉하게 형성되는 실시예들을 포함할 수 있으며, 제1 특징부와 제2 특징부가 직접 접촉하지 않을 수 있도록, 제1 특징부와 제2 특징부 사이에 추가적인 특징부들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 추가적으로, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 미치지 않는다.
게다가, "밑에", "아래에", "하부의", "위에", "상부의" 등과 같은, 공간적으로 상대적인 용어들은, 본 명세서에서 설명의 편의를 위해, 도면에 예시된 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들) 간의 관계를 기술하는 데 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 묘사된 배향 외에도 사용 또는 동작 중의 디바이스의 상이한 배향들을 포괄하는 것으로 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 회전되거나 다른 배향들로 있고), 본 명세서에서 사용되는 공간적으로 상대적인 기술어들도 마찬가지로 그에 따라 해석될 수 있다.
일부 실시예들에 따르면, 메모리 회로는 비휘발성 메모리 셀, 감지 증폭기 및 검출 회로를 포함한다. 일부 실시예들에서, 비휘발성 메모리 셀은 워드 라인에 결합된다. 일부 실시예들에서, 감지 증폭기는 비휘발성 메모리 셀에 결합된다. 일부 실시예들에서, 감지 증폭기는 제1 출력 신호를 생성하도록 구성된다. 일부 실시예들에서, 제1 출력 신호는 비휘발성 메모리 셀에 저장된 데이터에 대응한다.
일부 실시예들에서, 검출 회로는 감지 증폭기 및 비휘발성 메모리 셀에 결합된다. 일부 실시예들에서, 검출 회로는 제1 출력 신호를 래치하도록 구성된다. 일부 실시예들에서, 검출 회로는 제1 출력 신호가 래치된 후에 비휘발성 메모리 셀과 감지 증폭기 사이의 전류 경로를 차단하도록 구성된다.
일부 실시예들에서, 비휘발성 메모리 셀과 감지 증폭기 사이의 전류 경로를 차단하는 것에 의해, 비휘발성 메모리 셀을 통해 흐르는 메모리 셀 전류는 0으로 된다. 일부 실시예들에서, 메모리 셀 전류가 0으로 되게 하는 것에 의해, 워드 라인을 따른 전류 저항(current resistance)(IR) 강하가 감소됨으로써 다른 접근법들에 비해 메모리 회로의 전력 소비를 감소시키면서, 제1 출력 신호가 이전에 래치되었기 때문에 여전히 비휘발성 메모리 셀에 저장된 데이터를 올바르게 판독할 수 있다.
도 1은 일부 실시예들에 따른, 메모리 회로(100)의 블록 다이어그램이다.
도 1은 예시를 위해 단순화되어 있다. 일부 실시예들에서, 메모리 회로(100)는 도 1에 묘사된 것들 외에도 다양한 요소들을 포함하거나 또는 아래에서 논의되는 동작들을 수행하도록 다른 방식으로 배열된다.
메모리 회로(100)는 메모리 파티션들(102A 내지 102D), 비트 라인(BL) 드라이버들(100BL), 글로벌 하이 전압(HV) 스위치 회로(100HV), 판독/프로그램 회로들(102U/102L) 및 회로(100F)를 포함하는 IC이다.
각각의 메모리 파티션(102A 내지 102D)은, 일부 실시예들에서 활성화 회로(110AC)라고도 지칭되는, 워드 라인 프로그램/워드 라인 판독(WLP/WLR) 드라이버 회로(110AC)에 인접한 메모리 뱅크들(110U 및 110L)을 포함한다. 각각의 메모리 뱅크(110U 및 110L)는 메모리 셀 어레이(110AR) 및 BL 선택 회로(110BS)를 포함하고, 각각의 WLP/WLR 드라이버 회로(110AC)는 뱅크 디코더 회로(110DC)를 포함한다.
메모리 파티션, 예를 들면, 메모리 파티션(102A 내지 102D)은 비휘발성 메모리(NVM) 디바이스들(도 1에 도시되지 않음)의 서브세트와 프로그램 및 판독 동작들에서 NVM 디바이스들의 서브세트에 선택적으로 액세스하도록 구성된 인접한 회로들을 포함하는 메모리 회로(100)의 일 부분이다. 도 1에 도시된 실시예에서, 메모리 회로(100)는 총 4개의 파티션을 포함한다. 일부 실시예들에서, 메모리 회로(100)는 총수가 4개보다 많거나 4개보다 적은 파티션들을 포함한다.
BL 드라이버(100BL)는, 예를 들면, 하나 이상의 비트 라인 신호를 생성하는 것에 의해 각각의 메모리 파티션(102A 내지 102D)의 대응하는 메모리 뱅크(110U 또는 110L)의 각각의 NVM 디바이스에 대한 하나 이상의 전기 경로, 예를 들면, 비트 라인에 대한 액세스를 제어하도록 구성된 전자 회로이다. 일부 실시예들에서, BL 드라이버(100BL)는 글로벌 비트 라인 드라이버 회로이다.
글로벌 HV 스위치 회로(100HV)는 HV 전력 신호들을 하나 이상의 NVM 디바이스에 출력하도록 구성된 전자 회로이다. 일부 실시예들에서, 각각의 HV 전력 신호는 NVM 디바이스에서의 프로그램 동작에 대응하는 전압 레벨(VP)(도 1에 도시되지 않음) 및 NVM 디바이스에서의 판독 동작에 대응하는 전압 레벨(VR)을 갖는다. 일부 실시예들에서, 전압 레벨(VP)은 전압 레벨(VR)의 크기(magnitude)보다 큰 크기를 갖는다. 일부 실시예들에서, 각각의 HV 스위치 회로(100HV)는 전압 레벨들(VP 및 VR)을 갖는 HV 전력 신호를 각각의 메모리 파티션(102A 내지 102D)의 대응하는 메모리 뱅크(110U 또는 110L)에 출력하도록 구성된다.
판독/프로그램 회로(102U 및 102L) 각각은 메모리 파티션(102A, 102B, 102C 또는 102D)에 있는 하나 이상의 메모리 셀의 판독 및/또는 프로그램 동작들을 수행하도록 구성된 회로이다. 일부 실시예들에서, 판독/프로그램 회로들(102U 및 102L) 각각은 메모리 파티션(102A, 102B, 102C 또는 102D)에서의 하나 이상의 메모리 셀의 판독 동작들을 수행하도록 구성된 판독 회로를 포함한다. 일부 실시예들에서, 판독/프로그램 회로(102U 또는 102L)는 선택된 NVM 디바이스로부터 수신되는 하나 이상의 신호의 절대 및/또는 상대 전압 및/또는 전류 레벨을 결정하도록 구성된 검출 회로(도 1에 도시되지 않음), 예를 들면, 감지 증폭기를 포함한다.
일부 실시예들에서, 판독/프로그램 회로(102U 및 102L) 각각은 대응하는 글로벌 비트 라인(GBL)에 의해 각각의 메모리 뱅크(110U 및 110L)에 결합된다.
일부 실시예들에서, 판독/프로그램 회로들(102U 및 102L) 각각은 메모리 파티션(102A, 102B, 102C 또는 102D)에서의 하나 이상의 메모리 셀의 프로그래밍 동작들을 수행하도록 구성된 프로그램 회로를 포함한다.
회로(100F)는, 예를 들면, 하나 이상의 제어 및/또는 인에이블 신호를 생성 및/또는 출력하는 것에 의해, 각각의 메모리 파티션(102A 내지 102D)에 대한 프로그램 및 판독 동작들의 일부 또는 전부를 제어하도록 구성된 전자 회로이다. 일부 실시예들에서, 회로(100F)는 제어 회로(도시되지 않음)를 포함한다. 다양한 실시예들에서, 회로(100F)는 하나 이상의 회로 동작에서 메모리 파티션들(102A 내지 102D)과 인터페이싱하며, 데이터가 하나 이상의 NVM 디바이스에 프로그래밍되게 하고/하거나 하나 이상의 NVM 디바이스로부터 수신되는 데이터를 사용하도록 구성된 하나 이상의 아날로그 회로를 포함한다. 일부 실시예들에서, 회로(100F)는 하나 이상의 어드레스 신호를 각각의 메모리 파티션(102A 내지 102D)의 WLP/WLR 드라이버 회로(110AC)에 출력하도록 구성된 하나 이상의 글로벌 어드레스 디코드 또는 프리디코더 회로(도 14에 도시됨)를 포함한다.
각각의 WLP/WLR 드라이버 회로(110AC)는 하나 이상의 어드레스 신호를 수신하도록 구성된 대응하는 뱅크 디코더 회로(110DC)를 포함하는 전자 회로이다. 각각의 WLP/WLR 드라이버 회로(110AC)는 대응하는 프로그램 워드 라인들(WLP) 상에 프로그램 워드 라인 신호들을 생성하고 대응하는 판독 워드 라인들(WLR) 상에 판독 워드 라인 신호들을 생성하도록 구성된다.
각각의 뱅크 디코더 회로(110DC)는 하나 이상의 어드레스 신호에 의해 식별되는 인접한 NVM 디바이스 서브세트들에 대응하는 인에이블 신호들을 생성하도록 구성된다. 일부 실시예들에서, 인접한 NVM 디바이스 서브세트들은 NVM 디바이스들의 열들에 대응한다. 일부 실시예들에서, 각각의 뱅크 디코더 회로(110DC)는 각각의 인에이블 신호를 상보적인 인에이블 신호 쌍으로서 생성하도록 구성된다. 일부 실시예들에서, 각각의 뱅크 디코더 회로(110DC)는 인에이블 신호들을 대응하는 메모리 파티션(102A 내지 102D)의 인접한 메모리 뱅크들(110U 및 110L)에 출력하도록 구성된다.
각각의 메모리 뱅크(110U 및 110L)는 BL 드라이버(100BL)에 응답하여, 예를 들면, 하나 이상의 BL 제어 신호에 기초하여, 대응하는 메모리 셀 어레이(110AR)의 인접한 NVM 디바이스 서브세트들에 결합된 하나 이상의 비트 라인(도시되지 않음)에 선택적으로 액세스하도록 구성된 대응하는 BL 선택 회로(110BS)를 포함한다. 일부 실시예들에서, 인접한 NVM 디바이스 서브세트들은 NVM 디바이스들의 행들에 대응한다.
각각의 메모리 뱅크(110U 및 110L)는 인접한 BL 선택 회로(110BS) 및 인접한 WLP/WLR 드라이버 회로(110AC)에 의해 프로그램 및 판독 동작들에서 액세스되도록 구성된 NVM 디바이스들(112)을 포함하는 대응하는 메모리 셀 어레이(110AR)를 포함한다.
각각의 메모리 셀 어레이(110AR)는 N개의 행과 M개의 열을 갖는 NVM 디바이스들(112)의 어레이를 포함하며, 여기서 M과 N은 양의 정수들이다. 메모리 셀 어레이(102) 내의 셀들의 행들은 제1 방향(X)으로 배열된다. 메모리 셀 어레이(102) 내의 셀들의 열들은 제2 방향(Y)으로 배열된다. 제2 방향(Y)은 제1 방향(X)과 상이하다. 일부 실시예들에서, 제2 방향(Y)은 제1 방향(X)에 수직이다.
NVM 디바이스(112)는 메모리 파티션(102A)의 메모리 뱅크(110U 및 110L)에 도시되어 있다. 예시의 편의를 위해, NVM 디바이스(112)가 메모리 파티션들(102B, 102C 및 102D)의 메모리 뱅크(110U 및 110L)에는 도시되어 있지 않다.
NVM 디바이스(112)는 논리 상태들에 의해 표현되는 비트 데이터를 저장하도록 구성된 전기, 전기기계, 전자기 또는 다른 디바이스이다. NVM 디바이스(112)의 적어도 하나의 논리 상태는 기입 동작에서 프로그래밍될 수 있고 판독 동작에서 검출될 수 있다. 일부 실시예들에서, 논리 상태는 주어진 NVM 디바이스(112)에 저장된 전하의 전압 레벨에 대응한다. 일부 실시예들에서, 논리 상태는 주어진 NVM 디바이스(112)의 컴포넌트의 물리적 특성, 예를 들면, 저항 또는 자기 배향에 대응한다.
다양한 실시예들에서, NVM 디바이스들(112)은 전자 퓨즈(eFuse) 또는 안티퓨즈 디바이스, 플래시 메모리 디바이스, RAM(random-access memory) 디바이스, 저항성 RAM 디바이스, 강유전성 RAM 디바이스, 자기 저항성 RAM 디바이스, EPROM(erasable programmable read only memory) 디바이스, EEPROM(electrically erasable programmable read only memory) 디바이스 등과 같은 하나 이상의 OTP(one-time programmable) 메모리 디바이스를 포함한다. 일부 실시예들에서, NVM 디바이스(112)는 도 3과 관련하여 아래에서 논의되는 하나 이상의 메모리 셀을 포함하는 OTP 메모리 디바이스이다.
메모리 회로(100)의 다른 구성들이 본 개시의 범위 내에 있다.
도 2는 일부 실시예들에 따른, 메모리 회로(200)의 회로 다이어그램이다.
메모리 회로(200)는 도 1의 메모리 회로(100)의 일 부분의 실시예이고, 따라서 유사한 상세한 설명은 생략된다. 예를 들어, 메모리 회로(200)는 도 1의 메모리 회로(100)의 상부 부분(예를 들면, 110U 또는 102U) 또는 하부 부분(예를 들면, 110L 또는 102L)의 실시예이다.
메모리 회로(200)는 메모리 뱅크 세트(210)에 결합된 판독/프로그램 회로(202)를 포함한다. 일부 실시예들에서, 판독/프로그램 회로(202)는 도 1의 메모리 회로의 판독/프로그램 회로(102U 또는 102L)의 실시예이고, 메모리 뱅크(210a)는 도 1의 메모리 파티션(102A)의 메모리 뱅크(110U 또는 110L)의 실시예이고, 메모리 뱅크(210b)는 도 1의 메모리 파티션(102B)의 메모리 뱅크(110U 또는 110L)의 실시예이며, 메모리 뱅크(210c)는 도 1의 메모리 파티션(102C)의 메모리 뱅크(110U 또는 110L)의 실시예이고, 메모리 뱅크(210d)는 도 1의 메모리 파티션(102D)의 메모리 뱅크(110U 또는 110L)의 실시예이며, 따라서 유사한 상세한 설명은 생략된다.
판독/프로그램 회로(202)는 글로벌 비트 라인(GBL)에 의해 메모리 뱅크 세트(210)에 결합된다. 판독/프로그램 회로(202)는 글로벌 비트 라인(GBL)에 의해 메모리 뱅크 세트(210)의 각각의 메모리 뱅크(210a, 210b, 210c 및 210d)에 결합된다.
판독/프로그램 회로(202)는 판독 회로(204a) 및 프로그램 회로(204b)를 포함한다. 판독 회로(204a)는 메모리 뱅크 세트(210) 내의 하나 이상의 메모리 셀의 판독 동작들을 수행하도록 구성된다. 일부 실시예들에서, 판독 회로(204a)는 메모리 셀 어레이(220a) 내의 선택된 메모리 셀(예를 들면, 메모리 셀(220a1))의 판독 동작들을 수행하도록 구성된다. 일부 실시예들에서, 판독 회로(204a)는 메모리 뱅크 세트(210) 내의 하나 이상의 메모리 셀에 저장된 값을 결정하도록 구성된 감지 증폭기 및 검출 회로(도 4 내지 도 7b, 도 9 및 도 11 내지 도 13에 도시됨)를 포함한다.
프로그램 회로(204b)는 메모리 뱅크 세트(210) 내의 하나 이상의 메모리 셀의 프로그래밍 동작들을 수행하도록 구성된다. 일부 실시예들에서, 프로그램 회로(204b)는 메모리 셀 어레이(220a) 내의 선택된 메모리 셀(예를 들면, 메모리 셀(220a1))의 프로그래밍 동작들을 수행하도록 구성된다.
메모리 뱅크 세트(210)는 적어도 메모리 뱅크(210a, 210b, 210c 또는 210d)를 포함한다. 각각의 메모리 뱅크(210a, 210b, 210c 또는 210d)는 대응하는 메모리 셀 어레이(220a, 220b, 220c 또는 220d)(집합적으로 "메모리 셀 어레이 세트(220)"라고 지칭됨) 및 대응하는 멀티플렉서(212a, 212b, 212c 또는 212d)( 집합적으로 "멀티플렉서 세트(212)"라고 지칭됨)를 포함한다.
예시의 편의를 위해, 메모리 셀 어레이들(220b, 220c 및 220d) 및 멀티플렉서들(212b, 212c 및 212d)은 도 2에 도시되어 있지 않다.
일부 실시예들에서, 메모리 셀 어레이(210a)는 도 1의 메모리 파티션(102A)의 메모리 뱅크(110U 또는 110L)의 메모리 셀 어레이(110AR)의 실시예이고, 메모리 셀 어레이(210b)는 도 1의 메모리 파티션(102B)의 메모리 뱅크(110U 또는 110L)의 메모리 셀 어레이(110AR)의 실시예이며, 메모리 셀 어레이(210c)는 도 1의 메모리 파티션(102C)의 메모리 뱅크(110U 또는 110L)의 메모리 셀 어레이(110AR)의 실시예이고, 메모리 셀 어레이(210d)는 도 1의 메모리 파티션(102D)의 메모리 뱅크(110U 또는 110L)의 메모리 셀 어레이(110AR)의 실시예이며, 따라서 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 멀티플렉서(212a)는 도 1의 메모리 파티션(102A)의 메모리 뱅크(110U 또는 110L)의 BL 선택 회로(110BS)의 실시예이고, 멀티플렉서(212b)는 도 1의 메모리 파티션(102B)의 메모리 뱅크(110U 또는 110L)의 BL 선택 회로(110BS)의 실시예이며, 멀티플렉서(212c)는 도 1의 메모리 파티션(102C)의 메모리 뱅크(110U 또는 110L)의 BL 선택 회로(110BS)의 실시예이고, 멀티플렉서(212d)는 도 1의 메모리 파티션(102D)의 메모리 뱅크(110U 또는 110L)의 BL 선택 회로(110BS)의 실시예이며, 따라서 유사한 상세한 설명은 생략된다.
각각의 멀티플렉서(212a, 212b, 212c 또는 212d)는 글로벌 비트 라인(GBL)에 의해 판독/프로그램 회로(202)에 결합된다. 멀티플렉서 세트(212)의 각각의 멀티플렉서(212a, 212b, 212c 또는 212d)는 글로벌 비트 라인(GBL)에 의해 메모리 셀 어레이 세트(220)의 각각의 메모리 셀 어레이(220a, 220b, 220c, 220d)의 선택된 열들을 판독/프로그램 회로(202)에 선택적으로 결합시키도록 구성된다.
각각의 멀티플렉서(212a, 212b, 212c 또는 212d)는 로컬 비트 라인 세트(LBL)에 의해 각각의 대응하는 메모리 셀 어레이(220a, 220b, 220c 또는 220d)에 결합된다. 로컬 비트 라인 세트(LBL)는 로컬 비트 라인들(LBL[0], LBL[1], ..., LBL[M-1])을 포함한다.
멀티플렉서(212a)는 대응하는 로컬 비트 라인들(LBL[0] 내지 LBL[M-1])에 의해 메모리 셀 어레이(220a)의 열 0 내지 열 M-1에 결합된다. 예시의 편의를 위해, 메모리 셀 어레이(220a)는 1개의 열(예를 들면, 열 0)로 도시되어 있다. 멀티플렉서들(212b 내지 212d)의 세부 사항들은 간결함을 위해 기술되지 않지만, 멀티플렉서(212a)와 유사하다.
멀티플렉서(212a)는 로컬 비트 라인들(LBL[0], LBL[1], ..., LBL[M-1])의 열 및 메모리 셀 어레이(220a) 내의 대응하는 메모리 셀들의 열 0, 1, ..., M-1을 글로벌 비트 라인(GBL)에 선택적으로 결합시키도록 구성된다. 예를 들어, 멀티플렉서(212a)는 로컬 비트 라인(LBL[0])의 열 0 및 메모리 셀 어레이(220a) 내의 메모리 셀들의 열 0을 글로벌 비트 라인(GBL)에 선택적으로 결합시키도록 구성된다.
메모리 셀 어레이(220a)의 열 0은 적어도 메모리 셀(220a1) 및 메모리 셀(220a2)을 포함한다. 예를 들어, 멀티플렉서(212a)는 로컬 비트 라인(LBL[0])의 열 0 및 메모리 셀들(220a1 및 220a2)을 글로벌 비트 라인(GBL)에 선택적으로 결합시키도록 구성된다.
메모리 셀(220a1)은 선택된 메모리 셀이고 프로그램 워드 라인(WLP[N-1]) 및 판독 워드 라인(WLR[N-1])에 결합된다. 메모리 셀(220a2)은 선택되지 않은 메모리 셀이고 프로그램 워드 라인(WLP[0]) 및 판독 워드 라인(WLR[0])에 결합된다. 메모리 셀 어레이(220a)의 열 0에 있는 메모리 셀들 각각은 로컬 비트 라인(LBL[0])에 의해 멀티플렉서(212a)에 결합되고, 글로벌 비트 라인(GBL)에 의해 판독/프로그램 회로(202)에 추가로 결합된다.
선택된 메모리 셀(예를 들면, 메모리 셀(220a1))의 판독 또는 프로그램 동작 동안, 프로그램 워드 라인(WLP[N-1])은 프로그래밍 전압(PV1)으로 설정되고 판독 워드 라인(WLR[N-1])은 판독 전압(PR1)으로 설정되며, 선택되지 않은 메모리 셀들(예를 들면, 메모리 셀(220b1))의 프로그램 워드 라인(WLP[0]) 및 판독 워드 라인(WLR[0])은 0 볼트로 설정되고, 메모리 셀 어레이들(220b 내지 220d) 내의 선택되지 않은 메모리 셀들의 프로그램 워드 라인(WLP) 및 판독 워드 라인(WLR)은 0 볼트로 설정된다. 일부 실시예들에서, 프로그래밍 전압(PV1)은 판독 전압(PR1)과 상이하다.
메모리 회로(200)의 다른 구성들이 본 개시의 범위 내에 있다.
도 3은 일부 실시예들에 따른, 메모리 셀(300)의 회로 다이어그램이다.
메모리 셀(300)은 도 1의 메모리 셀 어레이(110AR) 내의 하나 이상의 메모리 셀의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 메모리 셀(300)은 안티퓨즈 메모리 셀이다. 일부 실시예들에서, 메모리 셀(300)은 OTP(one-time programmable) 메모리 셀이라고도 지칭된다. 일부 실시예들에서, 메모리 셀(300)은 퓨즈 메모리 셀이다.
메모리 셀(300)은 프로그램 트랜지스터(302) 및 판독 트랜지스터(304)를 포함한다. 판독 트랜지스터(304)는 프로그램 트랜지스터(302)와 비트 라인(BL) 사이에 결합된다. 프로그램 트랜지스터(302)는 판독 트랜지스터(304)와 노드(Nd1) 사이에 결합된다. 달리 말하면, 프로그램 트랜지스터(302)는 노드(Nd1)와 노드(Nd0) 사이에 결합되고, 판독 트랜지스터(304)는 노드(Nd0)와 노드(Nd2) 사이에 결합된다. 노드(Nd2)는 비트 라인(BL)에 추가로 결합된다.
메모리 셀(300)은 적어도 프로그램 트랜지스터(302)의 저항에 기초하여 논리 "1" 또는 논리 "0"을 저장하도록 구성된다. 다른 유형들의 메모리가 다양한 실시예들의 범위 내에 있다.
도 3에 묘사된 실시예에서, 프로그램 트랜지스터(302) 및 판독 트랜지스터(304) 각각은 NMOS(n-type Metal-Oxide-Semiconductor) 트랜지스터이다. 일부 실시예들에서, 프로그램 트랜지스터(302) 또는 판독 트랜지스터(304) 중 하나 또는 둘 모두는 PMOS(p-type Metal-Oxide-Semiconductor) 트랜지스터이다. 다른 유형들의 트랜지스터들이 다양한 실시예들의 범위 내에 있다.
판독 트랜지스터(304)의 제1 소스/드레인 단자는 노드(Nd2)에 의해 비트 라인(BL)에 결합된다. 일부 실시예들에서, 적어도 노드(Nd2) 또는 판독 트랜지스터(304)의 제1 소스/드레인 단자는 비트 라인 신호(도면에 표시되지 않음)를 갖는다. 판독 트랜지스터(304)의 게이트 단자는 판독 워드 라인(WLR)에 결합되고, 판독 워드 라인 신호를 수신하도록 구성된다. 판독 트랜지스터(304)의 제2 소스/드레인 단자는 노드(Nd0)에 의해 프로그램 트랜지스터(302)의 제1 소스/드레인 단자에 결합된다.
프로그램 트랜지스터(302)의 게이트 단자는 프로그램 워드 라인(WLP)에 결합되고, 프로그램 워드 라인 신호를 수신하도록 구성된다. 프로그램 트랜지스터(302)의 제2 소스/드레인 단자는 노드(Nd1)에 결합된다. 일부 실시예들에서, 노드(Nd1) 및 프로그램 트랜지스터(302)의 제2 소스/드레인 단자는 전기적으로 플로팅되어 있다.
본 개시에서의 참조 명칭 WLR은 설명 전체에 걸쳐 판독 워드 라인을 나타낸다. 본 개시에서의 참조 명칭 WLP은 설명 전체에 걸쳐 프로그램 워드 라인을 나타낸다.
일부 실시예들에서, 판독 워드 라인들(WLR)은 판독 워드 라인 드라이버 회로들(예를 들면, 도 1에서의 WLP/WLR 드라이버(110AC))에 결합되고, 프로그램 워드 라인들(WLP)은 프로그램 워드 라인 드라이버 회로들(예를 들면, 도 1에서의 WLP/WLR 드라이버(110AC))에 결합된다.
일부 실시예들에서, 판독 워드 라인 특징부들이 WLR0 및 WLR1로서 표기될 때, 판독 워드 라인들(WLR0 및 WLR1)은 대응하는 메모리 셀들의 2개의 상이한 판독 워드 라인(예를 들면, WLR0 및 WLR1)이 기술된다는 것을 나타낸다. 유사하게, 프로그램 워드 라인 특징부들이 WLP0 및 WLP1로서 표기될 때, 프로그램 워드 라인들(WLP0 및 WLP1)은 대응하는 메모리 셀들의 2개의 상이한 프로그램 워드 라인(예를 들면, WLP0 및 WLP1)이 기술된다는 것을 나타낸다.
일부 실시예들에서, 판독 워드 라인(WLR)은 "선택 워드 라인", "워드 라인 게이트 라인" 등이라고도 지칭된다. 일부 실시예들에서, 프로그램 워드 라인(WLP)은 "프로그램 게이트 라인", "안티퓨즈 게이트 라인", "안티퓨즈 제어 라인" 등이라고도 지칭된다.
일부 실시예들에서, 판독 트랜지스터(304)는 "선택 트랜지스터"라고도 지칭되고, 프로그램 트랜지스터(302)는 "프로그램 트랜지스터"라고도 지칭된다.
메모리 셀(300)의 프로그램 및 판독 동작들에서, 프로그램 워드 라인 신호(WLP)는 프로그램 트랜지스터(302)의 게이트 단자에 인가되고, 판독 워드 라인 신호(WLR)가 판독 트랜지스터(304)의 게이트 단자에 인가되는 것 및 비트 라인(BL)의 비트 라인 신호가 접지 전압 레벨을 갖는 것에 응답하여, 판독 트랜지스터(304)가 턴 온된다.
프로그램 동작 이전에, 프로그램 트랜지스터(302)의 게이트 단자의 유전체 층은 일부 실시예들에서 논리 하이 레벨을 나타내는 고 저항 상태를 갖는 절연체로서 구성된다. 프로그램 동작 동안, 신호(WLP)는 유전체 층의 결과적인 낮아진 저항 상태가 일부 실시예들에서 논리 로우 레벨을 나타내도록 유전체 재료를 지속 가능하게 변경하기에 충분히 큰 전기장을 프로그램 트랜지스터(302)의 게이트 단자의 유전체 층에 걸쳐 생성하는 전압(VP)을 갖는다. 일부 실시예들에서, 고 저항 상태는 프로그램 트랜지스터(302)의 저 저항 상태의 제2 저항보다 큰 제1 저항을 갖는 프로그램 트랜지스터(302)의 상태이다.
일부 실시예들에서, 저 저항 상태는 메모리 셀(300)이 논리 1을 저장하는 것에 대응하고, 고 저항 상태는 메모리 셀(300)이 논리 0을 저장하는 것에 대응한다. 다른 저항 상태들 및 대응하는 저장된 논리 값들이 본 개시의 범위 내에 있다. 예를 들어, 일부 실시예들에서, 고 저항 상태는 메모리 셀(300)이 논리 1을 저장하는 것에 대응하고, 저 저항 상태는 메모리 셀(300)이 논리 0을 저장하는 것에 대응한다.
판독 동작에서, 신호(WLP)는 프로그램 트랜지스터(302)의 게이트 유전체 재료를 지속 가능하게 변경하는 것을 피하기에 충분히 작으며 판독 트랜지스터(304)의 S/D 단자들을 통해 흐르고 감지 증폭기(예를 들면, 판독 회로(400, 500, 600, 700, 900, 1100, 1200 및 1300))에 의해 감지될 수 있음으로써 메모리 셀(300)의 프로그램된 상태를 결정하는 데 사용되는 크기를 갖는 전류(예를 들면, 도 4에서의 셀 전류(Icell))를 생성하기에 충분히 큰 전기장을 생성하는 전압 레벨(VR)을 갖는다. 일부 실시예들에서, 전압 레벨(VP)은 전압 레벨(VR)보다 크다.
판독 트랜지스터(304) 및 프로그램 트랜지스터(302)의 상기 구현들은 예시 목적을 위한 것이다. 판독 트랜지스터(304) 및 프로그램 트랜지스터(302)의 다양한 다른 구현들이 본 개시의 고려된 범위 내에 있다. 예를 들어, 일부 실시예들에서, 다양한 제조 프로세스들에 따라, 판독 트랜지스터(304) 및 프로그램 트랜지스터(302)는 다른 유형들의 트랜지스터들로 구현된다.
프로그래밍 및 판독 동작들에 대해 위에서 예시된 바와 같은 안티퓨즈 메모리 셀(300)의 구성이 또한 예시 목적으로 제공된다. 메모리 셀(300)의 다양한 다른 구성들이 본 개시의 고려된 범위 내에 있다. 예를 들어, 일부 실시예들에서, 비트 라인(BL), 프로그램 워드 라인(WLP) 또는 판독 워드 라인(WLR) 중 하나 이상에 다른 전압 값들이 제공된다.
도 4는 일부 실시예들에 따른, 회로(400)의 회로 다이어그램이다.
회로(400)는 적어도 도 1의 판독/프로그램 회로(102U 또는 102L) 또는 도 2의 판독 회로(204a) 및 메모리 셀(220a1)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 회로(400) 또는 대응하는 도 5, 도 6, 도 7a 및 도 7b, 도 9, 도 11, 도 12, 도 13의 회로(500, 600, 700, 900, 1100, 1200, 1300)는 메모리 셀 어레이(110AR) 내의 하나 이상의 메모리 셀(예를 들면, 메모리 셀(300))에 저장된 데이터를 판독하도록 구성된 판독 회로이다.
회로(400)는 메모리 셀(402), 전류원(404), 비교기(406) 및 검출 회로(408)를 포함한다.
메모리 셀(402)은 데이터를 저장하도록 구성된다. 일부 실시예들에서, 메모리 셀(402)은 도 3의 메모리 셀(300)에 대응하고, 따라서 유사한 상세한 설명은 생략된다. 메모리 셀(402)은 워드 라인(WL)과 노드(Nd3) 사이에 결합된다. 일부 실시예들에서, 셀 전류(Icell)가 메모리 셀(402)을 통해 흐른다. 일부 실시예들에서, 셀 전류(Icell)는 메모리 셀(400)에 저장된 데이터의 값에 대응하는 판독 전류이다.
메모리 셀(402)은 저항기(R1) 및 NMOS 트랜지스터(N1)를 포함한다. 일부 실시예들에서, 저항기(R1)는 도 3의 프로그램 트랜지스터(302)에 대응하는 등가 저항이고, NMOS 트랜지스터(N1)는 도 3의 판독 트랜지스터(304)에 대응하며, 워드 라인(WL)은 프로그램 워드 라인(WLP)에 대응하고, 선택 신호(SEL)는 판독 워드 라인(WLR)에 대응하며, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 저항기(R1)는 도 3의 프로그램 트랜지스터(302)의 게이트와 소스 사이의 등가 저항이다.
저항기(R1)의 제1 단부는 워드 라인(WL)에 결합된다. 저항기(R1)의 제2 단부는 NMOS 트랜지스터(N1)의 드레인 단자에 결합된다. NMOS 트랜지스터(N1)의 게이트 단자는 선택 신호(SEL)를 수신하도록 구성된다. NMOS 트랜지스터(N1)의 소스 단자는 노드(Nd3), 전류원(404)의 제1 단부, 비교기(406)의 비반전 입력 단자 및 검출 회로(408)에 결합된다.
일부 실시예들에서, 선택 신호(SEL)는 메모리 셀(402)이 인에이블(예를 들면, 턴 온)되게 하거나 디스에이블(예를 들면, 턴 오프)되게 하도록 구성된 선택 신호이다. 일부 실시예들에서, NMOS 트랜지스터(N1)가 선택 신호(SEL)에 응답하여 턴 오프되는 경우, 저항기(R1)의 제2 단부와 노드(Nd3)가 함께 결합되지 않고, 셀 전류(Icell)가 NMOS 트랜지스터(N1)를 통해 흐르지 않는다. 일부 실시예들에서, NMOS 트랜지스터(N1)가 선택 신호(SEL)에 응답하여 턴 온되는 경우, 저항기(R1)의 제2 단부와 노드(Nd3)가 함께 결합되고, 셀 전류(Icell)가 NMOS 트랜지스터(N1)를 통해 적어도 노드(Nd3)로 흐른다. 달리 말하면, 일부 실시예들에서, NMOS 트랜지스터(N1)기 인에이블되거나 턴 온되는 경우, 셀 전류(Icell)가 워드 라인으로부터, 저항기(R1) 및 NMOS 트랜지스터(N1)를 통해, 적어도 노드(Nd3)로 흐른다. 일부 실시예들에서, 비교기(406)에 의해 메모리 셀(402)에 대해 판독 동작이 수행될 때 메모리 셀(402) 내의 NMOS 트랜지스터(N1)가 인에이블된다. 메모리 셀(402) 또는 메모리 셀들의 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
전류원(404)은 노드(Nd3)와 기준 전압 노드(VSSN) 사이에 결합된다. 전류원(404)의 제1 단부는 노드(Nd3)에 의해 메모리 셀(402), 검출 회로(408) 및 비교기(406)의 비반전 입력 단자에 결합된다. 전류원의 제2 단부는 기준 전압 노드(VSSN)에 결합된다. 일부 실시예들에서, 기준 전압 노드(VSSN)는 기준 전압(VSS)을 갖는다. 일부 실시예들에서, 전류원(404)은 하나 이상의 미리 결정된 전류 레벨을 갖는 기준 전류(IREF)를 생성하도록 구성된 전자 회로이다. 기준 전류(IREF)는 전류원(404)으로부터 기준 전압 노드(VSSN)로 흐르도록 구성된다. 일부 실시예들에서, 적어도 하나의 미리 결정된 전류 레벨은 메모리 셀(402)의 컴플라이언스 레벨(compliance level)에 기초하며, 판독/프로그램 동작에서, 컴플라이언스 레벨은 바람직하지 않은 조건, 예를 들어, 과열 및/또는 손상 응력(damaging stress) 레벨, 또는 신뢰할 수 없는 판독/프로그래밍 동작의 수행을 회피하도록 설계된 최대 전류 레벨이다. 전류원(404) 또는 전류원들의 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
비교기(406)는 노드(Nd3)와 출력 노드(도면에 표시되지 않음) 사이에 결합된다.
비교기(406)는 출력 신호(SA_OUT1)를 생성하도록 구성된다. 비교기(406)는 저항기(R1)의 저항 상태에 기초하여 메모리 셀(402)에 저장된 데이터를 판독하도록 구성된다. 예를 들어, 일부 실시예들에서, 저 저항 상태는 메모리 셀(402)이 논리 1을 저장하는 것에 대응하고, 고 저항 상태는 메모리 셀(402)이 논리 0을 저장하는 것에 대응한다. 다른 저항 상태들 및 대응하는 저장된 논리 값들이 본 개시의 범위 내에 있다. 예를 들어, 일부 실시예들에서, 고 저항 상태는 메모리 셀(402)이 논리 1을 저장하는 것에 대응하고, 저 저항 상태는 메모리 셀(402)이 논리 0을 저장하는 것에 대응한다. 일부 실시예들에서, 비교기(406)는 연산 증폭기 비교기이다. 일부 실시예들에서, 비교기(406)는 감지 증폭기 회로라고도 지칭된다.
비교기(406)의 비반전 입력 단자는 노드(Nd3), 전류원(404)의 제1 단부, 메모리 셀(402) 및 검출 회로(408)에 결합된다. 비교기(406)의 비반전 입력 단자는 전압(DL)을 수신하도록 구성된다.
비교기(406)의 반전 입력 단자는 기준 전압(VREF)의 공급원(supply) 또는 소스에 결합된다. 비교기(406)의 반전 입력 단자는 기준 전압(VREF)을 수신하도록 구성된다.
비교기(406)의 출력 단자는 출력 노드(도면에 표시되지 않음) 및 검출 회로(408)에 결합된다. 비교기(406)의 출력 단자는 출력 신호(SA_OUT1)를 출력하도록 구성된다. 일부 실시예들에서, 비교기(406)는 노드(Nd3)의 전압(DL)을 기준 전압(VREF)과 비교하도록 구성된다. 일부 실시예들에서, 비교기(406)는 노드(Nd3)의 전압(DL)과 기준 전압(VREF)의 비교에 응답하여 출력 신호(SA_OUT1)를 생성하도록 구성된다. 예를 들어, 일부 실시예들에서, 전압(DL)이 기준 전압(VREF)보다 작은 경우, 출력 신호(SA_OUT1)는 논리 0이다. 예를 들어, 일부 실시예들에서, 전압(DL)이 기준 전압(VREF)보다 큰 경우, 출력 신호(SA_OUT1)는 논리 1이다.
비교기(406) 또는 비교기들의 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
검출 회로(408)는 노드(Nd3), 메모리 셀(402), 전류원(404)의 제1 단부, 비교기(406)의 비반전 입력 단자 및 비교기(406)의 출력 단자에 결합된다. 일부 실시예들에서, 검출 회로(408)는 비교기(406)의 출력 단자 및 노드(Nd3)로부터 피드백 경로를 제공하도록 구성된다.
검출 회로(408)는 노드(Nd3)의 전압(DL)을 설정하도록 구성된다. 일부 실시예들에서, 검출 회로(408)가 인에이블되거나 턴 온될 때, 검출 회로(408)는 노드(Nd3)의 전압(DL)을 출력 신호(SA_OUT1)의 전압과 동일하게 설정하도록 구성된다. 환언하면, 검출 회로(408)가 인에이블되거나 턴 온될 때, 검출 회로(408)는 출력 신호(SA_OUT1)를 래치하도록 구성된다. 일부 실시예들에서, 검출 회로(408)는 메모리 회로(100)의 종단점(end point)에 위치하며, 판독 종단점 검출 회로라고도 지칭된다.
검출 회로(408)는 인버터(I1) 및 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터(P1)를 포함한다.
인버터(I1)의 입력 단자는 비교기(406)의 출력 단자에 결합된다. 인버터(I1)의 입력 단자는 비교기(406)로부터 출력 신호(SA_OUT1)를 수신하도록 구성된다.
인버터(I1)의 출력 단자는 PMOS 트랜지스터(P1)의 게이트 단자에 결합된다. 인버터(I1)의 출력 단자는 신호(SOB1)("반전 출력 신호"라고도 지칭됨)를 출력하도록 구성된다. 일부 실시예들에서, 신호(SOB1)는 출력 신호(SA_OUT1)로부터 반전되고 그 반대의 경우도 마찬가지이다.
PMOS 트랜지스터(P1)의 게이트 단자는 신호(SOB1)를 수신하도록 구성된다. PMOS 트랜지스터(P1)의 소스 단자는 전압 공급 노드(VDDN)에 결합된다. 전압 공급 노드(VDDN)는 공급 전압(VDD)을 갖는다. 전압(VDD)은 기준 전압(VSS)과 상이하다. PMOS 트랜지스터(P1)의 드레인 단자는 노드(Nd3), 비교기(406)의 비반전 입력 단자, 전류원(404)의 제1 단부 및 메모리 셀(402)에 결합된다.
일부 실시예들에서, 신호(SOB1)는 PMOS 트랜지스터(P1)가 인에이블되게(예를 들면, 턴 온되게) 하거나 또는 디스에이블되게(예를 들면, 턴 오프되게) 하도록 구성된다. 일부 실시예들에서, PMOS 트랜지스터(P1)가 신호(SOB1)에 응답하여 턴 오프되는 경우, 노드(Nd3)는 전압 공급 노드(VDDN)에 전기적으로 결합되지 않는다. 일부 실시예들에서, PMOS 트랜지스터(P1)가 신호(SOB1)에 응답하여 턴 온되는 경우, 노드(Nd3)는 전압 공급 노드(VDDN)에 전기적으로 결합되고, 노드(Nd3)는 공급 전압(VDD)을 수신하도록 구성된다.
예시적인 예로서, 메모리 셀(402)이 논리 0을 저장하도록 구성되는 경우, 저항기(R1)는 고 저항 상태를 갖는다. 메모리 셀(402)의 판독 동작 동안, 메모리 셀(402)의 선택 신호(SEL)가 논리 1임으로써 NMOS 트랜지스터(N1)가 턴 온되게 하고, NMOS 트랜지스터(N1)에 의해 저항기(R1)를 적어도 노드(Nd3)에 전기적으로 결합시킨다. NMOS 트랜지스터(N1)가 턴 온되기 때문에 셀 전류(Icell)가 저항기(R1)를 통해 적어도 노드(Nd3)로 흐르게 하기에 충분한 워드 라인(WL)의 전압이 메모리 셀(402)에 인가된다. 워드 라인의 전압은 워드 라인 드라이버(110AC)(도 1)에 의해 인가된다.
그렇지만, R1의 저항이 높기 때문에, 이어서 셀 전류(Icell)는 기준 전류(IREF)보다 작고, 노드(Nd3)의 전압(DL)은 기준 전압(VREF)보다 작으며, 비교기는 논리 0을 갖는 출력 신호(SA_OUT1)를 생성하도록 구성된다. 따라서, 이러한 비제한적인 예에서, 비교기(406)는 저항기(R1)가 고 저항 상태에 있는 것과 연관된 데이터(예를 들면, "0")를 감지하도록 구성되고, 감지 증폭기(예를 들면, 비교기(406))는 메모리 셀(402)에 저장된 데이터(예를 들면, "0")를 출력 신호(SA_OUT1)로서 출력한다.
신호(SA_OUT1)가 논리 0인 것에 응답하여, 인버터(I1)는 논리 1을 갖는 반전 출력 신호(예를 들면, 신호(SOB1))를 생성한다. 신호(SOB1)가 논리 1인 것에 응답하여, PMOS 트랜지스터(P1)는 턴 오프되고, 노드(Nd3)는 전압 공급 노드(VDDN)에 전기적으로 결합되지 않는다.
일부 실시예들에서, 판독 동작 동안, 선택되지 않은 메모리 셀들(예를 들면, 도 2에서의 선택되지 않은 메모리 셀(220b))의 NMOS 트랜지스터들(예를 들면, NMOS 트랜지스터(N1)와 유사함)은 선택 신호(SEL)가 논리 0인 것에 의해 턴 오프된다.
예시적인 예로서, 메모리 셀(402)이 논리 1을 저장하도록 구성되는 경우, 저항기(R1)는 저 저항 상태를 갖는다. 메모리 셀(402)의 판독 동작 동안, 위에서 논의된 "0" 판독 동작들과 유사하게 메모리 셀(402)의 선택 신호(SEL)가 논리 1이고 워드 라인(WL)의 전압이 메모리 셀(402)에 인가되며, 간략함을 위해 생략된다.
셀 전류(Icell)가 저항기(R1)를 통해 적어도 노드(Nd3)로 흐른다. 그렇지만, R1의 저항이 낮기 때문에, 이어서 셀 전류(Icell)는 기준 전류(IREF)보다 크고, 노드(Nd3)의 전압(DL)은 기준 전압(VREF)보다 크며, 비교기는 논리 1을 갖는 출력 신호(SA_OUT1)를 생성하도록 구성된다. 따라서, 이러한 비제한적인 예에서, 비교기(406)는 저항기(R1)가 저 저항 상태에 있는 것과 연관된 데이터(예를 들면, "1")를 감지하도록 구성되고, 감지 증폭기(예를 들면, 비교기(406))는 메모리 셀(402)에 저장된 데이터(예를 들면, "1")를 출력 신호(SA_OUT1)로서 출력한다.
신호(SA_OUT1)가 논리 1인 것에 응답하여, 인버터(I1)는 논리 0을 갖는 반전 출력 신호(예를 들면, 신호(SOB1))를 생성한다. 신호(SOB1)가 논리 0인 것에 응답하여, PMOS 트랜지스터(P1)는 턴 온되고, 노드(Nd3)는 전압 공급 노드(VDDN)에 전기적으로 결합된다.
노드(Nd3)가 전압 공급 노드(VDDN)에 전기적으로 결합되는 것에 응답하여, 노드(Nd3)의 전압(DL)은 공급 전압(VDD)과 동일하다. 일부 실시예들에서, 공급 전압(VDD)이 선택 신호(SEL)의 전압과 동일함으로써, NMOS 트랜지스터(N1)의 게이트-소스 전압(gate to source voltage)(VGS)이 0 볼트가 되게 한다. NMOS 트랜지스터(N1)의 게이트-소스 전압(VGS)이 0 볼트인 것에 응답하여, NMOS 트랜지스터(N1)가 턴 오프되어 저항기(R1)를 노드(Nd3)로부터 분리시킴으로써 셀 전류(Icell)가 0이 되게 한다. 셀 전류(Icell)가 0과 동일한 것에 응답하여, 회로(400)는, 전력을 절감하고 워드 라인(WL)에서의 IR 강하를 감소시킬 수 있으면서도, 여전히 메모리 셀(402)에 저장된 데이터(논리 1)를 올바르게 판독할 수 있다.
검출 회로(408) 또는 검출 회로(408) 내의 회로들의 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
회로(400)의 트랜지스터들, 트랜지스터들의 수 또는 트랜지스터 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
도 5는 일부 실시예들에 따른, 회로(500)의 회로 다이어그램이다.
회로(500)는 적어도 도 1의 판독/프로그램 회로(102U 또는 102L) 또는 도 2의 판독 회로(204a) 및 메모리 셀(220a1)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
회로(500)는 메모리 셀(402), 전류원(404), 비교기(406) 및 검출 회로(508)를 포함한다.
회로(500)는 도 4의 회로(400)의 변형이며, 따라서 유사한 상세한 설명은 생략된다. 도 4의 회로(400)와 비교하여, 도 5의 검출 회로(508)는 검출 회로(408)를 대체하며, 따라서 유사한 상세한 설명은 생략된다.
검출 회로(508)는 노드(Nd3), 메모리 셀(402), 전류원(404)의 제1 단부, 비교기(406)의 비반전 입력 단자 및 비교기(406)의 출력 단자에 결합된다.
일부 실시예들에서, 검출 회로(508)는 비교기(406)의 출력 단자 및 적어도 노드(Nd3)로부터 피드백 경로를 제공하도록 구성된다. 일부 실시예들에서, 검출 회로(508)는 메모리 셀(402)에 저장된 데이터를 출력 신호(SA_OUT)로서 래치하도록 구성된다. 일부 실시예들에서, 검출 회로(508)는 비교기(406)로부터의 신호(C1)에 응답하여 출력 신호(SA_OUT)를 래치하도록 구성된다. 일부 실시예들에서, 검출 회로(508 및 608)(도 6)는 판독 종단점 검출 회로라고도 지칭된다.
검출 회로(508)는 NMOS 트랜지스터(N2) 및 플립플롭(510)을 포함한다.
NMOS 트랜지스터(N2)의 게이트 단자는 플립플롭(510)의 출력 단자에 결합된다. NMOS 트랜지스터(N2)의 게이트 단자는 신호(SOB)를 수신하도록 구성된다. 일부 실시예들에서, 신호(SOB)는 도 4의 신호(SOB1)에 대응한다. NMOS 트랜지스터(N2)의 소스 단자는 전류원(404)의 제1 단부에 결합된다. NMOS 트랜지스터(N2)의 드레인 단자는 노드(Nd3), 비교기(406)의 비반전 입력 단자 및 메모리 셀(402)에 결합된다.
일부 실시예들에서, 신호(SOB)는 NMOS 트랜지스터(N2)가 인에이블되게(예를 들면, 턴 온되게) 하거나 또는 디스에이블되게(예를 들면, 턴 오프되게) 하도록 구성된다. 일부 실시예들에서, NMOS 트랜지스터(N2)가 신호(SOB)에 응답하여 턴 오프되는 경우, 노드(Nd3)는 전류원(404)의 제1 단부에 전기적으로 결합되지 않고 셀 전류(Icell)는 0이다. 일부 실시예들에서, NMOS 트랜지스터(N2)가 신호(SOB)에 응답하여 턴 온되는 경우, 노드(Nd3)는 전류원(404)의 제1 단부에 전기적으로 결합된다.
플립플롭(510)은 비교기(406)의 출력 단자와 NMOS 트랜지스터(N2)의 게이트 단자 사이에 결합된다. 일부 실시예들에서, 플립플롭(510)이 트리거링되고 비교기(406)로부터의 신호(C1)에 응답하여 출력 신호(SA_OUT)를 래치하도록 구성된다. 신호(C1)는 도 4의 출력 신호(SA_OUT1)에 대응한다.
플립플롭(510)은 신호(C1), 리셋 신호(RESET) 및 데이터 신호(IN1)를 수신하도록 구성된다. 플립플롭(510)은 적어도 신호(C1), 리셋 신호(RESET) 또는 데이터 신호(IN1)에 응답하여 출력 신호(SA_OUT) 및 출력 신호(SOB)를 생성하도록 구성된다.
플립플롭(510)은 DQ 플립플롭이다. 일부 실시예들에서, 플립플롭(510)은 SR 플립플롭, T 플립플롭, JK 플립플롭 등을 포함한다. 적어도 플립플롭(510)에 대한 다른 유형들의 플립플롭들 또는 구성들이 본 개시의 범위 내에 있다.
플립플롭(510)은 클록 입력 단자(CLK), 데이터 입력 단자(D), 리셋 단자(Reset), 제1 출력 단자(Q) 및 제2 출력 단자(QB)를 갖는다.
클록 입력 단자(CLK)는 비교기(406)의 출력 단자에 결합된다. 클록 입력 단자(CLK)는 비교기(406)로부터 신호(C1)를 수신하도록 구성된다. 일부 실시예들에서, 플립플롭(510)은 포지티브 에지 트리거(positive edge triggered) 플립플롭이고, 논리 0으로부터 논리 1로의 신호(C1)의 전이(transition)는 플립플롭(510)으로 하여금 데이터 입력 단자(D)에 수신되는 데이터 신호(IN1)를 래치하게 할 것이다. 일부 실시예들에서, 플립플롭(510)은 네거티브 에지 트리거(negative edge triggered) 플립플롭이다.
데이터 입력 단자(D)는 데이터 신호(IN1)를 수신하도록 구성된다. 데이터 신호(IN1)는 논리 1이다. 일부 실시예들에서, 데이터 신호(IN1)는 논리 0이다. 데이터 입력 단자(D)는 데이터 신호(IN1)의 소스(도시되지 않음)에 결합된다. 일부 실시예들에서, 데이터 입력 단자(D)는 전압 공급 노드(VDDN)에 결합된다.
제1 출력 단자(Q)는 출력 신호(SA_OUT)를 출력하도록 구성된다.
제2 출력 단자(QB)는 NMOS 트랜지스터(N2)의 게이트 단자에 결합된다. 제2 출력 단자(QB)는 신호(SOB)("반전 출력 신호"라고도 지칭됨)를 출력하도록 구성된다. 일부 실시예들에서, 신호(SOB)는 출력 신호(SA_OUT)로부터 반전되고 그 반대의 경우도 마찬가지이다.
리셋 단자(Reset)는 리셋 신호(RESET)를 수신하도록 구성된다. 리셋 단자(Reset)는 리셋 신호(RESET)의 소스(도시되지 않음)에 결합된다. 일부 실시예들에서, 리셋 신호(RESET)는 플립플롭(510)을 리셋시키도록 구성된다. 일부 실시예들에서, 플립플롭(510)은 리셋 신호(RESET)가 논리 1인 것에 응답하여 리셋된다. 일부 실시예들에서, 플립플롭(510)이 리셋되는 것에 응답하여, 플립플롭(510)은 데이터 입력 단자(D)에 수신되는 데이터 신호(IN1)를 무시하고, 플립플롭(510)의 출력 신호(SA_OUT)는 논리 0이다. 일부 실시예들에서, 플립플롭(510)은 리셋 신호(RESET)가 논리 0인 것에 응답하여 리셋된다.
예시적인 예로서, 메모리 셀(402)이 논리 0을 저장하도록 구성되는 경우, 저항기(R1)는 고 저항 상태를 갖는다. 판독 동작 이전에, 플립플롭(510)이 리셋 신호(RESET)에 의해 리셋됨으로써 플립플롭(510)의 출력 신호(SA_OUT)가 논리 0이 되게 하고, 플립플롭(510)의 출력 신호(SOB)가 논리 1이 되게 한다. 출력 신호(SOB)가 논리 1인 것에 응답하여, NMOS 트랜지스터(N2)가 턴 온됨으로써 노드(Nd3)와 전류원(404)의 제1 단부를 결합시킨다.
도 5의 메모리 셀(402)의 판독 동작 동안, 메모리 셀(402)의 선택 신호(SEL)는 논리 1이고 워드 라인(WL)의 전압이 메모리 셀(402)에 인가됨으로써 저항기(R1)를 노드(Nd3)에 전기적으로 결합시키며, 도 4에서 위에서 논의된 판독 동작들과 유사하며 간략함을 위해 생략된다.
셀 전류(Icell)가 저항기(R1)를 통해 적어도 노드(Nd3)로 흐른다. 그렇지만, R1의 저항이 높기 때문에, 이어서 셀 전류(Icell)는 기준 전류(IREF)보다 작고, 노드(Nd3)의 전압(DL)은 기준 전압(VREF)보다 작으며, 비교기(406)는 논리 0을 갖는 신호(C1)를 생성하도록 구성된다. 논리 0을 갖는 신호(C1)에 응답하여, 플립플롭(510)은 트리거링되지 않고, 플립플롭(510)의 출력 신호(SA_OUT)는 논리 0이며, 출력 신호(SOB)는 논리 1이다. 출력 신호(SOB)가 논리 1인 것에 응답하여, NMOS 트랜지스터(N2)가 턴 온됨으로써 노드(Nd3)와 전류원(404)의 제1 단부를 결합시킨다. 따라서, 이러한 비제한적인 예에서, 비교기(406) 및 플립플롭(510)은 저항기(R1)가 고 저항 상태에 있는 것과 연관된 데이터(예를 들면, "0")를 감지하도록 구성되고, 비교기(406) 및 플립플롭(510)은 메모리 셀(402)에 저장된 데이터(예를 들면, "0")를 출력 신호(SA_OUT)로서 출력한다.
예시적인 예로서, 메모리 셀(402)이 논리 1을 저장하도록 구성되는 경우, 저항기(R1)는 저 저항 상태를 갖는다. 판독 동작 이전에, 플립플롭(510)이 리셋 신호(RESET)에 의해 리셋됨으로써 플립플롭(510)의 출력 신호(SA_OUT)가 논리 0이 되게 하고, 플립플롭(510)의 출력 신호(SOB)가 논리 1이 되게 한다. 출력 신호(SOB)가 논리 1인 것에 응답하여, NMOS 트랜지스터(N2)가 턴 온됨으로써 노드(Nd3)와 전류원(404)의 제1 단부를 결합시킨다.
도 5의 메모리 셀(402)의 판독 동작 동안, 메모리 셀(402)의 선택 신호(SEL)는 논리 1이고 워드 라인(WL)의 전압이 메모리 셀(402)에 인가됨으로써 저항기(R1)를 노드(Nd3)에 전기적으로 결합시키며, 도 4에서 위에서 논의된 판독 동작들과 유사하며 간략함을 위해 생략된다.
셀 전류(Icell)가 저항기(R1)를 통해 적어도 노드(Nd3)로 흐른다. 그렇지만, R1의 저항이 낮기 때문에, 이어서 셀 전류(Icell)는 기준 전류(IREF)보다 크고, 노드(Nd3)의 전압(DL)은 기준 전압(VREF)보다 크며, 비교기(406)는 신호(C1)를 논리 0으로부터 논리 1로 전이시키도록 구성된다. 신호(C1)가 논리 0으로부터 논리 1로 전이하는 것에 응답하여, 플립플롭(510)이 트리거링되고, 플립플롭(510)은 데이터 입력 단자(D)에 수신되는 데이터 신호(IN1)를 래치하도록 구성된다. 이 실시예에서, 데이터 신호(IN1)는 논리 1이며, 따라서 플립플롭(510)의 출력 신호(SA_OUT)는 논리 1이고, 출력 신호(SOB)는 논리 0이다. 출력 신호(SOB)가 논리 0인 것에 응답하여, NMOS 트랜지스터(N2)가 턴 오프됨으로써 노드(Nd3)와 전류원(404)의 제1 단부를 서로 분리시킨다. 노드(Nd3)와 전류원(404)의 제1 단부가 서로 분리되는 것에 응답하여, 셀 전류(Icell)가 0이 되게 한다. 셀 전류(Icell)가 0과 동일한 것에 응답하여, 회로(500)는, 전력을 절감하고 워드 라인(WL)에서의 IR 강하를 감소시킬 수 있으면서도, 여전히 메모리 셀(402)에 저장된 데이터(논리 1)를 올바르게 판독할 수 있다. 따라서, 이러한 비제한적인 예에서, 비교기(406) 및 플립플롭(510)은 저항기(R1)가 저 저항 상태에 있는 것과 연관된 데이터(예를 들면, "1")를 감지하도록 구성되고, 비교기(406) 및 플립플롭(510)은 메모리 셀(402)에 저장된 데이터(예를 들면, "1")를 출력 신호(SA_OUT)로서 출력한다.
검출 회로(508) 또는 검출 회로(508) 내의 회로들의 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
회로(500)의 트랜지스터들, 트랜지스터들의 수 또는 트랜지스터 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
도 6은 일부 실시예들에 따른, 회로(600)의 회로 다이어그램이다.
회로(600)는 적어도 도 1의 판독/프로그램 회로(102U 또는 102L) 또는 도 2의 판독 회로(204a) 및 메모리 셀(220a1)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
회로(600)는 메모리 셀(402), 전류원(404), 비교기(406) 및 검출 회로(608)를 포함한다.
회로(600)는 도 4의 회로(400) 및 도 5의 회로(500)의 변형이며, 따라서 유사한 상세한 설명은 생략된다. 도 5의 회로(500)와 비교하여, 도 6의 검출 회로(608)는 검출 회로(508)를 대체하며, 따라서 유사한 상세한 설명은 생략된다.
검출 회로(608)는 도 4의 검출 회로(408) 및 도 5의 검출 회로(508)의 변형이며, 따라서 유사한 상세한 설명은 생략된다. 예를 들어, 일부 실시예들에서, 검출 회로(608)는 검출 회로(408)와 검출 회로(508)의 혼성체(hybrid)이다.
도 5의 검출 회로(508)와 비교하여, 도 6의 검출 회로(608)는 PMOS 트랜지스터(P2)를 더 포함하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, PMOS 트랜지스터(P2)는 도 4의 PMOS 트랜지스터(P1)와 유사하며, 따라서 유사한 상세한 설명은 생략된다.
검출 회로(608)는 NMOS 트랜지스터(N2), 플립플롭(510) 및 PMOS 트랜지스터(P2)를 포함한다.
플립플롭(510)은 비교기(406)의 출력 단자, NMOS 트랜지스터(N2)의 게이트 단자 및 PMOS 트랜지스터(P2)의 게이트 단자 사이에 결합된다. 제2 출력 단자(QB)는 NMOS 트랜지스터(N2)의 게이트 단자 및 PMOS 트랜지스터(P2)의 게이트 단자에 결합된다.
PMOS 트랜지스터(P2)의 게이트 단자는 제2 출력 단자(QB)에 결합된다. PMOS 트랜지스터(P2)의 게이트 단자는 신호(SOB)를 수신하도록 구성된다. PMOS 트랜지스터(P2)의 소스 단자는 전압 공급 노드(VDDN)에 결합된다. 전압 공급 노드(VDDN)는 공급 전압(VDD)을 갖는다. PMOS 트랜지스터(P2)의 드레인 단자는 노드(Nd3), 비교기(406)의 비반전 입력 단자, 전류원(404)의 제1 단부 및 메모리 셀(402)에 결합된다. PMOS 트랜지스터(P2)의 동작은 PMOS 트랜지스터(P1)의 동작과 유사하며, 따라서 유사한 상세한 설명은 생략한다.
예시적인 예로서, 메모리 셀(402)이 논리 0을 저장하도록 구성되는 경우, 저항기(R1)는 고 저항 상태를 갖는다. 판독 동작 이전에, 플립플롭(510)이 리셋 신호(RESET)에 의해 리셋됨으로써 플립플롭(510)의 출력 신호(SA_OUT)가 논리 0이 되게 하고, 플립플롭(510)의 출력 신호(SOB)가 논리 1이 되게 한다. 출력 신호(SOB)가 논리 1인 것에 응답하여, NMOS 트랜지스터(N2)가 턴 온됨으로써 노드(Nd3)와 전류원(404)의 제1 단부를 결합시키고, PMOS 트랜지스터(P2)가 턴 오프됨으로써 노드(Nd3)와 공급 전압 노드(VDDN)를 분리시킨다.
도 5의 메모리 셀(402)의 판독 동작 동안, 메모리 셀(402)의 선택 신호(SEL)는 논리 1이고 워드 라인(WL)의 전압이 메모리 셀(402)에 인가됨으로써 저항기(R1)를 노드(Nd3)에 전기적으로 결합시키며, 도 4에서 위에서 논의된 판독 동작들과 유사하며 간략함을 위해 생략된다.
셀 전류(Icell)가 저항기(R1)를 통해 적어도 노드(Nd3)로 흐른다. 그렇지만, R1의 저항이 높기 때문에, 이어서 셀 전류(Icell)는 기준 전류(IREF)보다 작고, 노드(Nd3)의 전압(DL)은 기준 전압(VREF)보다 작으며, 비교기(406)는 논리 0을 갖는 신호(C1)를 생성하도록 구성된다. 논리 0을 갖는 신호(C1)에 응답하여, 플립플롭(510)은 트리거링되지 않고, 플립플롭(510)의 출력 신호(SA_OUT)는 논리 0이며, 출력 신호(SOB)는 논리 1이다. 출력 신호(SOB)가 논리 1인 것에 응답하여, NMOS 트랜지스터(N2)가 턴 온됨으로써 노드(Nd3)와 전류원(404)의 제1 단부를 결합시키고, PMOS 트랜지스터(P2)가 턴 오프됨으로써 노드(Nd3)와 공급 전압 노드(VDDN)를 분리시킨다. 따라서, 이러한 비제한적인 예에서, 도 6의 비교기(406) 및 플립플롭(510)은 저항기(R1)가 고 저항 상태에 있는 것과 연관된 데이터(예를 들면, "0")를 감지하도록 구성되고, 도 6의 비교기(406) 및 플립플롭(510)은 메모리 셀(402)에 저장된 데이터(예를 들면, "0")를 출력 신호(SA_OUT)로서 출력한다.
예시적인 예로서, 메모리 셀(402)이 논리 1을 저장하도록 구성되는 경우, 저항기(R1)는 저 저항 상태를 갖는다. 판독 동작 이전에, 플립플롭(510)이 리셋 신호(RESET)에 의해 리셋됨으로써 플립플롭(510)의 출력 신호(SA_OUT)가 논리 0이 되게 하고, 플립플롭(510)의 출력 신호(SOB)가 논리 1이 되게 한다. 출력 신호(SOB)가 논리 1인 것에 응답하여, NMOS 트랜지스터(N2)가 턴 온됨으로써 노드(Nd3)와 전류원(404)의 제1 단부를 결합시키고, PMOS 트랜지스터(P2)가 턴 오프됨으로써 노드(Nd3)와 공급 전압 노드(VDDN)를 분리시킨다.
도 5의 메모리 셀(402)의 판독 동작 동안, 메모리 셀(402)의 선택 신호(SEL)는 논리 1이고 워드 라인(WL)의 전압이 메모리 셀(402)에 인가되며, 도 4에서 위에서 논의된 판독 동작들과 유사하고 간략함을 위해 생략된다.
셀 전류(Icell)가 저항기(R1)를 통해 적어도 노드(Nd3)로 흐른다. 그렇지만, R1의 저항이 낮기 때문에, 이어서 셀 전류(Icell)는 기준 전류(IREF)보다 크고, 노드(Nd3)의 전압(DL)은 기준 전압(VREF)보다 크며, 비교기(406)는 신호(C1)를 논리 0으로부터 논리 1로 전이시키도록 구성된다. 신호(C1)가 논리 0으로부터 논리 1로 전이하는 것에 응답하여, 플립플롭(510)이 트리거링되고, 플립플롭(510)은 데이터 입력 단자(D)에 수신되는 데이터 신호(IN1)를 래치하도록 구성된다. 이 실시예에서, 데이터 신호(IN1)는 논리 1이며, 따라서 플립플롭(510)의 출력 신호(SA_OUT)는 논리 1이고, 출력 신호(SOB)는 논리 0이다. 출력 신호(SOB)가 논리 0인 것에 응답하여, NMOS 트랜지스터(N2)가 턴 오프됨으로써 노드(Nd3)와 전류원(404)의 제1 단부를 서로 분리시키고, PMOS 트랜지스터(P2)가 턴 온됨으로써 노드(Nd3)와 공급 전압 노드(VDDN)를 함께 결합시킨다.
노드(Nd3)와 전류원(404)의 제1 단부가 서로 분리되는 것에 응답하여, 전류 경로를 차단하고 셀 전류(Icell)가 0이 되게 한다.
노드(Nd3)가 전압 공급 노드(VDDN)에 전기적으로 결합되는 것에 응답하여, 노드(Nd3)의 전압(DL)이 공급 전압(VDD) 및 선택 신호(SEL)의 전압과 동일함으로써 NMOS 트랜지스터(N1)의 게이트-소스 전압(VGS)이 0 볼트가 되게 한다. NMOS 트랜지스터(N1)의 게이트-소스 전압(VGS)이 0 볼트인 것에 응답하여, NMOS 트랜지스터(N1)가 턴 오프되어 저항기(R1)를 노드(Nd3)로부터 분리시킴으로써 셀 전류(Icell)가 0이 되게 한다.
따라서, 노드(Nd3)와 전류원(404)의 제1 단부가 서로 분리되고 NMOS 트랜지스터(N1)가 턴 오프되는 것에 응답하여, 셀 전류(Icell)가 0이 되게 한다.
셀 전류(Icell)가 0과 동일한 것에 응답하여, 회로(600)는, 전력을 절감하고 워드 라인(WL)에서의 IR 강하를 감소시킬 수 있으면서도, 여전히 메모리 셀(402)에 저장된 데이터(논리 1)를 올바르게 판독할 수 있다. 따라서, 이러한 비제한적인 예에서, 도 6의 비교기(406) 및 플립플롭(510)은 저항기(R1)가 저 저항 상태에 있는 것과 연관된 데이터(예를 들면, "1")를 감지하도록 구성되고, 도 6의 비교기(406) 및 플립플롭(510)은 메모리 셀(402)에 저장된 데이터(예를 들면, "1")를 출력 신호(SA_OUT)로서 출력한다.
검출 회로(608) 또는 검출 회로(608) 내의 회로들의 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
회로(600)의 트랜지스터들, 트랜지스터들의 수 또는 트랜지스터 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
도 7a는 일부 실시예들에 따른, 회로(700)의 회로 다이어그램이다.
도 7b는 일부 실시예들에 따른, 도 7a의 회로(700)의 일 부분(700B)의 회로 다이어그램이다.
도 7c는 일부 실시예들에 따른, 도 7a의 회로(700)의 일 부분(700C)의 회로 다이어그램이다.
부분(700B)은 "1" 판독 동작 동안 출력 신호(SA_OUT)의 래칭 이전의 회로(700)이고, 예시의 편의를 위해 부분(700B)은 회로(700)의 다른 부분들보다 연한 음영으로 도시되어 있다.
부분(700C)은 "1" 판독 동작 동안 출력 신호(SA_OUT)의 래칭 이후의 회로(700)이고, 예시의 편의를 위해 부분(700C)은 회로(700)의 다른 부분들보다 연한 음영으로 도시되어 있다.
회로(700)는 적어도 도 1의 판독/프로그램 회로(102U 또는 102L) 및 도 1의 BL 선택 회로(110BS)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
회로(700)는 도 2의 회로(200)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다. 예를 들어, 회로(700)는 도 2의 메모리 셀(220a1), 판독 회로(204a) 및 멀티플렉서(212a)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
회로(700)는 도 5의 회로(500)의 변형이며, 따라서 유사한 상세한 설명은 생략된다. 도 5의 회로(500)와 비교하여, 회로(700)는 NMOS 트랜지스터(702), 레벨 시프터(704), NAND 논리 게이트(706) 및 PMOS 트랜지스터(708)를 더 포함하고, 따라서 유사한 상세한 설명은 생략된다. 도 5의 회로(500)와 비교하여, 메모리 셀(300)은 메모리 셀(402)을 대체하고, 따라서 유사한 상세한 설명은 생략된다.
NMOS 트랜지스터(702)는 리셋 데이터 라인 신호(RST_DL)에 응답하여 글로벌 비트 라인(GBL)의 전압을 리셋하도록 구성된 리셋 스위치이다.
NMOS 트랜지스터(702)의 게이트 단자는 리셋 데이터 라인 신호(RST_DL)를 수신하도록 구성된다. NMOS 트랜지스터(702)의 게이트 단자는 리셋 데이터 라인 신호(RST_DL)의 소스에 결합된다. 일부 실시예들에서, 리셋 데이터 라인 신호(RST_DL)는 도 14 및 도 15의 펄스 PDC 신호에 대응한다. NMOS 트랜지스터(702)의 소스 단자는 기준 전압 공급 노드(VSSN)에 결합된다. 기준 전압 공급 노드(VSSN)는 기준 공급 전압(VSS)을 갖는다. NMOS 트랜지스터(702)의 드레인 단자는 노드(Nd3), 비교기(406)의 비반전 입력 단자, NMOS 트랜지스터(N2)의 드레인 단자 및 NMOS 트랜지스터(N1)의 소스 단자에 결합된다.
NMOS 트랜지스터(702)는 리셋 데이터 라인 신호(RST_DL)에 응답하여 글로벌 비트 라인(GBL)의 전압을 리셋하도록 구성된 리셋 스위치이다. 회로(700)는 글로벌 비트 라인(BL)의 등가 커패시턴스(CDL)로 도시되어 있다. 일부 실시예들에서, 글로벌 비트 라인(GBL) 상의 전압은 글로벌 비트 라인(BL)의 커패시턴스(CDL)에 저장된다.
일부 실시예들에서, 리셋 데이터 라인 신호(RST_DL)는 NMOS 트랜지스터(702)가 인에이블되게(예를 들면, 턴 온되게) 하거나 또는 디스에이블되게(예를 들면, 턴 오프되게) 하도록 구성된다. 일부 실시예들에서, NMOS 트랜지스터(702)가 리셋 데이터 라인 신호(RST_DL)에 응답하여 턴 온되는 경우, NMOS 트랜지스터(702)는 글로벌 비트 라인(GBL)을 기준 전압(VSS)으로 방전시키도록 구성된다. 일부 실시예들에서, NMOS 트랜지스터(702)가 리셋 데이터 라인 신호(RST_DL)에 응답하여 턴 오프되는 경우, NMOS 트랜지스터(702)는 글로벌 비트 라인(GBL)을 방전시키지 않는다.
레벨 시프터(704)는 플립플롭(510)의 제2 출력 단자, NMOS 트랜지스터(N2)의 게이트 단자 및 NAND 논리 게이트(706)의 반전 입력 단자에 결합된다.
레벨 시프터(704)의 입력 단자는 플립플롭(510)의 제2 출력 단자 및 NMOS 트랜지스터(N2)의 게이트 단자에 결합된다. 레벨 시프터(704)의 출력 단자는 NAND 논리 게이트(706)의 반전 입력 단자에 결합된다.
레벨 시프터 회로(704)는 적어도 출력 신호(SA_OUTb)를 수신하도록 구성된다. 출력 신호(SA_OUTb)는 도 5 및 도 6의 신호(SOB)에 대응한다. 레벨 시프터 회로(704)는 출력 신호(SA_OUTb)를 VDD 전압 도메인으로부터 VDDM 전압 도메인(voltage domain)으로 시프트함으로써 출력 신호(SA_OUTbLS)를 생성하도록 구성된 레벨 시프터 회로이다. 일부 실시예들에서, 회로가 단일 전압 도메인에서 동작하는 경우 레벨 시프터(704)가 회로(700)에 포함되지 않는다. 일부 실시예들에서, VDD 전압 도메인은 VDDM 전압 도메인과 상이하다.
일부 실시예들에서, 출력 신호(SA_OUTb)는 전압(VDD)과 기준 전압(VSS) 사이에서 제1 전압 스윙을 갖는다. 일부 실시예들에서, 출력 신호(SA_OUTbLS)는 전압(VDDM)과 기준 전압(VSS) 사이에서 제2 전압 스윙을 갖는다.
NAND 논리 게이트(706)는 레벨 시프터(704), NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(708)에 결합된다.
NAND 논리 게이트(706)는 인에이블 신호(EN_RD) 및 출력 신호(SA_OUTbLS)의 반전된 버전(예를 들면, 출력 신호(SA_OUT)의 레벨 시프트된 버전)에 응답하여 신호(SAOUT_LATB)를 생성하도록 구성된다.
NAND 논리 게이트(706)의 반전 입력 단자는 레벨 시프터(704)의 출력 단자에 결합되고, NAND 논리 게이트(706)의 비반전 입력 단자는 NMOS 트랜지스터(N1)의 게이트 단자 및 인에이블 신호(EN_RD)의 소스에 결합된다.
NAND 논리 게이트(706)의 반전 입력 단자는 출력 신호(SA_OUTbLS)를 수신하고 NAND 논리 게이트(706)에 대한 출력 신호(SA_OUTbLS)의 반전된 버전(예를 들면, 출력 신호(SA_OUT)의 레벨 시프트된 버전)을 생성하도록 구성된다. 일부 실시예들에서, NAND 논리 게이트(706)의 반전 입력 단자는 인버터(도시되지 않음)에 대응한다. NAND 논리 게이트(706)의 비반전 입력 단자는 인에이블 신호(EN_RD)를 수신하도록 구성된다. 일부 실시예들에서, 인에이블 신호(EN_RD)는 도 4 내지 도 6의 선택 신호(SEL)에 대응한다.
NAND 논리 게이트(706)의 출력 단자는 신호(SAOUT_LATB)를 출력하도록 구성된다.
PMOS 트랜지스터(708)는 출력 신호(SAOUT_LATB)를 수신하도록 구성된다. 일부 실시예들에서, PMOS 트랜지스터(708)는 출력 신호(SAOUT_LATB)에 응답하여 글로벌 비트 라인(GBL)의 전압을 전압(VDD)으로 설정하도록 구성된다.
일부 실시예들에서, PMOS 트랜지스터(708)는 도 2의 멀티플렉서(212a)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
PMOS 트랜지스터(708)의 게이트 단자는 NAND 논리 게이트(706)의 출력 단자에 결합된다. PMOS 트랜지스터(708)의 게이트 단자는 출력 신호(SAOUT_LATB)를 수신하도록 구성된다. PMOS 트랜지스터(708)의 소스 단자는 전압 공급 노드(VDDN)에 결합된다. 전압 공급 노드(VDDN)는 공급 전압(VDD)을 갖는다. PMOS 트랜지스터(708)의 드레인 단자는 적어도 글로벌 비트 라인(GBL), NMOS 트랜지스터(N1)의 드레인 단자 또는 메모리 셀(300 또는 402)에 결합된다.
일부 실시예들에서, 출력 신호(SAOUT_LATB)는 PMOS 트랜지스터(708)가 인에이블되게(예를 들면, 턴 온되게) 하거나 또는 디스에이블되게(예를 들면, 턴 오프되게) 하도록 구성된다. 일부 실시예들에서, PMOS 트랜지스터(708)가 출력 신호(SAOUT_LATB)에 응답하여 턴 온되는 경우, PMOS 트랜지스터(708)는 글로벌 비트 라인(GBL)을 공급 전압(VDD)으로 풀링하도록 구성된다. 일부 실시예들에서, PMOS 트랜지스터(708)가 출력 신호(SAOUT_LATB)에 응답하여 턴 오프되는 경우, PMOS 트랜지스터(708)는 글로벌 비트 라인(GBL)을 공급 전압(VDD)으로 풀링하지 않는다.
회로(700)의 동작에 대한 추가의 세부 사항들은 도 8에서 아래에서 기술된다.
회로(700)의 트랜지스터들, 트랜지스터들의 수 또는 트랜지스터 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
도 8은 일부 실시예들에 따른, 도 7a 내지 도 7c에서의 회로(700)와 같은, 회로의 파형들의 타이밍 다이어그램(800)이다.
일부 실시예들에서, 도 8은 일부 실시예들에 따른, 도 4 내지 도 6에서의 적어도 회로(400 내지 600)의 파형들의 타이밍 다이어그램(800)이다.
시간 T0 이전에, 셀 전류(Icell)은 0이고 출력 신호(SA_OUT)는 논리 0이다.
시간 T1에서, 신호(EN_RD)가 논리 0로부터 논리 1로 전이함으로써 NMOS 트랜지스터(N1)가 턴 온되게 한다. NMOS 트랜지스터(N1)가 턴 온되는 것에 응답하여, 노드(Nd3)는 메모리 셀(400 또는 402)에 전기적으로 결합되고 셀 전류(Icell)는 기준 전류(IREF)보다 큰 값으로 전이하는데 그 이유는 메모리 셀(300 또는 402)이 도 4 및 도 5에서 위에서 기술된 바와 같이 저 저항 상태를 갖기(예를 들면, 논리 1을 저장하기) 때문이다.
시간 T1에서, 리셋 데이터 라인 신호(RST_DL)가 논리 0으로부터 논리 1로 전이함으로써 NMOS 트랜지스터(702)가 턴 온되게 한다. NMOS 트랜지스터(702)가 턴 온되는 것에 응답하여, 글로벌 비트 라인(GBL)이 기준 전압(VSS)으로 방전되고, NMOS 트랜지스터(N1)가 턴 온되기 때문에, 노드(Nd3)의 전압(VDL)도 기준 전압(VSS)으로 방전된다. 일부 실시예들에서, T1과 T2 사이의 시간은 노드(Nd3)의 전압(VDL)의 리셋이라고도 지칭된다.
시간 T2에서, 리셋 데이터 라인 신호(RST_DL)가 논리 1로부터 논리 0으로 전이함으로써 NMOS 트랜지스터(702)가 턴 오프되게 한다. NMOS 트랜지스터(702)가 턴 오프되는 것에 응답하여, 글로벌 비트 라인(GBL) 및 노드(Nd3)의 전압(VDL)이 더 이상 기준 전압(VSS)으로 방전되지 않는다.
시간 T2에서, NMOS 트랜지스터(702)가 턴 오프되기 때문에, 노드(Nd3)의 전압(VDL)은 논리 1의 전압(VDD)을 향해 상승하기 시작한다. 시간 T2에서, 셀 전류(Icell)는 기준 전류(IREF)보다 크다.
시간 T3에서, NMOS 트랜지스터(702)가 턴 오프되고, 노드(Nd3)의 전압(VDL)이 비교기(406)에 의해 수신되는 기준 전압(VREF)보다 큰 것으로 전이한다. 노드(Nd3)의 전압(VDL)이 기준 전압(VREF)보다 큰 것에 응답하여, 비교기(406)에 의해 출력되는 신호(C1)를 논리 0으로부터 논리 1로 전이시킨다.
시간 T4에서, 신호(C1)가 논리 0으로부터 논리 1로 전이하는 것에 응답하여, 플립플롭(510)이 트리거링되고, 플립플롭(510)은 데이터 입력 단자(D)에 수신되는 데이터 신호(IN1)(예를 들면, 논리 1)를 래치하도록 구성되며, 플립플롭(510)의 출력 신호(SA_OUT)는 논리 1로 전이하고, 출력 신호(SA_OUTb)는 논리 0으로 전이한다.
시간 T4에서, 출력 신호(SA_OUTb)가 논리 0으로 전이하는 것에 응답하여, NMOS 트랜지스터(N2)가 턴 오프되게 하여 노드(Nd3)와 전류원(404)의 제1 단부를 서로 분리시킴으로써 기준 전류(IREF) 및 셀 전류(Icell)를 0으로 전이시킨다.
시간 T5에서, 출력 신호(SA_OUTb)가 논리 0으로 전이하는 것에 응답하여, 출력 신호(SAOUT_LATB)를 논리 0으로 전이시킨다. 출력 신호(SAOUT_LATB)가 논리 0으로 전이하는 것에 응답하여, NMOS 트랜지스터(708)를 턴 온시킨다. NMOS 트랜지스터(708)가 턴 온되는 것에 응답하여, 글로벌 비트 라인(GBL)이 공급 전압(VDD)을 향해 풀링되고 노드(Nd3)의 전압(VDL)이 공급 전압(VDD)을 향해 더 풀링된다. 글로벌 비트 라인(GBL)이 공급 전압(VDD)에 있는 것에 응답하여, NMOS 트랜지스터(N1)의 드레인의 전압이 VDD가 되게 함으로써 NMOS 트랜지스터(N1)의 게이트-드레인 전압(gate to drain voltage)(VGD)이 0 볼트가 되게 한다. 노드(Nd3)의 전압(VDL)이 공급 전압(VDD)에 있는 것에 응답하여, NMOS 트랜지스터(N1)의 소스의 전압이 VDD가 되게 함으로써 NMOS 트랜지스터(N1)의 게이트-소스 전압(VGS)이 0 볼트가 되게 한다.
NMOS 트랜지스터(N1)의 게이트-소스 전압(VGS) 및 NMOS 트랜지스터(N1)의 게이트-드레인 전압(VGD)이 0 볼트인 것에 응답하여, NMOS 트랜지스터(N1)가 턴 오프되어 메모리 셀(300 또는 402)을 노드(Nd3)로부터 분리시킴으로써 셀 전류(Icell)가 0인 것을 보강한다.
셀 전류(Icell)가 0과 동일한 것에 응답하여, 회로(700)는, 전력을 절감하고 워드 라인(WL)에서의 IR 강하를 감소시킬 수 있으면서도, 여전히 메모리 셀(300 또는 402)에 저장된 데이터(논리 1)를 올바르게 판독할 수 있다.
회로(400 내지 700)의 파형들의 다른 타이밍 다이어그램들이 본 개시의 범위 내에 있다.
도 9는 일부 실시예들에 따른, 회로(900)의 회로 다이어그램이다.
회로(900)는 적어도 도 1의 판독/프로그램 회로(102U 또는 102L) 또는 도 2의 판독 회로(204a) 및 메모리 셀(220a1)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
회로(900)는 도 4의 회로(400)의 변형이며, 따라서 유사한 상세한 설명은 생략된다. 예를 들어, 회로(900)는 차동 방식으로 한 쌍의 단일 종단(single-end) 감지 증폭기들(예를 들면, 감지 증폭기(901a) 및 감지 증폭기(901b))을 사용하는 의사 차동(pseudo-differential) 감지 회로이다.
회로(900)는 감지 증폭기(901a), 감지 증폭기(901b) 및 래치(908)를 포함한다. 감지 증폭기(901a) 및 감지 증폭기(901b)는 래치(908)에 결합된다.
감지 증폭기(901a) 및 감지 증폭기(901b)는 도 4의 회로(400)와 유사하며, 따라서 유사한 상세한 설명은 생략된다. 도 4의 회로(400)와 비교하여, 적어도 감지 증폭기(901a 또는 901b)는 검출 회로(408)를 포함하지 않으며, 따라서 유사한 상세한 설명은 생략된다.
감지 증폭기(901a)는 메모리 셀(902a), 전류원(904a) 및 비교기(906a)를 포함한다. 감지 증폭기(901b)는 단일 종단 감지 증폭기이다. 감지 증폭기(901a)는 메모리 셀(902a)에 저장된 데이터를 판독하도록 구성된다.
일부 실시예들에서, 메모리 셀(902a)은 도 4의 메모리 셀(402)과 유사하고, 전류원(904a)은 도 4의 전류원(404)과 유사하며, 비교기(906a)는 도 4의 비교기(406)와 유사하고, 노드(Nd4a)는 도 4의 노드(Nd3)와 유사하며, 도 9의 전압(DL)은 도 4의 전압(DL)과 유사하고, 신호(OP_OUT)는 도 4의 출력 신호(SA_OUT1)와 유사하며, 셀 전류(Ic1a)는 도 4의 셀 전류(Icell)과 유사하고, 저항기(R2a)는 도 4의 저항기(R1)와 유사하며, NMOS 트랜지스터(N3a)는 도 4의 NMOS 트랜지스터(N1)와 유사하고, 따라서 유사한 상세한 설명은 생략된다.
도 4의 회로(400)와 비교하여, 비교기(906a)의 출력 단자는 적어도 노드(Nd4a), 비교기(906a)의 비반전 입력 단자, 전류원(904a)의 제1 단부 또는 메모리 셀(902a)에 전기적으로 결합되지 않거나 피드백되지 않는다.
감지 증폭기(901b)는 메모리 셀(902b), 전류원(904b) 및 비교기(906b)를 포함한다. 감지 증폭기(901b)는 단일 종단 감지 증폭기이다. 감지 증폭기(901b)는 메모리 셀(902b)에 저장된 데이터를 판독하도록 구성된다.
일부 실시예들에서, 메모리 셀(902b)은 도 4의 메모리 셀(402)과 유사하고, 전류원(904b)은 도 4의 전류원(404)과 유사하며, 비교기(906b)는 도 4의 비교기(406)와 유사하고, 노드(Nd4b)는 도 4의 노드(Nd3)와 유사하며, 도 9의 전압(DLB)은 도 4의 전압(DL)과 유사하고, 신호(OP_OUTB)는 도 4의 출력 신호(SA_OUT1)와 유사하며, 셀 전류(Ic1b)는 도 4의 셀 전류(Icell)와 유사하고, 저항기(R2b)는 도 4의 저항기(R1)와 유사하며, NMOS 트랜지스터(N3b)는 도 4의 NMOS 트랜지스터(N1)와 유사하고, 따라서 유사한 상세한 설명은 생략된다.
도 4의 회로(400)와 비교하여, 비교기(906b)의 출력 단자는 적어도 노드(Nd4b), 비교기(906b)의 비반전 입력 단자, 전류원(904b)의 제1 단부 또는 메모리 셀(902b)에 전기적으로 결합되지 않거나 피드백되지 않는다.
일부 실시예들에서, 메모리 셀(902a 및 902b)은 상보적 데이터 값들(논리 0 및 논리 1)을 저장하도록 구성되고, 감지 증폭기들(901a 및 901b)은 차동 방식으로 상보적 데이터 값들(논리 0 및 논리 1)을 감지하도록 구성된다. 일부 실시예들에서, 신호(OP_OUT)는 신호(OP_OUT)로부터 반전되고 그 반대의 경우도 마찬가지이다.
래치(908)는 비교기(906a)의 출력 단자 및 비교기(906b)의 출력 단자에 결합된다. 래치(908)는 비교기(906a)의 출력 단자로부터 신호(OP_OUT)를 수신하고 비교기(906b)의 출력 단자로부터 신호(OP_OUTB)를 수신하도록 구성된다.
래치(908)는 적어도 신호(OP_OUT) 또는 신호(OP_OUTB)에 응답하여 출력 신호(SA_OUT) 및 출력 신호(SA_OUTB)를 생성하도록 구성된다. 일부 실시예들에서, 래치(908)는 신호(OP_OUT) 또는 신호(OP_OUTB)를 래치하도록 구성된다.
일부 실시예들에서, 래치(908)는 NAND SR 래치이다. 적어도 래치(908)에 대한 다른 유형의 래치들 또는 구성들이 본 개시의 범위 내에 있다. 일부 실시예들에서, 래치(908)는 SR NOR 래치, SR AND-OR 래치, JK 래치 등을 포함한다.
래치(908)는 NAND 논리 게이트(NG1), NAND 논리 게이트(NG2), 인버터(I2) 및 인버터(I3)를 포함한다.
NAND 논리 게이트(NG1)는 비교기(906a)의 출력 단자, NAND 논리 게이트(NG2)의 출력 단자 및 인버터(I2)의 입력 단자에 결합된다.
NAND 논리 게이트(NG1)는 출력 신호(SA_OUTB1) 및 신호(OP_OUT)에 응답하여 출력 신호(SA_OUT1)를 생성하도록 구성된다.
NAND 논리 게이트(NG1)의 제1 입력 단자는 비교기(906a)의 출력 단자에 결합되고, 신호(OP_OUT)를 수신하도록 구성된다.
NAND 논리 게이트(NG1)의 제2 입력 단자는 적어도 NAND 논리 게이트(NG2)의 출력 단자에 결합되고, 출력 신호(SA_OUTB1)를 수신하도록 구성된다.
NAND 논리 게이트(NG1)의 출력 단자는 인버터(I2)의 입력 단자에 결합되고, 출력 신호(SA_OUT1)를 출력하도록 구성된다.
NAND 논리 게이트(NG2)는 비교기(906b)의 출력 단자, NAND 논리 게이트(NG1)의 출력 단자 및 인버터(I3)의 입력 단자에 결합된다.
NAND 논리 게이트(NG2)는 출력 신호(SA_OUT1) 및 신호(OP_OUTB)에 응답하여 출력 신호(SA_OUTB1)를 생성하도록 구성된다.
NAND 논리 게이트(NG2)의 제1 입력 단자는 비교기(906b)의 출력 단자에 결합되고, 신호(OP_OUTB)를 수신하도록 구성된다.
NAND 논리 게이트(NG2)의 제2 입력 단자는 적어도 NAND 논리 게이트(NG1)의 출력 단자에 결합되고, 출력 신호(SA_OUT1)를 수신하도록 구성된다.
NAND 논리 게이트(NG2)의 출력 단자는 인버터(I3)의 입력 단자에 결합되고, 출력 신호(SA_OUTB1)를 출력하도록 구성된다.
인버터(I2)는 출력 신호(SA_OUT1)에 응답하여 출력 신호(SA_OUT)를 생성하도록 구성된다. 일부 실시예들에서, 출력 신호(SA_OUT)는 출력 신호(SA_OUT1)로부터 반전되고 그 반대의 경우도 마찬가지이다.
인버터(I2)의 입력 단자는 NAND 논리 게이트(NG1)의 출력 단자에 결합된다. 인버터(I2)의 입력 단자는 NAND 논리 게이트(NG1)로부터 출력 신호(SA_OUT1)를 수신하도록 구성된다.
인버터(I2)의 출력 단자는 출력 신호(SA_OUT)를 출력하도록 구성된다.
인버터(I3)는 출력 신호(SA_OUTB1)에 응답하여 출력 신호(SA_OUTB)를 생성하도록 구성된다. 일부 실시예들에서, 출력 신호(SA_OUTB)는 출력 신호(SA_OUTB1)로부터 반전되고 그 반대의 경우도 마찬가지이다.
인버터(I3)의 입력 단자는 NAND 논리 게이트(NG2)의 출력 단자에 결합된다. 인버터(I3)의 입력 단자는 NAND 논리 게이트(NG2)로부터 출력 신호(SA_OUTB1)를 수신하도록 구성된다.
인버터(I3)의 출력 단자는 출력 신호(SA_OUTB)를 출력하도록 구성된다.
래치 회로(908)에서의 인버터들 또는 인버터들의 수의 다른 구성들이 본 개시의 범위 내에 있다. 래치 회로(908)에서의 논리 게이트들, 논리 게이트들의 수 또는 논리 게이트 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
일부 실시예들에서, 데이터 값들의 저장 이전에, 메모리 셀들(902a 및 902b)은 "버진 셀(virgin cell)"이라고 지칭된다. 환언하면, 프로그래밍되지 않은 메모리 셀들은 "버진 메모리 셀"이라고 지칭된다. 일부 실시예들에서, 회로(900)는 의사 차동 감지 방식을 사용하면서 버진 메모리 셀들을 스크리닝하거나 검출하는 데 사용 가능하다. 예를 들어, 메모리 셀들(902a 및 902b)의 판독 동작 동안, 대응하는 저항기들(R2a, R2b)은 선택 신호(SEL)에 응답하여 대응하는 NMOS 트랜지스터(N3a, N3b)에 의해 적어도 대응하는 노드(Nd4a, Nd4b)에 전기적으로 결합된다. 메모리 셀들(902a 및 902b)의 판독 동작 동안, 초기에 워드 라인(WL)의 전압은 0이고, 대응하는 메모리 셀들(902a, 902b)에서의 셀 전류(Ic1a, Ic1b)가 0임으로써, 대응하는 노드(Nd4a, Nd4b)의 전압(DL, DLB)이 기준 전압(VREF)보다 작도록 하며, 대응하는 비교기(906a, 906b)는 논리 0을 갖는 대응하는 신호(OP_OUT, OP_OUTB)를 생성하도록 구성된다. 논리 0을 갖는 신호(OP_OUT, OP_OUTB)에 응답하여, 래치(908)는 논리 0을 갖는 대응하는 신호(SA_OUT1, SAOUTB1)를 출력한다.
이 비제한적인 예에서, 워드 라인(WL)의 전압이 상승함에 따라, 대응하는 메모리 셀들(902a, 902b)에서의 셀 전류(Ic1a, Ic1b)가 상승함으로써 대응하는 노드(Nd4a, Nd4b)의 대응하는 전압(DL, DLB)이 상승하게 하지만, 여전히 기준 전압(VREF)보다 작으며, 대응하는 비교기(906a, 906b)는 논리 0을 갖는 대응하는 신호(OP_OUT, OP_OUTB)를 생성하도록 구성된다. 논리 0을 갖는 신호(OP_OUT, OP_OUTB)에 응답하여, 래치(908)는 논리 0을 갖는 대응하는 신호(SA_OUT1, SAOUTB1)를 출력한다. 따라서, 이 비제한적인 예에서, 회로(900)는 의사 차동 감지 방식을 사용하면서 버진 메모리 셀들을 스크리닝하거나 검출하는 데 사용 가능하다.
일부 실시예들에서, 메모리 셀(902a 및 902b)은 상보적 데이터 값들(논리 0 및 논리 1)을 저장하도록 구성되고, 감지 증폭기들(901a 및 901b)은 의사 차동 방식으로 상보적 데이터 값들(논리 0 및 논리 1)을 감지하도록 구성된다. 일부 실시예들에서, 신호(OP_OUT)는 신호(OP_OUTB)로부터 반전되고 그 반대의 경우도 마찬가지이다.
예시적인 예로서, 메모리 셀(902a)이 논리 0을 저장하도록 구성되는 경우, 저항기(R2a)는 고 저항 상태를 가지며, 메모리 셀(902b)이 논리 1을 저장하도록 구성되는 경우, 저항기(R2b)는 저 저항 상태를 갖는다.
논리 0을 저장하는 메모리 셀(902a)과 논리 1을 저장하는 메모리 셀(902b)의 판독 동작 동안, 초기에 워드 라인(WL)의 전압은 0이고, 회로(900)의 초기 거동은 회로(900)가 의사 차동 감지 방식을 사용하면서 버진 메모리 셀들을 스크리닝하거나 검출하는 데 사용 가능한 위의 설명과 유사하며 간략함을 위해 생략된다.
논리 0을 저장하는 메모리 셀(902a)과 논리 1을 저장하는 메모리 셀(902b)의 판독 동작 동안, 워드 라인(WL)의 전압이 상승함에 따라, 대응하는 메모리 셀들(902a, 902b)에서의 셀 전류(Ic1a, Ic1b)가 상승함으로써 대응하는 노드(Nd4a, Nd4b)의 대응하는 전압(DL, DLB)이 상승하게 한다.
저항기(R2a)가 고 저항 상태를 갖기 때문에, 셀 전류(Ic1a)가 여전히 기준 전압(VREF)보다 작고, 노드(Nd4a)의 전압(DL)이 기준 전압(VREF)보다 작음으로써 비교기(906a)가 논리 0을 갖는 신호(OP_OUT)를 생성하게 한다. 저항기(R2b)가 저 저항 상태를 갖기 때문에, 셀 전류(Ic1b)가 기준 전압(VREF)보다 크고, 노드(Nd4b)의 전압(DLB)이 기준 전압(VREF)보다 큼으로써 비교기(906b)가 논리 1을 갖는 신호(OP_OUT)를 생성하게 한다. 논리 0을 갖는 신호(OP_OUT) 및 논리 1을 갖는 신호(OP_OUT)에 응답하여, 래치(908)는 출력 신호(SA_OUT1)를 논리 0으로 출력하고 출력 신호(SAOUTB1)를 논리 1로 출력하도록 구성된다.
다른 예시적인 예로서, 메모리 셀(902a)이 논리 1을 저장하도록 구성되는 경우, 저항기(R2a)는 저 저항 상태를 가지며, 메모리 셀(902b)이 논리 0을 저장하도록 구성되는 경우, 저항기(R2b)는 고 저항 상태를 갖는다.
논리 1을 저장하는 메모리 셀(902a)과 논리 0을 저장하는 메모리 셀(902b)의 판독 동작 동안, 초기에 워드 라인(WL)의 전압은 0이고, 회로(900)의 초기 거동은 회로(900)가 의사 차동 감지 방식을 사용하면서 버진 메모리 셀들을 스크리닝하거나 검출하는 데 사용 가능한 위의 설명과 유사하며 간략함을 위해 생략된다.
논리 1을 저장하는 메모리 셀(902a)과 논리 0을 저장하는 메모리 셀(902b)의 판독 동작 동안, 워드 라인(WL)의 전압이 상승함에 따라, 대응하는 메모리 셀들(902a, 902b)에서의 셀 전류(Ic1a, Ic1b)가 상승함으로써 대응하는 노드(Nd4a, Nd4b)의 대응하는 전압(DL, DLB)이 상승하게 한다.
저항기(R2a)가 저 저항 상태를 갖기 때문에, 셀 전류(Ic1a)가 기준 전압(VREF)보다 크고, 노드(Nd4a)의 전압(DL)이 기준 전압(VREF)보다 큼으로써 비교기(906a)가 논리 1을 갖는 신호(OP_OUT)를 생성하게 한다. 저항기(R2b)가 고 저항 상태를 갖기 때문에, 셀 전류(Ic1b)가 여전히 기준 전압(VREF)보다 작고, 노드(Nd4b)의 전압(DLB)이 기준 전압(VREF)보다 작음으로써 비교기(906b)가 논리 0을 갖는 신호(OP_OUTB)를 생성하게 한다. 논리 1을 갖는 신호(OP_OUT) 및 논리 0을 갖는 신호(OP_OUT)에 응답하여, 래치(908)는 출력 신호(SA_OUT1)를 논리 1로 출력하고 출력 신호(SAOUTB1)를 논리 0으로 출력하도록 구성된다.
따라서, 이러한 비제한적인 예들에서, 회로(900)는 확대된 감지 윈도로 그러나 여전히 버진 메모리 셀들을 감지하거나 검출할 수 있으면서 의사 차동 감지 방식으로 감지 증폭기들(901a 및 901b)을 사용하여 적어도 메모리 셀(902a 또는 902b)에 저장된 데이터를 올바르게 검출하거나 판독하는 데 사용 가능하다.
도 10은 일부 실시예들에 따른, 도 9에서의 회로(900)와 같은, 회로의 파형들의 타이밍 다이어그램(1000)이다.
일부 실시예들에서, 도 10은 일부 실시예들에 따른, 도 11 내지 도 13에서의 적어도 회로(1100 내지 1300)의 파형들의 타이밍 다이어그램(1000)이다.
일부 실시예들에서, 타이밍 다이어그램(1000)은 메모리 셀(902a 및 902b)의 판독 동작 동안의 회로(900)의 파형들에 대응하고, 판독 방해(read disturb)가 결과된다. 예를 들어, 메모리 셀(902a)이 논리 0을 저장하도록 구성되는 경우, 저항기(R2a)는 고 저항 상태를 가지며, 메모리 셀(902b)이 논리 1을 저장하도록 구성되는 경우, 저항기(R2b)는 저 저항 상태를 갖는다. 그렇지만, 메모리 셀(902a)의 저항 상태가 예상된 것과 상이한 경우, 메모리 셀(902a)의 판독 동작이 논리 0이 아닌 논리 1을 결과하는 경우, 이 거동은 판독 방해에 대응한다. 그렇지만, 회로(900)는 판독 방해들을 극복할 수 있다.
시간 T1 이전에, 셀 전류들(Ic1a 및 Ic1b)이 0이고, 출력 신호들(SA_OUT 및 SA_OUTB)이 둘 모두 논리 0이다.
시간 T1에서, 워드 라인(WL)의 전압은 논리 0으로부터 논리 1로 전이한다.
시간 T2에서, 워드 라인(WL)의 전압은 논리 1에 있다.
시간 T2에서, 워드 라인 전압(WL)의 전이에 응답하여, 노드(Nd4b)의 전압(DLB)이 상승하기 시작하고 논리 0으로부터 논리 1로 전이한다. 시간 T2에서, 메모리 셀(902a)의 저항(R2a)이 메모리 셀(902b)의 저항(R2b)보다 크기 때문에, 노드(Nd4a)의 전압(DL)은 아직 워드 라인(WL)의 상승하는 전압에 의해 영향을 받지 않고, 노드(Nd4a)의 DL 전압은 논리 0으로 유지된다.
시간 T3에서, 노드(Nd4b)의 전압(DLB)은 논리 1이다. 시간 T3에서, (예를 들면, 비교기(906b)에 의해 생성되는) 신호(OP_OUTB)는 노드(Nd4b)의 전압(DLB)이 기준 전압(VREF)보다 큰 것에 응답하여 논리 0으로부터 논리 1로 전이하기 시작한다. 시간 T3에서, 노드(Nd4a)의 전압(DL)이 기준 전압(VREF)보다 작기 때문에 (예를 들면, 비교기(906a)에 의해 생성되는) 신호(OP_OUT)는 논리 0으로 유지된다.
시간 T4에서, 신호(OP_OUTB)는 논리 1이고, 신호(OP_OUT)는 논리 0이다. 시간 T4에서, 신호(OP_OUTB)가 논리 1로 전이하고 신호(OP_OUT)가 논리 0인 것에 응답하여, (예를 들면, 래치(908)에 의해 생성되는) 출력 신호(SA_OUTB)가 논리 0으로부터 논리 1로 전이하기 시작하고 (예를 들면, 래치(908)에 의해 생성되는) 출력 신호(SA_OUT)가 논리 0으로 유지된다.
시간 T5에서, 출력 신호(SA_OUTB)는 논리 1이고, 출력 신호(SA_OUT)는 논리 0이다. 시간 T5에서, 시간 T1과 시간 T2 사이에서의 워드 라인(WL)의 상승하는 전압에 응답하여 노드(Nd4a)의 전압(DL)이 상승하여 논리 0으로부터 논리 1로 전이하기 시작한다.
시간 T6에서, 노드(Nd4a)의 전압(DL)은 논리 1이다. 시간 T6에서, 노드(Nd4a)의 전압(DL)이 기준 전압(VREF)보다 큰 것에 응답하여 (예를 들면, 비교기(906a)에 의해 생성되는) 신호(OP_OUT)가 논리 0으로부터 논리 1로 전이하기 시작한다. 시간 T6에서, (예를 들면, 비교기(906b)에 의해 생성되는) 신호(OP_OUTB)는 논리 1로 유지된다.
시간 T7에서, 신호(OP_OUT)는 논리 1이고, 신호(OP_OUTB)는 논리 1이다. 그렇지만, 시간 T7에서, 신호(OP_OUT)가 논리 1로 전이하고 신호(OP_OUT)가 논리 1인 것에 응답하여, (예를 들면, 래치(908)에 의해 생성되는) 출력 신호(SA_OUT)는 논리 0으로 유지되고 (예를 들면, 래치(908)에 의해 생성되는) 출력 신호(SA_OUTB)로 1로 유지되는데, 그 이유는 양쪽 입력들이 논리 1일 때 래치(908)의 마지막 상태가 보유되거나 유지되기 때문이다. 따라서, 메모리 셀(902a)의 판독 방해는 회로(900)에 영향을 미치지 않으며, 회로(900)는 메모리 셀들(902a 및 902b)에 저장된 데이터를 올바르게 판독할 수 있고, 본 명세서에서 기술된 하나 이상의 이점을 추가로 달성할 수 있다.
회로(900) 또는 타이밍 다이어그램들(1000)의 다른 파형들이 본 개시의 범위 내에 있다.
도 11은 일부 실시예들에 따른, 회로(1100)의 회로 다이어그램이다.
회로(1100)는 적어도 도 1의 판독/프로그램 회로(102U 또는 102L) 또는 도 2의 판독 회로(204a) 및 메모리 셀(220a1)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
회로(1100)는 도 4의 회로(400) 및 도 9의 회로(900)의 변형이며, 따라서 유사한 상세한 설명은 생략된다. 예를 들어, 도 11의 감지 증폭기들(1101a 및 1101b) 각각은 도 4의 회로(400)에 대응하고, 감지 증폭기들(1101a 및 1101b)은 도 9의 대응하는 감지 증폭기들(901a 및 901b)로서 사용 가능하며, 따라서 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 회로(1100)는 차동 방식으로 한 쌍의 단일 종단 감지 증폭기들(예를 들면, 감지 증폭기(1101a) 및 감지 증폭기(1101b))을 사용하는 의사 차동 감지 회로이다.
회로(1100)는 감지 증폭기(1101a), 감지 증폭기(1101b) 및 래치(908)를 포함한다. 감지 증폭기(1101a) 및 감지 증폭기(1101b)는 래치(908)에 결합된다.
도 9의 회로(900)와 비교하여, 감지 증폭기(1101a)는 도 9의 감지 증폭기(901a)를 대체하고, 감지 증폭기(1101b)는 도 9의 감지 증폭기(901b)를 대체하며, 따라서 유사한 상세한 설명은 생략된다.
감지 증폭기(1101a) 및 감지 증폭기(1101b) 각각은 도 4의 회로(400)에 대응하고, 따라서 유사한 상세한 설명은 생략된다.
감지 증폭기(1101a)는 메모리 셀(902a), 전류원(904a), 비교기(906a) 및 검출 회로(1108a)를 포함한다.
감지 증폭기(1101b)는 메모리 셀(902b), 전류원(904b), 비교기(906b) 및 검출 회로(1108b)를 포함한다. 감지 증폭기들(1101a 및 1101b) 각각은 단일 종단 감지 증폭기이다.
검출 회로(1108a)는 도 4의 검출 회로(408)와 유사하고, 검출 회로(1108b)는 도 4의 검출 회로(408)와 유사하며, 신호(OP_OUT)는 도 4의 출력 신호(SA_OUT1)와 유사하고, 신호(OP_OUTB)는 도 4의 출력 신호(SA_OUT1)와 유사하며, 따라서 유사한 상세한 설명은 생략된다.
검출 회로(1108a)는 인버터(I1a) 및 PMOS 트랜지스터(P1a)를 포함한다. 도 4의 회로(400)와 비교하여, 인버터(I1a)는 도 4의 인버터(I1)과 유사하고, PMOS 트랜지스터(P1a)는 도 4의 PMOS 트랜지스터(P1)와 유사하며, 신호(S1a)는 도 4의 신호(SOB1)와 유사하고, 따라서 유사한 상세한 설명은 생략된다.
도 4의 회로(400) 및 도 9의 회로(900)와 비교하여, 비교기(906a)의 출력 단자는 인버터(I1a)의 입력 단자에 추가로 전기적으로 결합되고, PMOS 트랜지스터(P1a)의 드레인 단자는 노드(Nd4a), 비교기(906a)의 비반전 입력 단자, 전류원(904a)의 제1 단부 및 메모리 셀(902a)에 결합된다.
검출 회로(1108b)는 인버터(I1b) 및 PMOS 트랜지스터(P1b)를 포함한다. 도 4의 회로(400)와 비교하여, 인버터(I1b)는 도 4의 인버터(I1)과 유사하고, PMOS 트랜지스터(P1b)는 도 4의 PMOS 트랜지스터(P1)와 유사하며, 신호(S1b)는 도 4의 신호(SOB1)와 유사하고, 따라서 유사한 상세한 설명은 생략된다.
도 4의 회로(400) 및 도 9의 회로(900)와 비교하여, 비교기(906b)의 출력 단자는 인버터(I1b)의 입력 단자에 추가로 전기적으로 결합되고, PMOS 트랜지스터(P1b)의 드레인 단자는 노드(Nd4b), 비교기(906b)의 비반전 입력 단자, 전류원(904b)의 제1 단부 및 메모리 셀(902b)에 결합된다.
검출 회로(1108a 또는 1108b) 또는 검출 회로(1108a 또는 1108b) 내의 회로들의 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
래치 회로(908)에서의 논리 게이트들, 논리 게이트들의 수 또는 논리 게이트 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
회로(1100)의 트랜지스터들, 트랜지스터들의 수 또는 트랜지스터 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
일부 실시예들에서, 회로(1100)는 확대된 감지 윈도로 그러나 여전히 버진 메모리 셀들을 감지하거나 검출할 수 있으면서 의사 차동 감지 방식으로 감지 증폭기들(1101a 및 1101b)을 사용하여 적어도 메모리 셀(902a 또는 902b)에 저장된 데이터를 올바르게 검출하거나 판독할 수 있다. 일부 실시예들에서, 회로(1100)는 회로(400)와 관련하여 위에서 논의된 세부 사항들을 포함하여 본 명세서에서 기술된 하나 이상의 이점을 달성하도록 동작한다.
도 12는 일부 실시예들에 따른, 회로(1200)의 회로 다이어그램이다.
회로(1200)는 적어도 도 1의 판독/프로그램 회로(102U 또는 102L) 또는 도 2의 판독 회로(204a) 및 메모리 셀(220a1)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
회로(1200)는 도 5의 회로(500) 및 도 9의 회로(900)의 변형이며, 따라서 유사한 상세한 설명은 생략된다. 예를 들어, 도 12의 감지 증폭기들(1201a 및 1201b) 각각은 도 5의 회로(500)에 대응하고, 감지 증폭기들(1201a 및 1201b)은 도 9의 대응하는 감지 증폭기들(901a 및 901b)로서 사용 가능하며, 따라서 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 회로(1200)는 차동 방식으로 한 쌍의 단일 종단 감지 증폭기들(예를 들면, 감지 증폭기(1201a) 및 감지 증폭기(1201b))을 사용하는 의사 차동 감지 회로이다.
회로(1200)는 감지 증폭기(1201a), 감지 증폭기(1201b) 및 래치(908)를 포함한다. 감지 증폭기(1201a) 및 감지 증폭기(1201b)는 래치(908)에 결합된다.
도 9의 회로(900)와 비교하여, 감지 증폭기(1201a)는 도 9의 감지 증폭기(901a)를 대체하고, 감지 증폭기(1201b)는 도 9의 감지 증폭기(901b)를 대체하며, 따라서 유사한 상세한 설명은 생략된다.
감지 증폭기(1201a) 및 감지 증폭기(1201b) 각각은 도 5의 회로(500)에 대응하고, 따라서 유사한 상세한 설명은 생략된다.
감지 증폭기(1201a)는 메모리 셀(902a), 전류원(904a), 비교기(906a) 및 검출 회로(1208a)를 포함한다.
감지 증폭기(1201b)는 메모리 셀(902b), 전류원(904b), 비교기(906b) 및 검출 회로(1208b)를 포함한다. 감지 증폭기들(1201a 및 1201b) 각각은 단일 종단 감지 증폭기이다.
검출 회로(1208a)는 도 5의 검출 회로(508)와 유사하고, 검출 회로(1208b)는 도 5의 검출 회로(508)와 유사하며, 신호(OP_OUT)는 도 5의 출력 신호(SA_OUT)와 유사하고, 신호(OP_OUTB)는 도 5의 출력 신호(SA_OUT)와 유사하며, 따라서 유사한 상세한 설명은 생략된다.
검출 회로(1208a)는 NMOS 트랜지스터(N2a) 및 플립플롭(510a)을 포함한다. 도 5의 회로(500)와 비교하여, NMOS 트랜지스터(N2a)는 도 5의 NMOS 트랜지스터(N2)와 유사하고, 플립플롭(510a)은 도 5의 플립플롭(510)과 유사하며, 신호(SOB1a)는 도 5의 신호(SOB)와 유사하고, 따라서 유사한 상세한 설명은 생략된다.
도 5의 회로(500) 및 도 9의 회로(900)와 비교하여, 비교기(906a)의 출력 단자는 플립플롭(510a)의 클록 입력 단자(CLK)에 추가로 전기적으로 결합되고, 플립플롭(510a)의 제1 출력 단자(Q)는 NAND 논리 게이트(NG1)의 제1 입력 단자에 전기적으로 결합되며, NMOS 트랜지스터(N2a)의 드레인 단자는 노드(Nd4a), 비교기(906a)의 비반전 입력 단자 및 메모리 셀(902a)에 결합되고, NMOS 트랜지스터(N2a)의 소스는 제1 전류원(904a)의 제1 단부에 결합된다.
검출 회로(1208b)는 NMOS 트랜지스터(N2b) 및 플립플롭(510b)을 포함한다. 도 5의 회로(500)와 비교하여, NMOS 트랜지스터(N2b)는 도 5의 NMOS 트랜지스터(N2)와 유사하고, 플립플롭(510b)은 도 5의 플립플롭(510)과 유사하며, 신호(SOB1b)는 도 5의 신호(SOB)와 유사하고, 따라서 유사한 상세한 설명은 생략된다.
도 5의 회로(500) 및 도 9의 회로(900)와 비교하여, 비교기(906b)의 출력 단자는 플립플롭(510b)의 클록 입력 단자(CLK)에 추가로 전기적으로 결합되고, 플립플롭(510b)의 제1 출력 단자(Q)는 NAND 논리 게이트(NG2)의 제1 입력 단자에 전기적으로 결합되며, NMOS 트랜지스터(N2b)의 드레인 단자는 노드(Nd4b), 비교기(906b)의 비반전 입력 단자 및 메모리 셀(902b)에 결합되고, NMOS 트랜지스터(N2b)의 소스는 제1 전류원(904b)의 제1 단부에 결합된다.
검출 회로(1208a 또는 1208b) 또는 검출 회로(1208a 또는 1208b) 내의 회로들의 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
래치 회로(908)에서의 논리 게이트들, 논리 게이트들의 수 또는 논리 게이트 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
회로(1200)의 트랜지스터들, 트랜지스터들의 수 또는 트랜지스터 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
일부 실시예들에서, 회로(1200)는 확대된 감지 윈도로 그러나 여전히 버진 메모리 셀들을 감지하거나 검출할 수 있으면서 의사 차동 감지 방식으로 감지 증폭기들(1201a 및 1201b)을 사용하여 적어도 메모리 셀(902a 또는 902b)에 저장된 데이터를 올바르게 검출하거나 판독할 수 있다. 일부 실시예들에서, 회로(1200)는 회로(500)와 관련하여 위에서 논의된 세부 사항들을 포함하여 본 명세서에서 기술된 하나 이상의 이점을 달성하도록 동작한다.
도 13은 일부 실시예들에 따른, 회로(1300)의 회로 다이어그램이다.
회로(1300)는 적어도 도 1의 판독/프로그램 회로(102U 또는 102L) 또는 도 2의 판독 회로(204a) 및 메모리 셀(220a1)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
회로(1300)는 도 6의 회로(600), 도 9의 회로(900) 및 도 12의 회로(1200)의 변형이며, 따라서 유사한 상세한 설명은 생략된다. 예를 들어, 도 13의 감지 증폭기들(1301a 및 1301b) 각각은 도 6의 회로(600)에 대응하고, 감지 증폭기들(1301a 및 1301b)은 도 9의 대응하는 감지 증폭기들(901a 및 901b)로서 사용 가능하며, 따라서 유사한 상세한 설명은 생략된다.
도 12의 회로(1200)와 비교하여, 회로(1300)는 PMOS 트랜지스터들(P2a 및 P2b)을 더 포함하고, 따라서 유사한 상세한 설명은 생략된다.
일부 실시예들에서, 회로(1300)는 차동 방식으로 한 쌍의 단일 종단 감지 증폭기들(예를 들면, 감지 증폭기(1301a) 및 감지 증폭기(1301b))을 사용하는 의사 차동 감지 회로이다.
회로(1300)는 감지 증폭기(1301a), 감지 증폭기(1301b) 및 래치(908)를 포함한다. 감지 증폭기(1301a) 및 감지 증폭기(1301b)는 래치(908)에 결합된다.
도 9의 회로(900)와 비교하여, 감지 증폭기(1301a)는 도 9의 감지 증폭기(901a)를 대체하고, 감지 증폭기(1301b)는 도 9의 감지 증폭기(901b)를 대체하며, 따라서 유사한 상세한 설명은 생략된다.
감지 증폭기(1301a) 및 감지 증폭기(1301b) 각각은 도 6의 회로(600)에 대응하고, 따라서 유사한 상세한 설명은 생략된다.
감지 증폭기(1301a)는 메모리 셀(902a), 전류원(904a), 비교기(906a) 및 검출 회로(1308a)를 포함한다.
감지 증폭기(1301b)는 메모리 셀(902b), 전류원(904b), 비교기(906b) 및 검출 회로(1308b)를 포함한다. 감지 증폭기들(1301a 및 1301b) 각각은 단일 종단 감지 증폭기이다.
검출 회로(1308a)는 도 6의 검출 회로(608)와 유사하고, 검출 회로(1308b)는 도 6의 검출 회로(608)와 유사하며, 신호(OP_OUT)는 도 6의 출력 신호(SA_OUT)와 유사하고, 신호(OP_OUTB)는 도 6의 출력 신호(SA_OUT)와 유사하며, 따라서 유사한 상세한 설명은 생략된다.
검출 회로(1308a)는 NMOS 트랜지스터(N2a), 플립플롭(510a) 및 PMOS 트랜지스터(P2a)를 포함한다. 도 6의 회로(600)와 비교하여, NMOS 트랜지스터(N2a)는 도 6의 NMOS 트랜지스터(N2)와 유사하고, 플립플롭(510a)은 도 6의 플립플롭(510)과 유사하며, 신호(SOB1a)는 도 6의 신호(SOB)와 유사하고, PMOS 트랜지스터(P2a)는 도 6의 PMOS 트랜지스터(P2)와 유사하며, 따라서 유사한 상세한 설명은 생략된다.
도 6의 회로(600) 및 도 12의 회로(1200)와 비교하여, PMOS 트랜지스터(P2a)의 드레인 단자는 노드(Nd4a), 비교기(906a)의 비반전 입력 단자, 메모리 셀(902a) 및 NMOS 트랜지스터(N2a)의 드레인 단자에 결합된다.
검출 회로(1308b)는 NMOS 트랜지스터(N2b), 플립플롭(510b) 및 PMOS 트랜지스터(P2b)를 포함한다. 도 6의 회로(600)와 비교하여, NMOS 트랜지스터(N2b)는 도 6의 NMOS 트랜지스터(N2)와 유사하고, 플립플롭(510b)은 도 6의 플립플롭(510)과 유사하며, 신호(SOB1b)는 도 6의 신호(SOB)와 유사하고, PMOS 트랜지스터(P2b)는 도 6의 PMOS 트랜지스터(P2)와 유사하며, 따라서 유사한 상세한 설명은 생략된다.
도 6의 회로(600) 및 도 12의 회로(1200)와 비교하여, PMOS 트랜지스터(P2b)의 드레인 단자는 노드(Nd4b), 비교기(906b)의 비반전 입력 단자, 메모리 셀(902b) 및 NMOS 트랜지스터(N2b)의 드레인 단자에 결합된다.
검출 회로(1308a 또는 1308b) 또는 검출 회로(1308a 또는 1308b) 내의 회로들의 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
래치 회로(908)에서의 논리 게이트들, 논리 게이트들의 수 또는 논리 게이트 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
회로(1300)의 트랜지스터들, 트랜지스터들의 수 또는 트랜지스터 유형들의 다른 구성들이 본 개시의 범위 내에 있다.
일부 실시예들에서, 회로(1300)는 확대된 감지 윈도로 그러나 여전히 버진 메모리 셀들을 감지하거나 검출할 수 있으면서 의사 차동 감지 방식으로 감지 증폭기들(1301a 및 1301b)을 사용하여 적어도 메모리 셀(902a 또는 902b)에 저장된 데이터를 올바르게 검출하거나 판독할 수 있다. 일부 실시예들에서, 회로(1300)는 회로(600)와 관련하여 위에서 논의된 세부 사항들을 포함하여 본 명세서에서 기술된 하나 이상의 이점을 달성하도록 동작한다.
도 14는 일부 실시예들에 따른, 메모리 회로(1400)의 블록 다이어그램이다.
도 14는 예시를 위해 단순화되어 있다. 일부 실시예들에서, 메모리 회로(1400)는 도 14에 묘사된 것들 외에도 다양한 요소들을 포함하거나 또는 아래에서 논의되는 동작들을 수행하도록 다른 방식으로 배열된다.
메모리 회로(1400)는 도 1의 메모리 회로(100)의 일 부분의 실시예이고, 따라서 유사한 상세한 설명은 생략된다. 예를 들어, 메모리 회로(1400)는 적어도 도 1의 메모리 파티션(102A 및 102B)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
회로(1400)는 판독 제어 회로(1402), SA/MUX(1406), 프리디코더(1408), 파티션 디코더(1410a), 파티션 디코더(1410b), 어레이 파티션(1412a), 어레이 파티션(1412b), SA/MUX(1420), 추적 어레이(tracking array)(1422a) 및 추적 어레이(1422b)를 포함한다.
일부 실시예들에서, 판독 제어 회로(1402)는 도 1의 회로(100F)에 대응하고, SA/MUX(1406)는 도 1의 판독/프로그램 회로(102U 또는 102L) 또는 도 2의 판독/프로그램 회로(202) 및 멀티플렉서(212a)에 대응하고, 프리디코더(1408)는 도 1의 메모리 파티션들(102A 및 102B) 내의 BL 선택 회로(110BS)에 대응하며, 파티션 디코더(1410a)는 도 1의 메모리 파티션(102A) 내의 뱅크 디코더 회로(110DC)에 대응하고, 파티션 디코더(1410b)는 도 1의 메모리 파티션(102B) 내의 뱅크 디코더 회로(110DC)에 대응하며, 어레이 파티션(1412a)은 도 1의 메모리 파티션(102A)에 대응하고, 어레이 파티션(1412b)은 도 1의 메모리 파티션(102B)에 대응하며, 따라서 유사한 상세한 설명은 생략된다.
판독 제어 회로(1402)는 어레이 파티션들(1412a 및 1412b) 내의 메모리 셀들의 판독 동작들을 제어하도록 구성된다. 판독 제어 회로(1402)는 판독 인에이블 신호(READEN)를 수신하도록 구성된다. 일부 실시예들에서, 판독 제어 회로(1402)는 판독 인에이블 신호(READEN)에 응답하여 어레이 파티션들(1412a 및 1412b)의 하나 이상의 판독 동작을 수행하기 위한 하나 이상의 제어 신호(도시되지 않음)를 생성하도록 구성된다. 일부 실시예들에서, 판독 인에이블 신호(READEN)는 도 7a 내지 도 7c 및 도 8의 판독 인에이블 신호(READEN)에 대응하고, 따라서 유사한 상세한 설명은 생략된다.
판독 제어 회로(1402)는 프리디스차지 제어(pre-discharge control, PDC) 생성기 회로(1404)를 포함한다.
PDC 생성기 회로(1404)는 판독 인에이블 신호(READEN) 및 제어 신호(PDC_STOP)를 수신하도록 구성된다. PDC 생성기 회로(1404)는 프리디스차지 제어 신호(PDC)를 생성하도록 구성된다. 일부 실시예들에서, 프리디스차지 제어 신호(PDC)는 도 7a 내지 도 7c 및 도 8의 리셋 데이터 라인 신호(RST_DL)에 대응하고, 따라서 유사한 상세한 설명은 생략된다.
일부 실시예들에서, PDC 생성기 회로(1404)는 적어도 판독 인에이블 신호(READEN) 또는 제어 신호(PDC_STOP)에 응답하여 펄스 제어 신호(PDC)를 생성하도록 구성된다. 일부 실시예들에서, PDC 생성기 회로(1404)는 판독 인에이블 신호(READEN)에 응답하여 펄스 제어 신호(PDC)의 리딩 에지(leading edge)를 생성하도록 구성되고, 제어 신호(PDC_STOP)에 응답하여 펄스 제어 신호(PDC)의 트레일링 에지(trailing edge)를 생성하도록 구성된다. 일부 실시예들에서, 프리디스차지 제어 신호(PDC)의 리딩 에지와 트레일링 에지는 프리디스차지 제어 신호(PDC)의 펄스 폭을 규정한다. 일부 실시예들에서, 프리디스차지 제어 신호(PDC)는 더미 글로벌 비트 라인(GBLDMY)의 추적 비트 라인 전압(TGBL)의 방전을 추적하기 위해 SA/MUX(406)에 의해 사용 가능하다. 일부 실시예들에서, 더미 글로벌 비트 라인(GBLDMY)의 추적 비트 라인 전압(TGBL)의 방전은 도 7a 내지 도 7c 및 도 8에 도시된 바와 같은 판독 동작의 방전 스테이지(예를 들면, 리셋 데이터 라인)에 대응하며, 따라서 유사한 상세한 설명은 생략된다.
SA/MUX(1406)는 어레이 파티션들(1412a 및 1412b)에 결합된 감지 증폭기 및 멀티플렉서이다. 일부 실시예들에서, 적어도 회로(400, 500, 600, 700, 900, 1100, 1200 또는 1300)는 SA/MUX(1406)로서 사용 가능하며, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, SA/MUX(1406)는 판독/프로그램 회로(102U 또는 102L) 또는 판독/프로그램 회로(202) 및 멀티플렉서(212a)이며, 따라서 유사한 상세한 설명은 생략된다.
프리디코더(1408)는 적어도 파티션 디코더(1410a) 또는 파티션 디코더(1410b)에서의 어드레스들의 부분들을 프리디코딩하도록 구성된 프리디코더 회로이다. 일부 실시예들에서, 적어도 파티션 디코더(1410a) 또는 파티션 디코더(1410b)에서의 어드레스들의 부분들을 프리디코딩하는 것은 적어도 대응하는 파티션 디코더(1410a 또는 1410b)에서의 디코더 회로들의 행들을 식별한다.
파티션 디코더(1410a)는 어레이 파티션(1412a) 내의 하나 이상의 어드레스 신호에 의해 식별되는 인접한 NVM 디바이스 서브세트들에 대응하는 인에이블 신호들을 생성하도록 구성된다. 일부 실시예들에서, 인접한 NVM 디바이스 서브세트들은 어레이 파티션(1412a) 내의 NVM 디바이스들의 행들 또는 열들에 대응한다. 일부 실시예들에서, 파티션 디코더(1410a)는 인에이블 신호들을 어레이 파티션(1412a)의 인접한 메모리 뱅크들에 출력하도록 구성된다.
파티션 디코더(1410b)는 어레이 파티션(1412b) 내의 하나 이상의 어드레스 신호에 의해 식별되는 인접한 NVM 디바이스 서브세트들에 대응하는 인에이블 신호들을 생성하도록 구성된다. 일부 실시예들에서, 인접한 NVM 디바이스 서브세트들은 어레이 파티션(1412b) 내의 NVM 디바이스들의 행들 또는 열들에 대응한다. 일부 실시예들에서, 파티션 디코더(1410b)는 인에이블 신호들을 어레이 파티션(1412b)의 인접한 메모리 뱅크들에 출력하도록 구성된다.
어레이 파티션(1412a)은 메모리 뱅크들(1412a1)(도 15에 도시됨) 및 BL 선택 회로(1412a2)(도 15에 도시됨)를 포함한다. 메모리 뱅크(1412a1)는 메모리 셀 어레이를 포함한다.
어레이 파티션(1412b)은 메모리 뱅크들(1412b1)(도 15에 도시됨) 및 BL 선택 회로(1412b2)(도 15에 도시됨)를 포함한다. 메모리 뱅크(1412b1)는 메모리 셀 어레이를 포함한다.
SA/MUX(1420)는 판독 제어 회로(1402), PDC 생성기(1404), SA/MUX(1406) 및 추적 어레이들(1422a 및 1422b)에 결합된 감지 증폭기 및 멀티플렉서이다. SA/MUX(1420)는 SA/MUX(1406)와 유사하며, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, SA/MUX(1420)는 더미 글로벌 비트 라인(GBLDMY)을 추적하는 데 사용되는 감지 증폭기 및 멀티플렉서이다.
SA/MUX(1420)는 판독 제어 회로(1402)로부터 프리디스차지 제어 신호(PDC)를 수신하도록 구성된다. SA/MUX(1420)는 추적 어레이들(1422a 및 1422b)로부터 추적 비트 라인 전압(TGBL)을 수신하도록 구성된다. SA/MUX(1420)는 적어도 프리디스차지 제어 신호(PDC) 또는 추적 비트 라인 전압(TGBL)에 응답하여 제어 신호(PDC_STOP)를 생성하도록 구성된다. SA/MUX(1420)는 제어 신호(PDC_STOP)를 적어도 판독 제어 회로(1402)에 출력하도록 구성된다.
일부 실시예들에서, 제어 신호(PDC_STOP)는 글로벌 비트 라인(GBL) 또는 글로벌 비트 라인 바(GBLB)의 방전 속도와 더미 글로벌 비트 라인(GBLDMY)의 방전 속도 사이의 차이를 결정하기 위해 판독 제어 회로(1402) 및 PDC 생성기(1404)에 의해 사용 가능하다. 일부 실시예들에서, 제어 신호(PDC_STOP)는 프리디스차지 제어 신호(PDC)의 트레일링 에지를 결정하기 위해 판독 제어 회로(1402) 및 PDC 생성기(1404)에 의해 사용 가능하다. 일부 실시예들에서, 프리디스차지 제어 신호(PDC)의 리딩 에지와 트레일링 에지는 프리디스차지 제어 신호(PDC)의 펄스 폭을 규정한다.
일부 실시예들에서, SA/MUX(1420)는, 적어도 회로(400, 500, 600, 700, 900, 1100, 1200 또는 1300)와 유사한, 감지 증폭기를 포함하고, 펄스 방전 제어(pulse discharge control, PDC)의 변동들을 허용(tolerant)하며, 따라서 유사한 상세한 설명은 생략한다.
일부 실시예들에서, SA/MUX(1420)는 회로(400, 500, 600, 700)의 비교기(406) 또는 비교기(906a, 906b)와 유사한 비교기(1432)(도 15에 도시됨)를 포함하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, 비교기(1432)(도 15에 도시됨)는 어레이 파티션들(1412a 및 1412b) 및 추적 어레이들(1422a 및 1422b)과 연관된 프로세스, 전압 및 온도(process, voltage and temperature, PVT) 변동들로 인한 감지 증폭기 미스매치(sense amplifier mismatch)를 극복하도록 구성된 불평형 비교기(un-balanced comparator)이다.
일부 실시예들에서, SA/MUX(1420)는 추적 어레이들(1422a 및 1422b) 내의 하나 이상의 더미 셀에서의 프리디스차지 시간을 평가하기 위해 추적 어레이들(1422a 및 1422b) 내의 더미 메모리 셀들의 글로벌 더미 비트 라인(GBLDMY)의 방전 전압을 기준 전압(VREF)(도 15)와 비교하도록 구성된 레벨 인식 감지 증폭기(level-aware sense amplifier)이다.
추적 어레이(1422a) 및 추적 어레이(1422b)는 글로벌 더미 비트 라인(GBLDMY)에 의해 SA/MUX(1420)에 결합된다. 추적 어레이(1422a)는 어레이 파티션(1412a)과 유사하며, 따라서 유사한 상세한 설명은 생략된다. 추적 어레이(1422a)는 어레이 파티션(1412a)을 추적하도록 구성된 더미 메모리 셀들의 어레이이다. 추적 어레이(1422a)는 어레이 파티션(1412a) 내의 하나 이상의 메모리 셀의 프로세스, 전압 및 온도(PVT) 변동들을 추적하도록 구성된다. 일부 실시예들에서, 추적 어레이(1422a)는 어레이 파티션(1412a) 내의 글로벌 비트 라인(GBL) 및 글로벌 비트 라인 바(global bit line bar, GBLB)의 전류 또는 전압의 방전을 추적함으로써 프리디스차지 시간 추적을 위한 BL 로딩(BL loading)을 시뮬레이션하도록 구성된다. 일부 실시예들에서, 추적 어레이(1422a)는 어레이 파티션(1412a) 내의 하나 이상의 메모리 셀의 판독 또는 프로그래밍 동작의 프리디스차지 단계 동안 어레이 파티션(1412a) 내의 글로벌 비트 라인(GBL) 및 글로벌 비트 라인 바(GBLB)의 전류 또는 전압의 방전을 추적하도록 구성된다.
추적 어레이(1422b)는 어레이 파티션(1412b)과 유사하며, 따라서 유사한 상세한 설명은 생략된다. 추적 어레이(1422b)는 어레이 파티션(1412b)을 추적하도록 구성된 더미 메모리 셀들의 어레이이다. 추적 어레이(1422b)는 어레이 파티션(1412b) 내의 하나 이상의 메모리 셀의 PVT 변동들을 추적하도록 구성된다. 일부 실시예들에서, 추적 어레이(1422b)는 어레이 파티션(1412b) 내의 글로벌 비트 라인(GBL) 및 글로벌 비트 라인 바(GBLB)의 전류 또는 전압의 방전을 추적함으로써 프리디스차지 시간 추적을 위한 BL 로딩을 시뮬레이션하도록 구성된다. 일부 실시예들에서, 추적 어레이(1422b)는 어레이 파티션(1412b) 내의 하나 이상의 메모리 셀의 판독 또는 프로그래밍 동작의 프리디스차지 단계 동안 어레이 파티션(1412b) 내의 글로벌 비트 라인(GBL) 및 글로벌 비트 라인 바(GBLB)의 전류 또는 전압의 방전을 추적하도록 구성된다.
일부 실시예들에서, 추적 어레이(1412a 및 1412b)는 어레이 파티션들(1412a 및 1412b)의 다수의 행들 또는 열들을 추적함으로써 어레이 파티션들(1412a 및 1412b) 내의 하나 이상의 메모리 셀의 PVT 변동들 각각을 커버하도록 구성된다. 일부 실시예들에서, 메모리 회로(1400)의 하나 이상의 종단점에 위치되는 것에 의해, 추적 어레이들(1412a 및 1412b)은 종단점 피드백을 SA/MUX(1420)에 제공함으로써 어레이 파티션들(1412a 및 1412b)의 라우팅 효과(routing effect)를 추적하도록 구성된다.
일부 실시예들에서, PDC 생성기 회로(1404)는 충분한 PVT 변동들에 대해 어레이 파티션들(1412a 및 1412b)의 셀 로딩 및 라우팅 지연을 추적하도록 구성되고, 충분한 PVT 변동들에 대해 메모리 회로(1400) 내의 디바이스들 각각의 디바이스 전파 지연이 고려됨으로써 다른 접근법들에 비해 더 나은 프리디스차지 및 판독 성능을 갖는 메모리 회로(1400)를 결과한다.
일부 실시예들에서, 판독 또는 프로그래밍 동작의 프리디스차지 단계 동안 대응하는 어레이 파티션(1412a 또는 1412b) 내의 글로벌 비트 라인(GBL) 및 글로벌 비트 라인 바(GBLB)의 전류 또는 전압의 방전을 추적하는 적어도 추적 어레이(1422a 또는 1422b)에 의해, 다른 접근법들에 비해 더 나은 프리디스차지 및 판독 성능을 갖는 회로(1400)를 결과한다.
도 15는 일부 실시예들에 따른, 메모리 회로(1500)의 블록 다이어그램이다.
도 15는 예시를 위해 단순화되어 있다. 일부 실시예들에서, 메모리 회로(1500)는 도 15에 묘사된 것들 외에도 다양한 요소들을 포함하거나 또는 아래에서 논의되는 동작들을 수행하도록 다른 방식으로 배열된다.
메모리 회로(1500)는 메모리 회로(1400)의 실시예이며, 따라서 유사한 상세한 설명은 생략된다. 도 14의 메모리 회로(1400)와 비교하여, 메모리 회로(1500)는 프리디코더(1408) 및 파티션 디코더들(1410a 및 1410b)을 포함하지 않는다.
메모리 회로(1500)는 도 1의 메모리 회로(100)의 일 부분의 실시예이고, 따라서 유사한 상세한 설명은 생략된다. 예를 들어, 메모리 회로(1400)는 적어도 도 1의 메모리 파티션(102A 및 102B)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
메모리 회로(1500)는 판독 제어 회로들(1402a, 1402b 및 1402c), PDC 생성기 회로(1404), SA/MUX(1406), 어레이 파티션(1412a), 어레이 파티션(1412b), SA/MUX(1420), 추적 어레이(1422a) 및 추적 어레이(1422b)를 포함한다.
일부 실시예들에서, 판독 제어 회로(1402a, 1402b 및 1402c) 각각은 도 14의 판독 제어 회로(1402)에 대응하고, 따라서 유사한 상세한 설명은 생략된다.
어레이 파티션(1412a)은 메모리 셀 어레이(1412a1) 및 BL 선택 회로(1412a2)를 포함한다. 메모리 셀 어레이(1412a1)는 도 1의 메모리 셀 어레이(110AR)에 대응하고, BL 선택 회로(1412a2)는 도 1의 BL 선택 회로(110BS)에 대응하며, 따라서 유사한 상세한 설명은 생략된다.
어레이 파티션(1412b)은 메모리 셀 어레이(1412b1) 및 BL 선택 회로(1412b2)를 포함한다. 메모리 셀 어레이(1412b1)는 도 1의 메모리 셀 어레이(110AR)에 대응하고, BL 선택 회로(1412b2)는 도 1의 BL 선택 회로(110BS)에 대응하며, 따라서 유사한 상세한 설명은 생략된다.
어레이 파티션들(1412a 및 1412b)은 글로벌 비트 라인(GBL)에 의해 판독 제어 회로(1402a)에 결합된다. 어레이 파티션들(1412a 및 1412b)은 글로벌 비트 라인 바(GBLB)에 의해 판독 제어 회로(1402b)에 결합된다.
메모리 셀 어레이(1412a1)는 BL 선택 회로(1422a2) 및 대응하는 글로벌 비트 라인(GBL)과 글로벌 비트 라인 바(GBLB)에 의해 판독 제어 회로들(1402a 및 1402b)에 결합된다.
메모리 셀 어레이(1412b1)는 BL 선택 회로(1422b2) 및 대응하는 글로벌 비트 라인(GBL)과 글로벌 비트 라인 바(GBLB)에 의해 판독 제어 회로들(1402a 및 1402b)에 결합된다.
추적 어레이(1422a)는 더미 메모리 셀 어레이(1422a1) 및 BL 선택 회로(1422a2)를 포함한다. 더미 메모리 셀 어레이(1422a1)는 메모리 셀 어레이(1412a1) 또는 도 1의 메모리 셀 어레이(110AR)와 유사하고, BL 선택 회로(1422a2)는 BL 선택 회로(1412a2) 또는 도 1의 BL 선택 회로(110BS)와 유사하며, 따라서 유사한 상세한 설명은 생략된다.
추적 어레이(1422b)는 더미 메모리 셀 어레이(1422b1) 및 BL 선택 회로(1422b2)를 포함한다. 더미 메모리 셀 어레이(1422b1)는 메모리 셀 어레이(1412b1) 또는 도 1의 메모리 셀 어레이(110AR)와 유사하고, BL 선택 회로(1422b2)는 BL 선택 회로(1412b2) 또는 도 1의 BL 선택 회로(110BS)와 유사하며, 따라서 유사한 상세한 설명은 생략된다.
더미 메모리 셀 어레이들(1422a1 및 1422b1)은 대응하는 BL 선택 회로들(1422a2 및 1422b2) 및 더미 글로벌 비트 라인(GBLDMY)에 의해 판독 제어 회로(1402c)에 결합된다. BL 선택 회로들(1422a2 및 1422b2)은 더미 글로벌 비트 라인(GBLDMY)에 의해 판독 제어 회로(1402c)에 전기적으로 결합된다. BL 선택 회로들(1422a2 및 1422b2)은 대응하는 뱅크 선택 신호들(BK0SEL 및 BK1SEL)에 응답하여 대응하는 더미 메모리 셀 어레이들(1422a1 및 1422b1)과 더미 글로벌 비트 라인(GBLDMY)을 전기적으로 결합시키도록 구성된다.
더미 메모리 셀 어레이들(1422a1 및 1422b1)은 대응하는 전송 게이트들(1450a 및 1450b)에 의해 더미 글로벌 비트 라인(GBLDMY_FB)에 결합된다. 전송 게이트들(1450a 및 1450b)은 대응하는 뱅크 선택 신호들(BK0SEL 및 BK1SEL)에 응답하여 대응하는 더미 메모리 셀 어레이들(1422a1 및 1422b1)과 더미 글로벌 비트 라인(GBLDMY_FB)을 전기적으로 결합시키도록 구성된다.
SA/MUX(1406)는 NMOS 트랜지스터들(1440a 및 1440b) 및 비교기들(1442a 및 1442b)을 포함한다. 일부 실시예들에서, 비교기들(1442a 및 1442b)은 도 4 내지 도 7c의 비교기(406) 또는 도 9 및 도 11 내지 도 13의 비교기(906a 또는 906b)에 대응하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, NMOS 트랜지스터들(1440a 및 1440b)은 도 7a 내지 도 7c의 NMOS 트랜지스터(702)에 대응하고, 따라서 유사한 상세한 설명은 생략된다.
NMOS 트랜지스터들(1440a 및 1440b)은 PDC 생성기 회로(1404) 및 대응하는 글로벌 비트 라인(GBL) 및 글로벌 비트 라인 바(GBLB)에 결합된다. NMOS 트랜지스터들(1440a 및 1440b)은 프리디스차지 제어 신호(PDC)에 응답하여 대응하는 글로벌 비트 라인(GBL) 및 글로벌 비트 라인 바(GBLB)를 기준 전압(VSS)을 향해 방전시키도록 구성된다.
비교기들(1442a 및 1442b)은 대응하는 글로벌 비트 라인(GBL) 및 글로벌 비트 라인 바(GBLB)에 결합된다. 비교기들(1442a 및 1442b)은 대응하는 글로벌 비트 라인(GBL) 및 글로벌 비트 라인 바(GBLB)의 전압의 변화들을 감지하도록 구성된다. 비교기들(1442a 및 1442b)은, 도 4 내지 도 7c의 비교기(406) 또는 도 9 및 도 11 내지 도 13의 비교기(906a 또는 906b)와 유사하게, 대응하는 글로벌 비트 라인(GBL) 및 글로벌 비트 라인 바(GBLB)의 대응하는 전압과 기준 전압(VREF)을 비교하도록 구성되며, 따라서 유사한 상세한 설명은 생략된다.
SA/MUX(1420)는 NMOS 트랜지스터(1430), 비교기(1432) 및 지연 회로(1434)를 포함한다. 일부 실시예들에서, 비교기(1432)는 도 4 내지 도 7c의 비교기(406) 또는 도 9 및 도 11 내지 도 13의 비교기(906a 또는 906b)에 대응하고, 따라서 유사한 상세한 설명은 생략된다. 일부 실시예들에서, NMOS 트랜지스터(1430)는 도 7a 내지 도 7c의 NMOS 트랜지스터(702)에 대응하고, 따라서 유사한 상세한 설명은 생략된다.
NMOS 트랜지스터(1430)는 PDC 생성기 회로(1404) 및 더미 글로벌 비트 라인(GBLDMY)에 결합된다. NMOS 트랜지스터(1430)는 프리디스차지 제어 신호(PDC)에 응답하여 더미 글로벌 비트 라인(GBLDMY)의 전압을 기준 전압(VSS)을 향해 방전시키도록 구성된다.
비교기(1432)는 더미 글로벌 비트 라인(GBLDMY_FB) 및 지연 회로(1434)에 결합된다. 비교기(1432)는 더미 글로벌 비트 라인(GBLDMY)의 전압의 변화들에 응답하여 더미 글로벌 비트 라인(GBLDMY_FB)의 전압(TGBL)의 변화들을 추적하거나 감지하도록 구성된다. 예를 들어, 일부 실시예들에서, NMOS 트랜지스터(1430)가 더미 글로벌 비트 라인(GBLDMY)의 전압을 기준 전압(VSS)을 향해 방전시키는 것에 응답하여, 더미 글로벌 비트 라인(GBLDMY_FB)의 전압도 기준 전압(VSS)을 향해 그러나 대응하는 추적 어레이들(1422a 및 1422b) 내의 경로들을 통해 방전될 것이다. 비교기(1432)는 대응하는 추적 어레이들(1422a 및 1422b) 내의 경로들에 의한 더미 글로벌 비트 라인(GBLDMY)의 전압의 변화들에 응답하여 더미 글로벌 비트 라인(GBLDMY_FB)의 전압의 변화들을 감지하도록 구성된다. 따라서, 추적 어레이들(1422a 및 1422b)의 PVT 변동들이 비교기(1322)에 의해 감지된다. 일부 실시예들에서, 대응하는 추적 어레이들(1422a 및 1422b) 내의 경로들은 대응하는 추적 어레이들(1422a 및 1422b)의 종단점들에(예를 들면, NMOS 트랜지스터(1430)로부터 가장 멀리) 위치된다.
비교기(1432)는, 도 4 내지 도 7c의 비교기(406) 또는 도 9 및 도 11 내지 도 13의 비교기(906a 또는 906b)와 유사하게, 더미 글로벌 비트 라인(GBLDMY_FB)의 대응하는 전압(TGBL)과 기준 전압(VREF)을 비교하도록 구성되며, 따라서 유사한 상세한 설명은 생략된다.
SA/MUX(1420)는 더미 글로벌 비트 라인(GBLDMY_FB)의 전압(TGBL)과 기준 전압(VREF)의 비교를 지연 회로(1434)에 출력한다.
지연 회로(1434)는 제어 신호(PDC_STOP)를 출력하도록 구성된다. 일부 실시예들에서, 지연 회로는 제어 신호(PDC_STOP)에 지연을 추가하도록 구성된다. 지연 회로(1434)는 SA/MUX(1420)와 PDC 생성기 회로(1404) 사이에 결합된다. 지연 회로(1434)는 더미 글로벌 비트 라인(GBLDMY_FB)의 전압(TGBL)과 기준 전압(VREF)의 비교에 응답하여 제어 신호(PDC_STOP)를 생성하도록 구성된다. 일부 실시예들에서, 지연 회로(1434)에 의해 추가되는 지연이 증가되거나 감소됨으로써 프리디스차지 제어 신호(PDC)의 펄스 폭을 증가시키거나 감소시킨다. 일부 실시예들에서, 지연 회로(1434)는 직렬로 결합된 복수의 인버터들 또는 버퍼 회로를 포함한다. 일부 실시예들에서, 지연 회로(1434)가 도 15에 포함되어 있지 않다.
일부 실시예들에서, 메모리 회로(1500)는 메모리 회로(1400)와 관련하여 위에서 논의된 세부 사항들을 포함하여 본 명세서에서 기술된 하나 이상의 이점을 달성하도록 동작한다.
도 16은 일부 실시예들에 따른, 회로를 동작시키는 방법(1600)의 플로차트이다.
일부 실시예들에서, 도 16은 도 1 또는 도 2의 메모리 회로 또는 도 4 내지 도 7c, 도 9 또는 도 11 내지 도 15의 회로를 동작시키는 방법의 플로차트이다.
추가적인 동작들이 도 16에 묘사된 방법(1600) 이전, 동안, 및/또는 이후에 수행될 수 있다는 것과, 일부 다른 동작들이 본 명세서에서 단지 간략히 기술될 수 있다는 것이 이해된다. 방법(1600)이 회로들(100, 200, 300, 400, 500, 600, 700, 900, 1100, 1200, 1300, 1400 또는 1500) 중 하나 이상, 또는 파형들(800 또는 1000) 중 하나 이상의 특징들을 활용하고, 간략함을 위해 유사한 상세한 설명이 생략된다는 것이 이해된다.
일부 실시예에서, 방법(1600)의 동작들의 다른 순서가 본 개시의 범위 내에 있다. 방법(1600)은 예시적인 동작들을 포함하지만, 동작들이 반드시 도시된 순서로 수행되는 것은 아니다. 개시된 실시예들의 사상 및 범위에 따라, 동작들이 적절한 경우 추가되고, 대체되며, 순서가 변경되고/되거나 제거될 수 있다. 일부 실시예들에서, 방법(1600)의 동작들 중 하나 이상이 수행되지 않는다.
방법(1600)의 동작(1602)에서, 제1 값이 제1 메모리 셀에 저장된다. 일부 실시예들에서, 방법(1600)의 제1 메모리 셀은 적어도 메모리 셀(300, 402, 902a 또는 902b)을 포함한다. 일부 실시예들에서, 방법(1600)의 제1 값은 적어도 논리 0 또는 논리 1을 포함한다.
방법(1600)의 동작(1604)에서, 선택 신호(SEL)에 응답하여 선택 트랜지스터가 턴 온된다. 일부 실시예들에서, 방법(1600)의 선택 트랜지스터는 적어도 NMOS 트랜지스터(N1, N3a 또는 N3b)를 포함한다. 일부 실시예들에서, 선택 트랜지스터는 제1 메모리 셀과 제1 노드 사이에 결합된다. 일부 실시예들에서, 방법(1600)의 제1 노드는 적어도 노드(Nd3, Nd4a 또는 Nd4b)를 포함한다.
방법(1600)의 동작(1606)에서, 제1 전압이 제1 메모리 셀의 제1 워드 라인에 인가되는 것에 응답하여 제1 셀 전류(Icell)가 제1 메모리 셀을 통해 적어도 제1 노드로 흐르게 한다.
일부 실시예들에서, 방법(1600)의 제1 전압은 전압(VDD)을 포함한다. 일부 실시예들에서, 방법(1600)의 제1 워드 라인은 적어도 워드 라인(WL)을 포함한다. 일부 실시예들에서, 방법(1600)의 제2 노드는 적어도 노드(Nd5, Nd5a 또는 Nd5b)를 포함한다.
방법(1600)의 동작(1608)에서, 비교기에 의해, 제1 노드의 제2 전압을 기준 전압(VREF)과 비교함으로써 제1 출력 신호를 생성한다.
일부 실시예들에서, 방법(1600)의 제2 전압은 적어도 전압(VDL, DL 또는 DLB)을 포함한다. 일부 실시예들에서, 방법(1600)의 비교기는 적어도 비교기(406, 906a, 906b, 1442a, 1442 또는 1432)를 포함한다. 일부 실시예들에서, 방법(1600)의 제1 출력 신호는 적어도 출력 신호(SA_OUT, SA_OUTB, SA_OUT1, SA_OUTB1, OP_OUT, OP_OUTB) 또는 신호(C1)를 포함한다.
방법(1600)의 동작(1610)에서, 제1 출력 신호에 응답하여 검출 회로가 인에이블된다. 일부 실시예들에서, 방법(1600)의 검출 회로는 적어도 검출 회로(408, 508, 608, 1108a, 1108b, 1208a, 1208b, 1308a 또는 1308b)를 포함한다. 일부 실시예들에서, 방법(1600)의 검출 회로는 적어도 SA/MUX(1420)를 포함한다.
방법(1600)의 동작(1612)에서, 검출 회로를 인에이블시키는 것에 응답하여 선택 트랜지스터와 적어도 제1 노드 또는 제2 노드 사이의 제1 전류 경로가 차단된다.
일부 실시예들에서, 방법(1600)의 제1 전류 경로는 적어도 NMOS 트랜지스터(N1, N3a 또는 N3b)를 통한 적어도 회로 경로를 포함한다. 일부 실시예들에서, 방법(1600)의 제1 전류 경로는 제1 메모리 셀과 제1 노드 사이에 있다. 일부 실시예들에서, 방법(1600)의 제1 전류 경로는 제1 메모리 셀과 제2 노드 사이에 있다.
일부 실시예들에서, 동작(1612)은, 인버터(예를 들면, 인버터(I1, I1a 또는 I1b))에 의해, 반전된 제1 출력 신호(예를 들면, 신호(SOB1, S1a 또는 S1b))를 생성하는 단계, 반전된 제1 출력 신호에 응답하여 제1 트랜지스터(예를 들면, PMOS 트랜지스터(P1, P2, P1a, P1b, P2a 또는 P2b))를 턴 온시키는 단계, 제1 트랜지스터가 턴 온하는 것에 응답하여 제1 노드의 제2 전압을 제1 전압으로 풀링하는 단계, 및 제1 노드의 제2 전압을 제1 전압으로 풀링하는 것에 응답하여 선택 트랜지스터를 턴 오프시키는 단계를 더 포함한다. 일부 실시예들에서, 제1 트랜지스터는 제1 노드에 결합된다.
일부 실시예들에서, 방법(1600)은 리셋 신호(RESET)에 응답하여 검출 회로를 리셋시키는 단계, 및 플립플롭에 의해, 제2 출력 신호 및 반전된 제2 출력 신호를 생성하는 단계를 더 포함한다. 일부 실시예들에서, 방법(1600)의 제2 출력 신호는 적어도 출력 신호(SA_OUT, SA_OUTB, OP_OUT 또는 OP_OUTB)를 포함한다. 일부 실시예들에서, 방법(1600)의 반전된 제2 출력 신호는 적어도 출력 신호(SA_OUT, SA_OUTB, OP_OUT 또는 OP_OUTB)를 포함한다.
일부 실시예들에서, 동작(1612)은 제1 레벨(논리 0 또는 논리 1)로부터 제2 레벨(논리 1 또는 논리 0)로의 제1 출력 신호(예를 들면, 신호(C1, C1a 또는 C1b))의 전이에 응답하여 플립플롭을 트리거링하는 단계, 플립플롭으로 하여금 래치된 데이터 신호(예를 들면, IN1)를 제2 출력 신호로서 생성하게 하는 단계, 및 반전된 래치된 데이터 신호(예를 들면, SOB)에 응답하여 제1 트랜지스터(예를 들면, NMOS 트랜지스터(N2, N2a 또는 N2b))를 턴 오프시키는 단계 - 제1 트랜지스터는 제1 노드와 제2 노드 사이에 결합됨 - 를 더 포함한다.
일부 실시예들에서, 동작(1612)은 반전된 래치된 데이터 신호에 응답하여 제2 트랜지스터(예를 들면, PMOS 트랜지스터(P2, P2a 또는 P2b))를 턴 온시키는 단계, 제2 트랜지스터가 턴 온하는 것에 응답하여 제1 노드의 제2 전압을 제1 전압으로 풀링하는 단계, 및 제1 노드의 제2 전압을 제1 전압으로 풀링하는 것에 응답하여 선택 트랜지스터를 턴 오프시키는 단계를 더 포함한다. 일부 실시예들에서, 제2 트랜지스터는 제1 노드에 결합된다.
방법(1600)을 동작시키는 것에 의해, 메모리 회로는 메모리 회로(100 및 200), 또는 회로(400 내지 700, 900 또는 1100 내지 1400) 또는 파형들(800 또는 1000)과 관련하여 위에서 논의된 이점들을 달성하도록 동작한다. 방법(1600)이 적어도 도 4 내지 도 7, 도 9 및 도 11 내지 도 13의 부분들을 참조하여 위에서 기술되었지만, 방법(1600)은 도 14 및 도 15 중 하나 이상의 특징들을 활용한다는 것이 이해된다.
일부 실시예들에서, 방법(1600)의 동작들 중 하나 이상이 수행되지 않는다. 게다가, 도 3 내지 도 15에 도시된 다양한 PMOS 또는 NMOS 트랜지스터들이 특정 도펀트 유형(예를 들면, N형 또는 P형)인 것은 예시 목적을 위한 것이다. 본 개시의 실시예들은 특정 트랜지스터 유형으로 제한되지 않고, 도 3 내지 도 15에 도시된 PMOS 또는 NMOS 트랜지스터들 중 하나 이상은 상이한 트랜지스터/도펀트 유형의 대응하는 트랜지스터로 대체될 수 있다. 유사하게, 상기 설명에서 사용되는 다양한 신호들의 로우 또는 하이 논리 값이 또한 예시를 위한 것이다. 본 개시의 실시예들은 신호가 활성화되고/되거나 비활성화될 때 특정 논리 값으로 제한되지 않는다. 상이한 논리 값들을 선택하는 것은 다양한 실시예들의 범위 내에 있다. 도 3 내지 도 15에서 상이한 수의 인버터들을 선택하는 것은 다양한 실시예들의 범위 내에 있다. 도 3 내지 도 15에서 상이한 수의 트랜지스터들을 선택하는 것은 다양한 실시예들의 범위 내에 있다. 도 3 내지 도 15에서 상이한 수의 NAND 논리 게이트들을 선택하는 것은 다양한 실시예들의 범위 내에 있다.
도 17a는 일부 실시예들에 따른, PDC 생성기 회로(1700A)의 블록 다이어그램이다.
도 17a는 예시를 위해 단순화되어 있다. 일부 실시예들에서, PDC 생성기 회로(1700A)는 도 17a에 묘사된 것들 외에도 다양한 요소들을 포함하거나 또는 아래에서 논의되는 동작들을 수행하도록 다른 방식으로 배열된다.
PDC 생성기 회로(1700A)는 도 14 및 도 15의 PDC 생성기 회로(1404)의 실시예이고, 따라서 유사한 상세한 설명은 생략된다.
PDC 생성기 회로(1700A)는 플립플롭(1702) 및 인버터(1704)를 포함한다.
인버터(1704)는 플립플롭(1702)에 결합된다. 인버터(1704)는 판독 인에이블 신호(READEN)에 응답하여 판독 인에이블 신호(READENB)를 생성하도록 구성된다. 일부 실시예들에서, 판독 인에이블 신호(READENB)는 판독 인에이블 신호(READEN)로부터 반전되고, 그 반대의 경우도 마찬가지이다.
인버터(1704)의 입력 단자는 판독 인에이블 신호(READEN)를 수신하도록 구성된다. 인버터(1704)의 출력 단자는 플립플롭(1702)의 세트 단자(SET)에 결합된다. 인버터(1704)의 출력 단자는 판독 인에이블 신호(READENB)를 출력하도록 구성된다.
플립플롭(1702)은 제어 신호(PDC_STOP), 판독 인에이블 신호(READENB) 및 데이터 신호(Din)를 수신하도록 구성된다. 플립플롭(1702)은 적어도 제어 신호(PDC_STOP), 판독 인에이블 신호(READENB) 또는 데이터 신호(Din)에 응답하여 펄스 제어 신호(PDC)를 생성하도록 구성된다.
플립플롭(1702)은 DQ 플립플롭이다. 일부 실시예들에서, 플립플롭(1702)은 SR 플립플롭, T 플립플롭, JK 플립플롭 등을 포함한다. 적어도 플립플롭(1702)에 대한 다른 유형들의 플립플롭들 또는 구성들이 본 개시의 범위 내에 있다.
플립플롭(1702)은 클록 입력 단자(CLK), 데이터 입력 단자(D), 세트 단자(SET) 및 출력 단자(Q)를 갖는다.
일부 실시예들에서, 클록 입력 단자(CLK)는 도 15의 지연 회로(1434)의 출력 단자에 결합된다. 클록 입력 단자(CLK)는 지연 회로(1434)로부터 제어 신호(PDC_STOP)를 수신하도록 구성된다. 일부 실시예들에서, 플립플롭(1702)은 포지티브 에지 트리거 플립플롭이고, 논리 0으로부터 논리 1로의 제어 신호(PDC_STOP)의 전이는 플립플롭(1702)으로 하여금 데이터 입력 단자(D)에 수신되는 데이터 신호(Din)를 래치하게 할 것이다. 일부 실시예들에서, 플립플롭(1702)은 네거티브 에지 트리거 플립플롭이다.
데이터 입력 단자(D)는 데이터 신호(Din)를 수신하도록 구성된다. 데이터 신호(Din)는 논리 0이다. 일부 실시예들에서, 데이터 신호(Din)는 논리 1이다. 데이터 입력 단자(D)는 데이터 신호(Din)의 소스(도시되지 않음)에 결합된다. 일부 실시예들에서, 데이터 입력 단자(D)는 기준 전압 공급 노드(VSSN)에 결합된다.
출력 단자(Q)는 펄스 제어 신호(PDC)를 출력하도록 구성된다. 일부 실시예들에서, 출력 단자(Q)는 도 15의 NMOS 트랜지스터들(1430, 1440a 및 1440b)에 결합된다.
세트 단자(SET)는 판독 인에이블 신호(READENB)를 수신하도록 구성된다. 일부 실시예들에서, 판독 인에이블 신호(READENB)는 플립플롭(1702)을 세트시키도록 구성된다. 일부 실시예들에서, 판독 인에이블 신호(READENB)가 논리 1인 것에 응답하여 플립플롭(1702)이 세트된다. 일부 실시예들에서, 플립플롭(1702)이 세트되는 것에 응답하여, 플립플롭(1702)은 데이터 입력 단자(D)에 수신되는 데이터 신호(Din)를 무시하고, 플립플롭(1702)의 펄스 제어 신호(PDC)는 논리 1로서 세트된다. 일부 실시예들에서, 판독 인에이블 신호(READENB)가 논리 0인 것에 응답하여 플립플롭(1702)이 리셋된다.
도 17b는 일부 실시예들에 따른, PDC 생성기 회로(1700A)의 파형들의 타이밍 다이어그램(1700B)이다.
일부 실시예들에서, 도 17b는 일부 실시예들에 따른, 도 14 및 도 15에서의 적어도 PDC 생성기 회로(1404)의 파형들의 타이밍 다이어그램(1700B)이다.
도 17b의 타이밍 다이어그램(1700B)에서, 데이터 신호(Din)는 논리 0이다. 일부 실시예들에서, 데이터 신호(Din)는 논리 1이다.
시간 T1 이전에, 판독 인에이블 신호(READEN)와 제어 신호(PDC_STOP)는 둘 모두 논리 0이고, 펄스 제어 신호(PDC)는 논리 1이다. 판독 인에이블 신호(READEN)가 논리 0인 것에 응답하여, 판독 인에이블 신호(READENB)는 논리 1이고, 플립플롭(1702)은 SET 상태에 있으며, 플립플롭(1702)의 출력(Q)(예를 들면, 펄스 제어 신호(PDC))은 논리 1로 세트된다.
시간 T1에서, 판독 인에이블 신호(READEN)가 논리 0으로부터 논리 1로 전이하여, 판독 인에이블 신호(READENB)가 인버터(1704)에 의해 논리 1로부터 논리 0으로 전이하게 한다. 판독 인에이블 신호(READENB)가 논리 0인 것에 응답하여, 플립플롭(1702)은 더 이상 SET 상태에 있지 않으며, 플립플롭(1702)의 클록 입력 단자(CLK) 상의 변화들은 이제 플립플롭(1702)의 출력 단자(Q) 상의 변화들을 야기할 수 있다.
시간 T2에서, 제어 신호(PDC_STOP)가 논리 0으로부터 논리 1로 전이한다.
시간 T3에서, 제어 신호(PDC_STOP)가 논리 0으로부터 논리 1로 전이하는 것(예를 들면, 클록 신호의 상승 에지)에 응답하여, 펄스 제어 신호(PDC)는 데이터 신호(Din)의 값(예를 들면, 논리 0)을 채택하고 논리 1로부터 논리 0으로 전이한다. 일부 실시예들에서, 시간 T2는 시간 T3과 동일하고, 클록 입력 단자(CLK) 상의 제어 신호(PDC_STOP)의 전이에 응답하여 플립플롭(1702)은 지연을 갖지 않는다.
시간 T4에서, 판독 인에이블 신호(READEN)가 논리 1로부터 논리 0으로 전이하여, 판독 인에이블 신호(READENB)가 인버터(1704)에 의해 논리 0으로부터 논리 1로 전이하게 한다. 판독 인에이블 신호(READENB)가 논리 1인 것에 응답하여, 플립플롭(1702)으로 하여금 SET 상태에 진입하게 하고 이는 플립플롭(1702)의 출력(Q)(예를 들면, 펄스 제어 신호(PDC))이 논리 0으로부터 논리 1로 전환하게 한다.
시간 T4에서, 제어 신호(PDC_STOP)가 논리 1로부터 논리 0으로 전이한다. 일부 실시예들에서, 플립플롭(1702)이 SET 상태에 진입하기 때문에, 플립플롭(1702)의 클록 입력 단자(CLK) 상의 변화들은 플립플롭(1702)의 출력 단자(Q) 상의 변화들을 야기하지 않을 것이다.
PDC 생성기 회로(1700A) 또는 타이밍 다이어그램(1700B)의 다른 파형들이 본 개시의 범위 내에 있다.
개시된 실시예들 중 하나 이상이 위에 기재된 장점들 중 하나 이상을 달성한다는 것이 본 기술 분야의 통상의 기술자에 의해 쉽게 이해될 것이다. 전술한 명세서를 읽은 후에, 통상의 기술자는 본 명세서에서 대체로 개시된 바와 같이 다양한 변경들, 등가물들의 치환들 및 다양한 다른 실시예들을 실시할 수 있을 것이다. 따라서 이에 대해 부여되는 보호는 첨부된 청구항들 및 그 등가물들에 포함되는 한정(definition)에 의해서만 제한되는 것으로 의도된다.
본 설명의 일 양태는 메모리 회로에 관한 것이다. 메모리 회로는 비휘발성 메모리 셀, 비휘발성 메모리 셀에 결합되고, 제1 출력 신호를 생성하도록 구성된 감지 증폭기, 및 감지 증폭기 및 비휘발성 메모리 셀에 결합된 검출 회로를 포함한다. 검출 회로는 제1 출력 신호를 래치하고 비휘발성 메모리 셀과 감지 증폭기 사이의 전류 경로를 차단하도록 구성된다. 일부 실시예들에서, 비휘발성 메모리 셀은 제1 게이트, 제1 드레인 및 제1 소스를 포함하는 제1 트랜지스터 - 제1 게이트는 프로그램 워드 라인에 결합됨 -; 및 제2 게이트, 제2 드레인 및 제2 소스를 포함하는 제2 트랜지스터 - 제2 게이트는 판독 워드 라인에 결합되고, 제2 드레인은 제1 소스에 결합되며, 제2 소스는 감지 증폭기에 결합됨 - 를 포함한다. 일부 실시예들에서, 감지 증폭기는 제1 입력 단자, 제2 입력 단자 및 제1 출력 단자를 포함하는 비교기 - 제1 입력 단자는 제1 노드에 의해 비휘발성 메모리 셀에 결합되고, 제1 전압을 수신하도록 구성되며, 제2 입력 단자는 제2 전압을 수신하도록 구성되고, 제1 출력 단자는 제1 출력 신호를 출력하도록 구성됨 - 를 포함한다. 일부 실시예들에서, 감지 증폭기는 제1 단부 및 제2 단부를 갖는 제1 전류원 - 제1 전류원의 제1 단부는 제1 노드, 비교기의 제1 입력 단자 및 비휘발성 메모리 셀에 결합되고, 제1 전류원의 제2 단부는 제1 전압 공급원에 결합됨 - 을 더 포함한다. 일부 실시예들에서, 검출 회로는 비교기의 제1 출력 단자에 결합되고, 제1 출력 신호를 수신하도록 구성된 제1 인버터의 제1 입력 단자, 및 반전된 제1 출력 신호를 생성하도록 구성된 제1 인버터의 제1 출력 단자를 포함하는 를 포함하는 제1 인버터를 포함한다. 일부 실시예들에서, 검출 회로는 제3 게이트, 제3 드레인 및 제3 소스를 포함하는 제3 트랜지스터 - 제3 트랜지스터의 제3 게이트는 제1 인버터의 제1 출력 단자에 결합되고, 반전된 제1 출력 신호를 수신하도록 구성되며, 제3 트랜지스터의 제3 소스는 제1 전압 공급원과 상이한 제2 전압 공급원에 결합되고, 제3 트랜지스터의 제3 드레인은 제1 노드, 비교기의 제1 입력 단자, 비휘발성 메모리 셀 및 제1 전류원의 제1 단부에 결합됨 - 를 더 포함하며, 여기서 제1 출력 신호는 비휘발성 메모리 셀에 저장된 데이터에 대응한다. 일부 실시예들에서, 제3 트랜지스터는 반전된 제1 출력 신호에 응답하여 제1 노드의 전압을 제1 전압 공급원의 전압으로 설정하고, 제1 노드의 전압이 제1 전압 공급원의 전압인 것에 응답하여, 제2 트랜지스터를 턴 오프시키도록 구성된다. 일부 실시예들에서, 검출 회로는 비교기의 제1 출력 단자에 결합되고, 제1 출력 신호를 수신하도록 구성된 플립플롭의 제1 입력 단자, 제1 데이터 신호를 수신하도록 구성된 플립플롭의 제2 입력 단자, 제1 리셋 신호를 수신하도록 구성된 플립플롭의 제3 입력 단자, 제2 출력 신호를 생성하도록 구성된 플립플롭의 제1 출력 단자, 및 반전된 제2 출력 신호를 생성하도록 구성된 플립플롭의 제2 출력 단자를 포함하는 플립플롭을 포함한다. 일부 실시예들에서, 검출 회로는 제3 게이트, 제3 드레인 및 제3 소스를 포함하는 제3 트랜지스터 - 제3 트랜지스터의 제3 게이트는 플립플롭의 제2 출력 단자에 결합되고, 반전된 제2 출력 신호를 수신하도록 구성되고, 제3 트랜지스터의 제3 소스는 제2 노드에 결합되며, 제3 트랜지스터의 제3 드레인은 제1 노드, 비교기의 제1 입력 단자 및 비휘발성 메모리 셀에 결합됨 - 를 더 포함하며, 여기서 제2 출력 신호는 비휘발성 메모리 셀에 저장된 데이터에 대응한다. 일부 실시예들에서, 감지 증폭기는 제1 단부 및 제2 단부를 갖는 제1 전류원 - 제1 전류원의 제1 단부는 제2 노드 및 제3 트랜지스터의 제3 소스, 비교기의 제1 입력 단자 및 비휘발성 메모리 셀에 결합되고, 제1 전류원의 제2 단부는 제1 전압 공급원에 결합됨 - 을 더 포함한다. 일부 실시예들에서, 검출 회로는 제4 게이트, 제4 드레인 및 제4 소스를 포함하는 제4 트랜지스터 - 제4 트랜지스터의 제4 게이트는 플립플롭의 제2 출력 단자에 결합되고, 반전된 제2 출력 신호를 수신하도록 구성되고, 제4 트랜지스터의 제4 소스는 제1 전압 공급원과 상이한 제2 전압 공급원에 결합되며, 제4 트랜지스터의 제4 드레인은 제1 노드, 비교기의 제1 입력 단자 및 비휘발성 메모리 셀에 결합됨 - 를 더 포함한다.
본 설명의 다른 양태는 메모리 회로에 관한 것이다. 메모리 회로는 제1 값을 저장하도록 구성된 제1 비휘발성 메모리 셀, 제1 값으로부터 반전된 제2 값을 저장하도록 구성된 제2 비휘발성 메모리 셀, 제1 비휘발성 메모리 셀에 결합되고, 제1 출력 신호를 생성하도록 구성된 제1 감지 증폭기, 제2 비휘발성 메모리 셀에 결합되고, 제2 출력 신호를 생성하도록 구성된 제2 감지 증폭기, 및 제1 감지 증폭기 및 제2 감지 증폭기에 결합되고, 제1 출력 신호 및 제2 출력 신호를 래치하도록 구성된 래치를 포함한다. 일부 실시예들에서, 래치는 제1 입력 단자, 제2 입력 단자 및 제1 출력 단자를 포함하는 제1 NAND 논리 게이트 - 제1 NAND 논리 게이트의 제1 입력 단자는 제1 감지 증폭기에 결합되고, 제1 출력 신호를 수신하도록 구성되며, 제1 NAND 논리 게이트의 제1 출력 단자는 제1 NAND 출력 신호를 출력하도록 구성됨 - 를 포함한다. 일부 실시예들에서, 래치는 제1 입력 단자, 제2 입력 단자 및 제1 출력 단자를 포함하는 제2 NAND 논리 게이트 - 제2 NAND 논리 게이트의 제1 입력 단자는 제1 감지 증폭기에 결합되고, 제2 출력 신호를 수신하도록 구성되며, 제2 NAND 논리 게이트의 제1 출력 단자는 제2 NAND 출력 신호를 출력하도록 구성됨 - 를 더 포함한다. 일부 실시예들에서, 제1 NAND 논리 게이트의 제2 입력 단자는 제2 NAND 논리 게이트의 제1 출력 단자에 결합되고, 제2 NAND 출력 신호를 수신하도록 구성되며, 제2 NAND 논리 게이트의 제2 입력 단자는 제1 NAND 논리 게이트의 제1 출력 단자에 결합되고, 제1 NAND 출력 신호를 수신하도록 구성된다. 일부 실시예들에서, 래치는 제1 NAND 논리 게이트의 제1 출력 단자에 결합되고, 제1 NAND 출력 신호를 수신하도록 구성된 제1 인버터의 제1 입력 단자, 및 반전된 제1 NAND 출력 신호를 생성하도록 구성된 제1 인버터의 제1 출력 단자를 포함하는 제1 인버터를 더 포함한다. 일부 실시예들에서, 래치는 제2 NAND 논리 게이트의 제1 출력 단자에 결합되고, 제2 NAND 출력 신호를 수신하도록 구성된 제2 인버터의 제1 입력 단자, 및 반전된 제2 NAND 출력 신호를 생성하도록 구성된 제2 인버터의 제1 출력 단자를 포함하는 제2 인버터를 더 포함한다. 일부 실시예들에서, 반전된 제1 NAND 출력 신호는 제1 비휘발성 메모리 셀에 저장된 제1 값에 대응하고, 반전된 제2 NAND 출력 신호는 제2 비휘발성 메모리 셀에 저장된 제2 값에 대응한다. 일부 실시예들에서, 제1 감지 증폭기는 제1 입력 단자, 제2 입력 단자 및 제1 출력 단자를 포함하는 제1 비교기 - 제1 비교기의 제1 입력 단자는 제1 노드에 의해 제1 비휘발성 메모리 셀에 결합되고, 제1 전압을 수신하도록 구성되며, 제1 비교기의 제2 입력 단자는 기준 전압을 수신하도록 구성되고, 제1 비교기의 제1 출력 단자는 제1 출력 신호를 출력하도록 구성됨 - 를 포함한다. 일부 실시예들에서, 제1 감지 증폭기는 제1 단부 및 제2 단부를 갖는 제1 전류원 - 제1 전류원의 제1 단부는 제1 노드, 제1 비교기의 제1 입력 단자 및 제1 비휘발성 메모리 셀에 결합되고, 제1 전류원의 제2 단부는 제1 전압 공급원에 결합됨 - 을 더 포함한다. 일부 실시예들에서, 제2 감지 증폭기는 제1 입력 단자, 제2 입력 단자 및 제1 출력 단자를 포함하는 제2 비교기 - 제2 비교기의 제1 입력 단자는 제2 노드에 의해 제2 비휘발성 메모리 셀에 결합되고, 제2 전압을 수신하도록 구성되며, 제2 비교기의 제2 입력 단자는 기준 전압을 수신하도록 구성되고, 제2 비교기의 제1 출력 단자는 제2 출력 신호를 출력하도록 구성됨 - 를 포함한다. 일부 실시예들에서, 제2 감지 증폭기는 제1 단부 및 제2 단부를 갖는 제2 전류원 - 제2 전류원의 제1 단부는 제2 노드, 제2 비교기의 제1 입력 단자 및 제2 비휘발성 메모리 셀에 결합되고, 제2 전류원의 제2 단부는 제1 전압 공급원에 결합됨 - 을 더 포함한다. 일부 실시예들에서, 메모리 회로는 제1 감지 증폭기 및 제1 비휘발성 메모리 셀에 결합된 제1 검출 회로 - 제1 검출 회로는 제1 출력 신호를 래치하고 제1 휘발성 메모리 셀과 제1 감지 증폭기 사이의 제1 전류 경로를 차단하도록 구성됨 - 를 더 포함한다. 일부 실시예들에서, 메모리 회로는 제2 감지 증폭기 및 제2 비휘발성 메모리 셀에 결합된 제2 검출 회로 - 제2 검출 회로는 제2 출력 신호를 래치하고 제2 휘발성 메모리 셀 및 제2 감지 증폭기 사이의 제2 전류 경로를 차단하도록 구성됨 - 를 더 포함한다. 일부 실시예들에서, 제1 검출 회로는 제1 비교기의 제1 출력 단자에 결합되고 제1 출력 신호를 수신하도록 구성된 제1 인버터의 제1 입력 단자, 및 반전된 제1 출력 신호를 생성하도록 구성된 제1 인버터의 제1 출력 단자를 포함하는 제1 인버터를 포함한다. 일부 실시예들에서, 제1 검출 회로는 제1 게이트, 제1 드레인 및 제1 소스를 포함하는 제1 트랜지스터 - 제1 트랜지스터의 제1 게이트는 제1 인버터의 제1 출력 단자에 결합되고 반전된 제1 출력 신호를 수신하도록 구성되며, 제1 트랜지스터의 제1 소스는 제1 전압 공급원과 상이한 제2 전압 공급원에 결합되고, 제1 트랜지스터의 제1 드레인은 제1 노드, 제1 비교기의 제1 입력 단자, 제1 비휘발성 메모리 셀 및 제1 전류원의 제1 단부에 결합됨 - 를 더 포함한다. 일부 실시예들에서, 제2 검출 회로는 제2 비교기의 제1 출력 단자에 결합되고 제2 출력 신호를 수신하도록 구성된 제2 인버터의 제1 입력 단자, 및 반전된 제2 출력 신호를 생성하도록 구성된 제2 인버터의 제1 출력 단자를 포함하는 제2 인버터를 포함한다. 일부 실시예들에서, 제2 검출 회로는 제2 게이트, 제2 드레인 및 제2 소스를 포함하는 제2 트랜지스터 - 제2 트랜지스터의 제2 게이트는 제2 인버터의 제1 출력 단자에 결합되고 반전된 제2 출력 신호를 수신하도록 구성되며, 제2 트랜지스터의 제2 소스는 제2 전압 공급원에 결합되며, 제2 트랜지스터의 제2 드레인은 제2 노드, 제2 비교기의 제1 입력 단자, 제2 비휘발성 메모리 셀 및 제2 전류원의 제1 단부에 결합됨 - 를 더 포함한다.
본 설명의 또 다른 양태는 메모리 회로를 동작시키는 방법에 관한 것이다. 이 방법은 제1 메모리 셀에 제1 값을 저장하는 단계, 선택 신호에 응답하여 선택 트랜지스터를 턴 온시키는 단계 - 선택 트랜지스터는 제1 메모리 셀과 제1 노드 사이에 결합됨 -, 제1 메모리 셀의 제1 워드 라인에 제1 전압을 인가함으로써 제1 셀 전류가 제1 메모리 셀을 통해 적어도 제1 노드로 흐르게 하는 단계, 비교기에 의해, 제1 노드의 제2 전압을 기준 전압과 비교함으로써 제1 출력 신호를 생성하는 단계, 제1 출력 신호에 응답하여 검출 회로를 인에이블시키는 단계, 및 검출 회로를 인에이블시키는 것에 응답하여 선택 트랜지스터와 적어도 제1 노드 또는 제2 노드 사이의 제1 전류 경로를 차단하는 단계를 포함한다. 일부 실시예들에서, 선택 트랜지스터와 적어도 제1 노드 또는 제2 노드 사이의 제1 전류 경로를 차단하는 단계는, 인버터에 의해, 반전된 제1 출력 신호를 생성하는 단계; 반전된 제1 출력 신호에 응답하여 제1 트랜지스터를 턴 온시키는 단계 - 제1 트랜지스터는 제1 노드에 결합됨 -; 제1 트랜지스터가 턴 온하는 것에 응답하여 제1 노드의 제2 전압을 제1 전압으로 풀링하는 단계; 및 제1 노드의 제2 전압을 제1 전압으로 풀링하는 것에 응답하여 선택 트랜지스터를 턴 오프시키는 단계를 포함한다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태들을 더 잘 이해할 수 있도록 여러 실시예들의 특징들의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하는 것 및/또는 동일한 장점들을 달성하는 것을 위해 다른 프로세스들 및 구조체들을 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성들이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경들, 대체들 및 수정들을 행할 수 있음을 또한 인식할 것이다.
실시예
실시예 1. 메모리 회로에 있어서,
비휘발성 메모리 셀;
상기 비휘발성 메모리 셀에 결합되고, 제1 출력 신호를 생성하도록 구성된 감지 증폭기; 및
상기 감지 증폭기 및 상기 비휘발성 메모리 셀에 결합된 검출 회로 - 상기 검출 회로는 상기 제1 출력 신호를 래치하고 상기 비휘발성 메모리 셀과 상기 감지 증폭기 사이의 전류 경로를 차단하도록(disrupt) 구성됨 -
를 포함하는, 메모리 회로.
실시예 2. 실시예 1에 있어서,
상기 비휘발성 메모리 셀은:
제1 게이트, 제1 드레인 및 제1 소스를 포함하는 제1 트랜지스터 - 상기 제1 게이트는 프로그램 워드 라인에 결합됨 -; 및
제2 게이트, 제2 드레인 및 제2 소스를 포함하는 제2 트랜지스터 - 상기 제2 게이트는 판독 워드 라인에 결합되고, 상기 제2 드레인은 상기 제1 소스에 결합되며, 상기 제2 소스는 상기 감지 증폭기에 결합됨 -
를 포함하는 것인, 메모리 회로.
실시예 3. 실시예 2에 있어서,
상기 감지 증폭기는:
제1 입력 단자, 제2 입력 단자 및 제1 출력 단자를 포함하는 비교기 - 상기 제1 입력 단자는 제1 노드에 의해 상기 비휘발성 메모리 셀에 결합되고, 제1 전압을 수신하도록 구성되며, 상기 제2 입력 단자는 제2 전압을 수신하도록 구성되고, 상기 제1 출력 단자는 상기 제1 출력 신호를 출력하도록 구성됨 -
를 포함하는 것인, 메모리 회로.
실시예 4. 실시예 3에 있어서,
상기 감지 증폭기는:
제1 단부 및 제2 단부를 갖는 제1 전류원 - 상기 제1 전류원의 상기 제1 단부는 상기 제1 노드, 상기 비교기의 상기 제1 입력 단자 및 상기 비휘발성 메모리 셀에 결합되고, 상기 제1 전류원의 상기 제2 단부는 제1 전압 공급원에 결합됨 -
을 더 포함하는 것인, 메모리 회로.
실시예 5. 실시예 4에 있어서,
상기 검출 회로는:
상기 비교기의 상기 제1 출력 단자에 결합되고 상기 제1 출력 신호를 수신하도록 구성된 제1 인버터의 제1 입력 단자, 및 반전된 제1 출력 신호를 생성하도록 구성된 상기 제1 인버터의 제1 출력 단자를 포함하는, 상기 제1 인버터; 및
제3 게이트, 제3 드레인 및 제3 소스를 포함하는 제3 트랜지스터 - 상기 제3 트랜지스터의 상기 제3 게이트는 상기 제1 인버터의 상기 제1 출력 단자에 결합되고, 상기 반전된 제1 출력 신호를 수신하도록 구성되며, 상기 제3 트랜지스터의 상기 제3 소스는 상기 제1 전압 공급원과는 상이한 제2 전압 공급원에 결합되고, 상기 제3 트랜지스터의 상기 제3 드레인은 상기 제1 노드, 상기 비교기의 상기 제1 입력 단자, 상기 비휘발성 메모리 셀 및 상기 제1 전류원의 상기 제1 단부에 결합됨 -
를 포함하며,
상기 제1 출력 신호는 상기 비휘발성 메모리 셀에 저장된 데이터에 대응하는 것인, 메모리 회로.
실시예 6. 실시예 5에 있어서,
상기 제3 트랜지스터는, 상기 반전된 제1 출력 신호에 응답하여 상기 제1 노드의 전압을 상기 제1 전압 공급원의 전압으로 설정하고, 상기 제1 노드의 상기 전압이 상기 제1 전압 공급원의 상기 전압인 것에 응답하여 상기 제2 트랜지스터를 턴 오프시키도록 구성되는 것인, 메모리 회로.
실시예 7. 실시예 3에 있어서,
상기 검출 회로는:
상기 비교기의 상기 제1 출력 단자에 결합되고 상기 제1 출력 신호를 수신하도록 구성된 플립플롭의 제1 입력 단자, 제1 데이터 신호를 수신하도록 구성된 상기 플립플롭의 제2 입력 단자, 제1 리셋 신호를 수신하도록 구성된 상기 플립플롭의 제3 입력 단자, 제2 출력 신호를 생성하도록 구성된 상기 플립플롭의 제1 출력 단자, 및 반전된 제2 출력 신호를 생성하도록 구성된 상기 플립플롭의 제2 출력 단자를 포함하는, 상기 플립플롭
을 포함하는 것인, 메모리 회로.
실시예 8. 실시예 7에 있어서,
상기 검출 회로는:
제3 게이트, 제3 드레인 및 제3 소스를 포함하는 제3 트랜지스터 - 상기 제3 트랜지스터의 상기 제3 게이트는 상기 플립플롭의 상기 제2 출력 단자에 결합되고, 상기 반전된 제2 출력 신호를 수신하도록 구성되고, 상기 제3 트랜지스터의 상기 제3 소스는 제2 노드에 결합되며, 상기 제3 트랜지스터의 상기 제3 드레인은 상기 제1 노드, 상기 비교기의 상기 제1 입력 단자 및 상기 비휘발성 메모리 셀에 결합됨 -
를 더 포함하며,
상기 제2 출력 신호는 상기 비휘발성 메모리 셀에 저장된 데이터에 대응하는 것인, 메모리 회로.
실시예 9. 실시예 8에 있어서,
상기 감지 증폭기는:
제1 단부 및 제2 단부를 갖는 제1 전류원 - 상기 제1 전류원의 상기 제1 단부는 상기 제2 노드 및 상기 제3 트랜지스터의 상기 제3 소스, 상기 비교기의 상기 제1 입력 단자 및 상기 비휘발성 메모리 셀에 결합되고, 상기 제1 전류원의 상기 제2 단부는 제1 전압 공급원에 결합됨 -
을 더 포함하는 것인, 메모리 회로.
실시예 10. 실시예 9에 있어서,
상기 검출 회로는:
제4 게이트, 제4 드레인 및 제4 소스를 포함하는 제4 트랜지스터 - 상기 제4 트랜지스터의 상기 제4 게이트는 상기 플립플롭의 상기 제2 출력 단자에 결합되고, 상기 반전된 제2 출력 신호를 수신하도록 구성되고, 상기 제4 트랜지스터의 상기 제4 소스는 상기 제1 전압 공급원과는 상이한 제2 전압 공급원에 결합되며, 상기 제4 트랜지스터의 상기 제4 드레인은 상기 제1 노드, 상기 비교기의 상기 제1 입력 단자 및 상기 비휘발성 메모리 셀에 결합됨 -
를 더 포함하는 것인, 메모리 회로.
실시예 11. 메모리 회로에 있어서,
제1 값을 저장하도록 구성된 제1 비휘발성 메모리 셀;
상기 제1 값으로부터 반전된 제2 값을 저장하도록 구성된 제2 비휘발성 메모리 셀;
상기 제1 비휘발성 메모리 셀에 결합되고, 제1 출력 신호를 생성하도록 구성된 제1 감지 증폭기;
상기 제2 비휘발성 메모리 셀에 결합되고, 제2 출력 신호를 생성하도록 구성된 제2 감지 증폭기; 및
상기 제1 감지 증폭기 및 상기 제2 감지 증폭기에 결합되고, 상기 제1 출력 신호 및 상기 제2 출력 신호를 래치하도록 구성된 래치
를 포함하는, 메모리 회로.
실시예 12. 실시예 11에 있어서,
상기 래치는:
제1 입력 단자, 제2 입력 단자 및 제1 출력 단자를 포함하는 제1 NAND 논리 게이트 - 상기 제1 NAND 논리 게이트의 상기 제1 입력 단자는 상기 제1 감지 증폭기에 결합되고, 상기 제1 출력 신호를 수신하도록 구성되며, 상기 제1 NAND 논리 게이트의 상기 제1 출력 단자는 제1 NAND 출력 신호를 출력하도록 구성됨 -; 및
제1 입력 단자, 제2 입력 단자 및 제1 출력 단자를 포함하는 제2 NAND 논리 게이트 - 상기 제2 NAND 논리 게이트의 상기 제1 입력 단자는 상기 제1 감지 증폭기에 결합되고, 상기 제2 출력 신호를 수신하도록 구성되며, 상기 제2 NAND 논리 게이트의 상기 제1 출력 단자는 제2 NAND 출력 신호를 출력하도록 구성됨 -
를 포함하며,
상기 제1 NAND 논리 게이트의 상기 제2 입력 단자는 상기 제2 NAND 논리 게이트의 상기 제1 출력 단자에 결합되고, 상기 제2 NAND 출력 신호를 수신하도록 구성되며,
상기 제2 NAND 논리 게이트의 상기 제2 입력 단자는 상기 제1 NAND 논리 게이트의 상기 제1 출력 단자에 결합되고, 상기 제1 NAND 출력 신호를 수신하도록 구성되는 것인, 메모리 회로.
실시예 13. 실시예 12에 있어서,
상기 래치는:
상기 제1 NAND 논리 게이트의 상기 제1 출력 단자에 결합되고 상기 제1 NAND 출력 신호를 수신하도록 구성된 제1 인버터의 제1 입력 단자, 및 반전된 제1 NAND 출력 신호를 생성하도록 구성된 상기 제1 인버터의 제1 출력 단자를 포함하는, 상기 제1 인버터; 및
상기 제2 NAND 논리 게이트의 상기 제1 출력 단자에 결합되고 상기 제2 NAND 출력 신호를 수신하도록 구성된 제2 인버터의 제1 입력 단자, 및 반전된 제2 NAND 출력 신호를 생성하도록 구성된 상기 제2 인버터의 제1 출력 단자를 포함하는, 상기 제2 인버터
를 더 포함하며,
상기 반전된 제1 NAND 출력 신호는 상기 제1 비휘발성 메모리 셀에 저장된 상기 제1 값에 대응하고, 상기 반전된 제2 NAND 출력 신호는 상기 제2 비휘발성 메모리 셀에 저장된 상기 제2 값에 대응하는 것인, 메모리 회로.
실시예 14. 실시예 11에 있어서,
상기 제1 감지 증폭기는:
제1 입력 단자, 제2 입력 단자 및 제1 출력 단자를 포함하는 제1 비교기 - 상기 제1 비교기의 상기 제1 입력 단자는 제1 노드에 의해 상기 제1 비휘발성 메모리 셀에 결합되고, 제1 전압을 수신하도록 구성되며, 상기 제1 비교기의 상기 제2 입력 단자는 기준 전압을 수신하도록 구성되고, 상기 제1 비교기의 상기 제1 출력 단자는 상기 제1 출력 신호를 출력하도록 구성됨 -; 및
제1 단부 및 제2 단부를 갖는 제1 전류원 - 상기 제1 전류원의 상기 제1 단부는 상기 제1 노드, 상기 제1 비교기의 상기 제1 입력 단자 및 상기 제1 비휘발성 메모리 셀에 결합되고, 상기 제1 전류원의 상기 제2 단부는 제1 전압 공급원에 결합됨 -
을 포함하는 것인, 메모리 회로.
실시예 15. 실시예 14에 있어서,
상기 제2 감지 증폭기는:
제1 입력 단자, 제2 입력 단자 및 제1 출력 단자를 포함하는 제2 비교기 - 상기 제2 비교기의 상기 제1 입력 단자는 제2 노드에 의해 상기 제2 비휘발성 메모리 셀에 결합되고, 제2 전압을 수신하도록 구성되며, 상기 제2 비교기의 상기 제2 입력 단자는 기준 전압을 수신하도록 구성되고, 상기 제2 비교기의 상기 제1 출력 단자는 상기 제2 출력 신호를 출력하도록 구성됨 -; 및
제1 단부 및 제2 단부를 갖는 제2 전류원 - 상기 제2 전류원의 상기 제1 단부는 상기 제2 노드, 상기 제2 비교기의 상기 제1 입력 단자 및 상기 제2 비휘발성 메모리 셀에 결합되고, 상기 제2 전류원의 상기 제2 단부는 상기 제1 전압 공급원에 결합됨 -
을 포함하는 것인, 메모리 회로.
실시예 16. 실시예 15에 있어서,
상기 제1 감지 증폭기 및 상기 제1 비휘발성 메모리 셀에 결합된 제1 검출 회로 - 상기 제1 검출 회로는, 상기 제1 출력 신호를 래치하고 상기 제1 휘발성 메모리 셀과 상기 제1 감지 증폭기 사이의 제1 전류 경로를 차단하도록 구성됨 -; 및
상기 제2 감지 증폭기 및 상기 제2 비휘발성 메모리 셀에 결합된 제2 검출 회로 - 상기 제2 검출 회로는, 상기 제2 출력 신호를 래치하고 상기 제2 휘발성 메모리 셀 및 상기 제2 감지 증폭기 사이의 제2 전류 경로를 차단하도록 구성됨 -
를 더 포함하는, 메모리 회로.
실시예 17. 실시예 16에 있어서,
상기 제1 검출 회로는:
상기 제1 비교기의 상기 제1 출력 단자에 결합되고 상기 제1 출력 신호를 수신하도록 구성된 제1 인버터의 제1 입력 단자, 및 반전된 제1 출력 신호를 생성하도록 구성된 상기 제1 인버터의 제1 출력 단자를 포함하는, 상기 제1 인버터; 및
제1 게이트, 제1 드레인 및 제1 소스를 포함하는 제1 트랜지스터 - 상기 제1 트랜지스터의 상기 제1 게이트는 상기 제1 인버터의 상기 제1 출력 단자에 결합되고 상기 반전된 제1 출력 신호를 수신하도록 구성되며, 상기 제1 트랜지스터의 상기 제1 소스는 상기 제1 전압 공급원과는 상이한 제2 전압 공급원에 결합되고, 상기 제1 트랜지스터의 상기 제1 드레인은 상기 제1 노드, 상기 제1 비교기의 상기 제1 입력 단자, 상기 제1 비휘발성 메모리 셀 및 상기 제1 전류원의 상기 제1 단부에 결합됨 -
를 포함하는 것인, 메모리 회로.
실시예 18. 실시예 17에 있어서,
상기 제2 검출 회로는:
상기 제2 비교기의 상기 제1 출력 단자에 결합되고 상기 제2 출력 신호를 수신하도록 구성된 제2 인버터의 제1 입력 단자, 및 반전된 제2 출력 신호를 생성하도록 구성된 상기 제2 인버터의 제1 출력 단자를 포함하는, 상기 제2 인버터; 및
제2 게이트, 제2 드레인 및 제2 소스를 포함하는 제2 트랜지스터 - 상기 제2 트랜지스터의 상기 제2 게이트는 상기 제2 인버터의 상기 제1 출력 단자에 결합되고 상기 반전된 제2 출력 신호를 수신하도록 구성되며, 상기 제2 트랜지스터의 상기 제2 소스는 상기 제2 전압 공급원에 결합되며, 상기 제2 트랜지스터의 상기 제2 드레인은 상기 제2 노드, 상기 제2 비교기의 상기 제1 입력 단자, 상기 제2 비휘발성 메모리 셀 및 상기 제2 전류원의 상기 제1 단부에 결합됨 -
를 포함하는 것인, 메모리 회로.
실시예 19. 메모리 회로를 동작시키는 방법에 있어서,
제1 메모리 셀에 제1 값을 저장하는 단계;
선택 신호에 응답하여 선택 트랜지스터를 턴 온시키는 단계 - 상기 선택 트랜지스터는 상기 제1 메모리 셀과 제1 노드 사이에 결합됨 -;
상기 제1 메모리 셀의 제1 워드 라인에 제1 전압을 인가함으로써 제1 셀 전류가 상기 제1 메모리 셀을 통해 적어도 상기 제1 노드로 흐르게 하는 단계;
비교기에 의해, 상기 제1 노드의 제2 전압을 기준 전압과 비교함으로써 제1 출력 신호를 생성하는 단계;
상기 제1 출력 신호에 응답하여 검출 회로를 인에이블시키는 단계; 및
상기 검출 회로를 인에이블시키는 것에 응답하여 상기 선택 트랜지스터와 적어도 상기 제1 노드 또는 제2 노드 사이의 제1 전류 경로를 차단하는 단계
를 포함하는, 방법.
실시예 20. 실시예 19에 있어서,
상기 선택 트랜지스터와 적어도 상기 제1 노드 또는 상기 제2 노드 사이의 상기 제1 전류 경로를 차단하는 단계는:
인버터에 의해, 반전된 제1 출력 신호를 생성하는 단계;
상기 반전된 제1 출력 신호에 응답하여 제1 트랜지스터를 턴 온시키는 단계 - 상기 제1 트랜지스터는 상기 제1 노드에 결합됨 -;
상기 제1 트랜지스터가 턴 온하는 것에 응답하여 상기 제1 노드의 상기 제2 전압을 상기 제1 전압으로 풀링하는 단계; 및
상기 제1 노드의 상기 제2 전압을 상기 제1 전압으로 풀링하는 것에 응답하여 상기 선택 트랜지스터를 턴 오프시키는 단계
를 포함하는 것인, 방법.

Claims (10)

  1. 메모리 회로에 있어서,
    비휘발성 메모리 셀;
    상기 비휘발성 메모리 셀에 결합되고, 제1 출력 신호를 생성하도록 구성된 감지 증폭기; 및
    상기 감지 증폭기 및 상기 비휘발성 메모리 셀에 결합된 검출 회로 - 상기 검출 회로는 상기 제1 출력 신호를 래치하고 상기 비휘발성 메모리 셀과 상기 감지 증폭기 사이의 전류 경로를 차단하도록(disrupt) 구성됨 -
    를 포함하는, 메모리 회로.
  2. 청구항 1에 있어서,
    상기 비휘발성 메모리 셀은:
    제1 게이트, 제1 드레인 및 제1 소스를 포함하는 제1 트랜지스터 - 상기 제1 게이트는 프로그램 워드 라인에 결합됨 -; 및
    제2 게이트, 제2 드레인 및 제2 소스를 포함하는 제2 트랜지스터 - 상기 제2 게이트는 판독 워드 라인에 결합되고, 상기 제2 드레인은 상기 제1 소스에 결합되며, 상기 제2 소스는 상기 감지 증폭기에 결합됨 -
    를 포함하는 것인, 메모리 회로.
  3. 청구항 2에 있어서,
    상기 감지 증폭기는:
    제1 입력 단자, 제2 입력 단자 및 제1 출력 단자를 포함하는 비교기 - 상기 제1 입력 단자는 제1 노드에 의해 상기 비휘발성 메모리 셀에 결합되고, 제1 전압을 수신하도록 구성되며, 상기 제2 입력 단자는 제2 전압을 수신하도록 구성되고, 상기 제1 출력 단자는 상기 제1 출력 신호를 출력하도록 구성됨 -
    를 포함하는 것인, 메모리 회로.
  4. 청구항 3에 있어서,
    상기 감지 증폭기는:
    제1 단부 및 제2 단부를 갖는 제1 전류원 - 상기 제1 전류원의 상기 제1 단부는 상기 제1 노드, 상기 비교기의 상기 제1 입력 단자 및 상기 비휘발성 메모리 셀에 결합되고, 상기 제1 전류원의 상기 제2 단부는 제1 전압 공급원에 결합됨 -
    을 더 포함하는 것인, 메모리 회로.
  5. 청구항 4에 있어서,
    상기 검출 회로는:
    상기 비교기의 상기 제1 출력 단자에 결합되고 상기 제1 출력 신호를 수신하도록 구성된 제1 인버터의 제1 입력 단자, 및 반전된 제1 출력 신호를 생성하도록 구성된 상기 제1 인버터의 제1 출력 단자를 포함하는, 상기 제1 인버터; 및
    제3 게이트, 제3 드레인 및 제3 소스를 포함하는 제3 트랜지스터 - 상기 제3 트랜지스터의 상기 제3 게이트는 상기 제1 인버터의 상기 제1 출력 단자에 결합되고, 상기 반전된 제1 출력 신호를 수신하도록 구성되며, 상기 제3 트랜지스터의 상기 제3 소스는 상기 제1 전압 공급원과는 상이한 제2 전압 공급원에 결합되고, 상기 제3 트랜지스터의 상기 제3 드레인은 상기 제1 노드, 상기 비교기의 상기 제1 입력 단자, 상기 비휘발성 메모리 셀 및 상기 제1 전류원의 상기 제1 단부에 결합됨 -
    를 포함하며,
    상기 제1 출력 신호는 상기 비휘발성 메모리 셀에 저장된 데이터에 대응하는 것인, 메모리 회로.
  6. 청구항 5에 있어서,
    상기 제3 트랜지스터는, 상기 반전된 제1 출력 신호에 응답하여 상기 제1 노드의 전압을 상기 제1 전압 공급원의 전압으로 설정하고, 상기 제1 노드의 상기 전압이 상기 제1 전압 공급원의 상기 전압인 것에 응답하여 상기 제2 트랜지스터를 턴 오프시키도록 구성되는 것인, 메모리 회로.
  7. 청구항 3에 있어서,
    상기 검출 회로는:
    상기 비교기의 상기 제1 출력 단자에 결합되고 상기 제1 출력 신호를 수신하도록 구성된 플립플롭의 제1 입력 단자, 제1 데이터 신호를 수신하도록 구성된 상기 플립플롭의 제2 입력 단자, 제1 리셋 신호를 수신하도록 구성된 상기 플립플롭의 제3 입력 단자, 제2 출력 신호를 생성하도록 구성된 상기 플립플롭의 제1 출력 단자, 및 반전된 제2 출력 신호를 생성하도록 구성된 상기 플립플롭의 제2 출력 단자를 포함하는, 상기 플립플롭
    을 포함하는 것인, 메모리 회로.
  8. 청구항 7에 있어서,
    상기 검출 회로는:
    제3 게이트, 제3 드레인 및 제3 소스를 포함하는 제3 트랜지스터 - 상기 제3 트랜지스터의 상기 제3 게이트는 상기 플립플롭의 상기 제2 출력 단자에 결합되고, 상기 반전된 제2 출력 신호를 수신하도록 구성되고, 상기 제3 트랜지스터의 상기 제3 소스는 제2 노드에 결합되며, 상기 제3 트랜지스터의 상기 제3 드레인은 상기 제1 노드, 상기 비교기의 상기 제1 입력 단자 및 상기 비휘발성 메모리 셀에 결합됨 -
    를 더 포함하며,
    상기 제2 출력 신호는 상기 비휘발성 메모리 셀에 저장된 데이터에 대응하는 것인, 메모리 회로.
  9. 메모리 회로에 있어서,
    제1 값을 저장하도록 구성된 제1 비휘발성 메모리 셀;
    상기 제1 값으로부터 반전된 제2 값을 저장하도록 구성된 제2 비휘발성 메모리 셀;
    상기 제1 비휘발성 메모리 셀에 결합되고, 제1 출력 신호를 생성하도록 구성된 제1 감지 증폭기;
    상기 제2 비휘발성 메모리 셀에 결합되고, 제2 출력 신호를 생성하도록 구성된 제2 감지 증폭기; 및
    상기 제1 감지 증폭기 및 상기 제2 감지 증폭기에 결합되고, 상기 제1 출력 신호 및 상기 제2 출력 신호를 래치하도록 구성된 래치
    를 포함하는, 메모리 회로.
  10. 메모리 회로를 동작시키는 방법에 있어서,
    제1 메모리 셀에 제1 값을 저장하는 단계;
    선택 신호에 응답하여 선택 트랜지스터를 턴 온시키는 단계 - 상기 선택 트랜지스터는 상기 제1 메모리 셀과 제1 노드 사이에 결합됨 -;
    상기 제1 메모리 셀의 제1 워드 라인에 제1 전압을 인가함으로써 제1 셀 전류가 상기 제1 메모리 셀을 통해 적어도 상기 제1 노드로 흐르게 하는 단계;
    비교기에 의해, 상기 제1 노드의 제2 전압을 기준 전압과 비교함으로써 제1 출력 신호를 생성하는 단계;
    상기 제1 출력 신호에 응답하여 검출 회로를 인에이블시키는 단계; 및
    상기 검출 회로를 인에이블시키는 것에 응답하여 상기 선택 트랜지스터와 적어도 상기 제1 노드 또는 제2 노드 사이의 제1 전류 경로를 차단하는 단계
    를 포함하는, 방법.
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