CN114927148A - 存储器电路及其操作方法 - Google Patents

Abstract

本发明的实施例提供了一种存储器电路及其操作方法。存储器电路包括非易失性存储器单元、连接至非易失性存储器单元并且被配置为生成第一输出信号的感测放大器以及连接至感测放大器和非易失性存储器单元的检测电路。检测电路被配置为锁存第一输出信号并中断非易失性存储器单元和感测放大器之间的电流路径。

Description

存储器电路及其操作方法

技术领域

本发明的实施例总体涉及电子电路领域，更具体地，涉及存储器电路及其操作方法。

背景技术

半导体集成电路(IC)工业制造出各种各样的数字器件来解决多个不同领域的问题。这些数字器件中的一些，诸如存储器宏，被配置为存储数据。随着IC变得越来越小和越来越复杂，这些数字器件中的导线的电阻也会发生变化，从而影响这些数字器件的工作电压和整体IC性能。

发明内容

根据本发明的一个方面，提供了一种存储器电路，包括：非易失性存储器单元；感测放大器，连接至所述非易失性存储器单元，并且被配置为生成第一输出信号；以及检测电路，连接至所述感测放大器和所述非易失性存储器单元，所述检测电路被配置为锁存所述第一输出信号并且中断所述非易失性存储器单元和所述感测放大器之间的电流路径。

根据本发明的另一个方面，提供了一种存储器电路，包括：第一非易失性存储器单元，被配置为存储第一值；第二非易失性存储器单元，被配置为存储与所述第一值反相的第二值；第一感测放大器，连接至所述第一非易失性存储器单元，并且被配置为生成第一输出信号；第二感测放大器，连接至所述第二非易失性存储器单元，并且被配置为生成第二输出信号；以及锁存器，连接至所述第一感测放大器和所述第二感测放大器，并且被配置为锁存所述第一输出信号和所述第二输出信号。

根据本发明的又一个方面，提供了一种操作存储器电路的方法，所述方法包括：将第一值存储在第一存储器单元中；响应于选择信号而使选择晶体管导通，所述选择晶体管连接在所述第一存储器单元和第一节点之间；向所述第一存储器单元的第一字线施加第一电压，从而使第一单元电流通过所述第一存储器单元至少流至所述第一节点；通过比较器将所述第一节点的第二电压与参考电压进行比较，从而生成第一输出信号；响应于所述第一输出信号而启用检测电路；以及响应于所述检测电路的启用，中断所述选择晶体管与至少所述第一节点或第二节点之间的第一电流路径。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1是根据一些实施例的存储器电路的电路图。

图2是根据一些实施例的存储器电路的电路图。

图3是根据一些实施例的存储器单元的电路图。

图4是根据一些实施例的电路的电路图。

图5是根据一些实施例的电路的电路图。

图6是根据一些实施例的电路的电路图。

图7A是根据一些实施例的电路的电路图。

图7B是根据一些实施例的图7A的电路的部分的电路图。

图7C是根据一些实施例的图7A的电路的部分的电路图。

图8是根据一些实施例的诸如图7A-图7C中的电路的电路的波形的时序图。

图9是根据一些实施例的电路的电路图。

图10是根据一些实施例的诸如图9中的电路的电路的波形的时序图。

图11是根据一些实施例的电路的电路图。

图12是根据一些实施例的电路的电路图。

图13是根据一些实施例的电路的电路图。

图14是根据一些实施例的存储器电路的框图。

图15是根据一些实施例的存储器电路的框图。

图16是根据一些实施例的操作电路的方法的流程图。

图17A是根据一些实施例的PDC生成器电路的框图。

图17B是根据一些实施例的PDC生成器电路的波形的时序图。

具体实施方式

以下公开提供了许多不同的用于实施本发明主题的不同特征的实施例或实例。下面描述组件、材料、值、步骤、布置等的特定示例以简化本公开。当然，这些仅仅是实例而不用于限制。可以预期其他组件、材料、值、步骤、布置等。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。

根据一些实施例，存储器电路包括非易失性存储器单元、感测放大器和检测电路。在一些实施例中，非易失性存储器单元连接至字线。在一些实施例中，感测放大器连接至非易失性存储器单元。在一些实施例中，感测放大器被配置为生成第一输出信号。在一些实施例中，第一输出信号对应于存储在非易失性存储器单元中的数据。

在一些实施例中，检测电路连接至感测放大器和非易失性存储器单元。在一些实施例中，检测电路被配置为锁存第一输出信号。在一些实施例中，检测电路被配置为在第一输出信号被锁存之后中断非易失性存储器单元和感测放大器之间的电流路径。

在一些实施例中，通过中断非易失性存储器单元和感测放大器之间的电流路径，流经非易失性存储器单元的存储器单元电流变为0。在一些实施例中，通过使存储器单元电流为0，沿字线的电流电阻(IR)压降减小，从而与其他方法相比降低了存储器电路的功耗，同时因为先前锁存了第一输出信号，所以仍然能够正确读取存储在非易失性存储器单元中的数据。

图1是根据一些实施例的存储器电路100的框图。

为了说明的目的，简化了图1。在一些实施例中，存储器电路100包括除了图1中描绘的那些元件之外的各种元件或以其他方式布置以执行下面讨论的操作。

存储器电路100是包括存储器分区102A-102D、位线(BL)驱动器100BL、全局高压(HV)开关电路100HV、读取/编程电路102U/102L和电路100F的IC。

每个存储器分区102A-102D均包括与字线编程/字线读取(WLP/WLR)驱动器电路110AC(在一些实施例中也称为激活电路110AC)相邻的存储器组110U和110L。每个存储器组110U和110L包括存储器单元阵列110AR和BL选择电路110BS，并且每个WLP/WLR驱动器电路110AC包括组解码器电路110DC。

存储器分区(例如，存储器分区102A-102D)是存储器电路100中包括非易失性(NVM)器件(图1中未示出)的子集和被配置为在编程和读取操作中选择性地访问NVM器件的子集的相邻电路的部分。在图1所示的实施例中，存储器电路100总共包括四个分区。在一些实施例中，存储器电路100包括大于或小于四个的分区总数。

BL驱动器100BL是一种电子电路，被配置为例如通过生成一个或多个位线信号来控制对一个或多个电路径(例如，位线)的访问，对每个存储器分区102A-102D的对应存储器组110U或110D的每个NVM器件的访问。在一些实施例中，BL驱动器100BL是全局位线驱动器电路。

全局HV开关电路100HV是一种电子电路，被配置为将HV电源信号输出到一个或多个NVM器件。在一些实施例中，每个HV电源信号具有与对NVM器件的编程操作对应的电压电平VP(图1中未示出)和与对NVM器件的读取操作对应的电压电平VR。在一些实施例中，电压电平VP的幅度大于电压电平VR的幅度。在一些实施例中，每个HV开关电路100HV被配置为将具有电压电平VP和VR的HV电源信号输出到每个存储器分区102A-102D的对应存储器组110U或110L。

读取/编程电路102U和102L中的每一个是被配置为执行存储器分区102A、102B、102C或102D中的一个或多个存储器单元的读取和/或编程操作的电路。在一些实施例中，读取/编程电路102U和102L中的每一个包括被配置为执行存储器分区102A、102B、102C或102D中的一个或多个存储器单元的读取操作的读取电路。在一些实施例中，读取/编程电路102U或102L包括检测电路(图1中未示出)，例如被配置为确定从所选NVM器件接收的一个或多个信号的绝对和/或相对电压和/或电流电平的感测放大器。

在一些实施例中，读取/编程电路102U和102L中的每一个通过对应的全局位线GBL连接至每个存储器组110U和110L。

在一些实施例中，读取/编程电路102U和102L中的每一个包括被配置为执行存储器分区102A、102B、102C或102D中的一个或多个存储器单元的编程操作的编程电路。

电路100F是一种电子电路，被配置为例如通过生成和/或输出一个或多个控制和/或使能信号来控制对每个存储器分区102A-102D的一些或全部编程和读取操作。在一些实施例中，电路100F包括控制电路(未示出)。在各种实施例中，电路100F包括一个或多个模拟电路，一个或多个模拟电路被配置为与存储器分区102A-102D相接，使数据在一个或多个NVM器件中被编程，和/或在一个或多个电路操作中使用从一个或多个NVM器件接收的数据。在一些实施例中，电路100F包括被配置为向每个存储器分区102A-102D的WLP/WLR驱动器电路110AC输出一个或多个地址信号的一个或多个全局地址解码器或预解码器电路(图14中所示)。

每个WLP/WLR驱动器电路110AC是包括被配置为接收一个或多个地址信号的对应组解码器电路110DC的电子电路。每个WLP/WLR驱动电路110AC被配置为在对应的编程字线WLP上生成编程字线信号和在对应的读取字线WLR上生成读取字线信号。

每个组解码器电路110DC被配置为生成与由一个或多个地址信号标识的NVM器件的相邻子集对应的使能信号。在一些实施例中，NVM器件的相邻子集对应于NVM器件的列。在一些实施例中，每个组解码器电路110DC被配置为生成作为使能信号的互补对的每个使能信号。在一些实施例中，每个组解码器电路110DC被配置为向对应存储器分区102A-102D的相邻存储器组110U和110L输出使能信号。

每个存储器组110U和110L包括对应的BL选择电路110BS，BL选择电路110BS被配置为例如基于一个或多个BL控制信号，响应于BL驱动器100BL，选择性地访问连接至对应存储器单元阵列110AR的NVM器件的相邻子集的一个或多个位线(未示出)。在一些实施例中，NVM器件的相邻子集对应于NVM器件的行。

每个存储器组110U和110L包括对应的存储器单元阵列110AR，单元阵列110AR包括被配置为在编程和读取操作中被相邻BL选择电路110BS和相邻WLP/WLR驱动器电路110AC访问的NVM器件112。

每个存储器单元阵列110AR包括具有N行和M列的NVM器件112的阵列，其中M和N是正整数。存储器单元阵列102中的单元的行沿第一方向X布置。存储器单元阵列102中的单元的列沿第二方向Y布置。第二方向Y不同于第一方向X。在一些实施例中，第二方向Y垂直于第一方向X。

NVM器件112被示出在存储器分区102A的存储器组110U和110L中。为了便于说明，未在存储器分区102B、102C和102D的存储器组110U和110L中示出NVM器件112。

NVM器件112是被配置为存储由逻辑状态表示的位数据的电、机电、电磁或其他器件。NVM器件112的至少一种逻辑状态能够在写操作中被编程并且在读取操作中被检测到。在一些实施例中，逻辑状态对应于存储在给定NVM器件112中的电荷的电压电平。在一些实施例中，逻辑状态对应于给定NVM器件112的组件的物理特性，例如电阻或磁取向。

在各种实施例中，NVM器件112包括一个或多个一次可编程(OTP)存储器件，诸如电子熔丝(eFuse)或反熔丝器件、闪存器件、随机存取存储器(RAM)器件、电阻RAM器件、铁电RAM器件、磁阻RAM器件、可擦除可编程只读存储器(EPROM)器件、电可擦除可编程只读存储器(EEPROM)器件等。在一些实施例中，NVM器件112是包括以下关于图3讨论的一个或多个存储器单元的OTP存储器件。

存储器电路100的其他配置在本公开的范围内。

图2是根据一些实施例的存储器电路200的电路图。

存储器电路200是图1的存储器电路100的部分的实施例，因此省略类似的详细描述。例如，存储器电路200是图1的存储器电路100的上部(例如，110U或102U)或下部(例如，110L或102L)的实施例。

存储器电路200包括连接至存储器组集合210的读取/编程电路202。在一些实施例中，读取/编程电路202是图1的存储器电路的读取/编程电路102U或102L的实施例，存储器组210a是图1的存储器分区102A的存储器组110U或110L的实施例，存储器组210b是图1的存储器分区102B的存储器组110U或110L的实施例，存储器组210c是图1的存储器分区102C的存储器组110U或110L的实施例，存储器组210d是图1的存储器分区102D的存储器组110U或110L的实施例，因此省略类似的详细描述。

读取/编程电路202通过全局位线GBL连接至存储器组集合210。读取/编程电路202通过全局位线GBL连接至存储器组集合210中的每个存储器组210a、210b、210c和210d。

读取/编程电路202包括读取电路204a和编程电路204b。读取电路204a被配置为执行存储器组集合210中的一个或多个存储器单元的读取操作。在一些实施例中，读取电路204a被配置为执行存储器单元阵列220a中的所选存储器单元(例如，存储器单元220a1)的读取操作。在一些实施例中，读取电路204a包括被配置为确定存储器组集合210中的一个或多个存储器单元中的存储值的感测放大器和检测电路(如图4-图7B、图9和图11-图13所示)。

编程电路204b被配置为执行存储器组集合210中的一个或多个存储器单元的编程操作。在一些实施例中，编程电路204b被配置为执行存储器单元阵列220a中的所选存储器单元(例如，存储器单元220a1)的编程操作。

存储器组集合210至少包括存储器组210a、210b、210c或210d。每个存储器组210a、210b、210c或210d包括对应的存储器单元阵列220a、220b、220c或220d(统称为“存储器单元阵列集合220”)和对应的多路复用器212a、212b、212c或212d(统称为“多路复用器集合212”)。

为了便于说明，图2中未示出存储器单元阵列220b、220c和220d以及多路复用器212b、212c和212d。

在一些实施例中，存储器单元阵列210a是图1的存储器分区102A的存储器组110U或110L的存储器阵列存储器单元阵列110AR的实施例，存储器单元阵列210b是图1的存储器分区102B的存储器组110U或110L的存储器单元阵列110AR的实施例，存储器单元阵列210c是图1的存储器分区102C的存储器组110U或110L的存储器阵列存储器单元阵列110AR的实施例，存储器单元阵列210d是图1的存储器分区102D的存储器组110U或110L的存储器单元阵列110AR的实施例，因此省略类似的详细描述。

在一些实施例中，多路复用器212a是图1的存储器分区102A的存储器组110U或110L的BL选择电路110BS的实施例，多路复用器212b是图1的存储器分区102B的存储器组110U或110L的BL选择电路110BS的实施例，多路复用器212c是图1的存储器分区102C的存储器组110U或110L的BL选择电路110BS的实施例，多路复用器212d是图1的存储器分区102D的存储器组110U或110L的BL选择电路110BS的实施例，因此省略类似的详细描述。

每个多路复用器212a、212b、212c或212d通过全局位线GBL连接至读取/编程电路202。多路复用器集合212的每个多路复用器212a、212b、212c或212d被配置为通过全局位线GBL将存储器单元阵列集合220的每个存储器单元阵列220a、220b、220c、220d的所选列选择性地连接至读取/编程电路202。

每个多路复用器212a、212b、212c或212d通过局部位线集合LBL连接至每个对应的存储器单元阵列220a、220b、220c或220d。局部位线集合LBL包括局部位线[0]、LBL[1]、…、LBL[M-1]。

多路复用器212a通过对应的局部位线LBL[0]到LBL[M-1]连接至存储器单元阵列220a的列0到M-1。为了便于说明，存储器单元阵列220a被示为具有1列(例如，列0)。为简洁起见，没有描述多路复用器212b-212d的细节，但类似于多路复用器212a。

多路复用器212a被配置为选择性地将局部位线LBL[0]、LBL[1]、……、LBL[M-1]的列和存储器单元阵列220a中的存储器单元的对应列0、1、…、M-1连接至全局位线GBL。例如，多路复用器212a被配置为选择性地将列0的局部位线LBL[0]和存储器单元阵列220a中的存储器单元的列0连接至全局位线GBL。

存储器单元阵列220的列0至少包括存储器单元220a1和存储器单元220a2。例如，多路复用器212a被配置为选择性地将列0的局部位线LBL[0]以及存储器单元220a1和220a2连接至全局位线GBL。

存储器单元220a1是所选存储器单元并且连接至编程字线WLP[N-1]和读取字线WLR[N-1]。存储器单元220a2是未选存储器单元并且连接至编程字线WLP[0]和读取字线WLR[0]。存储器单元阵列220的列0中的每个存储器单元通过局部位线LBL[0]连接至多路复用器212a，并且还通过全局位线GBL连接至读取/编程电路202。

在所选存储器单元(例如，存储器单元220a1)的读取或编程操作期间，编程字线WLP[N-1]设置有编程电压PVl并且读取字线WLR[N-1]设置有读取电压PR1，并且未选存储器单元(例如，存储器单元220b1)的编程字线WLP[0]和读取字线WLR[0]被设置为0伏，并且存储器单元阵列220b-220d中的未选存储器单元的编程字线WLP和读取字线WLR被设置为0伏。在一些实施例中，编程电压PV1不同于读取电压PR1。

存储器电路200的其他配置在本公开的范围内。

图3是根据一些实施例的存储器单元300的电路图。

存储器单元300是图1的存储器单元阵列110AR中的一个或多个存储器单元的实施例，因此省略类似的详细描述。

在一些实施例中，存储器单元300是反熔丝存储器单元。在一些实施例中，存储器单元300也被称为一次可编程(OTP)存储器单元。在一些实施例中，存储器单元300是熔丝存储器单元。

存储器单元300包括编程晶体管302和读取晶体管304。读取晶体管304连接在编程晶体管302和位线BL之间。编程晶体管302连接在读取晶体管304和节点Nd1之间。换言之，编程晶体管302连接在节点Nd1和节点Nd0之间，读取晶体管304连接在节点Nd0和节点Nd2之间。节点Nd2还连接至位线BL。

存储器单元300被配置为至少基于编程晶体管302的电阻来存储逻辑“1”或逻辑“0”。其他类型的存储器在各种实施例的范围内。

在图3所示的实施例中，编程晶体管302和读取晶体管304中的每一个是n型金属氧化物半导体(NMOS)晶体管。在一些实施例中，编程晶体管302和读取晶体管304中的一者或两者是p型金属氧化物半导体(PMOS)晶体管。其他类型的晶体管在各种实施例的范围内。

读取晶体管304的第一源极/漏极端子通过节点Nd2连接至位线BL。在一些实施例中，至少节点Nd2或读取晶体管304的第一源极/漏极端子具有位线信号(未标记)。读取晶体管304的栅极端子连接至读取字线WLR，并且被配置为接收读取字线信号。读取晶体管304的第二源极/漏极端子通过节点Nd0连接至编程晶体管302的第一源极/漏极端子。

编程晶体管302的栅极端子连接至编程字线WLP，并且被配置为接收编程字线信号。编程晶体管302的第二源极/漏极端子连接至节点Nd1。在一些实施例中，节点Nd1和编程晶体管302的第二源极/漏极端子是电浮置的。

本公开中的参考标记WLR在通篇描述中表示读取字线。本公开中的参考标记WLP在通篇描述中表示编程字线。

在一些实施例中，读取字线WLR连接至读取字线驱动器电路(例如，图1中的WLP/WLR驱动器110AC)，并且编程字线WLP连接至编程字线驱动器电路(例如，图1中的WLP/WLR驱动器110AC)。

在一些实施例中，当读取字线部件被表示为WLR0和WLRl时，读取字线WLR0和WLRl指示描述了对应存储器单元的两个不同的读取字线(例如，WLR0和WLRl)。类似地，当编程字线部件被表示为WLP0和WLP1时，编程字线WLP0和WLP1指示描述了对应存储器单元的两个不同的编程字线(例如，WLP0和WLP1)。

在一些实施例中，读取字线WLR也被称为“选择字线”、“字线栅极线”等。在一些实施例中，编程字线WLP也被称为“编程栅极线”、“反熔丝栅极线”、“反熔丝控制线”等。

在一些实施例中，读取晶体管304也被称为“选择晶体管”，并且编程晶体管302也被称为“编程晶体管”。

在存储器单元300的编程和读取操作中，编程字线信号WLP被施加到编程晶体管302的栅极端子，并且响应于被施加到读取晶体管304的栅极端子的读取字线信号WLR和具有接地电压电平的位线BL的位线信号，使读取晶体管304导通。

在编程操作之前，编程晶体管302的栅极端子的介电层被配置为具有在一些实施例中代表逻辑高电平的高电阻状态的绝缘体。在编程操作期间，信号WLP具有电压VP，该电压在编程晶体管302的栅极端子的整个介电层上产生足够大的电场以可持续地改变介电材料，使得在一些实施例中，获得的介电层的降低的电阻状态代表逻辑低电平。在一些实施例中，高电阻状态是编程晶体管302具有比编程晶体管302的低电阻状态的第二电阻大的第一电阻的状态。

在一些实施例中，低电阻状态对应于存储逻辑1的存储器单元300，并且高电阻状态对应于存储逻辑0的存储器单元300。其他电阻状态和对应的存储逻辑值在本公开的范围内。例如，在一些实施例中，高电阻状态对应于存储逻辑1的存储器单元300，并且低电阻状态对应于存储逻辑0的存储器单元300。

在读取操作中，信号WLP具有电压电平VR，电压电平VR产生足够小的电场以避免持续地改变编程晶体管302的栅极介电材料以及产生足够大的电场以生成流经读取晶体管304的S/D端子并且具有能够被感测放大器(例如，读取电路400、500、600、700、900、1100、1200和1300)感测的幅度的电流(例如，图4中的单元电流Icell)，从而用于确定存储器单元300的编程状态。在一些实施例中，电压电平VP大于电压电平VR。

读取晶体管304和编程晶体管302的以上实施方式是为了说明的目的。读取晶体管304和编程晶体管302的各种其他实施方式在本公开的预期范围内。例如，在一些实施例中，取决于各种制造工艺，读取晶体管304和编程晶体管302用其他类型的晶体管来实现。

如上所述的用于编程和读取操作的反熔丝存储器单元300的配置也出于说明的目的给出。存储器单元300的各种其他配置在本公开的预期范围内。例如，在一些实施例中，其他电压值被提供给位线BL、编程字线WLP或读取字线WLR中的一个或多个。

图4是根据一些实施例的电路400的电路图。

电路400是至少图1的读取/编程电路102U或102L或图2的读取电路204a和存储器单元220a1的实施例，因此省略类似的详细描述。

在一些实施例中，对应的图5、图6、图7A-图7B、图9、图11、图12、图13的电路400或电路500、600、700A、900、1100、1200、1300是被配置为读取存储在存储器单元阵列110AR中的一个或多个存储器单元(例如，存储器单元300)中的数据的读取电路。

电路400包括存储器单元402、电流源404、比较器406和检测电路408。

存储器单元402被配置为存储数据。在一些实施例中，存储器单元402对应于图3的存储器单元300，因此省略类似的详细描述。存储器单元402连接在字线WL和节点Nd3之间。在一些实施例中，单元电流Icell流经存储器单元402。在一些实施例中，单元电流Icell是对应于存储在存储器单元400中的数据值的读取电流。

存储器单元402包括电阻器Rl和NMOS晶体管Nl。在一些实施例中，电阻器R1是对应于图3的编程晶体管302的等效电阻，NMOS晶体管N1对应于图3的读取晶体管304，字线WL对应于编程字线WLP，选择信号SEL对应于读取字线WLR，因此省略类似的详细描述。在一些实施例中，电阻器R1是图3的编程晶体管302的栅极和源极之间的等效电阻。

电阻器Rl的第一端连接至字线WL。电阻R1的第二端连接至NMOS晶体管N1的漏极端子。NMOS晶体管N1的栅极端子被配置为接收选择信号SEL。NMOS晶体管N1的源极端子连接至节点Nd3、电流源404的第一端、比较器406的同相输入端子和检测电路408。

在一些实施例中，选择信号SEL是被配置为使存储器单元402被启用(例如，导通)或禁用(例如，截止)的选择信号。在一些实施例中，如果NMOS晶体管N1响应于选择信号SEL而截止，则电阻R1的第二端和节点Nd3不连接在一起，并且单元电流Icell不流经NMOS晶体管N1。在一些实施例中，如果NMOS晶体管N1响应于选择信号SEL而导通，则电阻器R1的第二端和节点Nd3连接在一起，并且单元电流Icell流经NMOS晶体管N1到至少节点Nd3。换句话说，在一些实施例中，如果NMOS晶体管N1被启用或导通，则单元电流Icell从字线通过电阻器R1和NMOS晶体管N1至少流到节点Nd3。在一些实施例中，当比较器406对存储器单元402执行读取操作时，存储器单元402中的NMOS晶体管N1被启用。存储器单元402的其他配置或存储器单元的其他类型在本公开的范围内。

电流源404连接在节点Nd3和参考电压节点VSSN之间。电流源404的第一端通过节点Nd3连接至存储器单元402、检测电路408和比较器406的同相输入端子。电流源的第二端连接至参考电压节点VSSN。在一些实施例中，参考电压节点VSSN具有参考电压VSS。在一些实施例中，电流源404是被配置为生成具有一个或多个预定电流水平的参考电流IREF的电子电路。参考电流IREF被配置为从电流源404流向参考电压节点VSSN。在一些实施例中，至少一个预定电流水平基于存储器单元402的兼容水平，在读取/编程操作中，兼容水平是被设计为用于避免不期望的状况(例如过热和/或破坏性应力水平或不可靠读取/编程操作的性能的)最大电流水平，。电流源404的其他配置或电流源的其他类型在本公开的范围内。

比较器406连接在节点Nd3和输出节点(未标记)之间。

比较器406被配置为生成输出信号SA_OUTl。比较器406被配置为基于电阻器R1的电阻状态读取存储在存储器单元402中的数据。例如，在一些实施例中，低电阻状态对应于存储逻辑1的存储器单元402，并且高电阻状态对应于存储逻辑0的存储器单元402。其他电阻状态和对应的存储逻辑值在本公开的范围内。例如，在一些实施例中，高电阻状态对应于存储逻辑1的存储器单元402，并且低电阻状态对应于存储逻辑0的存储器单元402。在一些实施例中，比较器406是运算放大器比较器。在一些实施例中，比较器406也被称为感测放大器电路。

比较器406的同相输入端子连接至节点Nd3、电流源404的第一端、存储器单元402和检测电路408。比较器406的同相输入端子被配置为接收电压DL。

比较器406的反相输入端子连接至参考电压VREF的电源。比较器406的反相输入端子被配置为接收参考电压VREF。

比较器406的输出端子连接至输出节点(未标记)和检测电路408。比较器406的输出端子被配置为输出输出信号SA_OUTl。在一些实施例中，比较器406被配置为将节点Nd3的电压DL与参考电压VREF进行比较。在一些实施例中，比较器406被配置为响应于节点Nd3的电压DL与参考电压VREF的比较而生成输出信号SA_OUT1。例如，在一些实施例中，如果电压DL小于参考电压VREF，则输出信号SA_OUT1为逻辑0。例如，在一些实施例中，如果电压DL大于参考电压VREF，则输出信号SA_OUT1为逻辑1。

比较器406的其他配置或比较器的其他类型在本公开的范围内。

检测电路408连接至节点Nd3、存储器单元402、电流源404的第一端、比较器406的同相输入端子和比较器406的输出端子。在一些实施例中，检测电路408被配置提供来自比较器406的输出端子和节点Nd3的反馈路径。

检测电路408被配置为设置节点Nd3的电压DL。在一些实施例中，当检测电路408被启用或导通时，检测电路408被配置为将节点Nd3的电压DL设置为等于输出信号SA_OUT1的电压。换言之，当检测电路408被启用或导通时，检测电路408被配置为锁存输出信号SA_OUT1。在一些实施例中，检测电路408位于存储器电路100的端点处，并且也称为读取端点检测电路。

检测电路408包括反相器Il和P型金属氧化物半导体(PMOS)晶体管Pl。

反相器Il的输入端子连接至比较器406的输出端子。反相器Il的输入端子被配置为从比较器406接收输出信号SA_OUTl。

反相器I1的输出端子连接至PMOS晶体管P1的栅极端子。反相器I1的输出端子被配置为输出信号SOB1(也称为“反相输出信号”)。在一些实施例中，信号SOB1与输出信号SA_OUT1反相，反之亦然。

PMOS晶体管P1的栅极端子被配置为接收信号SOB1。PMOS晶体管P1的源极端子连接至电压源节点VDDN。电压源节点VDDN具有电源电压VDD。电压VDD与参考电压VSS不同。PMOS晶体管P1的漏极端子连接至节点Nd3、比较器406的同相输入端子、电流源404的第一端和存储器单元402。

在一些实施例中，信号SOB1被配置为使PMOS晶体管P1被启用(例如，导通)或禁用(例如，截止)。在一些实施例中，如果响应于信号SOB1而使PMOS晶体管P1截止，则节点Nd3不电连接至电压源节点VDDN。在一些实施例中，如果PMOS晶体管P1响应于信号SOB1而导通，则节点Nd3电连接至电压源节点VDDN，并且节点Nd3被配置为接收电源电压VDD。

作为说明性示例，如果存储器单元402被配置为存储逻辑0，则电阻器Rl具有高电阻状态。在存储器单元402的读取操作期间，存储器单元402的选择信号SEL为逻辑1，从而使NMOS晶体管N1导通，并且通过NMOS晶体管N1将电阻器R1至少电连接至节点Nd3。由于NMOS晶体管N1导通，字线WL的电压被施加到存储器单元402，足以使单元电流Icell流经电阻器R1并至少流到节点ND3。字线的电压由字线驱动器110AC(图1)施加。

然而，由于R1的电阻较高，则单元电流Icell小于参考电流IREF，节点Nd3的电压DL小于参考电压VREF，比较器被配置为生成具有逻辑0的输出信号SA_OUT1。因此，在该非限制性示例中，比较器406被配置为感测与处于高电阻状态(例如，“0”)的电阻器R1相关联的数据，并且感测放大器(例如，比较器406)输出存储在存储器单元402中的数据(例如，“0”)作为输出信号SA_OUT1。

响应于信号SA_OUTl为逻辑0，反相器I1生成具有逻辑1的反相输出信号(例如，信号SOBl)。响应于信号SOBl为逻辑1，PMOS晶体管Pl截止，并且节点Nd3不与电压源节点VDDN电连接。

在一些实施例中，在读取操作期间，未选存储器单元(例如，图2中的未选存储器单元220b)的NMOS晶体管(例如，类似于NMOS晶体管Nl)被为逻辑0的选择信号SEL截止。

作为说明性示例，如果存储器单元402被配置为存储逻辑1，则电阻器Rl具有低电阻状态。在存储器单元402的读取操作期间，存储器单元402的选择信号SEL为逻辑1，并且字线WL的电压被施加到存储器单元402，类似于上面讨论的读取“0”操作，并且为了简洁而省略。

单元电流Icell流经电阻器R1并且至少流向节点ND3。然而，由于R1的电阻较小，则单元电流Icell大于参考电流IREF，节点Nd3的电压DL大于参考电压VREF，比较器被配置为生成具有逻辑1的输出信号SA_OUT1。因此，在该非限制性示例中，比较器406被配置为感测与处于低电阻状态(例如，“1”)的电阻器R1相关联的数据，并且感测放大器(例如，比较器406)输出存储在存储器单元402中的数据(例如，“1”)作为输出信号SA_OUT1。

响应于信号SA_OUTl为逻辑1，反相器I1生成具有逻辑0的反相输出信号(例如，信号SOBl)。响应于信号SOBl为逻辑0，PMOS晶体管Pl导通，并且节点Nd3与电压源节点VDDN电连接。

响应于节点Nd3电连接至电压源节点VDDN，节点Nd3的电压DL等于电源电压VDD。在一些实施例中，电源电压VDD等于选择信号SEL的电压，从而使NMOS晶体管N1的栅极-源极电压V_GS为0伏。响应于NMOS晶体管N1的栅极-源极电压V_GS为0伏，NMOS晶体管N1截止，使电阻器R1与节点Nd3去耦，从而使单元电流Icell为0。响应于单元电流Icell等于0，电路400仍然能够正确读取存储器单元402中存储的数据(逻辑1)，同时还节省功率并减小字线WL上的IR压降。

检测电路408的其他配置或检测电路408内的其他电路类型在本公开的范围内。

晶体管的其他配置、晶体管的其他数量或电路400的其他晶体管类型在本公开的范围内。

图5是根据一些实施例的电路500的电路图。

电路500是至少图1的读取/编程电路102U或102L或图2的读取电路204a和存储器单元220a1的实施例，因此省略类似的详细描述。

电路500包括存储器单元402、电流源404、比较器406和检测电路508。

电路500是图4的电路400的变型，因此省略类似的详细描述。与图4的电路400相比，图5的检测电路508代替检测电路408，因此省略类似的详细描述。

检测电路508连接至节点Nd3、存储器单元402、电流源404的第一端、比较器406的同相输入端子和比较器406的输出端子。

在一些实施例中，检测电路508被配置提供来自比较器406的输出端子和至少节点Nd3的反馈路径。在一些实施例中，检测电路508被配置为将存储在存储器单元402中的数据锁存为输出信号SA_OUT。在一些实施例中，检测电路508被配置为响应于来自比较器406的信号C1锁存输出信号SA_OUT。在一些实施例中，检测电路508和608(图6)也被称为读取端点检测电路。

检测电路508包括NMOS晶体管N2和触发器510。

NMOS晶体管N2的栅极端子连接至触发器510的输出端子。NMOS晶体管N2的栅极端子被配置为接收信号SOB。在一些实施例中，信号SOB对应于图4的信号SOB1。NMOS晶体管N2的源极端子连接至电流源404的第一端。NMOS晶体管N2的漏极端子连接至节点Nd3、比较器406的同相输入端子和存储器单元402。

在一些实施例中，信号SOB被配置为使NMOS晶体管N2被启用(例如，导通)或禁用(例如，截止)。在一些实施例中，如果NMOS晶体管N2响应于信号SOB而截止，则节点Nd3不电连接至电流源404的第一端并且单元电流Icell为0。在一些实施例中，如果NMOS晶体管N2响应于信号SOB而导通，则节点Nd3电连接至电流源404的第一端。

触发器510连接在比较器406的输出端子和NMOS晶体管N2的栅极端子之间。在一些实施例中，触发器510被触发并且被配置为响应于来自比较器406的信号C1而锁存输出信号SA_OUT。信号C1对应于图4的输出信号SA_OUT1。

触发器510被配置为接收信号C1、复位信号RESET和数据信号IN1。触发器510被配置为至少响应于信号C1、复位信号RESET或数据信号IN1而生成输出信号SA_OUT和输出信号SOB。

触发器510是DQ触发器。在一些实施例中，触发器510包括SR触发器、T触发器、JK触发器等。至少用于触发器510的其他类型的触发器或配置在本公开的范围内。

触发器510具有时钟输入端子CLK、数据输入端子D、复位端子Reset、第一输出端子Q和第二输出端子QB。

时钟输入端子CLK连接至比较器406的输出端子。时钟输入端子CLK被配置为从比较器406接收信号C1。在一些实施例中，触发器510是正边沿触发的触发器，并且信号C1从逻辑0到逻辑1的转变将使触发器510锁存在数据输入端子D上接收的数据信号IN1。在一些实施例中，触发器510是负边沿触发的触发器。

数据输入端子D被配置为接收数据信号INl。数据信号IN1为逻辑1。在一些实施例中，数据信号IN1为逻辑0。数据输入端子D连接至数据信号IN1的源(未示出)。在一些实施例中，数据输入端子D连接至电压源节点VDDDN。

第一输出端子Q被配置为输出输出信号SA_OUT。

第二输出端子QB连接至NMOS晶体管N2的栅极端子。第二输出端子QB被配置为输出信号SOB(也称为“反相输出信号”)。在一些实施例中，信号SOB与输出信号SA_OUT反相，反之亦然。

复位端子Reset被配置为接收复位信号RESET。复位端子Reset连接至复位信号RESET的源(未示出)。在一些实施例中，复位信号RESET被配置为复位触发器510。在一些实施例中，响应于复位信号RESET为逻辑1，触发器510被复位。在一些实施例中，响应于触发器510被复位，触发器510忽略在数据输入端子D上接收的数据信号IN1，并且触发器510的输出信号SA_OUT为逻辑0。在一些实施例中，响应于复位信号RESET为逻辑0，触发器510被复位。

作为说明性示例，如果存储器单元402被配置为存储逻辑0，则电阻器Rl具有高电阻状态。在读取操作之前，触发器510被复位信号RESET复位，从而使触发器510的输出信号SA_OUT为逻辑0，并且触发器510的输出信号SOB为逻辑1。响应于输出信号SOB为逻辑1，NMOS晶体管N2导通，从而连接节点ND3和电流源404的第一端。

在图5的存储器单元402的读取操作期间，存储器单元402的选择信号SEL为逻辑1，并且字线WL的电压被施加到存储器单元402，从而将电阻器Rl电连接至节点Nd3，并且类似于上面在图4中讨论的读取操作，为简洁起见而省略。

单元电流Icell流经电阻器R1并且至少流向节点ND3。然而，由于R1的电阻较高，则单元电流Icell小于参考电流IREF，节点Nd3的电压DL小于参考电压VREF，比较器406被配置为生成具有逻辑0的信号C1。响应于信号C1具有逻辑0，触发器510不被触发，触发器510的输出信号SA_OUT为逻辑0，输出信号SOB为逻辑1。响应于输出信号SOB为逻辑1，NMOS晶体管N2导通，从而连接节点ND3和电流源404的第一端。因此，在该非限制性示例中，比较器406和触发器510被配置为感测与电阻器R1处于高电阻状态(例如，“0”)相关联的数据，并且比较器406和触发器510输出存储在存储器单元402中的数据(例如，“0”)作为输出信号SA_OUT。

作为说明性示例，如果存储器单元402被配置为存储逻辑1，则电阻器Rl具有低电阻状态。在读取操作之前，触发器510被复位信号RESET复位，从而使触发器510的输出信号SA_OUT为逻辑0，并且触发器510的输出信号SOB为逻辑1。响应于输出信号SOB为逻辑1，NMOS晶体管N2导通，从而连接节点ND3和电流源404的第一端。

在图5的存储器单元402的读取操作期间，存储器单元402的选择信号SEL为逻辑1，并且字线WL的电压被施加到存储器单元402，从而将电阻器Rl电连接至节点Nd3，并且类似于上面在图4中讨论的读取操作，为简洁起见而省略。

单元电流Icell流经电阻器R1并且至少流向节点ND3。然而，由于R1的电阻较低，则单元电流Icell大于参考电流IREF，节点Nd3的电压DL大于参考电压VREF，比较器406被配置为使信号C1从逻辑0转变为逻辑1。响应于信号C1从逻辑0转变为逻辑1，触发器510被触发，触发器510被配置为锁存在数据输入端子D上接收的数据信号IN1。在本实施例中，数据信号IN1为逻辑1，因此触发器510的输出信号SA_OUT为逻辑1，输出信号SOB为逻辑0。响应于输出信号SOB为逻辑0，NMOS晶体管N2截止，从而使节点ND3和电流源404的第一端彼此去耦合(decouple)。响应于节点ND3和电流源404的第一端彼此去耦合，使单元电流Icell为0。响应于单元电流Icell等于0，电路500仍然能够正确读取存储器单元402中存储的数据(逻辑1)，同时还节省功率并减小字线WL上的IR压降。因此，在该非限制性示例中，比较器406和触发器510被配置为感测与电阻器R1处于低电阻状态(例如，“1”)相关联的数据，并且比较器406和触发器510输出存储在存储器单元402中的数据(例如，“1”)作为输出信号SA_OUT。

检测电路508的其他配置或检测电路508内的其他电路类型在本公开的范围内。

晶体管的其他配置、晶体管的其他数量或电路500的其他晶体管类型在本公开的范围内。

图6是根据一些实施例的电路600的电路图。

电路600是至少图1的读取/编程电路102U或102L或图2的读取电路204a和存储器单元220a1的实施例，因此省略类似的详细描述。

电路600包括存储器单元402、电流源404、比较器406和检测电路608。

电路600是图4的电路400和图5的电路500的变型，因此省略类似的详细描述。与图5的电路500相比，图6的检测电路608代替检测电路508，因此省略类似的详细描述。

检测电路608是图4的检测电路408和图5的检测电路508的变型，因此省略类似的详细描述。例如，在一些实施例中，检测电路608是检测电路408和检测电路508的混合。

与图5的检测电路508相比，图6的检测电路608还包括PMOS晶体管P2，因此省略类似的详细描述。在一些实施例中，PMOS晶体管P2类似于图4的PMOS晶体管P1，因此省略类似的详细描述。

检测电路608包括NMOS晶体管N2、触发器510和PMOS晶体管P2。

触发器510连接在比较器406的输出端子、NMOS晶体管N2的栅极端子和PMOS晶体管P2的栅极端子之间。第二输出端子QB连接至NMOS晶体管N2的栅极端子和PMOS晶体管P2的栅极端子。

PMOS晶体管P2的栅极端子连接至第二输出端子QB。PMOS晶体管P2的栅极端子被配置为接收信号SOB。PMOS晶体管P2的源极端子连接至电压源节点VDDN。电压源节点VDDN具有电源电压VDD。PMOS晶体管P2的漏极端子连接至节点Nd3、比较器406的同相输入端子、电流源404的第一端和存储器单元402。PMOS晶体管P2的操作与PMOS晶体管P1的操作类似，因此省略类似的详细描述。

作为说明性示例，如果存储器单元402被配置为存储逻辑0，则电阻器Rl具有高电阻状态。在读取操作之前，触发器510被复位信号RESET复位，从而使触发器510的输出信号SA_OUT为逻辑0，并且触发器510的输出信号SOB为逻辑1。响应于输出信号SOB为逻辑1，NMOS晶体管N2导通，从而连接节点ND3和电流源404的第一端，并且PMOS晶体管P2截止，从而去耦合节点ND3和电压源节点VDDN。

在图5的存储器单元402的读取操作期间，存储器单元402的选择信号SEL为逻辑1，并且字线WL的电压被施加到存储器单元402，从而将电阻器Rl电连接至节点Nd3，并且类似于上面在图4中讨论的读取操作，为简洁起见而省略。

单元电流Icell流经电阻器R1并且至少流向节点ND3。然而，由于R1的电阻较高，则单元电流Icell小于参考电流IREF，节点Nd3的电压DL小于参考电压VREF，比较器406被配置为生成具有逻辑0的信号C1。响应于信号C1具有逻辑0，触发器510不被触发，触发器510的输出信号SA_OUT为逻辑0，输出信号SOB为逻辑1。响应于输出信号SOB为逻辑1，NMOS晶体管N2导通，从而连接节点ND3和电流源404的第一端，并且PMOS晶体管P2截止，从而去耦合节点ND3和电压源节点VDDN。因此，在该非限制性示例中，图6的比较器406和触发器510被配置为感测与电阻器R1处于高电阻状态(例如，“0”)相关联的数据，并且图6的比较器406和触发器510输出存储在存储器单元402中的数据(例如，“0”)作为输出信号SA_OUT。

作为说明性示例，如果存储器单元402被配置为存储逻辑1，则电阻器Rl具有低电阻状态。在读取操作之前，触发器510被复位信号RESET复位，从而使触发器510的输出信号SA_OUT为逻辑0，并且触发器510的输出信号SOB为逻辑1。响应于输出信号SOB为逻辑1，NMOS晶体管N2导通，从而连接节点ND3和电流源404的第一端，并且PMOS晶体管P2截止，从而去耦合节点ND3和电压源节点VDDN。

在图5的存储器单元402的读取操作期间，存储器单元402的选择信号SEL为逻辑1，并且字线WL的电压被施加到存储器单元402，类似于上面在图4中讨论的读取操作，为简洁起见而省略。

单元电流Icell流经电阻器R1并且至少流向节点ND3。然而，由于R1的电阻较低，则单元电流Icell大于参考电流IREF，节点Nd3的电压DL大于参考电压VREF，比较器406被配置为使信号C1从逻辑0转变为逻辑1。响应于信号C1从逻辑0转变为逻辑1，触发器510被触发，触发器510被配置为锁存在数据输入端子D上接收的数据信号IN1。在本实施例中，数据信号IN1为逻辑1，因此触发器510的输出信号SA_OUT为逻辑1，输出信号SOB为逻辑0。响应于输出信号SOB为逻辑0，NMOS晶体管N2截止，从而将节点ND3和电流源404的第一端彼此去耦合，并且PMOS晶体管P2导通，从而将节点ND3和电压源节点VDDN连接在一起。

响应于节点ND3和电流源404的第一端彼此去耦合，中断电流路径并使单元电流Icell为0。

响应于节点Nd3电连接至电压源节点VDDN，节点Nd3的电压DL等于电源电压VDD和选择信号SEL的电压，从而使NMOS晶体管N1的栅极-源极电压V_GS为0伏。响应于NMOS晶体管N1的栅极-源极电压V_GS为0伏，NMOS晶体管N1截止，使电阻器R1与节点Nd3去耦，从而使单元电流Icell为0。

因此，响应于节点ND3和电流源404的第一端彼此去耦合，并且NMOS晶体管Nl截止，使单元电流Icell为0。

响应于单元电流Icell等于0，电路600仍然能够正确读取存储器单元402中存储的数据(逻辑1)，同时还节省功率并减小字线WL上的IR压降。因此，在该非限制性示例中，图6的比较器406和触发器510被配置为感测与电阻器R1处于低电阻状态(例如，“1”)相关联的数据，并且图6的比较器406和触发器510输出存储在存储器单元402中的数据(例如，“1”)作为输出信号SA_OUT。

检测电路608的其他配置或检测电路608内的其他电路类型在本公开的范围内。

晶体管的其他配置、晶体管的其他数量或电路600的其他晶体管类型在本公开的范围内。

图7A是根据一些实施例的电路700的电路图。

图7B是根据一些实施例的图7A的电路700的部分700B的电路图。

图7C是根据一些实施例的图7A的电路700的部分700C的电路图。

为了便于说明，部分700B是在读取“1”操作期间锁存输出信号SA_OUT之前的电路700，并且包括NMOS晶体管702、电平转换器704、NAND逻辑门706以及检测电路508。

为了便于说明，部分700C是在读取“1”操作期间锁存输出信号SA_OUT之后的电路700，并且包括NMOS晶体管702和电流源404。

电路700是至少图1的读取/编程电路102U或102L和图1的BL选择电路110BS的实施例，因此省略类似的详细描述。

电路700是图2的电路200的实施例，因此省略类似的详细描述。例如，电路700是图2的存储器单元220a1、读取电路204a和多路复用器212a的实施例，因此省略类似的详细描述。

电路700是图5的电路500的变型，因此省略类似的详细描述。与图5的电路500相比，电路700还包括NMOS晶体管702、电平转换器704、NAND逻辑门706和PMOS晶体管708，因此省略类似的详细描述。与图5的电路500相比，存储器单元300代替存储器单元402，因此省略类似的详细描述。

NMOS晶体管702是被配置为响应于复位数据线信号RST_DL来复位全局位线GBL的电压的复位开关。

NMOS晶体管702的栅极端子被配置为接收复位数据线信号RST_DL。NMOS晶体管702的栅极端子连接至复位数据线信号RST_DL的源。在一些实施例中，复位数据线信号RST_DL对应于图14-图15的脉冲PDC信号。NMOS晶体管702的源极端子连接至参考电压源节点VSSN。参考电压源节点VSSN具有参考电源电压VSS。NMOS晶体管702的漏极端子连接至节点Nd3、比较器406的同相输入端子、NMOS晶体管N2的漏极端子和NMOS晶体管N1的源极端子。

NMOS晶体管702是被配置为响应于复位数据线信号RST_DL来复位全局位线GBL的电压的复位开关。电路700被示为具有全局位线BL的等效电容CDL。在一些实施例中，全局位线GBL上的电压存储在全局位线BL的电容CDL中。

在一些实施例中，复位数据线信号RST_DL被配置为使NMOS晶体管702被启用(例如，导通)或禁用(例如，截止)。在一些实施例中，如果NMOS晶体管702响应于复位数据线信号RST_DL而导通，则NMOS晶体管702被配置为将全局位线GBL放电至参考电压VSS。在一些实施例中，如果NMOS晶体管702响应于复位数据线信号RST_DL而截止，则NMOS晶体管702不使全局位线GBL放电。

电平转换器704连接至触发器510的第二输出端子、NMOS晶体管N2的栅极端子和NAND逻辑门706的反相输入端子。

电平转换器704的输入端子连接至触发器510的第二输出端子和NMOS晶体管N2的栅极端子。电平转换器704的输出端子连接至NAND逻辑门706的反相输入端子。

电平转换器电路704被配置为至少接收输出信号SA_OUTb。输出信号SA_OUTb对应于图5-图6的信号SOB。电平转换器电路704是被配置为将输出信号SA_OUTb从VDD电压域转换到VDDM电压域从而生成输出信号SA_OUTbLS的电平转换器电路。在一些实施例中，如果电路在单个电压域上操作，则电平转换器704不包括在电路700中。在一些实施例中，VDD电压域不同于VDDM电压域。

在一些实施例中，输出信号SA_OUTb具有在电压VDD和参考电压VSS之间的第一电压摆幅。在一些实施例中，输出信号SA_OUTbLS具有在电压VDDM和参考电压VSS之间的第二电压摆幅。

NAND逻辑门706连接至电平转换器704、NMOS晶体管Nl和PMOS晶体管708。

NAND逻辑门706被配置为响应于使能信号EN_RD和输出信号SA_OUTbLS的反相版本(例如，输出信号SA_OUT的电平转换版本)生成信号SAOUT_LATB。

NAND逻辑门706的反相输入端子连接至电平转换器704的输出端子，NAND逻辑门706的同相输入端子连接至NMOS晶体管Nl的栅极端子和使能信号EN_RD的源。

NAND逻辑门706的反相输入端子被配置为接收输出信号SA_OUTbLS，并且生成输出信号SA_OUTbLS的反相版本(例如，输出信号SA_OUT的电平转换版本)以用于NAND逻辑门706。在一些实施例中，NAND逻辑门706的反相输入端子对应于反相器(未示出)。NAND逻辑门706的同相输入端子被配置为接收使能信号EN_RD。在一些实施例中，使能信号EN_RD对应于图4-图6的选择信号SEL。

NAND逻辑门706的输出端子被配置为输出信号SAOUT_LATB。

PMOS晶体管708被配置为接收输出信号SAOUT_LATB。在一些实施例中，PMOS晶体管708被配置为响应于输出信号SAOUT_LATB将全局位线GBL的电压设置为电压VDD。

在一些实施例中，PMOS晶体管708是图2的多路复用器212a的实施例，因此省略类似的详细描述。

PMOS晶体管708的栅极端子连接至NAND逻辑门706的输出端子。PMOS晶体管708的栅极端子被配置为接收输出信号SAOUT_LATB。PMOS晶体管708的源极端子连接至电压源节点VDDN。电压源节点VDDN具有电源电压VDD。PMOS晶体管708的漏极端子至少连接至全局位线GBL、NMOS晶体管N1的漏极端子或存储器单元300或402。

在一些实施例中，输出信号SAOUT_LATB被配置为使PMOS晶体管708被启用(例如，导通)或禁用(例如，截止)。在一些实施例中，如果PMOS晶体管708响应于输出信号SAOUT_LATB而导通，则PMOS晶体管708被配置为拉动全局位线GBL至电源电压VDD。在一些实施例中，如果PMOS晶体管708响应于输出信号SAOUT_LATB而截止，则PMOS晶体管708不拉动全局位线GBL至电源电压VDD。

电路700的操作的进一步细节在下面在图8中描述。

晶体管的其他配置、晶体管的其他数量或电路700的其他晶体管类型在本公开的范围内。

图8是根据一些实施例的诸如图7A-图7C中的电路700的电路的波形的时序图800。

在一些实施例中，图8是根据一些实施例的图4-图6中的至少电路400-600的波形的时序图800。

在时间T0之前，单元电流Icell为0，并且输出信号SA_OUT为逻辑0。

在时间Tl处，信号EN_RD从逻辑0转变为逻辑1，从而使NMOS晶体管Nl导通。响应于NMOS晶体管N1导通，节点Nd3电连接至存储器单元300或402并且单元电流Icell转变为大于参考电流I_REF的值，因为存储器单元300或402具有低电阻状态(例如，存储逻辑1)，如上面在图4-图5中所述。

在时间Tl处，复位数据线信号RST_DL从逻辑0转变为逻辑1，从而使NMOS晶体管702导通。响应于NMOS晶体管702导通，全局位线GBL放电至参考电压VSS，并且由于NMOS晶体管N1导通，所以节点Nd3的电压VDL也放电至参考电压VSS。在一些实施例中，T1和T2之间的时间也被称为节点Nd3的电压VDL的复位。

在时间T2处，复位数据线信号RST_DL从逻辑1转变为逻辑0，从而使NMOS晶体管702截止。响应于NMOS晶体管702截止，全局位线GBL和节点Nd3的电压VDL不再放电至参考电压VSS。

在时间T2处，由于NMOS晶体管702截止，节点Nd3的电压VDL开始向逻辑1的电压VDD上升。在时间T2处，单元电流Icell大于参考电流I_REF。

在时间T3处，NMOS晶体管702截止，并且节点Nd3的电压VDL转变为大于由比较器406接收的参考电压VREF。响应于节点Nd3的电压VDL大于参考电压VREF，使比较器406输出的信号C1从逻辑0转变为逻辑1。

在时间T4处，响应于信号C1从逻辑0转变为逻辑1，触发器510被触发，并且触发器510被配置为锁存在数据输入端子D上接收的数据信号INl(例如，逻辑1)，触发器510的输出信号SA_OUT转变为逻辑1，输出信号SA_OUTb转变为逻辑0。

在时间T4处，响应于输出信号SA_OUTb转变为逻辑0，使NMOS晶体管N2截止，从而将节点ND3和电流源404的第一端彼此去耦合，从而使参考电流I_REF和单元电流Icell转变为0。

在时间T5处，响应于输出信号SA_OUTb转变为逻辑0，使输出信号SAOUT_LATB转变为逻辑0。响应于输出信号SAOUT_LATb转变为逻辑0，使NMOS晶体管708导通。响应于NMOS晶体管708导通，全局位线GBL被拉向电源电压VDD并且节点Nd3的电压VDL被进一步拉向电源电压VDD。响应于全局位线GBL处于电源电压VDD，使NMOS晶体管N1的漏极的电压为VDD，从而使NMOS晶体管N1的栅极-漏极电压V_GD为0伏。响应节点Nd3的电压VDL处于电源电压VDD，使NMOS晶体管N1的源极的电压为VDD，从而使NMOS晶体管N1的栅极-源极电压V_GS为0伏。

响应于NMOS晶体管Nl的栅极-源极电压V_GS和NMOS晶体管Nl的栅极-漏极电压V_GD为0伏，NMOS晶体管Nl截止，将存储器单元300或402与节点Nd3去耦合，从而加强单元电流Icell为0。

响应于单元电流Icell等于0，电路700仍然能够正确读取存储器单元300或402中存储的数据(逻辑1)，同时还节省功率并减小字线WL上的IR压降。

电路400-700的波形的其他时序图在本公开的范围内。

图9是根据一些实施例的电路900的电路图。

电路900是至少图1的读取/编程电路102U或102L或图2的读取电路204a和存储器单元220a1的实施例，因此省略类似的详细描述。

电路900是图4的电路400的变型，因此省略类似的详细描述。例如，电路900是以差分方式使用一对单端感测放大器(例如，感测放大器901a和感测放大器901b)的伪差分感测电路。

电路900包括感测放大器901a、感测放大器901b和锁存器908。感测放大器901a和感测放大器901b连接至锁存器908。

感测放大器901a和感测放大器901b类似于图4的电路400，因此省略类似的详细描述。与图4的电路400相比，至少感测放大器901a或901b不包括检测电路408，因此省略类似的详细描述。

感测放大器901a包括存储器单元902a、电流源904a和比较器906a。感测放大器901b是单端感测放大器。感测放大器901a被配置为读取存储在存储器单元902a中的数据。

在一些实施例中，存储器单元902a类似于图4的存储器单元402，电流源904a类似于图4的电流源404，比较器906a类似于图4的比较器406，节点Nd4a类似于图4的节点Nd3，图9的电压DL类似于图4的电压DL，信号OP_OUT类似于图4的输出信号SA_OUT1，单元电流Ic1a类似于图4的单元电流Icell，电阻器R2a类似于图4的电阻器R1，NMOS晶体管N3a类似于图4的NMOS晶体管N1，因此省略类似的详细描述。

与图4的电路400相比，比较器906a的输出端子至少没有电连接或反馈到节点Nd4a、比较器906a的同相输入端子、电流源904a的第一端或存储器单元902a。

感测放大器901b包括存储器单元902b、电流源904b和比较器906b。感测放大器901b是单端感测放大器。感测放大器901b被配置为读取存储在存储器单元902b中的数据。

在一些实施例中，存储器单元902b类似于图4的存储器单元402，电流源904b类似于图4的电流源404，比较器906b类似于图4的比较器406，节点Nd4b类似于图4的节点Nd3，图9的电压DLB类似于图4的电压DL，信号OP_OUTB类似于图4的输出信号SA_OUT1，单元电流Ic1b类似于图4的单元电流Icell，电阻器R2b类似于图4的电阻器R1，NMOS晶体管N3b类似于图4的NMOS晶体管N1，因此省略类似的详细描述。

与图4的电路400相比，比较器906b的输出端子至少没有电连接或反馈到节点Nd4b、比较器906b的同相输入端子、电流源904b的第一端或存储器单元902b。

在一些实施例中，存储器单元902a和902b被配置为存储互补数据值(逻辑0和逻辑1)，并且感测放大器901a和901b被配置为以差分方式感测互补数据值(逻辑0和逻辑1)。在一些实施例中，信号OP_OUT与信号OP_OUT反相，反之亦然。

锁存器908连接至比较器906a的输出端子和比较器906b的输出端子。锁存器908被配置为从比较器906a的输出端子接收信号OP_OUT和从比较器906b的输出端子接收信号OP_OUTB。

锁存器908被配置为至少响应于信号OP_OUT或信号OP_OUTB而生成输出信号SA_OUT和输出信号SA_OUTB。在一些实施例中，锁存器908被配置为锁存信号OP_OUT或信号OP_OUTB。

在一些实施例中，锁存器908是NAND SR锁存器。至少用于锁存器908的其他类型的锁存器或配置在本公开的范围内。在一些实施例中，锁存器908包括SR NOR锁存器、SR AND-OR锁存器、JK锁存器等。

锁存器908包括NAND逻辑门NGl、NAND逻辑门NG2、反相器I2和反相器I3。

NAND逻辑门NGl连接至比较器906a的输出端子、NAND逻辑门NG2的输出端子和反相器I2的输入端子。

NAND逻辑门NG1被配置为响应于输出信号SA_OUTB1和信号OP_OUT而生成输出信号SA_OUT1。

NAND逻辑门NGl的第一输入端子连接至比较器906a的输出端子，并且被配置为接收信号OP_OUT。

NAND逻辑门NG1的第二输入端子至少连接至NAND逻辑门NG2的输出端子，并且被配置为接收输出信号SA_OUTB1。

NAND逻辑门NGl的输出端子连接至反相器I2的输入端子，并且被配置为输出输出信号SA_OUTl。

NAND逻辑门NG2连接至比较器906b的输出端子、NAND逻辑门NGl的输出端子和反相器I3的输入端子。

NAND逻辑门NG2被配置为响应于输出信号SA_OUT1和信号OP_OUTB而生成输出信号SA_OUTB1。

NAND逻辑门NG2的第一输入端子连接至比较器906b的输出端子，并且被配置为接收信号OP_OUTB。

NAND逻辑门NG2的第二输入端子至少连接至与非逻辑门NG1的输出端子，并且被配置为接收输出信号SA_OUT1。

NAND逻辑门NG2的输出端子连接至反相器I3的输入端子，并且被配置为输出输出信号SA_OUTB1。

反相器I2被配置为响应于输出信号SA_OUTl而生成输出信号SA_OUT。在一些实施例中，输出信号SA_OUT与输出信号SA_OUT1反相，反之亦然。

反相器I2的输入端子连接至NAND逻辑门NG1的输出端子。反相器I2的输入端子被配置为接收来自NAND逻辑门NG1的输出信号SA_OUT1。

反相器I2的输出端子被配置为输出输出信号SA_OUT。

反相器I3被配置为响应于输出信号SA_OUTB1而生成输出信号SA_OUTB。在一些实施例中，输出信号SA_OUTB与输出信号SA_OUTB1反相，反之亦然。

反相器I3的输入端子连接至NAND逻辑门NG2的输出端子。反相器I3的输入端子被配置为从NAND逻辑门NG2接收输出信号SA_OUTB1。

反相器I3的输出端子被配置为输出输出信号SA_OUTB。

锁存电路908中的反相器的其他配置或反相器的其他数量在本公开的范围内。锁存电路908中的逻辑门的其他配置、逻辑门的其他数量或其他逻辑门类型在本公开的范围内。

在一些实施例中，在存储数据值之前，存储器单元902a和902b被称为“原始单元”。换句话说，未编程的存储器单元被称为“原始存储器单元”。在一些实施例中，电路900可以用于在使用伪差分感测方式的同时筛选或检测原始存储器单元。例如，在存储器单元902a和902b的读取操作期间，响应于选择信号SEL，对应的电阻器R2a、R2b通过对应的NMOS晶体管N3a、N3b至少电连接至对应的节点Nd4a、Nd4b。在存储器单元902a和902b的读取操作期间，字线WL的初始电压为0，对应存储器单元902a、902b中的单元电流Ic1a、Ic1b为0，从而使对应节点Nd4a、Nd4b的电压DL、DLB小于参考电压VREF，对应的比较器906a、906b被配置为生成具有逻辑0的对应信号OP_OUT、OP_OUTB。响应于具有逻辑0的信号OP_OUT、OP_OUTB，锁存器908输出具有逻辑0的对应信号SA_OUT1、SAOUTB1。

在该非限制性示例中，随着字线WL的电压升高，对应存储器单元902a、902b中的单元电流Ic1a、Ic1b升高，从而使对应节点Nd4a、Nd4b的对应电压DL、DLB上升，但仍小于参考电压VREF，对应的比较器906a、906b被配置为生成具有逻辑0的对应信号OP_OUT、OP_OUTB。响应于具有逻辑0的信号OP_OUT、OP_OUTB，锁存器908输出具有逻辑0的对应信号SA_OUT1、SAOUTB1。因此，在该非限制性示例中，电路900可用于在使用伪差分感测方式的同时筛选或检测原始存储器单元。

在一些实施例中，存储器单元902a和902b被配置为存储互补数据值(逻辑0和逻辑1)，并且感测放大器901a和901b被配置为以伪差分方式感测互补数据值(逻辑0和逻辑1)。在一些实施例中，信号OP_OUT与信号OP_OUTB反相，反之亦然。

作为说明性示例，如果存储器单元902a被配置为存储逻辑0，则电阻器R2a具有高电阻状态，并且如果存储器单元902b被配置为存储逻辑1，则电阻器R2b具有低电阻状态。

在存储逻辑0的存储器单元902a和存储逻辑1的存储器单元902b的读取操作期间，初始字线WL的电压为0，并且电路900的初始表现类似于以上电路900可用于在使用伪差分感测方式的同时筛选或检测原始存储器单元的描述，因此为简洁起见而省略。

在存储逻辑0的存储器单元902a和存储逻辑1的存储器单元902b的读取操作期间，随着字线WL的电压升高，对应存储器单元902a、902b中的单元电流Ic1a、Ic1b升高，从而使对应节点Nd4a、Nd4b的对应电压DL、DLB上升。

由于电阻器R2a具有高电阻状态，单元电流Ic1a仍小于参考电压VREF，并且节点Nd4a的电压DL小于参考电压VREF，从而使比较器906a生成具有逻辑0的信号OP_OUT。由于电阻器R2b为低电阻状态，所以单元电流Ic1b大于参考电压VREF，并且节点Nd4b的电压DLB大于参考电压VREF，从而使比较器906b生成具有逻辑1的信号OP_OUT。响应于具有逻辑0的信号OP_OUT和具有逻辑1的信号OP_OUT，锁存器908被配置为输出为逻辑0的输出信号SA_OUT1和为逻辑1的输出信号SAOUTB1。

作为另一说明性示例，如果存储器单元902a被配置为存储逻辑1，则电阻器R2a具有低电阻状态，并且如果存储器单元902b被配置为存储逻辑0，则电阻器R2b具有高电阻状态。

在存储逻辑1的存储器单元902a和存储逻辑0的存储器单元902b的读取操作期间，初始字线WL的电压为0，并且电路900的初始表现类似于以上电路900可用于在使用伪差分感测方式的同时筛选或检测原始存储器单元的描述，因此为简洁起见而省略。

在存储逻辑1的存储器单元902a和存储逻辑0的存储器单元902b的读取操作期间，随着字线WL的电压升高，对应存储器单元902a、902b中的单元电流Ic1a、Ic1b升高，从而使对应节点Nd4a、Nd4b的对应电压DL、DLB上升。

由于电阻器R2b为低电阻状态，所以单元电流Ic1a大于参考电压VREF，并且节点Nd4a的电压DL大于参考电压VREF，从而使比较器906a生成具有逻辑1的信号OP_OUT。由于电阻器R2b具有高电阻状态，单元电流Ic1b仍小于参考电压VREF，并且节点Nd4b的电压DLB小于参考电压VREF，从而使比较器906b生成具有逻辑0的信号OP_OUTB。响应于具有逻辑1的信号OP_OUT和具有逻辑0的信号OP_OUT，锁存器908被配置为输出为逻辑1的输出信号SA_OUT1和为逻辑0的输出信号SAOUTB1。

因此，在这些非限制性示例中，电路900可用于通过以具有扩大的感测窗口的伪差分感测方式使用感测放大器901a和901b来正确地检测或读取至少存储在存储器单元902a或902b中的数据，但仍然能够感测或检测原始存储器单元。

图10是根据一些实施例的诸如图9中的电路900的电路的波形的时序图1000。

在一些实施例中，图10是根据一些实施例的图11-图13中的至少电路1100-1300的波形的时序图1000。

在一些实施例中，时序图1000对应于在存储器单元902a和902b的读取操作期间电路900的波形，并且导致读取干扰。例如，如果存储器单元902a被配置为存储逻辑0，则电阻器R2a具有高电阻状态，并且如果存储器单元902b被配置为存储逻辑1，则电阻器R2b具有低电阻状态。然而，如果存储器单元902a的电阻状态不同于其中存储器单元902a的读取操作导致逻辑1而不是逻辑0的预期，则该表现对应于读取干扰。然而，电路900能够克服读取干扰。

在时间T1之前，单元电流Ic1a和Ic1b为0，并且输出信号SA_OUT和SA_OUTB均为逻辑0。

在时间Tl处，字线WL的电压从逻辑0转变为逻辑1。

在时间T2处，字线WL的电压处于逻辑1。

在时间T2处，响应于字线电压WL的转变，节点ND4b的电压DLB开始上升并从逻辑0转变为逻辑1。在时间T2处，由于存储器单元902a的电阻R2a大于存储器单元902b的电阻R2b，所以节点Nd4a的电压DL还不受字线WL上升电压的影响，节点Nd4a的DL电压保持在逻辑0。

在时间T3处，节点ND4b的电压DLB为逻辑1。在时间T3处，响应于节点Nd4b的电压DLB大于参考电压VREF，信号OP_OUTB(例如，由比较器906b生成)开始从逻辑0转变为逻辑1。在时间T3处，因为节点Nd4a的电压DL小于参考电压VREF，所以信号OP_OUT(例如，由比较器906a生成)保持在逻辑0。

在时间T4处，信号OP_OUTB为逻辑1，并且信号OP_OUT为逻辑0。在时间T4处，响应于信号OP_OUTB转变为逻辑1和信号OP_OUT为逻辑0，输出信号SA_OUTB(由锁存器908生成)开始从逻辑0转变到逻辑1，并且输出信号SA_OUT(例如，由锁存器908生成)保持在逻辑0。

在时间T5处，输出信号SA_OUTB为逻辑1，输出信号SA_OUT为逻辑0。在时间T5处，响应于字线WL的电压从时间T1-T2上升，节点Nd4a的电压DL开始上升并从逻辑0转变为逻辑1。

在时间T6处，节点Nd4a的电压DL为逻辑1。在时间T6处，响应于节点Nd4a的电压DL大于参考电压VREF，信号OP_OUTB(例如，由比较器906a生成)开始从逻辑0转变为逻辑1。在时间T6处，信号OP_OUTB(例如，由比较器906b生成)保持在逻辑1。

在时间T7处，信号OP_OUT为逻辑1，并且信号OP_OUTB为逻辑1。然而，在时间T7处，响应于信号OP_OUT转变为逻辑1和信号OP_OUT为逻辑1，输出信号SA_OUT(例如，由锁存器908生成)保持在逻辑0并且输出信号SA_OUTB(例如，由锁存器908生成)保持在逻辑1，因为当两个输入都是逻辑1时保持或维持锁存器908的最后状态。因此，存储器单元902a的读取干扰不影响电路900，并且电路900能够正确地读取存储在存储器单元902a和902b中的数据，并且还能够实现本文描述的一个或多个益处。

电路900的其他波形或时序图1000在本公开的范围内。

图11是根据一些实施例的电路1100的电路图。

电路1100是至少图1的读取/编程电路102U或102L或图2的读取电路204a和存储器单元220a1的实施例，因此省略类似的详细描述。

电路1100是图4的电路400和图9的电路900的变型，因此省略类似的详细描述。例如，图11的感测放大器1101a和1101b中的每一个都对应于图4的电路400，并且感测放大器1101a和1101b可用作图9的对应感测放大器901a和901b，因此省略类似的详细描述。

在一些实施例中，电路1100是以差分方式使用一对单端感测放大器(例如，感测放大器1101a和感测放大器1101b)的伪差分感测电路。

电路1100包括感测放大器1101a、感测放大器1101b和锁存器908。感测放大器1101a和感测放大器1101b连接至锁存器908。

与图9的电路900相比，感测放大器1101a代替图9的感测放大器901a，感测放大器1101b代替图9的感测放大器901b，因此省略类似的详细描述。

感测放大器1101a和感测放大器1101b中的每一个对应于图4的电路400，因此省略类似的详细描述。

感测放大器1101a包括存储器单元902a、电流源904a、比较器906a和检测电路1108a。

感测放大器1101b包括存储器单元902b、电流源904b、比较器906b和检测电路1108b。感测放大器1101a和1101b中的每一个都是单端感测放大器。

检测电路1108a类似于图4的检测电路408，检测电路1108b类似于图4的检测电路408，信号OP_OUT类似于图4的输出信号SA_OUT1，信号OP_OUTB类似于图4的输出信号SA_OUT1，因此省略类似的详细描述。

检测电路1108a包括反相器Ila和PMOS晶体管Pla。与图4的电路400相比，反相器I1a类似于图4的反相器I1，PMOS晶体管P1a类似于图4的PMOS晶体管P1，信号S1a类似于图4的信号SOB1，因此省略类似的详细描述。

与图4的电路400和图9的电路900相比，比较器906a的输出端子还电连接至反相器I1a的输入端子，PMOS晶体管P1a的漏极端子连接至节点Nd4a、比较器906a的同相输入端子、电流源904a的第一端和存储器单元902a。

检测电路1108b包括反相器I1b和PMOS晶体管P1b。与图4的电路400相比，反相器I1b类似于图4的反相器I1，PMOS晶体管P1b类似于图4的PMOS晶体管P1，信号S1b类似于图4的信号SOB1，因此省略类似的详细描述。

与图4的电路400和图9的电路900相比，比较器906b的输出端子还电连接至反相器I1b的输入端子，PMOS晶体管P1b的漏极端子连接至节点Nd4b、比较器906b的同相输入端子、电流源904b的第一端和存储器单元902b。

检测电路1108a或1108b的其他配置或检测电路1108a或1108b内的电路的其他类型在本公开的范围内。

锁存电路908中的逻辑门的其他配置、逻辑门的其他数量或其他逻辑门类型在本公开的范围内。

晶体管的其他配置、晶体管的其他数量或电路1100的其他晶体管类型在本公开的范围内。

在一些实施例中，电路1100能够通过以具用扩大的感测窗口的伪差分感测方式使用感测放大器1101a和1101b来正确地检测或读取至少存储在存储器单元902a或902b中的数据，但仍然能够感测或检测原始存储器单元。在一些实施例中，电路1100操作以实现本文所述的一个或多个益处，包括上文关于电路400讨论的细节。

图12是根据一些实施例的电路1200的电路图。

电路1200是至少图1的读取/编程电路102U或102L或图2的读取电路204a和存储器单元220a1的实施例，因此省略类似的详细描述。

电路1200是图5的电路500和图9的电路900的变型，因此省略类似的详细描述。例如，图12的感测放大器1201a和1201b中的每一个都对应于图5的电路500，并且感测放大器1201a和1201b可用作图9的对应感测放大器901a和901b，因此省略类似的详细描述。

在一些实施例中，电路1200是以差分方式使用一对单端感测放大器(例如，感测放大器1201a和感测放大器1201b)的伪差分感测电路。

电路1200包括感测放大器1201a、感测放大器1201b和锁存器908。感测放大器1201a和感测放大器1201b连接至锁存器908。

与图9的电路900相比，感测放大器1201a代替图9的感测放大器901a，感测放大器1201b代替图9的感测放大器901b，因此省略类似的详细描述。

感测放大器1201a和感测放大器1201b中的每一个对应于图5的电路500，因此省略类似的详细描述。

感测放大器1201a包括存储器单元902a、电流源904a、比较器906a和检测电路1208a。

感测放大器1201b包括存储器单元902b、电流源904b、比较器906b和检测电路1208b。感测放大器1201a和1201b中的每一个都是单端感测放大器。

检测电路1208a类似于图5的检测电路508，检测电路1208b类似于图5的检测电路508，信号OP_OUT类似于图5的输出信号SA_OUT，信号OP_OUTB类似于图5的输出信号SA_OUT，因此省略类似的详细描述。

检测电路1208a包括NMOS晶体管N2a和触发器510a。与图5的电路500相比，NMOS晶体管N2a类似于图5的NMOS晶体管N2，触发器510a类似于图5的触发器510，信号SOB1a类似于图5的信号SOB，因此省略类似的详细描述。

与图5的电路500和图9的电路900相比，比较器906a的输出端子还电连接至触发器510a的时钟输入端子CLK，触发器510a的第一输出端子Q电连接至NAND逻辑门NG1的第一输入端子，NMOS晶体管N2a的漏极端子连接至节点Nd4a、比较器906a的同相输入端子和存储器单元902a，NMOS晶体管N2a的源极连接至电流源904a的第一端。

检测电路1208b包括NMOS晶体管N2b和触发器510b。与图5的电路500相比，NMOS晶体管N2b类似于图5的NMOS晶体管N2，触发器510b类似于图5的触发器510，信号SOB1b类似于图5的信号SOB，因此省略类似的详细描述。

与图5的电路500和图9的电路900相比，比较器906b的输出端子还电连接至触发器510b的时钟输入端子CLK，触发器510b的第一输出端子Q电连接至NAND逻辑门NG2的第一输入端子，NMOS晶体管N2b的漏极端子连接至节点Nd4b、比较器906b的同相输入端子和存储器单元902b，NMOS晶体管N2b的源极连接至电流源904b的第一端。

检测电路1208a或1208b的其他配置或检测电路1208a或1208b内的电路的其他类型在本公开的范围内。

锁存电路908中的逻辑门的其他配置、逻辑门的其他数量或其他逻辑门类型在本公开的范围内。

晶体管的其他配置、晶体管的其他数量或电路1200的其他晶体管类型在本公开的范围内。

在一些实施例中，电路1200能够通过以具用扩大的感测窗口的伪差分感测方式使用感测放大器1201a和1201b来正确地检测或读取至少存储在存储器单元902a或902b中的数据，但仍然能够感测或检测原始存储器单元。在一些实施例中，电路1200操作以实现本文所述的一个或多个益处，包括上文关于电路500讨论的细节。

图13是根据一些实施例的电路1300的电路图。

电路1300是至少图1的读取/编程电路102U或102L或图2的读取电路204a和存储器单元220a1的实施例，因此省略类似的详细描述。

电路1300是图6的电路600、图9的电路900和图12的电路1200的变型，因此省略类似的详细描述。例如，图13的感测放大器1301a和1301b中的每一个都对应于图6的电路600，并且感测放大器1301a和1301b可用作图9的对应感测放大器901a和901b，因此省略类似的详细描述。

与图12的电路1200相比，电路1300还包括PMOS晶体管P2a和P2b，因此省略类似的详细描述。

在一些实施例中，电路1300是以差分方式使用一对单端感测放大器(例如，感测放大器1301a和感测放大器1301b)的伪差分感测电路。

电路1300包括感测放大器1301a、感测放大器1301b和锁存器908。感测放大器1301a和感测放大器1301b连接至锁存器908。

与图9的电路900相比，感测放大器1301a代替图9的感测放大器901a，感测放大器1301b代替图9的感测放大器901b，因此省略类似的详细描述。

感测放大器1301a和感测放大器1301b中的每一个对应于图6的电路600，因此省略类似的详细描述。

感测放大器1301a包括存储器单元902a、电流源904a、比较器906a和检测电路1308a。

感测放大器1301b包括存储器单元902b、电流源904b、比较器906b和检测电路1308b。感测放大器1301a和1301b中的每一个都是单端感测放大器。

检测电路1308a类似于图6的检测电路608，检测电路1308b类似于图6的检测电路608，信号OP_OUT类似于图6的输出信号SA_OUT，信号OP_OUTB类似于图6的输出信号SA_OUT，因此省略类似的详细描述。

检测电路1308a包括NMOS晶体管N2a、触发器510a和PMOS晶体管P2a。与图6的电路600相比，NMOS晶体管N2a类似于图6的NMOS晶体管N2，触发器510a类似于图6的触发器510，信号SOB1a类似于图6的信号SOB，PMOS晶体管P2a类似于图6的PMOS晶体管P2，因此省略类似的详细描述。

与图6的电路600和图12的电路1200相比，PMOS晶体管P2a的漏极端子连接至节点Nd4a、比较器906a的同相输入端子、存储器单元902a和NMOS晶体管N2a的漏极端子。

检测电路1308b包括NMOS晶体管N2b、触发器510b和PMOS晶体管P2b。与图6的电路600相比，NMOS晶体管N2b类似于图6的NMOS晶体管N2，触发器510b类似于图6的触发器510，信号SOB1b类似于图6的信号SOB，PMOS晶体管P2b类似于图6的PMOS晶体管P2，因此省略类似的详细描述。

与图6的电路600和图12的电路1200相比，PMOS晶体管P2b的漏极端子连接至节点Nd4b、比较器906b的同相输入端子、存储器单元902b和NMOS晶体管N2b的漏极端子。

检测电路1308a或1308b的其他配置或检测电路1308a或1308b内的电路的其他类型在本公开的范围内。

锁存电路908中的逻辑门的其他配置、逻辑门的其他数量或其他逻辑门类型在本公开的范围内。

晶体管的其他配置、晶体管的其他数量或电路1300的其他晶体管类型在本公开的范围内。

在一些实施例中，电路1300能够通过以具用扩大的感测窗口的伪差分感测方式使用感测放大器1301a和1301b来正确地检测或读取至少存储在存储器单元902a或902b中的数据，但仍然能够感测或检测原始存储器单元。在一些实施例中，电路1300操作以实现本文所述的一个或多个益处，包括上文关于电路600讨论的细节。

图14是根据一些实施例的存储器电路1400的框图。

为了说明的目的，简化了图14。在一些实施例中，存储器电路1400包括除了图14中描绘的那些元件之外的各种元件，或以其他方式布置以执行下面讨论的操作。

存储器电路1400是图1的存储器电路100的一部分的实施例，因此省略类似的详细描述。例如，存储器电路1400是至少图1的存储器分区102A和102B的实施例，因此省略类似的详细描述。

电路1400包括读取控制电路1402、SA/MUX 1406、预解码器1408、分区解码器1410a、分区解码器1410b、阵列分区1412a、阵列分区1412b、SA/MUX 1420、跟踪阵列1422a和跟踪阵列1422b。

在一些实施例中，读取控制电路1402对应于图1的电路100F，SA/MUX1406对应于图1的读取/编程电路102U或102L或图2的读取/编程电路202和多路复用器212a，预解码器1408对应于图1的存储器分区102A和102B中的BL选择电路110BS，分区解码器1410a对应于图1的存储器分区102A中的组解码器电路110DC，分区解码器1410b对应于图1的存储器分区102B中的组解码器电路110DC，阵列分区1412a对应于图1的存储器分区102A，阵列分区1412b对应于图1的存储器分区102B，因此省略类似的详细描述。

读取控制电路1402被配置为控制阵列分区1412a和1412b中的存储器单元的读取操作。读取控制电路1402被配置为接收读取使能信号READEN。在一些实施例中，读取控制电路1402被配置为响应于读取使能信号READEN生成一个或多个控制信号(未示出)以用于执行阵列分区1412a和1412b的一个或多个读取操作。在一些实施例中，读取使能信号READEN对应于图7A-图7C和图8的读取使能信号READEN，因此省略类似的详细描述。

读取控制电路1402包括预放电控制(PDC)生成器电路1404。

PDC生成器电路1404被配置为接收读取使能信号READEN和控制信号PDC_STOP。PDC生成器电路1404被配置为生成预放电控制信号PDC。在一些实施例中，预放电控制信号PDC对应于图7A-图7C图8的复位数据线信号RST_DL，因此省略类似的详细描述。

在一些实施例中，PDC生成器电路1404被配置为至少响应于读取使能信号READEN或控制信号PDC_STOP生成脉冲控制信号PDC。在一些实施例中，PDC生成器电路1404被配置为响应于读取使能信号READEN生成脉冲控制信号PDC的前沿，并且被配置为响应于控制信号PDC_STOP生成脉冲控制信号PDC的后沿。在一些实施例中，预放电控制信号PDC的前沿和后沿限定预放电控制信号PDC的脉冲宽度。在一些实施例中，预放电控制信号PDC可由SA/MUX 406用来跟踪伪全局位线GBLDMY的跟踪位线电压TGBL的放电。在一些实施例中，伪全局位线GBLDMY的跟踪位线电压TGBL的放电对应于如图7A-图7C和图8所示的读取操作的放电阶段(例如，复位数据线)，因此省略类似的详细描述。

SA/MUX 1406是连接至阵列分区1412a和1412b的感测放大器和多路复用器。在一些实施例中，至少电路400、500、600、700、900、1100、1200或1300可用作SA/MUX 1406，因此省略类似的详细描述。在一些实施例中，SA/MUX 1406是读取/编程电路102U或102L或读取/编程电路202和多路复用器212a，因此省略类似的详细描述。

预解码器1408是被配置为预解码在至少分区解码器1410a或分区解码器1410b中地址的部分的预解码器电路。在一些实施例中，至少分区解码器1410a或分区解码器1410b中的地址的预解码部分识别至少对应的分区解码器1410a或1410b中的解码器电路的行。

分区解码器1410a被配置为生成与由阵列分区1412a中的一个或多个地址信号标识的NVM器件的相邻子集对应的使能信号。在一些实施例中，NVM器件的相邻子集对应于阵列分区1412a中的NVM器件的行或列。在一些实施例中，分区解码器1410a被配置为向阵列分区1412a的相邻存储器组输出使能信号。

分区解码器1410b被配置为生成与由阵列分区1412b中的一个或多个地址信号标识的NVM器件的相邻子集对应的使能信号。在一些实施例中，NVM器件的相邻子集对应于阵列分区1412b中的NVM器件的行或列。在一些实施例中，分区解码器1410b被配置为向阵列分区1412b的相邻存储器组输出使能信号。

阵列分区1412a包括存储器组1412a1(如图15所示)和BL选择电路1412a2(如图15所示)。存储器组1412a1包括存储器单元阵列。

阵列分区1412b包括存储器组1412b1(如图15所示)和BL选择电路1412b2(如图15所示)。存储器组1412b1包括存储器单元阵列。

SA/MUX 1420是连接至读取控制电路1402、PDC生成器1404、SA/MUX 1406和跟踪阵列1422a和1422b的感测放大器和多路复用器。SA/MUX 1420类似于SA/MUX 1406，因此省略类似的详细描述。在一些实施例中，SA/MUX 1420是用于跟踪伪全局位线GBLDMY的感测放大器和多路复用器。

SA/MUX 1420被配置为从读取控制电路1402接收预放电控制信号PDC。SA/MUX1420被配置为从跟踪阵列1422a和1422b接收跟踪位线电压TGBL。SA/MUX 1420被配置为至少响应于预放电控制信号PDC或跟踪位线电压TGBL而生成控制信号PDC_STOP。SA/MUX 1420被配置为至少向读取控制电路1402输出控制信号PDC_STOP。

在一些实施例中，控制信号PDC_STOP可由读取控制电路1402和PDC生成器1404用于确定全局位线GBL或全局位线GBLB与伪全局位线GBLDMY的放电速度之间的差异。在一些实施例中，控制信号PDC_STOP可由读取控制电路1402和PDC生成器1404用于确定预放电控制信号PDC的后沿。在一些实施例中，预放电控制信号PDC的前沿和后沿限定预放电控制信号PDC的脉冲宽度。

在一些实施例中，SA/MUX 1420包括感测放大器，至少类似于电路400、500、600、700、900、1100、1200或1300，并且容忍脉冲放电控制(PDC)的变化，因此省略类似的详细描述。

在一些实施例中，SA/MUX 1420包括与电路400、500、600、700的比较器406或比较器906a或906b类似的比较器1432(图15所示)，因此省略类似的详细描述。在一些实施例中，比较器1432(图15所示)是不平衡比较器，不平衡比较器被配置为克服与阵列分区1412a和1412b以及跟踪阵列1422a和1422b相关联的工艺、电压和温度(PVT)变化引起的感测放大器失配。

在一些实施例中，SA/MUX 1420是电平感知感测放大器，电平感知感测放大器被配置为将跟踪阵列1422a和1422b中的伪存储器单元的全局伪位线GBLDMY的放电电压与参考电压VREF(图15)进行比较，以评估跟踪阵列1422a和1422b中的一个或多个伪单元中的预放电时间。

跟踪阵列1422a和跟踪阵列1422b通过全局伪位线GBLDMY连接至SA/MUX 1420。跟踪阵列1422a类似于阵列分区1412a，因此省略类似的详细描述。跟踪阵列1422a是被配置为跟踪阵列分区1412a的伪存储器单元阵列。跟踪阵列1422a被配置为跟踪阵列分区1412a中的一或多个存储器单元的工艺、电压及温度(PVT)变化。在一些实施例中，跟踪阵列1422a被配置为跟踪阵列分区1412a中的全局位线GBL和全局反相反相位线GBLB的电流或电压的放电，从而模拟BL加载以用于预放电时间跟踪。在一些实施例中，跟踪阵列1422a被配置为在阵列分区1412a中的一个或多个存储器单元的读取或编程操作的预放电阶段期间跟踪阵列分区1412a中的全局位线GBL和全局反相位线GBLB的电流或电压的放电。

跟踪阵列1422b类似于阵列分区1412b，因此省略类似的详细描述。跟踪阵列1422b是被配置为跟踪阵列分区1412b的伪存储器单元阵列。跟踪阵列1422b被配置为跟踪阵列分区1412b中的一或多个存储器单元的PVT变化。在一些实施例中，跟踪阵列1422b被配置为跟踪阵列分区1412b中的全局位线GBL和全局反相位线GBLB的电流或电压的放电，从而模拟BL加载以用于预放电时间跟踪。在一些实施例中，跟踪阵列1422b被配置为在阵列分区1412b中的一个或多个存储器单元的读取或编程操作的预放电阶段期间跟踪阵列分区1412b中的全局位线GBL和全局反相位线GBLB的电流或电压的放电。

在一些实施例中，跟踪阵列1412a和1412b被配置为跟踪阵列分区1412a和1412b的多行或多列，从而覆盖阵列分区1412a和1412b中的一个或多个存储器单元的PVT变化中的每一个。在一些实施例中，通过位于存储器电路1400的一个或多个端点处，跟踪阵列1412a和1412b被配置为向SA/MUX 1420提供端点反馈，从而跟踪阵列分区1412a和1412b的路由(routing)效应。

在一些实施例中，PDC生成器电路1404被配置为跟踪具有足够PVT变化的阵列分区1412a和1412b的单元加载和路由延迟，并且在足够的PVT变化下考虑到存储器电路1400中的每个器件的器件传播延迟，从而使得与其他方法相比，存储器电路1400具有更好的预放电和读取性能。

在一些实施例中，通过至少跟踪阵列1422a或1422b在读取或编程操作的预放电阶段期间跟踪对应阵列分区1412a或1412b中的全局位线GBL和全局反相位线GBLB的电流或电压的放电，使得与其他方法相比，电路1400具有更好的预放电和读取性能。

图15是根据一些实施例的存储器电路1500的框图。

为了说明的目的，简化了图15。在一些实施例中，存储器电路1500包括除了图15中描绘的那些元件之外的各种元件，或以其他方式布置以执行下面讨论的操作。

存储器电路1500是存储器电路1400的实施例，因此省略类似的详细描述。与图14的存储器电路1400相比，存储器电路1500不包括预解码器1408和分区解码器1410a和1410b。

存储器电路1500是图1的存储器电路100的部分的实施例，因此省略类似的详细描述。例如，存储器电路1400是至少图1的存储器分区102A和102B的实施例，因此省略类似的详细描述。

存储器电路1500包括读取控制电路1402a、1402b和1402c、PDC生成器电路1404、SA/MUX 1406、阵列分区1412a、阵列分区1412b、SA/MUX1420、跟踪阵列1422a和跟踪阵列1422b。

在一些实施例中，读取控制电路1402a、1402b和1402c中的每一个对应于图14的读取控制电路1402，因此省略类似的详细描述。

阵列分区1412a包括存储器单元阵列1412a1和BL选择电路1412a2。存储器单元阵列1412a1对应于图1的存储器单元阵列110AR，BL选择电路1412a2对应于图1的BL选择电路110BS，因此省略类似的详细描述。

阵列分区1412b包括存储器单元阵列1412b1和BL选择电路1412b2。存储器单元阵列1412b1对应于图1的存储器单元阵列110AR，BL选择电路1412b2对应于图1的BL选择电路110BS，因此省略类似的详细描述。

阵列分区1412a和1412b通过全局位线GBL连接至读取控制电路1402a。阵列分区1412a和1412b通过全局位线GBLB连接至读取控制电路1402b。

存储器单元阵列1412a1通过BL选择电路1422a2和对应的全局位线GBL和全局反相位线GBLB连接至读取控制电路1402a和1402b。

存储器单元阵列1412b1通过BL选择电路1422b2和对应的全局位线GBL和全局反相位线GBLB连接至读取控制电路1402a和1402b。

跟踪阵列1422a包括伪存储器单元阵列1422a1和BL选择电路1422a2。伪存储器单元阵列1422a1类似于图1的存储器单元阵列1412a1或存储器单元阵列110AR，BL选择电路1422a2类似于图1的BL选择电路1412a2或BL选择电路110BS，因此省略类似的详细描述。

跟踪阵列1422b包括伪存储器单元阵列1422b1和BL选择电路1422b2。伪存储器单元阵列1422b1类似于图1的存储器单元阵列1412b1或存储器单元阵列110AR，BL选择电路1422b2类似于图1的BL选择电路1412b2或BL选择电路110BS，因此省略类似的详细描述。

伪存储器单元阵列1422a1和1422b1通过对应的BL选择电路1422a2和1422b2以及伪全局位线GBLDMY连接至读取控制电路1402c。BL选择电路1422a2和1422b2通过伪全局位线GBLDMY电连接至读取控制电路1402c。BL选择电路1422a2和1422b2被配置为响应于对应的组选择信号BK0SEL和BK1SEL电连接对应的伪存储器单元阵列1422a1和1422b1以及伪全局位线GBLDMY。

伪存储器单元阵列1422a1和1422b1通过对应的传输门1450a和1450b连接至伪全局位线GBLDMY_FB。传输门1450a和1450b被配置为响应于对应的组选择信号BK0SEL和BK1SEL而电连接对应的伪存储器单元阵列1422a1和1422b1以及伪全局位线GBLDMY_FB。

SA/MUX 1406包括NMOS晶体管1440a和1440b以及比较器1442a和1442b。在一些实施例中，比较器1442a和1442b对应于图4-图7C的比较器406或图9和图11-图13的比较器906a或906b，因此省略类似的详细描述。在一些实施例中，NMOS晶体管1440a和1440b对应于图7A-图7C的NMOS晶体管702，因此省略类似的详细描述。

NMOS晶体管1440a和1440b连接至PDC生成器电路1404和对应的全局位线GBL和全局反相位线GBLB。NMOS晶体管1440a和1440b被配置为响应于预放电控制信号PDC将对应的全局位线GBL和全局反相位线GBLB朝向参考电压VSS放电。

比较器1442a和1442b连接至对应的全局位线GBL和全局反相位线GBLB。比较器1442a和1442b被配置为感测对应的全局位线GBL和全局反相位线GBLB的电压的变化。比较器1442a和1442b被配置为将对应的全局位线GBL和全局反相位线GBLB的对应电压与参考电压VREF进行比较，类似于图4-图7C的比较器406或图9和图11-图13的比较器906a或906b，因此省略类似的详细描述。

SA/MUX 1420包括NMOS晶体管1430、比较器1432和延迟电路1434。在一些实施例中，比较器1432对应于图4-图7C的比较器406或图9和图11-图13的比较器906a或906b，因此省略类似的详细描述。在一些实施例中，NMOS晶体管1430对应于图7A-图7C的NMOS晶体管702，因此省略类似的详细描述。

NMOS晶体管1430连接至PDC生成器电路1404和伪全局位线GBLDMY。NMOS晶体管1430被配置为响应于预放电控制信号PDC将伪全局位线GBLDMY的电压朝向参考电压VSS放电。

比较器1432连接至伪全局位线GBLDMY_FB和延迟电路1434。比较器1432被配置为响应于伪全局位线GBLDMY的电压的变化来跟踪或感测伪全局位线GBLDMY_FB的电压TGBL的变化。例如，在一些实施例中，响应于NMOS晶体管1430将伪全局位线GBLDMY的电压向参考电压VSS放电，伪全局位线GBLDMY_FB的电压也将向参考电压VSS放电，但通过对应的跟踪阵列1422a和1422b中的路径。比较器1432被配置为响应于通过对应跟踪阵列1422a和1422b中的路径的伪全局位线GBLDMY的电压的变化来感测伪全局位线GBLDMY_FB的电压的变化。因此，跟踪阵列1422a和1422b的PVT变化由比较器1432感测。在一些实施例中，对应的跟踪阵列1422a和1422b中的路径位于对应的跟踪阵列1422a和1422b的端点处(例如，最远离NMOS晶体管1430)。

比较器1432被配置为比较伪全局位线GBLDMY_FB的对应电压TGBL和参考电压VREF，类似于图4-图7C的比较器406或图9和图11-图13的比较器906a或906b，因此省略类似的详细描述。

SA/MUX 1420将伪全局位线GBLDMY_FB的电压TGBL与参考电压VREF的比较输出到延迟电路1434。

延迟电路1434被配置为输出控制信号PDC_STOP。在一些实施例中，延迟电路被配置为向控制信号PDC_STOP添加延迟。延迟电路1434连接在SA/MUX 1420和PDC生成器电路1404之间。延迟电路1434被配置为响应于伪全局位线GBLDMY_FB的电压TGBL与参考电压VREF的比较而生成控制信号PDC_STOP。在一些实施例中，延迟电路1434添加的延迟增加或减少，从而增大或减小预放电控制信号PDC的脉冲宽度。在一些实施例中，延迟电路1434包括多个串联连接的反相器或缓冲电路。在一些实施例中，延迟电路1434不包括在图15中。

在一些实施例中，存储器电路1500操作以实现本文所述的一个或多个益处，包括上文关于存储器电路1400讨论的细节。

图16是根据一些实施例的操作电路的方法1600的流程图。

在一些实施例中，图16是操作图1或图2的存储器电路或图4、图9或图11-图15的电路的方法的流程图。

应该理解，可以在图16中示出的方法1600之前、期间和/或之后执行附加的操作，因此本文仅简要描述一些其他操作。应当理解，方法1600利用电路100、200、300、400、500、600、700、900、1100、1200、1300、1400或1500中的一个或多个或波形800或1000中的一个或多个的特征，为简洁起见，省略类似的详细描述。

在一些实施例中，方法1600的其他操作顺序在本公开的范围内。方法1600包括示例性操作，但操作不一定按所示顺序执行。根据所公开的实施例的精神和范围，可以适当地添加、替换、改变顺序和/或删除操作。在一些实施例中，不执行方法1600的一个或多个操作。

在方法1600的操作1602中，第一值存储在第一存储器单元中。在一些实施例中，方法1600的第一存储器单元至少包括存储器单元300、402、902a或902b。在一些实施例中，方法1600的第一值至少包括逻辑0或逻辑1。

在方法1600的操作1604中，选择晶体管响应于选择信号SEL而导通。在一些实施例中，方法1600的选择晶体管至少包括NMOS晶体管N1、N3a或N3b。在一些实施例中，选择晶体管连接在第一存储器单元和第一节点之间。在一些实施例中，方法1600的第一节点至少包括节点Nd3、Nd4a或Nd4b。

在方法1600的操作1606中，响应于第一电压被施加到第一存储器单元的第一字线，使第一单元电流Icell流经第一存储器单元到至少第一节点。

在一些实施例中，方法1600的第一电压包括电压VDD。在一些实施例中，方法1600的第一字线至少包括字线WL。在一些实施例中，方法1600的第二节点至少包括节点Nd5、Nd5a或Nd5b。

在方法1600的操作1608中，通过比较器将第一节点的第二电压与参考电压VREF进行比较，从而生成第一输出信号。

在一些实施例中，方法1600的第二电压至少包括电压VDL、DL或DLB。在一些实施例中，方法1600的比较器至少包括比较器406、906a、906b、1442a、1442或1432。在一些实施例中，方法1600的第一输出信号至少包括输出信号SA_OUT、SA_OUTB、SA_OUT1、SA_OUTB1、OP_OUT、OP_OUTB或信号C1。

在方法1600的操作1610中，响应于第一输出信号启用检测电路。在一些实施例中，方法1600的检测电路至少包括检测电路408、508、608、1108a、1108b、1208a、1208b、1308a或1308b。在一些实施例中，方法1600的检测电路至少包括SA/MUX 1420。

在方法1600的操作1612中，响应于检测电路的启用，在选择晶体管和至少第一节点或第二节点之间的第一电流路径被中断。

在一些实施例中，方法1600的第一电流路径至少包括通过至少NMOS晶体管N1、N3a或N3b的电路路径。在一些实施例中，方法1600的第一电流路径在第一存储器单元和第一节点之间。在一些实施例中，方法1600的第一电流路径在第一存储器单元和第二节点之间。

在一些实施例中，操作1612还包括由反相器(例如，反相器I1、I1a或I1b)生成反相的第一输出信号(例如，信号SOB1、S1a或S1b)，响应于反相的第一输出信号而使第一晶体管(例如，PMOS晶体管P1、P2、P1a、P1b、P2a或P2b)导通，响应于第一晶体管导通而将第一节点的第二电压拉至第一电压，以及响应于将第一节点的第二电压拉至第一电压而使选择晶体管截止。在一些实施例中，第一晶体管连接至第一节点。

在一些实施例中，方法1600还包括响应于复位信号RESET而复位检测电路，并且通过触发器生成第二输出信号和反相的第二输出信号。在一些实施例中，方法1600的第二输出信号至少包括输出信号SA_OUT、SA_OUTB、OP_OUT或OP_OUTB。在一些实施例中，方法1600的反相的第二输出信号至少包括输出信号SA_OUT、SA_OUTB、OP_OUT或OP_OUTB。

在一些实施例中，操作1612还包括响应于第一输出信号(例如，信号C1、C1a或C1b)从第一电平(逻辑0或1)到第二电平(逻辑1或0)的转变而触发触发器，使触发器生成锁存数据信号(例如，IN1)作为第二输出信号，并且响应于反相的锁存数据信号(例如，SOB)而使第一晶体管(例如，NMOS晶体管N2、N2a或N2b)截止，第一晶体管连接在第一节点和第二节点之间。

在一些实施例中，操作1612还包括响应于反相的锁存数据信号而使第二晶体管(例如，PMOS晶体管P2、P2a或P2b)导通，响应于第二晶体管导通而将第一节点的第二电压拉至第一电压，以及响应于将第一节点的第二电压拉至第一电压而使选择晶体管截止。在一些实施例中，第二晶体管连接至第一节点。

通过操作方法1600，存储器电路操作以实现上文关于存储器电路100-200或电路400-700、900或1100-1400或波形800或1000所讨论的益处。虽然上文至少参考图4-图7、900和1100-1300描述了方法1600，但是应当理解，方法1600利用图14-图15中的一个或多个的特征。

在一些实施例中，不执行方法1600的一个或多个操作。此外，图3-图15中所示的各种PMOS或NMOS晶体管具有特定掺杂剂类型(例如，N型或P型)以用于说明目的。本公开的实施例不限于特定的晶体管类型，并且图3-图15中所示的PMOS或NMOS晶体管中的一个或多个可以被不同晶体管/掺杂剂类型的对应晶体管代替。类似地，以上描述中使用的各种信号的低或高逻辑值也用于说明。本公开的实施例不限于信号被激活和/或未被激活时的特定的逻辑值。选择不同的逻辑值在各个实施例的范围内。在图3-图15中选择不同数量的反相器在各种实施例的范围内。在图3-图15中选择不同数量的晶体管在各种实施例的范围内。在图3-图15中选择不同数量的NAND逻辑门在各种实施例的范围内。

图17A是根据一些实施例的PDC生成器电路1700A的框图。

为了说明的目的，简化了图17A。在一些实施例中，PDC生成器电路1700A包括除了图17A中描绘的那些元件之外的各种元件，或以其他方式布置以执行下面讨论的操作。

PDC生成器电路1700A是图14-图15的PDC生成器电路1404的实施例，因此省略类似的详细描述。

PDC生成器电路1700A包括触发器1702和反相器1704。

反相器1704连接至触发器1702。反相器1704被配置为响应于读取使能信号READEN生成读取使能信号READENB。在一些实施例中，读取使能信号READENB与读取使能信号READEN反相，反之亦然。

反相器1704的输入端子被配置为接收读取使能信号READEN。反相器1704的输出端子连接至触发器1702的置位端子SET。反相器1704的输出端子被配置为输出读取使能信号READENB。

触发器1702被配置为接收控制信号PDC_STOP、读取使能信号READENB和数据信号Din。触发器1702被配置为至少响应于控制信号PDC_STOP、读取使能信号READENB或数据信号Din而生成脉冲控制信号PDC。

触发器1702是DQ触发器。在一些实施例中，触发器1702包括SR触发器、T触发器、JK触发器等。至少用于触发器1702的其他类型的触发器或配置在本公开的范围内。

触发器1702具有时钟输入端子CLK、数据输入端子D、置位端子SET和输出端子Q。

在一些实施例中，时钟输入端子CLK连接至图15的延迟电路1434的输出端字。时钟输入端子CLK被配置为接收来自延迟电路1434的控制信号PDC_STOP。在一些实施例中，触发器1702是正边沿触发的触发器，并且控制信号PDC_STOP从逻辑0到逻辑1的转变将使触发器1702锁存在数据输入端子D上接收的数据信号Din。在一些实施例中，触发器1702是负边沿触发的触发器。

数据输入端子D被配置为接收数据信号Din。数据信号Din为逻辑0。在一些实施例中，数据信号Din为逻辑1。数据输入端子D连接至数据信号Din的源(未示出)。在一些实施例中，数据输入端子D连接至参考电压源节点VSSN。

输出端子Q被配置为输出脉冲控制信号PDC。在一些实施例中，输出端子Q连接至图15的NMOS晶体管1430、1440a和1440b。

置位端子SET被配置为接收读取使能信号READENB。在一些实施例中，读取使能信号READENB被配置为置位触发器1702。在一些实施例中，响应于读取使能信号READENB为逻辑1而置位触发器1702。在一些实施例中，响应于触发器1702被置位，触发器1702忽略在数据输入端子D上接收的数据信号Din，并且触发器1702的脉冲控制信号PDC被设置为逻辑1。在一些实施例中，响应于读取使能信号READENB为逻辑0而复位触发器1702。

图17B是根据一些实施例的PDC生成器电路1700A的波形的时序图1700B。

在一些实施例中，根据一些实施例，图17是图14-图15中至少PDC生成器电路1404的波形的时序图1700B。

在图17B的时序图1700B中，数据信号Din为逻辑0。在一些实施例中，数据信号Din为逻辑1。

在时间Tl之前，读取使能信号READEN和控制信号PDC_STOP均为逻辑0，脉冲控制信号PDC为逻辑1。响应于读取使能信号READEN为逻辑0，读取使能信号READENB为逻辑1，触发器1702处于置位状态，并且触发器1702的输出Q(例如，脉冲控制信号PDC)被设置为逻辑1。

在时间Tl处，读取使能信号READEN从逻辑0转变为逻辑1，使读取使能信号READENB通过反相器1704从逻辑1转变为逻辑0。响应于读取使能信号READENB为逻辑0，触发器1702不再处于置位状态，并且触发器1702的时钟输入端子CLK上的变化现在可以引起触发器1702的输出端子Q上的变化。

在时间T2处，控制信号PDC_STOP从逻辑0转变为逻辑1。

在时间T3处，响应于控制信号PDC_STOP从逻辑0转变为逻辑1(例如，时钟信号的上升沿)，脉冲控制信号PDC采用数据信号Din的值(例如，逻辑0)，并且从逻辑1转变为逻辑0。在一些实施例中，时间T2等于时间T3，并且触发器1702响应于时钟输入端子CLK上的控制信号PDC_STOP的转变而没有延迟。

在时间T4处，读取使能信号READEN从逻辑1转变为逻辑0，使读取使能信号READENB通过反相器1704从逻辑0转变为逻辑1。响应于读取使能信号READENB为逻辑1，使触发器1702进入置位状态，使得触发器1702的输出Q(例如，脉冲控制信号PDC)从逻辑0转变为逻辑1。

在时间T4处，控制信号PDC_STOP从逻辑1转变为逻辑0。在一些实施例中，由于触发器1702进入置位状态，触发器1702的时钟输入端子CLK上的变化不会导致触发器1702的输出端子Q上的变化。

PDC生成器电路1700A的其他波形或时序图1700B在本公开的范围内。

可见，对于本领域的普通技术人员来说，所公开的一个或多个实施例实现了以上所阐述的一个或多个优点。在阅读前述说明书之后，本领域的普通技术人员将能够想到多种变化、等效替换和如本文所广泛地披露的多个其他的实施例。因此，意欲仅通过所附权利要求及其等同物中所包含的限定来限制本文要求授予的保护内容。

本发明的一个方面涉及一种存储器电路。存储器电路包括非易失性存储器单元、连接至非易失性存储器单元并被配置为生成第一输出信号的感测放大器以及连接至感测放大器和非易失性存储器单元的检测电路。检测电路被配置为锁存第一输出信号并中断非易失性存储器单元和感测放大器之间的电流路径。在一些实施例中，非易失性存储器单元包括：第一晶体管，包括第一栅极、第一漏极和第一源极，其中，第一栅极连接至编程字线；和第二晶体管，包括第二栅极、第二漏极和第二源极，其中，第二栅极连接至读取字线，第二漏极连接至第一源极，并且第二源极连接至感测放大器。在一些实施例中，感测放大器包括比较器，该比较器包括第一输入端子、第二输入端子和第一输出端子，第一输入端子通过第一节点连接至非易失性存储器单元，并且被配置为接收第一电压，第二输入端子被配置为接收第二电压，第一输出端子被配置为输出第一输出信号。在一些实施例中，感测放大器还包括具有第一端和第二端的第一电流源，第一电流源的第一端连接至第一节点、比较器的第一输入端子以及非易失性存储器单元，并且第一电流源的第二端连接至第一电压源。在一些实施例中，检测电路包括第一反相器，该第一反相器的第一输入端子连接至比较器的第一输出端子并被配置为接收第一输出信号，第一反相器的第一输出端子被配置为生成反相的第一输出信号。在一些实施例中，检测电路还包括第三晶体管，该第三晶体管包括第三栅极、第三漏极和第三源极，其中，第三晶体管的第三栅极连接至第一反相器的第一输出端子并且被配置为接收反相的第一输出信号，第三晶体管的第三源极连接至与第一电压源不同的第二电压源，第三晶体管的第三漏极连接至第一节点、比较器的第一输入端子、非易失性存储器单元和第一电流源的第一端，其中，第一输出信号对应于存储在非易失性存储器单元中的数据。在一些实施例中，第三晶体管被配置为响应于反相的第一输出信号而将第一节点的电压设置为第一电压源的电压，并且响应于第一节点的电压为第一电压源的电压而使第二晶体管截止。在一些实施例中，检测电路包括触发器，该触发器的第一输入端子连接至比较器的第一输出端子并且被配置为接收第一输出信号，触发器的第二输入端子被配置为接收第一数据信号，触发器的第三输入端子被配置为接收第一复位信号，触发器的第一输出端子被配置为生成第二输出信号，触发器的第二输出端子被配置为生成反相的第二输出信号。在一些实施例中，检测电路还包括第三晶体管，该第三晶体管包括第三栅极、第三漏极和第三源极，其中，第三晶体管的第三栅极连接至触发器的第二输出端子并被配置为接收反相的第二输出信号，第三晶体管的第三源极连接至第二节点，第三晶体管的第三漏极连接至第一节点、比较器的第一输入端子以及非易失性存储器单元，其中，第二输出信号对应于存储在非易失性存储器单元中的数据。在一些实施例中，感测放大器还包括具有第一端和第二端的第一电流源，第一电流源的第一端连接至第二节点和第三晶体管的第三源极、比较器的第一输入端子和非易失性存储器单元，并且第一电流源的第二端连接至第一电压源。在一些实施例中，检测电路还包括第四晶体管，该第四晶体管包括第四栅极、第四漏极和第四源极，其中，第四晶体管的第四栅极连接至触发器的第二输出端子并被配置为接收反相的第二输出信号，第四晶体管的第四源极连接至不同于第一电压源的第二电压源，第四晶体管的第四漏极连接至第一节点、比较器的第一输入端子以及非易失性存储器单元。

本发明的另一方面涉及一种存储器电路。存储器电路包括：第一非易失性存储器单元，被配置为存储第一值；第二非易失性存储器单元，被配置为存储与第一值反相的第二值；第一感测放大器，连接至第一非易失性存储器单元，并且被配置为生成第一输出信号；第二感测放大器，连接至第二非易失性存储器单元，并且被配置为生成第二输出信号；以及锁存器，连接至第一感测放大器和第二感测放大器，并且被配置为锁存第一输出信号与第二输出信号。在一些实施例中，锁存器包括第一NAND逻辑门，其包括第一输入端子、第二输入端子和第一输出端子，第一NAND逻辑门的第一输入端子连接至第一感测放大器，并且被配置为接收第一输出信号，并且第一NAND逻辑门的第一输出端子被配置为输出第一NAND输出信号。在一些实施例中，锁存器还包括第二NAND逻辑门，其包括第一输入端子、第二输入端子和第一输出端子，第二NAND逻辑门的第一输入端子连接至第一感测放大器，并且被配置为接收第二输出信号，并且第二NAND逻辑门的第一输出端子被配置为输出第二NAND输出信号。在一些实施例中，第一NAND逻辑门的第二输入端子连接至第二NAND逻辑门的第一输出端子，并且被配置为接收第二NAND输出信号，第二NAND逻辑门的第二输入端子连接至第一NAND逻辑门的第一输出端子，并且被配置为接收第一NAND输出信号。在一些实施例中，锁存器还包括第一反相器，该第一反相器的第一输入端子连接至第一NAND逻辑门的第一输出端子，并且被配置为接收第一NAND输出信号，第一反相器的第一输出端子被配置为生成反相的第一NAND输出信号。在一些实施例中，锁存器还包括第二反相器，该第二反相器的第一输入端子连接至第二NAND逻辑门的第一输出端子，并且被配置为接收第二NAND输出信号，第二反相器的第一输出端子被配置为生成反相的第二NAND输出信号。在一些实施例中，反相的第一NAND输出信号对应于存储在第一非易失性存储器单元中的第一值，反相的第二NAND输出信号对应于存储在第二非易失性存储器单元中的第二值。在一些实施例中，第一感测放大器包括第一比较器，该第一比较器包括第一输入端子、第二输入端子和第一输出端子，第一比较器的第一输入端子通过第一节点连接至第一非易失性存储器单元，并且被配置为接收第一电压，第一比较器的第二输入端子被配置为接收参考电压，第一比较器的第一输出端子被配置为输出第一输出信号。在一些实施例中，第一感测放大器还包括具有第一端和第二端的第一电流源，第一电流源的第一端连接至第一节点、第一比较器的第一输入端子以及第一非易失性存储器单元，并且第一电流源的第二端连接至第一电压源。在一些实施例中，第二感测放大器包括第二比较器，该第二比较器包括第一输入端子、第二输入端子和第一输出端子，第二比较器的第一输入端子通过第二节点连接至第二非易失性存储器单元，并且被配置为接收第二电压，第二比较器的第二输入端子被配置为接收参考电压，第二比较器的第一输出端子被配置为输出第二输出信号。在一些实施例中，第二感测放大器还包括具有第一端和第二端的第二电流源，第二电流源的第一端连接至第二节点、第二比较器的第一输入端子以及第二非易失性存储器单元，并且第二电流源的第二端连接至第一电压源。在一些实施例中，存储器电路还包括连接至第一感测放大器和第一非易失性存储器单元的第一检测电路，第一检测电路被配置为锁存第一输出信号并中断第一非易失性存储器单元和第一感测放大器之间的第一电流路径。在一些实施例中，存储器电路还包括连接至第二感测放大器和第二非易失性存储器单元的第二检测电路，第二检测电路被配置为锁存第二输出信号并中断第二非易失性存储器单元和第二感测放大器之间的第二电流路径。在一些实施例中，第一检测电路包括第一反相器，该第一反相器的第一输入端子连接至第一比较器的第一输出端子并被配置为接收第一输出信号，第一反相器的第一输出端子被配置为生成反相的第一输出信号。在一些实施例中，第一检测电路还包括第一晶体管，其包括第一栅极、第一漏极和第一源极，其中，第一晶体管的第一栅极连接至第一反相器的第一输出端子并被配置为接收反相的第一输出信号，第一晶体管的第一源极连接至与第一电压源不同的第二电压源，第一晶体管的第一漏极连接至第一节点、第一比较器的第一输入端子、第一非易失性存储器单元和第一电流源的第一端。在一些实施例中，第二检测电路包括第二反相器，该第二反相器的第一输入端子连接至第二比较器的第一输出端子并被配置为接收第二输出信号，第二反相器的第一输出端子被配置为生成反相的第二输出信号。在一些实施例中，第二检测电路还包括第二晶体管，其包括第二栅极、第二漏极和第二源极，其中，第二晶体管的第二栅极连接至第二反相器的第一输出端子并被配置为接收反相的第二输出信号，第二晶体管的第二源极连接至第二电压源，第二晶体管的第二漏极连接至第二节点、第二比较器的第一输入端子、第二非易失性存储器单元和第二电流源的第一端。

本发明的又一方面涉及一种操作存储器电路的方法。该方法包括：将第一值存储在第一存储器单元中；响应于选择信号而使选择晶体管导通，该选择晶体管连接在第一存储器单元和第一节点之间；将第一电压施加到第一存储器单元的第一字线，从而使第一单元电流通过第一存储器单元至少流到第一节点；通过比较器将第一节点的第二电压与参考电压进行比较，从而生成第一输出信号；响应于第一输出信号而启用检测电路；以及响应于检测电路的启用而中断选择晶体管与至少第一节点或第二节点之间的第一电流路径。在一些实施例中，中断选择晶体管与至少第一节点或第二节点之间的第一电流路径包括：通过反相器生成反相的第一输出信号；响应于反相的第一输出信号而使第一晶体管导通，第一晶体管连接至第一节点；响应于第一晶体管导通而将第一节点的第二电压拉至第一电压；以及响应于将第一节点的第二电压拉至第一电压而使选择晶体管截止。

以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种存储器电路，包括：

非易失性存储器单元；

感测放大器，连接至所述非易失性存储器单元，并且被配置为生成第一输出信号；以及

检测电路，连接至所述感测放大器和所述非易失性存储器单元，所述检测电路被配置为锁存所述第一输出信号并且中断所述非易失性存储器单元和所述感测放大器之间的电流路径。

2.根据权利要求1所述的存储器电路，其中，所述非易失性存储器单元包括：

第一晶体管，包括第一栅极、第一漏极和第一源极，其中，所述第一栅极连接至编程字线；以及

第二晶体管，包括第二栅极、第二漏极和第二源极，其中，所述第二栅极连接至读取字线，所述第二漏极连接至所述第一源极，并且所述第二源极连接至所述感测放大器。

3.根据权利要求2所述的存储器电路，其中，所述感测放大器包括：

比较器，包括第一输入端子、第二输入端子和第一输出端子，所述第一输入端子通过第一节点连接至所述非易失性存储器单元，并且被配置为接收第一电压，所述第二输入端子被配置为接收第二电压，所述第一输出端子被配置为输出所述第一输出信号。

4.根据权利要求3所述的存储器电路，其中，所述感测放大器还包括：

第一电流源，具有第一端和第二端，所述第一电流源的所述第一端连接至所述第一节点、所述比较器的第一输入端子以及所述非易失性存储器单元，并且所述第一电流源的所述第二端连接至第一电压源。

5.根据权利要求4所述的存储器电路，其中，所述检测电路包括：

第一反相器，包括：

所述第一反相器的第一输入端子，连接至所述比较器的所述第一输出端子并且被配置为接收所述第一输出信号；和

所述第一反相器的第一输出端子，被配置为生成反相的第一输出信号；以及

第三晶体管，包括第三栅极、第三漏极和第三源极，其中，所述第三晶体管的所述第三栅极连接至所述第一反相器的所述第一输出端子并且被配置为接收所述反相的第一输出信号，所述第三晶体管的所述第三源极连接至与所述第一电压源不同的第二电压源，并且所述第三晶体管的所述第三漏极连接至所述第一节点、所述比较器的所述第一输入端子、所述非易失性存储器单元和所述第一电流源的所述第一端，

其中，所述第一输出信号对应于存储在所述非易失性存储器单元中的数据。

6.一种存储器电路，包括：

第一非易失性存储器单元，被配置为存储第一值；

第二非易失性存储器单元，被配置为存储与所述第一值反相的第二值；

第一感测放大器，连接至所述第一非易失性存储器单元，并且被配置为生成第一输出信号；

第二感测放大器，连接至所述第二非易失性存储器单元，并且被配置为生成第二输出信号；以及

锁存器，连接至所述第一感测放大器和所述第二感测放大器，并且被配置为锁存所述第一输出信号和所述第二输出信号。

7.根据权利要求6所述的存储器电路，其中，所述锁存器包括：

第一NAND逻辑门，包括第一输入端子、第二输入端子和第一输出端子，所述第一NAND逻辑门的所述第一输入端子连接至所述第一感测放大器，并且被配置为接收所述第一输出信号，并且所述第一NAND逻辑门的所述第一输出端子被配置为输出第一NAND输出信号；以及

第二NAND逻辑门，包括第一输入端子、第二输入端子和第一输出端子，所述第二NAND逻辑门的所述第一输入端子连接至所述第一感测放大器，并且被配置为接收所述第二输出信号，并且所述第二NAND逻辑门的所述第一输出端子被配置为输出第二NAND输出信号，

其中，所述第一NAND逻辑门的所述第二输入端子连接至所述第二NAND逻辑门的所述第一输出端子，并且被配置为接收所述第二NAND输出信号，并且

所述第二NAND逻辑门的所述第二输入端子连接至所述第一NAND逻辑门的所述第一输出端子，并且被配置为接收所述第一NAND输出信号。

8.根据权利要求7所述的存储器电路，其中，所述锁存器还包括：

第一反相器，包括：

所述第一反相器的第一输入端子，连接至所述第一NAND逻辑门的所述第一输出端子并且被配置为接收所述第一NAND输出信号；和

所述第一反相器的第一输出端子，被配置为生成反相的第一NAND输出信号；以及

第二反相器，包括：

所述第二反相器的第一输入端子，连接至所述第二NAND逻辑门的所述第一输出端子并且被配置为接收所述第二NAND输出信号；和

所述第二反相器的第一输出端子，被配置为生成反相的第二NAND输出信号，

其中，所述反相的第一NAND输出信号对应于存储在所述第一非易失性存储器单元中的所述第一值，并且所述反相的第二NAND输出信号对应于存储在所述第二非易失性存储器单元中的所述第二值。

9.一种操作存储器电路的方法，所述方法包括：

将第一值存储在第一存储器单元中；

响应于选择信号而使选择晶体管导通，所述选择晶体管连接在所述第一存储器单元和第一节点之间；

向所述第一存储器单元的第一字线施加第一电压，从而使第一单元电流通过所述第一存储器单元至少流至所述第一节点；

通过比较器将所述第一节点的第二电压与参考电压进行比较，从而生成第一输出信号；

响应于所述第一输出信号而启用检测电路；以及

响应于所述检测电路的启用，中断所述选择晶体管与至少所述第一节点或第二节点之间的第一电流路径。

10.根据权利要求9所述的方法，其中，中断所述选择晶体管与至少所述第一节点或所述第二节点之间的所述第一电流路径包括：

通过反相器生成反相的第一输出信号；

响应于所述反相的第一输出信号而使第一晶体管导通，所述第一晶体管连接至所述第一节点；

响应于所述第一晶体管导通而将所述第一节点的所述第二电压拉至所述第一电压；以及

响应于将所述第一节点的所述第二电压拉至所述第一电压而使所述选择晶体管截止。

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