JP2012185882A - 半導体装置 - Google Patents

Abstract

【課題】メモリユニットを備えた半導体装置において、その動作タイミングのばらつきを低減する。
【解決手段】例えば、正規のビット線ＢＬと並んで配置されたダミービット線ＤＢＬ１，ＤＢＬ２と、ＤＢＬ１，ＤＢＬ２上に順次接続された列方向負荷回路ＣＬＢｎ［１］〜ＣＬＢｎ［ｘ］を備える。各列方向負荷回路は、オフ状態に固定された複数のＮＭＯＳトランジスタＭＮａ１〜ＭＮａ４を備え、この内のＭＮａ２，ＭＮａ３のソースおよびドレインがＤＢＬ１又はＤＢＬ２に適宜接続される。ＤＢＬ１，ＤＢＬ２には、ＭＮａ２，ＭＮａ３の拡散層容量に伴う負荷容量が付加され、これに応じてデコード起動信号ＴＤＥＣからダミービット線信号ＳＤＢＬまでの遅延時間が設定される。ＳＤＢＬは、センスアンプの起動タイミングを定める際に使用される。
【選択図】図５

Description

本発明は、半導体装置に関し、特に、ＳＲＡＭ等のメモリユニットを備えた半導体装置に適用して有効な技術に関する。

例えば、特許文献１には、複数のダミーセルを有するダミー回路を用いてセンスアンプイネーブル信号を生成する半導体記憶装置が示されている。特許文献２には、レプリカビット線の動作でリード動作タイミングを決める単一ビット線方式の半導体記憶装置において、レプリカビット線に接続されるレプリカメモリセルトランジスタのゲート長が、正規のメモリセルトランジスタのゲート長よりも長く設定された構成が示されている。特許文献３には、レプリカメモリセルがそれぞれ接続される第１および第２のレプリカビット線と、第１のレプリカビット線の出力を第２のレプリカビット線に入力するインバータ回路を備え、この分割されたレプリカビット線によってセンスアンプイネーブル信号を生成する半導体集積回路装置が示されている。

特開２００４−９５０５８号公報 特開２００６−３１７５２号公報 特開２０１０−１６５４１５号公報

近年、半導体装置の微細化とともに、ＭＯＳトランジスタのばらつきが顕著に現れるようになってきている。これにより、例えば半導体装置に含まれるメモリユニット（代表的にはＳＲＡＭ（Static Random Access Memory）モジュール）では、ＳＲＡＭメモリセルのばらつきを考慮したタイミング設計を行うことが重要となる。このようなタイミング設計方式の一つとして、例えば、特許文献１〜特許文献３に示されるように、ダミーメモリセル（レプリカメモリセル）およびダミービット線（レプリカビット線）を用いて読み出し時のセンスアンプの起動タイミングを定める方式が挙げられる。

しかしながら、このようなダミーメモリセル等を用いた方式では、ダミーメモリセル自体のプロセスばらつき等に伴い、センスアンプの起動タイミングの最適化が図れない恐れがある。すなわち、ダミーメモリセルは、非常に小さい加工寸法で形成された正規のメモリセルを反映して、これと同じ加工寸法で形成される場合が多いため、プロセスばらつき等が生じやすい。例えば、ダミービット線に接続された複数のダミーメモリセル間でプロセスばらつき等が生じると、各ダミーメモリセル毎にダミービット線を駆動する際のタイミングが異なり、その結果、センスアンプの起動タイミングが早すぎる事態や、遅すぎる事態が生じ得る。

本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、メモリユニットを備えた半導体装置において、その動作タイミングのばらつきを低減することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

第１方向に延伸する複数のワード線と、第１方向と交差する第２方向に延伸する複数のビット線と、複数のワード線と複数のビット線の交点に配置され、第１ＭＩＳトランジスタを含む回路で構成された複数のメモリセルを有する。

複数のメモリセルのいずれかから複数のビット線のいずれかに読み出された信号を、イネーブル信号に応じて増幅するセンスアンプ回路と、複数のメモリセルに対するアクセス命令を受けて第１信号を生成する制御回路と、第１信号が入力され、第１信号を遅延させることでイネーブル信号の元となる第２信号を生成するタイミング調整回路とを備える。

タイミング調整回路は、複数のビット線と並んで配置されると共に１以上の往復配線を形成し、一端に第１信号が伝送され、他端から第２信号を出力する第１配線と、第１配線に結合された複数の第２ＭＩＳトランジスタ含む負荷回路とを備える。

第１配線は、往路配線となる第１ダミービット線と復路配線となる第２ダミービット線とを含み、複数の第２ＭＩＳトランジスタは第１ダミービット線と第２ダミービット線にそれぞれ分けて設けられている。

本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、メモリユニットを備えた半導体装置において、その動作タイミングのばらつきを低減することが可能になる。

本発明の実施の形態１による半導体装置において、それに含まれるメモリユニットの概略的な構成例を示すブロック図である。 図１のメモリユニットにおける各メモリセルの構成例を示す回路図である。 図１のメモリユニットの概略的な動作例を示す波形図である。 本発明の実施の形態１による半導体装置において、その全体の概略構成例を示すブロック図である。 図１のメモリユニットにおいて、そのタイミング調整回路（列方向）の構成例を示す回路図である。 図５を変形したタイミング調整回路（列方向）の構成例を示す回路図である。 図５および図６のタイミング調整回路において、その列方向負荷回路部分の詳細なレイアウト構成例を示す平面図である。 （ａ）は、図７におけるＡ−Ａ’間の構造例を示す断面図であり、（ｂ）は、図７におけるＢ−Ｂ’間の構造例を示す断面図である。 図１におけるワード線駆動回路、タイミング調整回路（列方向）およびメモリアレイの一部のレイアウト構成例を模式的に比較した平面図である。 （ａ）、（ｂ）は、図５および図６の構成例において、タイミング調整回路とメモリアレイの大きさの関係を模式的に示した平面図である。 （ａ）、（ｂ）は、図５のタイミング調整回路と図６のタイミング調整回路の有意差の一例を示す説明図である。 本発明の実施の形態２による半導体装置において、それに含まれるタイミング調整回路（列方向）の構成例を示す回路図である。 本発明の実施の形態２による半導体装置において、それに含まれるタイミング調整回路（列方向）の他の構成例を示す回路図である。 図１２の列方向負荷回路における負荷容量の補足図であり、（ａ）および（ｂ）は負荷容量の位置を表す模式図、（ｃ）は（ａ）および（ｂ）の負荷容量に応じた電圧波形の一例を表す概略図である。 図１３の列方向負荷回路における負荷容量の補足図であり、（ａ）および（ｂ）は負荷容量の位置を表す模式図、（ｃ）は（ａ）および（ｂ）の負荷容量に応じた電圧波形の一例を表す概略図である。 （ａ）は、本発明の実施の形態３による半導体装置において、それに含まれるタイミング調整回路（列方向）の構成例を示す回路図であり、（ｂ）は（ａ）の補足図である。 （ａ）は、本発明の実施の形態３による半導体装置において、それに含まれるタイミング調整回路（列方向）の他の構成例を示す回路図であり、（ｂ）は（ａ）の補足図である。 本発明の実施の形態４による半導体装置において、それに含まれるタイミング調整回路（列方向）の構成例を示す回路図である。 （ａ）は、本発明の実施の形態５による半導体装置において、図１のメモリユニット内の読み書き制御回路周りの構成例を示すブロック図であり、（ｂ）は（ａ）における読み書き遅延制御回路の詳細な構成例を示す回路図である。 （ａ）は、図１９における読み出し時の動作例を示す波形図であり、（ｂ）は、図１９における書き込み時の動作例を示す波形図である。 本発明の実施の形態６による半導体装置において、それに含まれるタイミング調整回路（列方向）の構成例を示す回路図である。 本発明の実施の形態７による半導体装置において、それに含まれるタイミング調整回路（列方向）の構成例を示す回路図である。 図２２の変形例を示す回路図である。 図２２および図２３のタイミング調整回路において、その列方向負荷回路部分の詳細なレイアウト構成例を示す平面図である。 本発明の実施の形態８による半導体装置において、それに含まれるタイミング調整回路（列方向）の構成例を示す回路図である。 図２５のタイミング調整回路において、その列方向負荷回路部分の詳細なレイアウト構成例を示す平面図である。 本発明の実施の形態９による半導体装置において、それに含まれるタイミング調整回路（列方向）の構成例を示す回路図である。 本発明の実施の形態１０による半導体装置において、それに含まれるタイミング調整回路（行方向）の構成例を示す回路図である。 図２８のタイミング調整回路において、その行方向負荷回路部分の詳細なレイアウト構成例を示す平面図である。 （ａ）〜（ｃ）は、本発明の実施の形態１１による半導体装置において、そのメモリユニット内のタイミング調整回路（列方向）のそれぞれ異なる配置例を示す概略図である。 （ａ）〜（ｃ）は、図３０（ａ）〜（ｃ）とは異なるメモリユニットにおいて、そのタイミング調整回路（列方向）のそれぞれ異なる配置例を示す概略図である。 （ａ）、（ｂ）は、図３０および図３１のタイミング調整回路（列方向）において、ワード線駆動回路とタイミング調整回路をメモリアレイの一方側に配置した場合とメモリアレイの両側に分離して配置した場合とでそれぞれの信号の流れを示す説明図である。 （ａ）〜（ｃ）は、本発明の実施の形態１２による半導体装置において、そのメモリユニット内のタイミング調整回路（列方向）のそれぞれ異なる配置例を示す概略図である。 （ａ）、（ｂ）は、図３３（ａ）〜（ｃ）とは異なるメモリユニットにおいて、そのタイミング調整回路（列方向）のそれぞれ異なる配置例を示す概略図である。 （ａ）、（ｂ）は、本発明の実施の形態１３による半導体装置において、そのメモリユニット内のタイミング調整回路（行方向）のそれぞれ異なる配置例を示す概略図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）（ＭＩＳトランジスタと略す）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面において、ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
《メモリユニット全体の概略構成》
図１は、本発明の実施の形態１による半導体装置において、それに含まれるメモリユニットの概略的な構成例を示すブロック図である。図１に示すメモリユニットＭＥＭＵは、アドレス制御回路ＡＤＲＣＴＬ、ワード線駆動回路ＷＤ、タイミング調整回路（列方向）ＴＭＣＴＬＢ、メモリアレイＭＡＲＹ、列選択回路ＹＳＷ、読み書き制御回路ＲＷＣＴＬ、書き込み駆動回路ＷＴＤ、センスアンプ回路ＳＡ、および入出力バッファ回路ＩＯＢを備えている。ＭＡＲＹは、第１方向に延伸するｍ本のワード線ＷＬ０〜ＷＬｍと、第１方向と交差する第２方向に延伸するｎ個のビット線対（ＢＬ０，ＺＢＬ０）〜（ＢＬｎ，ＺＢＬｎ）と、ｍ本のワード線とｎ個のビット線対の交点に配置された複数のメモリセルＭＣを備えている。各ビット線対は、相補信号を伝送する２本のビット線（例えばＢＬ０とＺＢＬ０）で構成される。

アドレス制御回路ＡＤＲＣＴＬは、デコード起動信号ＴＤＥＣをトリガとしてＭＥＭＵの外部アドレス端子からのアドレス信号Ａ０〜Ａｊをデコード（あるいはプリデコード）し、行選択信号Ｘ０〜Ｘｋと、列選択信号Ｙ０〜Ｙｉを出力する。ワード線駆動回路ＷＤは、行選択信号Ｘ０〜Ｘｋに応じてｍ本のワード線のいずれか１本を選択（活性化）する。列選択回路ＹＳＷは、列選択信号Ｙ０〜Ｙｉに応じてｎ個のビット線対のいずれか１個を選択する。タイミング調整回路ＴＭＣＴＬＢは、本実施の形態の主要な特徴の一つであり、詳細は後述するがＴＤＥＣを入力としてダミービット線信号ＳＤＢＬを出力する。読み書き制御回路ＲＷＣＴＬは、ＭＥＭＵの外部制御端子からの各種制御信号（ＷＥＮ，ＣＬＫ，ＣＥＮ）ならびに前述したＳＤＢＬに応じて、デコード起動信号ＴＤＥＣ、内部ライトイネーブル信号ＷＥ、センスアンプイネーブル信号ＳＥを生成する。ＷＥＮは読み出し命令と書き込み命令を識別するライトイネーブル信号であり、ＣＬＫは読み書き動作の基準となるクロック信号であり、ＣＥＮはクロック信号の有効・無効を制御するクロックイネーブル信号である。

入出力バッファ回路ＩＯＢは、ＭＥＭＵの外部データ端子からのデータ入力信号Ｄｉを取り込んで書き込み駆動回路ＷＴＤに伝送し、また、センスアンプ回路ＳＡからの出力信号を取り込んでデータ出力信号Ｄｏとして外部データ端子に出力する。ＷＴＤは、ライトイネーブル信号ＷＥに応じてＩＯＢからのデータを差動増幅し、前述した列選択回路ＹＳＷを介して所定のビット線対に伝送する。ＳＡは、センスアンプイネーブル信号ＳＥをトリガとして、所定のビット線対からＹＳＷを介して伝送された信号対を差動増幅し、ＩＯＢに向けて出力を行う。

図２は、図１のメモリユニットにおける各メモリセルＭＣの構成例を示す回路図である。図２に示すメモリセルＭＣは、ここでは、４個のＮＭＯＳトランジスタＭＮ１〜ＭＮ４と、２個のＰＭＯＳトランジスタＭＰ１，ＭＰ２を備えたＳＲＡＭメモリセルとなっている。ＭＮ３は、ゲートがワード線ＷＬに接続され、ソース・ドレインの一方が正極側のビット線ＢＬに接続される。ＭＮ４は、ゲートがＷＬに接続され、ソース・ドレインの一方が負極側のビット線ＺＢＬに接続される。ＭＮ１，ＭＰ１とＭＮ２，ＭＰ２は、それぞれ、電源電圧ＶＣＣと接地電源電圧ＶＳＳの間でＣＭＯＳインバータ回路を構成する。この２個のＣＭＯＳインバータ回路は、一方の入力が他方の出力に接続されることでラッチ回路を構成する。ＭＮ４のソース・ドレインの他方は、ＣＭＯＳインバータ回路（ＭＮ１，ＭＰ１）の入力（ＣＭＯＳインバータ回路（ＭＮ２，ＭＰ２）の出力）に接続され、ＭＮ３のソース・ドレインの他方には、ＣＭＯＳインバータ回路（ＭＮ２，ＭＰ２）の入力（ＣＭＯＳインバータ回路（ＭＮ１，ＭＰ１）の出力）に接続される。

《メモリユニット全体の概略動作》
図３は、図１のメモリユニットの概略的な動作例を示す波形図である。図３の例では、クロック信号ＣＬＫが立ち上がった際に、クロックイネーブル信号ＣＥＮが‘Ｌ’レベルかつライトイネーブル信号ＷＥＮが‘Ｈ’レベルの場合には読み出し（リード）サイクル（Ｔ０）が実行され、ＣＥＮが‘Ｌ’レベルかつＷＥＮが‘Ｌ’レベルの場合には書き込み（ライト）サイクル（Ｔ１）が実行される。また、ＣＬＫが立ち上がった際に、ＣＥＮが‘Ｈ’レベルの場合にはノーオペレーションサイクル（Ｔ２）となり、読み出し動作も書き込み動作も実行されない。

リードサイクル（Ｔ０）においては、まず、読み書き制御回路ＲＷＣＴＬが、クロック信号ＣＬＫの立ち上がりを受けてデコード起動信号ＴＤＥＣを‘Ｌ’レベルから‘Ｈ’レベルに遷移させる。また、ＲＷＣＴＬは、内部ライトイネーブル信号ＷＥとして‘Ｌ’レベルを出力する。アドレス制御回路ＡＤＲＣＴＬは、ＴＤＥＣの‘Ｈ’レベルへの遷移を受けて、アドレス信号Ａ０〜Ａｊに応じた行選択信号Ｘ０〜Ｘｋおよび列選択信号Ｙ０〜Ｙｉ（図３ではＹ０を表示）を生成する。図３の例は、Ｘ０〜Ｘｋによってワード線ＷＬ０が選択され、Ｙ０〜Ｙｉによってビット線対（ＢＬ０，ＺＢＬ０）が選択されるものとする。ワード線駆動回路ＷＤは、Ｘ０〜Ｘｋに応じてＷＬ０を立ち上げ、これに応じてＷＬ０に接続された各メモリセルＭＣの記憶データが対応するビット線対に読み出される。ここでは、その内のＢＬ０，ＺＢＬ０における読み出し信号が列選択回路ＹＳＷを介してセンスアンプ回路ＳＡに伝送される。

一方、これと並行して、タイミング調整回路ＴＭＣＴＬＢは、デコード起動信号ＴＤＥＣの‘Ｈ’レベルへの遷移を受け、所定の遅延時間（Ｔｄｌｙ１）を付加したのちダミービット線信号ＳＤＢＬを‘Ｈ’レベルへ遷移させる。読み書き制御回路ＲＷＣＴＬは、このＳＤＢＬの‘Ｈ’レベルへの遷移を受け、センスアンプイネーブル信号ＳＥを有効状態（‘Ｈ’レベル）に遷移させる。センスアンプ回路ＳＡは、このＳＥの‘Ｈ’レベルをトリガとして、前述したＹＳＷを介して伝送されたＢＬ０，ＺＢＬ０の読み出し信号を増幅する。そして、この増幅された信号が、入出力バッファ回路ＩＯＢを介してデータ出力信号Ｄｏとして外部端子に出力される。また、立ち上げられているワード線ＷＬ０は、ここでは、ＴＤＥＣの‘Ｈ’レベルから‘Ｌ’レベルへの遷移を受けて立ち下げられる。

次に、ライトサイクル（Ｔ１）においては、まず、読み書き制御回路ＲＷＣＴＬが、クロック信号ＣＬＫの立ち上がりを受けてデコード起動信号ＴＤＥＣを‘Ｌ’レベルから‘Ｈ’レベルに遷移させる。また、ＲＷＣＴＬは、内部ライトイネーブル信号ＷＥとして‘Ｈ’レベルを出力する。アドレス制御回路ＡＤＲＣＴＬは、ＴＤＥＣの‘Ｈ’レベルへの遷移を受けて行選択信号Ｘ０〜Ｘｋおよび列選択信号Ｙ０〜Ｙｉを生成し、ワード線駆動回路ＷＤは、Ｘ０〜Ｘｋに応じたワード線（ここではＷＬ０）を立ち上げる。一方、これと並行して、外部端子からのデータ入力信号Ｄｉが入出力バッファ回路ＩＯＢを介して書き込み駆動回路ＷＴＤに入力されている。ＷＴＤは、前述したＷＥの‘Ｈ’レベルを受けてＩＯＢからの入力信号を増幅し、列選択回路ＹＳＷは、このＷＴＤの出力をＹ０〜Ｙｉに応じたビット線対（ここではＢＬ０，ＺＢＬ０）に接続する。これによって、選択されたメモリセルＭＣにＤｉの情報が書き込まれる。その後、立ち上げられているワード線ＷＬ０は、ここでは、ＴＤＥＣの‘Ｈ’レベルから‘Ｌ’レベルへの遷移を受けて立ち下げられる。これによって、選択されたメモリセルＭＣはＤｉの情報を保持する。

《半導体装置全体の概略構成》
図４は、本発明の実施の形態１による半導体装置において、その全体の概略構成例を示すブロック図である。図４には、１個の半導体チップ内に各種ロジック回路とメモリ回路が形成されたＳＯＣ（System On a Chip）等と呼ばれる半導体装置（ＬＳＩ）が示されている。図４の半導体装置は、例えば携帯電話用ＬＳＩであり、２個のプロセッサユニットＣＰＵ１，ＣＰＵ２と、アプリケーションユニットＡＰＰＵと、メモリユニットＭＥＭＵと、ベースバンドユニットＢＢＵと、入出力ユニットＩＯＵを備える。この内、ＭＥＭＵに、図１の構成例が適用される。

ＣＰＵ１，ＣＰＵ２はプログラムに基づく所定の演算処理を行い、ＡＰＰＵは携帯電話で必要とされる所定のアプリケーション処理を行い、ＢＢＵは無線通信に伴う所定のベースバンド処理を行い、ＩＯＵは外部との間の入出力インタフェースを担う。ＭＥＭＵは、このような各回路ブロックの処理に伴い適宜アクセスされる。ＳＯＣ等の半導体装置において、ＭＥＭＵは、例えばメモリＩＰ（Intellectual Property）等と呼ばれる設計データを用いてメモリコンパイラ等と呼ばれる自動設計ツールで実装される場合が多い。通常、メモリＩＰが異なれば最適な動作タイミングも異なるため、前述したタイミング調整回路ＴＭＣＴＬＢはメモリＩＰ毎に新たに開発される必要がある。但し、設計の効率化の観点では、各メモリＩＰで共通利用可能なタイミング調整回路を実現することが望ましい。

《タイミング調整回路（列方向）の詳細回路［１］》
図５は、図１のメモリユニットＭＥＭＵにおいて、そのタイミング調整回路（列方向）の構成例を示す回路図である。図５に示すタイミング調整回路ＴＭＣＴＬＢｎ１は、複数（ここでは６個）のインバータ回路ＩＶ１〜ＩＶ６と、２個のダミービット線ＤＢＬ１，ＤＢＬ２と、ｘ個の列方向負荷回路ＣＬＢｎ［１］〜ＣＬＢｎ［ｘ］を備えている。ここでは、ＤＢＬ１，ＤＢＬ２は、それぞれ、メモリアレイＭＡＲＹ内における各ビット線ＢＬの長さと同等の長さを持ち、ＭＡＲＹ内のＢＬの延伸方向（Ｙ方向）と同一方向に向けて並んで延伸している。ＩＶ１〜ＩＶ６は、それぞれ、ＶＣＣとＧＮＤの間に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなるＣＭＯＳインバータ回路となっている。

ＩＶ１，ＩＶ２は、それぞれＤＢＬ１の入力端部分に配置され、ＩＶ１は前述したデコード起動信号ＴＤＥＣを入力とし、ＩＶ２はＩＶ１の出力を入力としてＤＢＬ１の入力端に出力を行う。ＩＶ３，ＩＶ４は、それぞれＤＢＬ１の出力端部分およびＤＢＬ２の入力端部分に配置され、ＩＶ３はＤＢＬ１の出力端を入力とし、ＩＶ４はＩＶ３の出力を入力としてＤＢＬ２の入力端に出力を行う。ＩＶ５，ＩＶ６は、それぞれＤＢＬ２の出力端部分に配置され、ＩＶ５はＤＢＬ２の出力端を入力とし、ＩＶ６はＩＶ５の出力を入力として前述したダミービット線信号ＳＤＢＬを出力する。このように、ＤＢＬ１，ＤＢＬ２は、ＭＡＲＹに近接して配置されたＴＭＣＴＬＢｎ１の領域内で往復配線を構成する。ここでの往復配線は、往路配線がＤＢＬ１であり、復路配線がＤＢＬ２である。

列方向負荷回路ＣＬＢｎ［１］〜ＣＬＢｎ［ｘ］のそれぞれは、ソース・ドレイン間が順に直列接続され、ゲートが共通にＶＳＳに接続された複数（ここでは４個）のＮＭＯＳトランジスタＭＮａ１〜ＭＮａ４を備えている。ｘ個の列方向負荷回路の一部（例えば半分）となるＣＬＢｎ［１］〜ＣＬＢｎ［ｑ］のそれぞれにおいて、ＭＮａ２，ＭＮａ３のソースおよびドレインはＤＢＬ１に接続され、ＭＮａ１，ＭＮａ４のソース・ドレインの一方（ＭＮａ２，ＭＮａ３と共有しない側）はオープンとなっている。ｘ個の列方向負荷回路の他の一部（例えば半分）となるＣＬＢｎ［ｑ＋１］〜ＣＬＢｎ［ｘ］のそれぞれにおいて、ＭＮａ２，ＭＮａ３のソースおよびドレインはＤＢＬ２に接続され、ＭＮａ１，ＭＮａ４のソース・ドレインの一方（ＭＮａ２，ＭＮａ３と共有しない側）はオープンとなっている。

図６は、図５を変形したタイミング調整回路（列方向）の構成例を示す回路図である。図６に示すタイミング調整回路ＴＭＣＴＬＢｐ１は、図５におけるｘ個の列方向負荷回路ＣＬＢｎ［１］〜ＣＬＢｎ［ｘ］が図６におけるｘ個の列方向負荷回路ＣＬＢｐ［１］〜ＣＬＢｐ［ｘ］に置き換わった構成となっている。ＣＬＢｐ［１］〜ＣＬＢｐ［ｘ］のそれぞれは、ＣＬＢｎ［１］〜ＣＬＢｎ［ｘ］のそれぞれに含まれる複数（ここでは４個）のＮＭＯＳトランジスタＭＮａ１〜ＭＮａ４が複数（ここでは４個）のＰＭＯＳトランジスタＭＰａ１〜ＭＰａ４に置き換わった構成となっている。ＭＰａ１〜ＭＰａ４は、前述したＭＮａ１〜ＭＮａ４と異なり、ゲートが共通にＶＣＣに接続される。

図５および図６の列方向負荷回路ＣＬＢｎ［１］〜ＣＬＢｎ［ｘ］，ＣＬＢｐ［１］〜ＣＬＢｐ［ｘ］は、ダミービット線ＤＢＬ１，ＤＢＬ２に対する負荷容量として機能する。具体的には、各列方向負荷回路におけるＭＮａ１〜ＭＮａ４（又はＭＰａ１〜ＭＰａ４）はオフ状態に駆動されているため、ＭＮａ２，ＭＮａ３（又はＭＰａ２，ＭＰａ３）のソースおよびドレインを構成する拡散層の容量がＤＢＬ１，ＤＢＬ２に対する負荷容量となる。これにより、ＩＶ２からの出力信号は、ＣＬＢｎ［１］〜ＣＬＢｎ［ｑ］（又はＣＬＢｐ［１］〜ＣＬＢｐ［ｑ］）に伴う負荷容量ならびにＤＢＬ１の寄生抵抗および寄生容量に応じて遅延したのちＩＶ３に到達する。同様に、ＩＶ４からの出力信号は、ＣＬＢｎ［ｑ＋１］〜ＣＬＢｎ［ｘ］（又はＣＬＢｐ［ｑ＋１］〜ＣＬＢｐ［ｘ］）に伴う負荷容量ならびにＤＢＬ２の寄生抵抗および寄生容量に応じて遅延したのちＩＶ５に到達する。その結果、デコード起動信号ＴＤＥＣを遅延させたダミービット線信号ＳＤＢＬが得られる。なお、より厳密には、ＩＶ１〜ＩＶ６の論理しきい値や駆動能力等も含めてこの遅延時間が定められる。

《タイミング調整回路（列方向）の詳細レイアウト構造［１］》
図７は、図５および図６のタイミング調整回路において、その列方向負荷回路部分の詳細なレイアウト構成例を示す平面図である。図８（ａ）は、図７におけるＡ−Ａ’間の構造例を示す断面図であり、図８（ｂ）は、図７におけるＢ−Ｂ’間の構造例を示す断面図である。図７および図８に示すように、タイミング調整回路ＴＭＣＴＬＢｎ（ＴＭＣＴＬＢｐ）は、ウエルＷＥＬと、ＷＥＬ内に形成された拡散層ＤＦと、ＷＥＬ上にゲート絶縁膜ＧＳを介して形成されたポリシリコン層ＰＯと、その上層に順次形成された第１メタル配線層Ｍ１および第２メタル配線層Ｍ２と、層間絶縁層ＩＳＬ２に設けられたコンタクトにコンタクト層ＣＴと、層間絶縁層ＩＳＬ２に設けられたビアにビア層Ｖ１を備える。ＣＴは、Ｍ１とＰＯ間、およびＭ１とＤＦ間を接続し、Ｖ１はＭ１とＭ２間を接続する。

図７では、Ｍ２で形成される２本のダミービット線ＤＢＬ１，ＤＢＬ２が、Ｙ方向（ビット線の延伸方向）に向けて並んで延伸している。また、ＰＯで形成される８本のゲート配線が、Ｘ方向（ワード線の延伸方向）に向けて並んで延伸している。この８本のゲート配線内の端から４本のゲート配線とＤＢＬ１との交点部分に列方向負荷回路ＣＬＢｎ（又はＣＬＢｐ）が形成され、当該４本のゲート配線とＤＢＬ２との交点部分にも列方向負荷回路ＣＬＢｎ（又はＣＬＢｐ）が形成される。更に、残り４本のゲート配線とＤＢＬ１との交点部分と、当該４本のゲート配線とＤＢＬ２との交点部分にも、それぞれ列方向負荷回路ＣＬＢｎ（又はＣＬＢｐ）が形成される。各列方向負荷回路では、前述した４本のゲート配線のそれぞれの両脇にソース又はドレインとなる拡散層ＤＦが配置され、これによって、Ｙ方向に向けて順に前述したＭＮａ１〜ＭＮａ４（又はＭＰａ１〜ＭＰａ４）が形成される。

なお、ある列方向負荷回路に含まれるＤＦと別の列方向負荷回路に含まれるＤＦとの間は、図８（ｂ）に示すように絶縁層ＩＳＬによって分離されている。したがって、図７および図５の例では、各列方向負荷回路における両端のソース又はドレイン（ＭＮａ１（又はＭＰａ１）およびＭＮａ４（又はＭＰａ４）のソース又はドレイン）がオープンとされ、ＩＳＬの容量がダミービットの負荷容量に反映されることを防止している。このＩＳＬによって分離された複数のＤＦからなる領域は素子活性領域等と呼ばれる。図７の構成例では、４個の列方向負荷回路にそれぞれ対応して４個の素子活性領域が備わっている。

ここで、ＭＮａ２，ＭＮａ３（又はＭＰａ２，ＭＰａ３）のソースおよびドレインとなる複数の拡散層ＤＦは、各ＤＦの上層にそれぞれ配置されたＭ１の配線にコンタクト層ＣＴを介して一旦接続され、そこから更にビア層Ｖ１を介して、対応するダミービット線（ＤＢＬ１又はＤＢＬ２）に接続される。また、ＰＯで形成される８本のゲート配線は、Ｍ１で形成されＹ方向に向けて延伸するゲートバイアス用の配線ＶＧＬにＣＴを介して共通に接続される。なお、当該タイミング調整回路が図５のようなＮＭＯＳトランジスタからなる列方向負荷回路ＣＬＢｎを備えたＴＭＣＴＬＢｎである場合、ＷＥＬはｐ型、ＤＦはｎ型となり、ＶＧＬにはＶＳＳが印加される。一方、当該タイミング調整回路が図６のようなＰＭＯＳトランジスタからなる列方向負荷回路ＣＬＢｐを備えたＴＭＣＴＬＢｐである場合、ＷＥＬはｎ型、ＤＦはｐ型となり、ＶＧＬにはＶＣＣが印加される。

図９は、図１におけるワード線駆動回路、タイミング調整回路（列方向）およびメモリアレイの一部のレイアウト構成例を模式的に比較した平面図である。ワード線駆動回路ＷＤ、タイミング調整回路ＴＭＣＴＬＢおよびメモリアレイＭＡＲＹは、例えば図９に示すようなピッチが揃った繰り返し単位をＹ方向に向けて順次繰り返して配置することでレイアウトされる。ここで、ＴＭＣＴＬＢ内の列方向負荷回路において、前述した各ＭＯＳトランジスタを構成するゲート配線（ポリシリコン層ＰＯ）のゲート長Ｌ２は、メモリアレイＭＡＲＹ内の各メモリセルを構成する各ＭＯＳトランジスタのゲート長Ｌ３よりも長くなっている。また、図示は省略するが、例えばＴＭＣＴＬＢ内の各インバータ回路（ＩＶ１〜ＩＶ６）を構成するＭＯＳトランジスタのゲート長も各メモリセルのゲート長Ｌ３より長くなっている。

更に、特に限定はされないが、当該ゲート長Ｌ２は、ＷＤを構成する各ＭＯＳトランジスタのゲート長Ｌ１よりも長くなっている。通常、ＷＤを構成する各ＭＯＳトランジスタは、ワード線を駆動するために大きな駆動能力が必要とされるため、ゲート長が短く設計される場合が多い。また、例えば、ＭＡＲＹ内の各ＭＯＳトランジスタは、通常メモリセルに適用されるメモリセル用のレイアウトルールに基づいて設計され、ＷＤを構成する各ＭＯＳトランジスタは、図４に示したＢＢＵやＡＰＰＵ等の論理回路に用いられるロジック用のレイアウトルールに基づいて設計される。この際に、ＴＭＣＴＬＢを構成する各ＭＯＳトランジスタもロジック用のレイアウトルールに基づいて設計される。

図１０（ａ）、（ｂ）は、図５および図６の構成例において、タイミング調整回路とメモリアレイの大きさの関係を模式的に示した平面図である。前述したようにタイミング調整回路ＴＭＣＴＬＢにおける各ダミービット線の長さは、メモリアレイＭＡＲＹに含まれるビット線の長さと同等に設計される。したがって、図１０（ａ）、（ｂ）に示すように、ＭＡＲＹに含まれるワード線ＷＬの本数（図１０（ａ）の場合にはｐ本、図１０（ｂ）の場合にはｒ（ｒ＜ｐ）本）に追従して、ＴＭＣＴＬＢのＹ方向のサイズも変動することになる。

図１１（ａ）、（ｂ）は、図５のタイミング調整回路と図６のタイミング調整回路の有意差の一例を示す説明図である。図１１（ａ）、（ｂ）には、メモリアレイＭＡＲＹ周りの模式的なレイアウト構成例が示されている。ここでは、ＭＡＲＹを基準として、Ｘ方向にはタイミング調整回路ＴＭＣＴＬＢを挟んでワード線駆動回路ＷＤが配置され、Ｙ方向には入出力回路ブロックＩＯＢＫが隣接して配置されている。また、ＴＭＣＴＬＢおよびＷＤとＹ方向で隣接し、ＩＯＢＫとＸ方向で隣接する領域には制御回路ブロックＣＴＬＢＫが配置される。例えば、ＩＯＢＫは、図１における列選択回路ＹＳＷ、書き込み駆動回路ＷＴＤ、センスアンプ回路ＳＡ、および入出力バッファ回路ＩＯＢ等に該当し、ＣＴＬＢＫは、図１におけるアドレス制御回路ＡＤＲＣＴＬおよび読み書き制御回路ＲＷＣＴＬ等に該当する。

図１１（ａ）において、ＷＤでは、ＴＭＣＴＬＢに隣接してｐ型のウエルＷＥＬ＿Ｐが形成され、ＴＭＣＴＬＢとは当該ＷＥＬ＿Ｐを介して離れた位置にｎ型のウエルＷＥＬ＿Ｎが形成されている。また、ＭＡＲＹでは、ＴＭＣＴＬＢに隣接してＷＥＬ＿Ｎが形成され、ＴＭＣＴＬＢとは当該ＷＥＬ＿Ｎを介して離れた位置にＷＥＬ＿Ｐが形成されている。このような場合、ＴＭＣＴＬＢのウエルとしてＷＥＬ＿ＮとＷＥＬ＿Ｐのいずれを用いた場合でも面積効率の差は殆ど無く、この観点では、図５の構成例と図６の構成例とで有意差は生じない。

一方、図１１（ｂ）において、ＷＤでは、ＴＭＣＴＬＢに隣接してｐ型のウエルＷＥＬ＿Ｐが形成され、ＴＭＣＴＬＢとは当該ＷＥＬ＿Ｐを介して離れた位置にｎ型のウエルＷＥＬ＿Ｎが形成されている。また、ＭＡＲＹでは、ＴＭＣＴＬＢに隣接してＷＥＬ＿Ｐが形成され、ＴＭＣＴＬＢとは当該ＷＥＬ＿Ｐを介して離れた位置にＷＥＬ＿Ｎが形成されている。このような場合、ＴＭＣＴＬＢのウエルとしてＷＥＬ＿Ｐを用いると、当該ＷＥＬ＿ＰはＷＤおよびＭＡＲＹのＷＥＬ＿Ｐと一体化して形成できるため、ＷＥＬ＿Ｎを用いる場合と比較して小面積化が図れる。この観点では、図５の構成例（ＮＭＯＳトランジスタ型）を用いた方が図６の構成例（ＰＭＯＳトランジスタ型）を用いる場合よりも有益となる。

《実施の形態１の主要な効果》
以上、本実施の形態１の半導体装置を用いることで、それぞれの構成で主に（１）〜（８）のような効果が得られる。なお、これらの構成はそれぞれ独立して捉えることもでき、（１）〜（８）の構成がそれぞれ単独で適応されてもよく、複数を組み合わせても良い。

（１）本実施の形態１の半導体装置のタイミング調整回路のトランジスタのゲートの電位固定について
前述したタイミング調整回路を用いることで、動作タイミング（代表的にはセンスアンプの起動タイミング）のばらつきを低減することが可能になる。その理由の１つとして、メモリセルの電気特性に類似するダミーメモリセルを用いるダミーメモリセル方式ではなく、列方向負荷回路を用いた方式で遅延量を設定していることが挙げられる。ダミーメモリセル方式では、例えば、予め固定情報を記憶するように構成された複数のダミーメモリセルがダミービット線に接続され、単数または複数のダミーメモリセルがワード線（あるいはダミーワード線）の活性化に応じてダミービット線を駆動する動作が行われる。そして、このダミーメモリセルによるダミービット線の駆動タイミングを主としてセンスアンプの起動タイミングが定められる。しかしながら、メモリセルでは、微細化あるいは大容量化が進むほどプロセスばらつき（場合によっては電圧ばらつきや温度ばらつき）が生じ易くなり、当該メモリセルの構成を反映して構成された各ダミーメモリセルでもプロセスばらつき等が生じ易くなる。各ダミーメモリセル間でプロセスばらつき等が生じると、各ダミーメモリセル毎にダミービット線の駆動タイミングが異なるため、センスアンプの起動タイミングにばらつきが生じ得る。

一方、前述したような列方向負荷回路を用いた方式では、ダミーメモリセル方式のようにＭＯＳトランジスタのゲートが動的に駆動されるのではなく、ＭＯＳトランジスタのゲートがオフレベルの固定値に保たれる。これによって、ダミービット線に予め固定的な負荷容量が付加され、この負荷容量の大きさを主としてセンスアンプの起動タイミングが定められる。この負荷容量のばらつき量は、主に図７の拡散層ＤＦの総面積のばらつきに依存し、前述したダミーメモリセルによるダミービット線の駆動タイミングのばらつき量（言い換えればダミーメモリセルの電流駆動能力のばらつき量）よりも小さくすることが容易である。その結果、センスアンプの起動タイミングのばらつきを低減することが可能となる。

（２）本実施の形態１の半導体装置のタイミング調整回路のトランジスタのゲート長について
前述したタイミング調整回路を用いることで、動作タイミング（代表的にはセンスアンプの起動タイミング）のばらつきを低減することが可能になる。その理由の１つとして、
図９に示したように、列方向負荷回路を構成する各ＭＯＳトランジスタのゲート長をメモリセル内の各ＭＯＳトランジスタのゲート長よりも長くしていることが挙げられる。ゲート長を長くした場合、それに応じてソースおよびドレイン領域の面積も大きくなるように設計される。半導体製造工程では、通常、加工寸法が小さくなるほど、プロセスばらつきが生じやすくなる。ゲート長も短くなると、寸法ばらつきが生じやすくなる傾向にある。そこで、ゲート長を長く設計することで、列方向負荷回路による負荷容量値のばらつきを低減することができる。なお、タイミング調整回路を構成する各インバータ回路（図５等のＩＶ１〜ＩＶ６）に関しても、論理しきい値のばらつきを低減する観点から、その各ＭＯＳトランジスタのゲート長をメモリセル内の各ＭＯＳトランジスタのゲート長より長くすることが望ましい。

（３）本実施の形態１の半導体装置の列方向負荷回路の往路配線と復路配線への分散配置について
前述したタイミング調整回路を用いることで、動作タイミング（代表的にはセンスアンプの起動タイミング）のばらつきを低減することが可能になる。その理由の１つとして、列方向負荷回路を往路配線と復路配線に分散して配置していることが挙げられる。例えば、図５においてダミービット線が往路配線（ＤＢＬ１）と復路配線（ＤＢＬ２）に分散され、ＤＢＬ１上とＤＢＬ２上のそれぞれにおいて複数の列方向負荷回路が配置されている。

仮に往路配線または復路配線の一方に集中して列方向負荷回路を設けた場合、集中した配線側でトランジスタの構造等にばらつきが生じた場合、その配線側のばらつき特性が遅延に大きく影響を与えてしまう。これに対し、往路配線と復路配線に列方向負荷回路を分散して設けることで、一方の配線によるばらつきの影響を少なくすることができる。

（４）本実施の形態１の半導体装置の列方向負荷回路の配線内の分散配置について
前述したタイミング調整回路を用いることで、動作タイミング（代表的にはセンスアンプの起動タイミング）のばらつきを低減することが可能になる。その理由の１つとして、列方向負荷回路を、Ｙ方向において分散して配置していることが挙げられる。例えば、図５において、特にメモリアレイＭＡＲＹの大容量化に伴いＹ方向の長さが長くなると、Ｙ方向の位置に応じたプロセスばらつき等が生じる場合がある。そこで、図５では、ＤＢＬ１上とＤＢＬ２上のそれぞれにおいて複数の列方向負荷回路がＹ方向に分散して配置されている。具体的には、Ｙ方向に分散された複数のＭＯＳトランジスタによって構成されている。このような分散配置を用いることで全体としてプロセスばらつき等を平均化することができる。

（５）本実施の形態１の半導体装置のインバータ回路の配置について
ＤＢＬ１の入力端と、ＤＢＬ１の出力端（ＤＢＬ２の入力端）と、ＤＢＬ２の出力端に分散してそれぞれインバータ回路を配置することで、前述した（４）と同様に、各インバータ回路の論理しきい値のばらつき等を平均化することができる。

（６）本実施の形態１の半導体装置のビット線長に応じたダミービット線の採用について
前述したタイミング調整回路を用いることで、ワード線数（ビット線長）に応じて最適なセンスアンプの起動タイミングを設定可能になる。例えば、メモリユニットの容量値に応じてワード線数（ビット線長）が変わると、これに応じてビット線の寄生容量等が変わるため、最適なセンスアンプの起動タイミングも異なる。そこで、図１０で述べたように、ワード線数（ビット線長）に追従してダミービット線の長さを変えることで、ビット線の寄生容量等の影響を反映し、様々なワード線数（ビット線長）を持つメモリユニットに対して最適なセンスアンプの起動タイミングが設定可能になる。

（７）本実施の形態１の半導体装置のタイミング調整回路のトランジスタ構成について
前述したタイミング調整回路を用いることで、センスアンプの起動タイミングを定める際のタイミング調整を、メモリセルの種類に依らずに容易に実行可能になる。例えば、前述したダミーメモリセル方式では、メモリセルの種類が変わるとダミーメモリセルの構成も変わるため、メモリセルの種類毎にタイミング調整回路を新たに開発する必要がある。一方、図５等のようなタイミング調整回路は、メモリセルの種類に依らずに共通に使用することができる。具体的には、メモリセルの種類が変わった場合、そのワースト条件（代表的にはワード線の末端かつビット線の末端に位置するメモリセルのアクセス時間）を加味して、列方向負荷回路の負荷容量値を適宜調整すればよい。この際には、例えば図７に示したレイアウトの基本構成自体は変えずに、ビア層Ｖ１（列方向負荷回路を構成する各ＭＯＳトランジスタのソースおよびドレインとダミービット線との接続部）を設けるか否かを適宜選択すればよく、容易に調整が可能である。

（８）本実施の形態１の半導体装置のタイミング調整回路へのロジック用レイアウトルールの適用について
前述したタイミング調整回路を用いることで、レイアウト上の配置制約を無くすことが可能になる。例えば、前述したダミーメモリセル方式では、タイミング調整回路がメモリセル用のレイアウトルールで設計されることから、タイミング調整回路がメモリアレイ内に（又はメモリアレイと隣接して）配置される必要がある。一方、図５等のタイミング調整回路は、ロジック用のレイアウトルールで設計されるため、必ずしもメモリアレイ内に（又はメモリアレイと隣接して）配置される必要は無い。したがって、場合によっては面積を有効に活用することが可能となり、半導体装置の小面積化が図れる。

《実施の形態１の各種変形例》
以上に述べた実施の形態１の各種構成例は、勿論、それらに限定されるものではなく、その要旨を逸脱しない範囲で種々変更することが可能である。例えば、前述したばらつきの平均化の観点から、仮に回路面積の増大が許容できるならば、ダミービット線を図５のような一往復に限らず、それ以上とすることも可能である。また、図５等では、２個のダミービット線ＤＢＬ１，ＤＢＬ２のそれぞれに列方向負荷回路を設けたが、場合によっては、一方のダミービット線のみに列方向負荷回路を設けるようなことも可能である。ただし、前述したばらつきの平均化の観点からは、両方に設ける方が望ましく、より望ましくは両方に均等に設ける方がよい。更に、図５等では、前述したばらつきの平均化の観点等からダミービット線の折り返し点にインバータ回路ＩＶ３，ＩＶ４を設けたが、場合によっては当該インバータ回路を省略することも可能である。また、図５等では、各部のインバータ回路を２段構成（例えばＩＶ１とＩＶ２）としているが、適宜段数を変えることも可能である。この際には、ＤＢＬ１での遅延時間とＤＢＬ２での遅延時間をできるだけ等しくする観点から、ＤＢＬ１の信号極性とＤＢＬ２の信号極性は等しい方が望ましいが、場合によっては、異なる極性とすることも可能である。

（実施の形態２）
《タイミング調整回路（列方向）の詳細回路［２］》
図１２は、本発明の実施の形態２による半導体装置において、それに含まれるタイミング調整回路（列方向）の構成例を示す回路図である。図１２に示すタイミング調整回路ＴＭＣＴＬＢｎ２は、前述した図５のタイミング調整回路ＴＭＣＴＬＢｎ１の変形例となっている。図１２の構成例は、図５の構成例と比較して、各列方向負荷回路ＣＬＢｎ［１］〜ＣＬＢｎ［ｘ］に含まれるＮＭＯＳトランジスタＭＮａ１〜ＭＮａ４のゲートが電源電圧ＶＣＣに共通接続された点が異なっている。

図１３は、本発明の実施の形態２による半導体装置において、それに含まれるタイミング調整回路（列方向）の他の構成例を示す回路図である。図１３に示すタイミング調整回路ＴＭＣＴＬＢｐ２は、前述した図６のタイミング調整回路ＴＭＣＴＬＢｐ１の変形例となっている。図１３の構成例は、図６の構成例と比較して、各列方向負荷回路ＣＬＢｐ［１］〜ＣＬＢｐ［ｘ］に含まれるＰＭＯＳトランジスタＭＰａ１〜ＭＰａ４のゲートが接地電源電圧ＶＳＳに共通接続された点が異なっている。

図１２および図１３の列方向負荷回路ＣＬＢｎ［１］〜ＣＬＢｎ［ｘ］，ＣＬＢｐ［１］〜ＣＬＢｐ［ｘ］を用いると、前述した図５および図６の場合と異なり、ダミービット線ＤＢＬ１，ＤＢＬ２に対する負荷容量としてゲート絶縁膜容量が加わることになる。すなわち、ＭＮａ１〜ＭＮａ４（ＭＰａ１〜ＭＰａ４）はオン状態に駆動されているため、列方向負荷回路によって、ＭＮａ１〜ＭＮａ４（ＭＰａ１〜ＭＰａ４）のゲート絶縁膜容量と、ＭＮａ２，ＭＮａ３（ＭＰａ２，ＭＰａ３）のソースおよびドレインを構成する拡散層容量がＤＢＬ１，ＤＢＬ２に付加される。通常、ゲート絶縁膜容量の方が拡散層容量よりも容量値が大きいため、例えば、比較的大きな負荷容量が必要とされる場合、あるいは、列方向負荷回路の数をある程度減らしたいような場合に当該構成例を用いることが有益となる。

図１２および図１３の構成例を用いる場合、前述した図７のレイアウト構成例が適用でき、図１２の際にはゲートバイアス用の配線ＶＧＬにＶＣＣを印加し、図１３の際にはＶＧＬにＶＳＳを印加すればよい。ここで、ゲート絶縁膜容量によってダミービット線に付加する負荷容量値を調整する際には、図７においてＶＧＬとゲート配線（ポリシリコン層ＰＯ）を接続するコンタクト層ＣＴを設けるか否かを適宜選択すればよく、容易に調整が可能である。また、図１２（図１３）の構成例と図５（図６）の構成例を適宜組み合わせて用いることも可能である。すなわち、例えば、図１２および図５におけるＣＬＢｎ［１］の各ＭＯＳトランジスタにはＶＣＣを印加し、ＣＬＢｎ［ｑ］の各ＭＯＳトランジスタにはＶＳＳを印加するようなことも可能である。この場合、図７のレイアウト構成例において、例えばゲートバイアス用の配線ＶＧＬを２本（ＶＣＣ用およびＶＳＳ用）設け、その一方をコンタクト層ＣＴを介してゲート配線に接続すればよい。

図１４は、図１２の列方向負荷回路における負荷容量の補足図であり、（ａ）および（ｂ）は負荷容量の位置を表す模式図、（ｃ）は（ａ）および（ｂ）の負荷容量に応じた電圧波形の一例を表す概略図である。図１４（ａ）、（ｂ）には、列方向負荷回路内の各ＮＭＯＳトランジスタＭＮａ１〜ＭＮａ４の断面構成例が示されている。図１４（ａ）、（ｂ）では、ｐ型のウエルＷＥＬ＿Ｐ上にゲート絶縁膜を挟んでゲート配線ＧＴが形成され、ＷＥＬ＿Ｐ内におけるＧＴの両脇にソース又はドレインとなるｎ型の拡散層ＤＦ＿Ｎが形成されている。

図１４（ａ）では、ゲート配線ＧＴにＶＳＳが印加された場合が示されており、これは、前述した図５の場合に対応するものである。この場合、ＮＭＯＳトランジスタのゲート直下にはチャネルが形成されず、ソース又はドレインとなるＤＦ＿Ｎに接続されたダミービット線（ここではＤＢＬ１）からは、当該ＤＦ＿ＮとＷＥＬ＿Ｐ間の拡散層容量（ｐｎ接合容量）Ｃｓｂ（又はＣｄｂ）が見えることになる。図１４（ｂ）では、ＧＴにＶＣＣが印加された場合が示されており、これは、前述した図１２の場合に対応するものである。この場合、ＮＭＯＳトランジスタのゲート直下にチャネルＮＣＨが形成される。したがって、例えばソースとなるＤＦ＿Ｎに接続されたＤＢＬ１からは、ＤＦ＿Ｎ（ソース）とＷＥＬ＿Ｐ間の拡散層容量Ｃｓｂに加えて、ゲート絶縁膜容量Ｃｇと、ＮＣＨとＷＥＬ＿Ｐ間のｐｎ接合容量Ｃｃｂと、ＤＦ＿Ｎ（ドレイン）とＷＥＬ＿Ｐ間の拡散層容量Ｃｄｂが見えることになる。Ｃｇは、ゲート・ソース間容量Ｃｓｇとゲート・ドレイン間容量Ｃｄｇの合計である。

したがって、仮にＤＢＬ１が‘Ｈ’レベルから‘Ｌ’レベルに遷移した場合、負荷容量の種類に応じて図１４（ｃ）に示すような遅延（波形の鈍り）が生じる。まず、図１４（ａ）の場合、負荷容量値は、ＤＢＬ１の寄生容量Ｃｄｂｌ１と拡散層容量Ｃｓｂ（又はＣｄｂ）の合計値「Ｃｄｂｌ１＋Ｃｓｂ（Ｃｄｂ）」となるため、図１４（ｃ）に示すように、ＤＢＬ１の電圧波形は、負荷容量値がＣｄｂｌ１のみの場合と比較して鈍りが大きくなる。続いて、図１４（ｂ）の場合には、負荷容量値は、「Ｃｄｂｌ１＋Ｃｓｂ＋Ｃｄｂ＋Ｃｃｂ＋Ｃｇ」となるため、図１４（ｃ）に示すように、ＤＢＬ１の電圧波形は、前述した図１４（ａ）の場合と比較して更に鈍りが大きくなる。ただし、このＤＢＬ１の電圧遷移の過渡期において、ＤＢＬ１の電圧レベルがある程度‘Ｈ’レベルに近い期間ではＮＣＨ（すなわちＣｄｂ＋Ｃｃｂ＋Ｃｇ）が生成されないため、ＤＢＬ１の電圧波形は、ある電圧レベルを境に図１４（ａ）の場合の鈍りから更に大きな鈍りに変化することになる。

図１５は、図１３の列方向負荷回路における負荷容量の補足図であり、（ａ）および（ｂ）は負荷容量の位置を表す模式図、（ｃ）は（ａ）および（ｂ）の負荷容量に応じた電圧波形の一例を表す概略図である。図１５（ａ）、（ｂ）には、列方向負荷回路内の各ＰＭＯＳトランジスタＭＰａ１〜ＭＰａ４の断面構成例が示されている。図１５（ａ）、（ｂ）では、ｎ型のウエルＷＥＬ＿Ｎ上にゲート絶縁膜を挟んでゲート配線ＧＴが形成され、ＷＥＬ＿Ｎ内におけるＧＴの両脇にソース又はドレインとなるｐ型の拡散層ＤＦ＿Ｐが形成されている。

図１５（ａ）では、ゲート配線ＧＴにＶＣＣが印加された場合が示されており、これは、前述した図６の場合に対応するものである。この場合、ＰＭＯＳトランジスタのゲート直下にはチャネルが形成されず、ソース又はドレインとなるＤＦ＿Ｐに接続されたダミービット線（ここではＤＢＬ１）からは、当該ＤＦ＿ＰとＷＥＬ＿Ｎ間の拡散層容量（ｐｎ接合容量）Ｃｓｂ（又はＣｄｂ）が見えることになる。図１５（ｂ）では、ＧＴにＶＳＳが印加された場合が示されており、これは、前述した図１３の場合に対応するものである。この場合、ＰＭＯＳトランジスタのゲート直下にチャネルＰＣＨが形成される。したがって、例えばソースとなるＤＦ＿Ｐに接続されたＤＢＬ１からは、ＤＦ＿Ｐ（ソース）とＷＥＬ＿Ｎ間の拡散層容量Ｃｓｂに加えて、ゲート絶縁膜容量Ｃｇと、ＰＣＨとＷＥＬ＿Ｎ間のｐｎ接合容量Ｃｃｂと、ＤＦ＿Ｐ（ドレイン）とＷＥＬ＿Ｎ間の拡散層容量Ｃｄｂが見えることになる。Ｃｇは、ゲート・ソース間容量Ｃｇｓとゲート・ドレイン間容量Ｃｇｄの合計である。

したがって、仮にＤＢＬ１が‘Ｈ’レベルから‘Ｌ’レベルに遷移した場合、負荷容量の種類に応じて図１５（ｃ）に示すような遅延（波形の鈍り）が生じる。まず、図１５（ａ）の場合、負荷容量値は、ＤＢＬ１の寄生容量Ｃｄｂｌ１と拡散層容量Ｃｓｂ（又はＣｄｂ）の合計値「Ｃｄｂｌ１＋Ｃｓｂ（Ｃｄｂ）」となるため、図１５（ｃ）に示すように、ＤＢＬ１の電圧波形は、負荷容量値がＣｄｂｌ１のみの場合と比較して鈍りが大きくなる。続いて、図１５（ｂ）の場合には、負荷容量値は、「Ｃｄｂｌ１＋Ｃｓｂ＋Ｃｄｂ＋Ｃｃｂ＋Ｃｇ」となるため、図１５（ｃ）に示すように、ＤＢＬ１の電圧波形は、前述した図１５（ａ）の場合と比較して更に鈍りが大きくなる。ただし、このＤＢＬ１の電圧遷移の過渡期において、ＤＢＬ１の電圧レベルがある程度‘Ｌ’レベルに近づいた期間ではＰＣＨ（すなわちＣｄｂ＋Ｃｃｂ＋Ｃｇ）が消滅するため、ＤＢＬ１の電圧波形は、ある電圧レベルを境に大きな鈍りからそれよりも小さい図１５（ａ）の場合の鈍りに変化することになる。

このように、ゲート絶縁膜容量を負荷容量として利用する列方向負荷回路を用いた場合、ダミービット線ＤＢＬ１の電圧レベルの遷移方向と、列方向負荷回路のＭＯＳトランジスタの導電型との組み合わせに応じて負荷容量の見え方が異なってくる。例えば、ＮＭＯＳトランジスタを用いた場合、ダミービット線ＤＢＬ１の電圧レベルが‘Ｈ’レベルから‘Ｌ’レベルに遷移する際にはその初期段階でゲート絶縁膜容量が見えず、‘Ｌ’レベルから‘Ｈ’レベルに遷移する際にはその初期段階でゲート絶縁膜容量が見える。逆に、ＰＭＯＳトランジスタを用いた場合、ＤＢＬ１の電圧レベルが‘Ｈ’レベルから‘Ｌ’レベルに遷移する際にはその初期段階でゲート絶縁膜容量が見え、‘Ｌ’レベルから‘Ｈ’レベルに遷移する際にはその初期段階でゲート絶縁膜容量が見えない。通常は、遷移の初期段階でゲート絶縁膜容量が見えるような組み合わせを用いる方が望ましい。

以上、本実施の形態２の半導体装置を用いることで、例えば大きな負荷容量値が必要な場合等にも容易に対応可能となる。なお、ここでは、列方向負荷回路としてＰＭＯＳトランジスタかＮＭＯＳトランジスタのいずれか一方を用いたが、場合によっては、両方を用いるように構成することも可能である。すなわち、タイミング調整回路内にｐ型のウエルとｎ型のウエルの両方を形成し、列方向負荷回路の一部をＮＭＯＳトランジスタで構成し、他の一部をＰＭＯＳトランジスタで構成する。この場合、回路面積の増大が生じ得るが、前述したゲート絶縁膜容量の見え方をダミービット線の電圧レベルの遷移過程で均等化することが可能になる。

（実施の形態３）
《タイミング調整回路（列方向）の詳細回路［３］》
図１６（ａ）は、本発明の実施の形態３による半導体装置において、それに含まれるタイミング調整回路（列方向）の構成例を示す回路図であり、図１６（ｂ）は図１６（ａ）の補足図である。図１６（ａ）に示すタイミング調整回路ＴＭＣＴＬＢ３は、前述した図５のタイミング調整回路ＴＭＣＴＬＢｎ１の変形例となっている。図１６（ａ）のＴＭＣＴＬＢ３は、図５のＴＭＣＴＬＢｎ１と比較して、各列方向負荷回路が可変式の列方向負荷回路ＶＣＬＢｎ［１］〜ＶＣＬＢｎ［ｘ］に変更された点が異なっている。

ＶＣＬＢｎ［１］〜ＶＣＬＢｎ［ｘ］は、図５の場合と同様にＮＭＯＳトランジスタＭＮａ１〜ＭＮａ４を備えるが、図５の場合とは異なりＭＮａ１〜ＭＮａ４のそれぞれのゲート電圧が適宜設定可能となっている。このため、図１６（ａ）では、更に、ラッチ回路ＬＴａ，ＬＴｂを含む負荷容量設定回路ＣＬＣＴＬが備わっている。ここでは、ＬＴａが別途入力された負荷容量設定信号ＳａをラッチしてＭＮａ１のゲート電圧を制御し、ＬＴｂが別途入力された負荷容量設定信号ＳｂをラッチしてＭＮａ２〜ＭＮａ４のゲート電圧を共通に制御する構成となっている。

このような構成例において、図１６（ｂ）に示すように、まず、（Ｓａ，Ｓｂ）が（‘１’，‘０’）（‘１’：ＶＣＣレベル、‘０’：ＶＳＳレベル）に設定された場合、ＭＮａ１はオン状態に、ＭＮａ２〜ＭＮａ４はオフ状態にそれぞれ設定される。その結果、列方向負荷回路によるダミービット線ＤＢＬ１，ＤＢＬ２の負荷容量は、主にＭＮａ１のゲート絶縁膜容量とＭＮａ１〜ＭＮａ３におけるソースおよびドレインの拡散層容量との合計値となる。次に、（Ｓａ，Ｓｂ）が（‘０’，‘０’）に設定された場合、ＭＮａ１〜ＭＮａ４はオフ状態に設定される。その結果、列方向負荷回路によるＤＢＬ１，ＤＢＬ２の負荷容量は、ＭＮａ２，ＭＮａ３におけるソースおよびドレインの拡散層容量の合計値となる。この場合、（Ｓａ，Ｓｂ）＝（‘１’，‘０’）の場合（標準設定時とする）と比較して、負荷容量値が小さくなるため、センスアンプの起動タイミングは早めに設定されることになる。

続いて、（Ｓａ，Ｓｂ）が（‘０’，‘１’）に設定された場合、ＭＮａ１はオフ状態に、ＭＮａ２〜ＭＮａ４はオン状態にそれぞれ設定される。その結果、列方向負荷回路によるダミービット線ＤＢＬ１，ＤＢＬ２の負荷容量は、主にＭＮａ２〜ＭＮａ４のゲート絶縁膜容量とＭＮａ２〜ＭＮａ４におけるソースおよびドレインの拡散層容量との合計値となる。この場合、前述した標準設定時と比較して、負荷容量値が大きくなるため、センスアンプの起動タイミングは遅めに設定されることになる。最後に、（Ｓａ，Ｓｂ）が（‘１’，‘１’）に設定された場合、ＭＮａ１〜ＭＮａ４はオン状態に設定される。その結果、列方向負荷回路によるＤＢＬ１，ＤＢＬ２の負荷容量は、主にＭＮａ１〜ＭＮａ４のゲート絶縁膜容量とＭＮａ１〜ＭＮａ４におけるソースおよびドレインの拡散層容量との合計値となる。この場合、前述した（Ｓａ，Ｓｂ）＝（‘０’，‘１’）時と比較して、負荷容量値が更に大きくなるため、センスアンプの起動タイミングは更に遅めに設定されることになる。

ここで、負荷容量設定信号Ｓａ，Ｓｂの情報は、半導体装置が不揮発メモリを備える場合には当該不揮発メモリ上に予め格納しておいたり、又は、フューズ等によって固定的に定めたり、あるいは、半導体装置に設定用モードを設けて当該モード時に半導体装置内の各種回路ユニットや外部端子を介して動的に変更するようなこと等も可能である。例えば、ＳＲＡＭ等のメモリユニットをテストする際に、センスアンプの起動タイミングを一時的に遅らせたいような場合がある。このような場合、動的に変更できるような構成を備えることが望ましい。なお、図１６（ａ）では、１個のＭＯＳトランジスタ（ＭＮａ１）と３個のＭＯＳトランジスタ（ＭＮａ２〜ＭＮａ４）の組み合わせで可変設定を実現したが、勿論、これに限定されるものではなく、この組み合わせを適宜変更することも可能である。ただし、図１６（ａ）のように、各負荷容量設定信号にそれぞれ異なる数のＭＯＳトランジスタを割り当てることで、負荷容量値がバランスよく変動する複数段階（ここでは４段階）の可変設定が実現可能になる。

図１７（ａ）は、本発明の実施の形態３による半導体装置において、それに含まれるタイミング調整回路（列方向）の他の構成例を示す回路図であり、図１７（ｂ）は図１７（ａ）の補足図である。図１７（ａ）に示すタイミング調整回路ＴＭＣＴＬＢ４は、前述した図５のタイミング調整回路ＴＭＣＴＬＢｎ１の変形例となっている。図１７（ａ）のＴＭＣＴＬＢ４は、図５のＴＭＣＴＬＢｎ１と比較して、図５のインバータ回路ＩＶ２，ＩＶ４が可変式のインバータ回路ＶＩＶ２，ＶＩＶ４に変更された点が異なっている。

ＶＩＶ２，ＶＩＶ４のそれぞれは、ＶＣＣと出力ノードの間にプルアップ用のＰＭＯＳトランジスタＭＰ１０が接続され、出力ノードとＶＳＳの間にプルダウン用のＮＭＯＳトランジスタＭＮ１０ａ，ＭＮ１０ｂ，ＭＮ１０ｃが並列に挿入された構成となっている。ＭＰ１０およびＭＮ１０ａ，ＭＮ１０ｂ，ＭＮ１０ｃは、ゲートが入力ノードに共通に接続される。ここで、ＭＮ１０ａ，ＭＮ１０ｂ，ＭＮ１０ｃは、それぞれ、スイッチ用となるＮＭＯＳトランジスタＭＮ１１ａ，ＭＮ１１ｂ，ＭＮ１１ｃを介してＶＳＳに接続されており、当該スイッチのオン・オフによって可変式のインバータ回路ＶＩＶの駆動能力が適宜設定可能となっている。

このため、図１７（ａ）では、更に、ラッチ回路ＬＴｃ，ＬＴｄを含む負荷容量設定回路ＣＬＣＴＬが備わっている。ここでは、ＬＴｃが別途入力された負荷容量設定信号ＳｃをラッチしてＭＮ１１ａのオン・オフを制御し、ＬＴｄが別途入力された負荷容量設定信号ＳｄをラッチしてＭＮ１１ｂのオン・オフを制御する構成となっている。なお、ＭＮ１１ｃは、ゲートにＶＣＣが印加されることでオンに固定されている。また、ここでは、スイッチ用となるＭＮ１１ａ，ＭＮ１１ｂ，ＭＮ１１ｃの電流駆動能力が同一に設定され、プルダウン用となるＭＮ１０ｂの電流駆動能力がＭＮ１０ａの電流駆動能力よりも大きく設定されている。

この場合、図１７（ｂ）に示すように、まず、（Ｓｃ，Ｓｄ）が（‘１’，‘０’）（‘１’：ＶＣＣレベル、‘０’：ＶＳＳレベル）に設定された場合、実効的なプルダウン用のＮＭＯＳトランジスタとしてＭＮ１０ｃにＭＮ１０ａが加わる。次に、（Ｓｃ，Ｓｄ）が（‘０’，‘０’）に設定された場合、実効的なプルダウン用のＮＭＯＳトランジスタはＭＮ１０ｃのみとなる。その結果、ＶＩＶの電流駆動能力は、前述した（Ｓｃ，Ｓｄ）＝（‘１’，‘０’）の場合（標準設定時とする）と比較して低下するため、センスアンプの起動タイミングは遅めに設定されることになる。

続いて、（Ｓｃ，Ｓｄ）が（‘０’，‘１’）に設定された場合、実効的なプルダウン用のＮＭＯＳトランジスタとしてＭＮ１０ｃにＭＮ１０ｂが加わる。その結果、ＶＩＶの電流駆動能力は前述した標準設定時と比較して大きくなるため、センスアンプの起動タイミングは早めに設定されることになる。最後に、（Ｓｃ，Ｓｄ）が（‘１’，‘１’）に設定された場合、実効的なプルダウン用のＮＭＯＳトランジスタとしてＭＮ１０ｃにＭＮ１０ａおよびＭＮ１０ｂが加わる。その結果、ＶＩＶの電流駆動能力は、前述した（Ｓｃ，Ｓｄ）＝（‘０’，‘１’）時と比較して更に大きくなるため、センスアンプの起動タイミングは更に早めに設定されることになる。なお、ここでは、ダミービット線ＤＢＬ１，ＤＢＬ２の‘Ｈ’レベルから‘Ｌ’レベルへの遷移を用いてセンスアンプの起動タイミングを定める場合を想定してプルダウン側の構成を可変にしたが、‘Ｌ’レベルから‘Ｈ’レベルへの遷移を用いる場合にはプルアップ側の構成を可変にすればよい。また、電流駆動能力の可変方式は、勿論、図１７（ａ）の構成例に限らず、適宜変更することも可能である。

以上、本実施の形態３の半導体装置を用いることで、各種可変設定によってセンスアンプの起動タイミングを調整できるように構成することができ、例えば、前述したようにテスト時の容易化が図れたり、あるいは、製造ばらつき等に応じたトリミング等が実現可能になる。また、場合によっては、図１２等で述べたように、メモリユニットの種類等に応じて設計および製造段階で図７のコンタクト層ＣＴの有無を調整しなくとも、製造後に負荷容量値の調整を行うことが可能になる。

（実施の形態４）
《タイミング調整回路（列方向）の詳細回路［４］》
図１８は、本発明の実施の形態４による半導体装置において、それに含まれるタイミング調整回路（列方向）の構成例を示す回路図である。図１８に示すタイミング調整回路ＴＭＣＴＬＢｎ３は、前述した図５のタイミング調整回路ＴＭＣＴＬＢｎ１の変形例となっている。図５のＴＭＣＴＬＢｎ１には、各列方向負荷回路ＣＬＢｎ［１］〜ＣＬＢｎ［ｘ］による負荷容量値が同一である場合の回路図が示されていたが、必ずしも同一である必要は無い。例えば、図１８に示すように、ダミービット線ＤＢＬ１の入力端部分およびダミービット線ＤＢＬ２の出力端部分に位置する列方向負荷回路ＣＬＢｎ［１］，ＣＬＢｎ［ｘ］に比べて、ＤＢＬ１の出力端部分およびＤＢＬ２の入力端部分に位置する列方向負荷回路ＣＬＢｎ’［ｑ］，ＣＬＢｎ’［ｑ＋１］の負荷容量値を小さくすること等も可能である。

図１８において、ＣＬＢｎ’［ｑ］，ＣＬＢｎ’［ｑ＋１］は、ＣＬＢｎ［１］，ＣＬＢｎ［ｘ］と同様に、直列接続された複数（ここでは４個）のＮＭＯＳトランジスタＭＮｂ１〜ＭＮｂ４によって構成される。ただし、ＣＬＢｎ［１］，ＣＬＢｎ［ｘ］と異なり、ＭＮｂ２とＭＮｂ３の共通接続ノード（ソース又はドレイン）のみが対応するダミービット線（ＤＢＬ１又はＤＢＬ２）に接続されている。これによっても実施の形態１の場合と同様な効果が得られる。

（実施の形態５）
《読み書き制御回路の詳細》
図１９（ａ）は、本発明の実施の形態５による半導体装置において、図１のメモリユニット内の読み書き制御回路周りの構成例を示すブロック図であり、図１９（ｂ）は図１９（ａ）における読み書き遅延制御回路の詳細な構成例を示す回路図である。図２０（ａ）は、図１９における読み出し時の動作例を示す波形図であり、図２０（ｂ）は、図１９における書き込み時の動作例を示す波形図である。

図１９（ａ）に示す読み書き制御回路ＲＷＣＴＬは、デコード起動信号生成回路ＴＤＥＣＧＥＮと、読み書き遅延制御回路ＲＷＤＬＹＣＴＬを備えている。図２０（ａ）、（ｂ）に示すように、ＴＤＥＣＧＥＮは、クロック信号ＣＬＫ等に応じてデコード起動信号ＴＤＥＣを立ち上げる。ワード線駆動回路ＷＤは、このＴＤＥＣの立ち上がりを受けて所定のワード線ＷＬを活性化し、タイミング調整回路ＴＭＣＴＬＢは、前述したようにＴＤＥＣに対して所定の遅延時間（Ｔｄｌｙ１）を加えることでダミービット線信号ＳＤＢＬを出力する。

読み書き遅延制御回路ＲＷＤＬＹＣＴＬは、内部ライトイネーブル信号ＷＥによって読み出し動作（ここではＷＥ＝‘０’）が指定された際には、図２０（ａ）に示すように、ＳＤＢＬを受けてセンスアンプイネーブル信号ＳＥを活性化する。センスアンプ回路ＳＡは、ＳＥの活性化を受けて増幅動作を行う。この際に、正規のビット線対（ＢＬ，ＺＢＬ）の遷移速度（ここでは予め‘Ｈ’レベルにプリチャージされた状態からの電荷の引き抜き速度）は、ワード線ＷＬの本数（ビット線の長さ）に依存して変わるため、前述したようなタイミング調整回路ＴＭＣＴＬＢを用いることが有益となる。

また、ＲＷＤＬＹＣＴＬは、ＷＥによって書き込み動作（ここではＷＥ＝‘１’）が指定された際には、図２０（ｂ）に示すように、ＳＤＢＬを受けて所定の遅延時間（Ｔｄｌｙ２）を経たのちに書き込み時ワード線立ち下げ信号ＢＡＣＫＷを活性化する。デコード起動信号生成回路ＴＤＥＣＧＥＮは、図２０（ａ）に示すように、ＷＥによって読み出し動作が指定された際には予め定めた所定の期間を経過したのちＴＤＥＣを立ち下げ、ＷＥによって書き込み動作が指定された際には、図２０（ｂ）に示すように、ＢＡＣＫＷの活性化を受けてＴＤＥＣを立ち下げる。図２０（ａ）、（ｂ）に示すように、ＷＤは、このＴＤＥＣの立ち下がりを受けて所定のワード線ＷＬを非活性化する。

図２０（ｂ）に示すように、メモリセルＭＣに現在の記憶情報と反対の記憶情報を書き込む場合、ＭＣ内の記憶ノード（ＭＥＭＴ，ＭＥＭＬ）の反転速度は、ワード線ＷＬの本数（ビット線の長さ）に依存して変わる。したがって、書き込み時には、ワード線ＷＬの本数（ビット線の長さ）に応じてＷＬを非活性化するタイミングを調整することが望ましい。そこで、本実施の形態５では、前述したタイミング調整回路ＴＭＣＴＬＢを利用して、センスアンプの起動タイミングのみならず、書き込み時にワード線ＷＬを立ち下げるタイミングも調整している。

なお、読み書き遅延制御回路ＲＷＤＬＹＣＴＬは、例えば、図１９（ｂ）に示すように、２個の制御スイッチ付きインバータ回路ＣＩＶ１，ＣＩＶ２と、複数段のインバータ回路からなる遅延回路ブロックＩＶＢＫによって実現できる。ＣＩＶ１，ＣＩＶ２のそれぞれは、ＶＣＣと出力ノード間（すなわちプルアップ側）に直列接続されたＰＭＯＳトランジスタＭＰ２０，ＭＰ２１と、ＶＳＳと出力ノード間（すなわちプルダウン側）に直列接続されたＮＭＯＳトランジスタＭＮ２０，ＭＮ２１とを備える。ＭＰ２０およびＭＮ２０は、ＣＭＯＳインバータ回路を構成し、ＭＰ２１およびＭＮ２１は、当該ＣＭＯＳインバータ回路の活性化・非活性化を制御する制御スイッチとして機能する。

ＣＩＶ１では、ＷＥによって読み出し動作（ＷＥ＝‘０’）が指定された際には制御スイッチがオンとなり、ＣＭＯＳインバータ回路は、ＳＤＢＬ（ここではその反転信号）を入力として反転動作を行い、出力ノードにセンスアンプイネーブル信号ＳＥを出力する。また、ＣＩＶ１では、ＷＥによって書き込み動作（ＷＥ＝‘１’）が指定された際には制御スイッチがオフとなり、ＣＭＯＳインバータ回路の出力ノードはハイインピーダンス状態となる。この際に、図示は省略しているが、当該出力ノードは、プルダウンスイッチ等によってＶＳＳレベルに駆動される。

一方、ＣＩＶ２では、ＷＥによって書き込み動作（ＷＥ＝‘１’）が指定された際には制御スイッチがオンとなる。この際に、ＣＭＯＳインバータ回路には、ＳＤＢＬ（ここではその反転信号）がＩＶＢＫによる遅延（図２０（ｂ）のＴｄｌｙ２）を経たのちに入力される。ＣＭＯＳインバータ回路は、当該入力信号に対して反転動作を行い、出力ノードに書き込み時ワード線立ち下げ信号ＢＡＣＫＷを出力する。また、ＣＩＶ２では、ＷＥによって読み出し動作（ＷＥ＝‘０’）が指定された際には制御スイッチがオフとなり、ＣＭＯＳインバータ回路の出力ノードはハイインピーダンス状態となる。この際に、図示は省略しているが、当該出力ノードは、プルダウンスイッチ等によってＶＳＳレベルに駆動される。

以上、本実施の形態５の半導体装置を用いることで、書き込み時の動作タイミング（ワード線の立ち下げタイミング）をワード線本数（ビット線長）に応じて最適化することが可能になる。

（実施の形態６）
《タイミング調整回路（列方向）の詳細回路［５］》
図２１は、本発明の実施の形態６による半導体装置において、それに含まれるタイミング調整回路（列方向）の構成例を示す回路図である。図２１に示すタイミング調整回路ＴＭＣＴＬＢｎ４は、前述した図５のタイミング調整回路ＴＭＣＴＬＢｎ１の変形例となっており、図５と比較してダミービット線ＤＢＬ１’，ＤＢＬ２’の長さが約半分となっている点が異なっている。また、これに応じてインバータ回路ＩＶ３，ＩＶ４の配置も異なっている。

タイミング調整回路は、前述したようにメモリアレイＭＡＲＹとは独立に構成することができるため、ＤＢＬ１’，ＤＢＬ２’の長さは、必ずしもＭＡＲＹ内の正規のビット線ＢＬの長さと同等でなくてもレイアウト上の不都合等は生じない。ただし、前述したように、ワード線本数（正規のビット線の長さ）に依存した正規のビット線における寄生容量の変動成分を反映させるため、正規のビット線の長さとダミービット線の長さの比率（ここでは２：１）は維持されることが望ましい。このような構成例は、例えばデュアルポート型のＳＲＡＭ等に適用する場合に有益となる。すなわち、デュアルポート型のＳＲＡＭ等では、通常、Ｙ方向においてＭＡＲＹを挟む両側にセンスアンプ回路等が配置される。この場合、例えば図２１のＴＭＣＴＬＢｎ４において、空白となっている上半分の領域に下半分の領域に配置された各回路と同様な回路をＸ軸対称に配置し、この２系統の回路を用いて両側のセンスアンプ回路等にそれぞれダミービット線信号を供給すればよい。

（実施の形態７）
《タイミング調整回路（列方向）の詳細回路［６］》
図２２は、本発明の実施の形態７による半導体装置において、それに含まれるタイミング調整回路（列方向）の構成例を示す回路図である。図２２に示すタイミング調整回路ＴＭＣＴＬＢ５は、前述した図５のタイミング調整回路ＴＭＣＴＬＢｎ１の変形例となっており、図５と比較して列方向負荷回路ＣＬＢ２［１］〜ＣＬＢ２［ｋ］の構成が異なっている。ＣＬＢ２［１］〜ＣＬＢ２［ｋ］は、Ｙ方向に向けて順に配置され、それぞれ複数（ここでは４個）のＮＭＯＳトランジスタＭＮｃ１〜ＭＮｃ４を備えている。

ＭＮｃ１〜ＭＮｃ４は、ソース・ドレインの一方がダミービット線ＤＢＬ１に共通に接続され、ソース・ドレインの他方がダミービット線ＤＢＬ２に共通に接続され、ゲートに接地電源電圧ＶＳＳが印加されている。このような構成例を用いると、列方向負荷回路によるＤＢＬ１の負荷容量は、ＣＬＢ２［１］〜ＣＬＢ２［ｋ］のＭＮｃ１〜ＭＮｃ４におけるソース・ドレインの一方の拡散層容量となり、列方向負荷回路によるＤＢＬ２の負荷容量は、ＣＬＢ２［１］〜ＣＬＢ２［ｋ］のＭＮｃ１〜ＭＮｃ４におけるソース・ドレインの他方の拡散層容量となる。

《タイミング調整回路（列方向）の詳細回路［７］》
図２３は、図２２の変形例を示す回路図である。図２３に示すタイミング調整回路ＴＭＣＴＬＢ５’は、図２２に示したＣＬＢ２［１］〜ＣＬＢ２［ｋ］におけるＭＮｃ１〜ＭＮｃ４のゲート電圧が可変設定可能な構成例となっている。そのため、図２３では、ラッチ回路ＬＴｅを含む負荷容量設定回路ＣＬＣＴＬが備わっている。ＬＴｅは、実施の形態３等と同様に、負荷容量設定信号Ｓｅを入力とし、その出力によってＣＬＢ２［１］〜ＣＬＢ２［ｋ］におけるＭＮｃ１〜ＭＮｃ４のオン・オフを共通に制御する。例えば、ＣＬＣＴＬによってＭＮｃ１〜ＭＮｃ４がオフ状態に設定された場合には図２２と同様の状態が得られ、逆にＭＮｃ１〜ＭＮｃ４がオン状態に設定された場合はＭＮｃ１〜ＭＮｃ４をスイッチとするＤＢＬ１とＤＢＬ２の間の短絡経路が形成される。この場合、センスアンプの起動タイミング等を一時的に早めることができる。

《タイミング調整回路（列方向）の詳細レイアウト構造［２］》
図２４は、図２２および図２３のタイミング調整回路において、その列方向負荷回路部分の詳細なレイアウト構成例を示す平面図である。図２４に示すように、タイミング調整回路ＴＭＣＴＬＢ５（又はＴＭＣＴＬＢ５’）は、ウエルＷＥＬと、ＷＥＬ内に形成された拡散層ＤＦと、ＷＥＬ上にゲート絶縁膜を介して形成されたポリシリコン層ＰＯと、その上層に順次形成された第１メタル配線層Ｍ１および第２メタル配線層Ｍ２と、コンタクト層ＣＴと、ビア層Ｖ１を備える。ＣＴは、Ｍ１とＰＯ間、およびＭ１とＤＦ間を接続し、Ｖ１はＭ１とＭ２間を接続する。

図２４では、Ｍ２で形成される２本のダミービット線ＤＢＬ１，ＤＢＬ２が、Ｙ方向（ビット線の延伸方向）に向けて並んで延伸している。また、ＰＯで形成される８本のゲート配線が、Ｘ方向（ワード線の延伸方向）に向けて並んで延伸している。この８本のゲート配線内の端から４本のゲート配線とＤＢＬ１，ＤＢＬ２との交点部分に列方向負荷回路ＣＬＢ２が形成され、残りの４本のゲート配線とＤＢＬ１，ＤＢＬ２との交点部分にもＣＬＢ２が形成される。各列方向負荷回路では、前述した４本のゲート配線のそれぞれの両脇にソース又はドレインとなる拡散層ＤＦが配置され、これによって、Ｙ方向に向けて順に前述したＮＭＯＳトランジスタＭＮｃ１〜ＭＮｃ４が形成される。なお、ある列方向負荷回路に含まれるＤＦと別の列方向負荷回路に含まれるＤＦとの間は、図７の場合と同様に絶縁層によって分離されている。図２４の構成例は、図７の構成例と異なり、１個のＭＯＳトランジスタ上に２本のダミービット線が配置されており、２個の列方向負荷回路に対応して２個の素子活性領域を備えている。

各列方向負荷回路において、ＭＮｃ１〜ＭＮｃ４のソースおよびドレインとなる各拡散層ＤＦは、各ＤＦの上層にそれぞれ配置されたＭ１の配線にコンタクト層ＣＴを介して一旦接続されている。２個の列方向負荷回路の一方において、ＤＢＬ１は、ＭＮｃ１のソース・ドレインの一方（ＭＮｃ２と共有しない方）と、ＭＮｃ２，ＭＮｃ３で共有されたソース又はドレインと、ＭＮｃ４のソース・ドレインの一方（ＭＮｃ３と共有しない方）とにビア層Ｖ１ならびに前述した各ＤＦ上のＭ１の配線を介してそれぞれ接続される。ＤＢＬ２は、ＭＮｃ１，ＭＮｃ２で共有されたソース又はドレインと、ＭＮｃ３，ＭＮｃ４で共有されたソース又はドレインとにビア層Ｖ１ならびに前述した各ＤＦ上のＭ１の配線を介してそれぞれ接続される。図２２のＣＬＢ２［１］を例に当該レイアウト構成例を説明すると、ＭＮｃ２，ＭＮｃ３の共通接続ノードがＤＢＬ１に接続され、ＭＮｃ１，ＭＮｃ２の共通接続ノードとＭＮｃ３，ＭＮｃ４の共通接続ノードとがそれぞれＤＢＬ２に接続されることになる。

２個の列方向負荷回路の他方は、前述した２個の列方向負荷回路の一方におけるＤＢＬ１とＤＢＬ２の関係が入れ替わったような構成となっている。すなわち、ＤＢＬ２は、ＭＮｃ１のソース・ドレインの一方（ＭＮｃ２と共有しない方）と、ＭＮｃ２，ＭＮｃ３で共有されたソース又はドレインと、ＭＮｃ４のソース・ドレインの一方（ＭＮｃ３と共有しない方）とにビア層Ｖ１ならびに前述した各ＤＦ上のＭ１の配線を介してそれぞれ接続される。ＤＢＬ１は、ＭＮｃ１，ＭＮｃ２で共有されたソース又はドレインと、ＭＮｃ３，ＭＮｃ４で共有されたソース又はドレインとにビア層Ｖ１ならびに前述した各ＤＦ上のＭ１の配線を介してそれぞれ接続される。また、ＰＯで形成される８本のゲート配線は、Ｍ１で形成されＹ方向に向けて延伸するゲートバイアス用の配線ＶＧＬにＣＴを介して共通に接続される。なお、負荷容量の大きさの調整は、図７の場合と同様にビア層Ｖ１の有無で行うことができる。

図２４のレイアウト構成例と図７のレイアウト構成例を比較すると、各素子活性領域の両端に配置された拡散層を使用する前提では図２４の方が小面積化を図ることが可能になる。図７において、仮に各素子活性領域の両端の拡散層を使用した場合、ＤＢＬ１，ＤＢＬ２には、それぞれ１０個の拡散層容量が接続されることになる。一方、図２４において、ＤＢＬ１，ＤＢＬ２には、それぞれ５個の拡散層容量が接続されるが、各拡散層の面積を図７の場合の２倍程度とすると、ＤＢＬ１，ＤＢＬ２に対する拡散層容量の大きさは図２４の場合と図７の場合とで同等となる。そうすると、図７の場合には、ＤＢＬ１の下層に形成される列方向負荷回路とＤＢＬ２の下層に形成される列方向負荷回路との間に分離用のスペース（具体的には素子分離用の絶縁層）が必要となるが、図２４の場合には当該スペースが不要となるため小面積化が図れる。一方、例えば各素子活性領域の両端の拡散層を使用しない場合や、あるいは、負荷容量としてゲート絶縁膜容量も用いたいような場合などでは図７のレイアウト構成例を用いる方が望ましい。

以上、本実施の形態７の半導体装置を用いることで、前述した実施の形態１と同様の効果を得ることができ、更に場合によっては小面積化を図ること等が可能になる。なお、ここでは列方向負荷回路としてＮＭＯＳトランジスタを用いたが、勿論、ＰＭＯＳトランジスタを用いることも可能である。

（実施の形態８）
《タイミング調整回路（列方向）の詳細回路［８］》
図２５は、本発明の実施の形態８による半導体装置において、それに含まれるタイミング調整回路（列方向）の構成例を示す回路図である。図２５に示すタイミング調整回路ＴＭＣＴＬＢ６は、前述した図１２のタイミング調整回路ＴＭＣＴＬＢｎ２や図２２のタイミング調整回路ＴＭＣＴＬＢ５の変形例となっており、図２２と比較して列方向負荷回路ＣＬＢ３［１］〜ＣＬＢ３［ｋ］の構成が異なっている。ＣＬＢ３［１］〜ＣＬＢ３［ｋ］は、Ｙ方向に向けて順に配置され、それぞれ複数（ここでは１２個）のＮＭＯＳトランジスタＭＮｃ１〜ＭＮｃ４，ＭＮｃ１１〜ＭＮｃ１４，ＭＮｃ２１〜ＭＮｃ２４を備えている。

ＭＮｃ１１〜ＭＮｃ１４は、ソース・ドレインの一方がダミービット線ＤＢＬ１に共通に接続され、ソース・ドレインの他方がＭＮｃ１〜ＭＮｃ４のソース・ドレインの一方にそれぞれ接続される。ＭＮｃ２１〜ＭＮｃ２４は、ソース・ドレインの一方がダミービット線ＤＢＬ２に共通に接続され、ソース・ドレインの他方がＭＮｃ１〜ＭＮｃ４のソース・ドレインの他方にそれぞれ接続される。ＭＮｃ１１〜ＭＮｃ１４およびＭＮｃ２１〜ＭＮｃ２４のゲートには電源電圧ＶＣＣが共通に印加され、ＭＮｃ１〜ＭＮｃ４のゲートには接地電源電圧ＶＳＳが共通に印加される。

このような構成例を用いると、列方向負荷回路によるＤＢＬ１の負荷容量は、主として、ＭＮｃ１１〜ＭＮｃ１４におけるゲート絶縁膜容量およびソース・ドレインの各拡散層容量と、ＭＮｃ１〜ＭＮｃ４におけるソース・ドレインの一方の拡散層容量との合成容量となる。同様に、列方向負荷回路によるＤＢＬ２の負荷容量は、主として、ＭＮｃ２１〜ＭＮｃ２４におけるゲート絶縁膜容量およびソース・ドレインの各拡散層容量と、ＭＮｃ１〜ＭＮｃ４におけるソース・ドレインの他方の拡散層容量との合成容量となる。

このように、負荷容量としてゲート絶縁膜容量を利用できる構成とすることで、比較的大きな負荷容量値が必要な場合にも十分に対応可能となる。また、各ＮＭＯＳトランジスタのゲート電圧は、図２３等の場合と同様に、適宜可変設定可能なように構成することも可能である。例えば、ＭＮｃ１〜ＭＮｃ４のゲート電圧をＶＣＣに設定すると、図２３の場合と同様にＤＢＬ１とＤＢＬ２との間で短絡経路を形成することができる。あるいは、ＭＮｃ１１〜ＭＮｃ１４，ＭＮｃ２１〜ＭＮｃ２４のゲート電圧をＶＳＳに設定すると、列方向負荷回路によるＤＢＬ１およびＤＢＬ２の負荷容量を、それぞれＭＮｃ１１〜ＭＮｃ１４およびＭＮｃ２１〜ＭＮｃ２４におけるソース・ドレインの一方の拡散層容量とすることができる。なお、前述したＤＢＬ１とＤＢＬ２との間の短絡経路が必要とされない場合には、ＭＮｃ１〜ＭＮｃ４を削除する（すなわちＭＮｃ１１〜ＭＮｃ１４，ＭＮｃ２１〜ＭＮｃ２４におけるソース・ドレインの他方をオープンとする）ことも可能である。

《タイミング調整回路（列方向）の詳細レイアウト構造［３］》
図２６は、図２５のタイミング調整回路において、その列方向負荷回路部分の詳細なレイアウト構成例を示す平面図である。ここでは、図２５の列方向負荷回路における１２個のＮＭＯＳトランジスタの内の９個のＮＭＯＳトランジスタが代表的に示されている。図２６に示すように、タイミング調整回路ＴＭＣＴＬＢ６は、ウエルＷＥＬと、ＷＥＬ内に形成された拡散層ＤＦと、ＷＥＬ上にゲート絶縁膜を介して形成されたポリシリコン層ＰＯと、その上層に順次形成された第１メタル配線層Ｍ１および第２メタル配線層Ｍ２と、コンタクト層ＣＴと、ビア層Ｖ１を備える。ＣＴは、Ｍ１とＰＯ間、およびＭ１とＤＦ間を接続し、Ｖ１はＭ１とＭ２間を接続する。

図２６では、Ｍ２で形成される２本のダミービット線ＤＢＬ１，ＤＢＬ２が、Ｙ方向（ビット線の延伸方向）に向けて並んで延伸している。また、ＰＯで形成される９本のゲート配線が、Ｘ方向（ワード線の延伸方向）に向けて並んで延伸している。この９本のゲート配線とＤＢＬ１，ＤＢＬ２との交点部分に、それぞれ列方向負荷回路ＣＬＢ３に含まれる９個のＮＭＯＳトランジスタ（Ｙ方向に向けて順にＭＮｃ１１，ＭＮｃ１，ＭＮｃ２１，ＭＮｃ２２，ＭＮｃ２，ＭＮｃ１２，ＭＮｃ１３，ＭＮｃ３，ＭＮｃ２３）が形成される。前述した９本のゲート配線のそれぞれの両脇には、ソース又はドレインとなる拡散層ＤＦが配置される。この内、端以外に配置されたＤＦ（すなわちＭＮｃ１１（および図示は省略しているがＭＮｃ１４）におけるソース・ドレインの一方以外）は、隣接するＮＭＯＳトランジスタで共有される。なお、ＭＮｃ２３における一方（ＭＮｃ３と共有しない方）のＤＦは、図示は省略しているが、図２５のＭＮｃ２４と共有される。

前述した９個のＮＭＯＳトランジスタのソースおよびドレインとなる各拡散層ＤＦは、各ＤＦの上層にそれぞれ配置されたＭ１の配線にコンタクト層ＣＴを介して一旦接続されている。ＤＢＬ１は、ＭＮｃ１１のソース・ドレインの一方（ＭＮｃ１と共有しない方）と、ＭＮｃ１２のソース・ドレインの一方（ＭＮｃ１３と共有する方）とにビア層Ｖ１ならびに前述した各ＤＦ上のＭ１の配線を介してそれぞれ接続される。ＤＢＬ２は、ＭＮｃ２１のソース・ドレインの一方（ＭＮｃ２２と共有する方）と、ＭＮｃ２３のソース・ドレインの一方（図示しないＭＮｃ２４と共有する方）とにビア層Ｖ１ならびに前述した各ＤＦ上のＭ１の配線を介してそれぞれ接続される。図２５のＣＬＢ３［１］を例に当該レイアウト構成例を説明すると、ＤＢＬ１が、ＭＮｃ１１と、ＭＮｃ１２，ＭＮｃ１３の共通接続ノードと、ＭＮｃ１４とにそれぞれ接続され、ＤＢＬ２が、ＭＮｃ２１，ＭＮｃ２２の共通接続ノードと、ＭＮｃ２３，ＭＮｃ２４の共通接続ノードとにそれぞれ接続されることになる。

また、ＰＯで形成される９本のゲート配線は、Ｍ１で形成されＹ方向に向けて延伸する２本のゲートバイアス用の配線ＶＧＬ１，ＶＧＬ２にＣＴを介して適宜接続される。ＶＧＬ１は、ＭＮｃ１１〜ＭＮｃ１３およびＭＮｃ２１〜ＭＮｃ２３のゲート配線にそれぞれＣＴを介して接続され、ＶＧＬ２は、ＭＮｃ１〜ＭＮｃ３のゲート配線にそれぞれＣＴを介して接続される。なお、負荷容量の大きさの調整は、図７の場合と同様にビア層Ｖ１の有無で行うことができる。

以上、本実施の形態８の半導体装置を用いることで、前述した実施の形態２と同様の効果を得ることが可能になる。なお、ここでは列方向負荷回路としてＮＭＯＳトランジスタを用いたが、勿論、ＰＭＯＳトランジスタを用いることも可能である。

（実施の形態９）
《タイミング調整回路（列方向）の詳細回路［９］》
図２７は、本発明の実施の形態９による半導体装置において、それに含まれるタイミング調整回路（列方向）の構成例を示す回路図である。図２７に示すタイミング調整回路ＴＭＣＴＬＢｎ５は、前述した図５のタイミング調整回路ＴＭＣＴＬＢｎ１の変形例となっている。図２７の構成例は、図５の構成例と比較して、図５の列方向負荷回路ＣＬＢｎ［１］〜ＣＬＢｎ［ｘ］が図２７の列方向負荷回路ＣＬＢ４［１］〜ＣＬＢ４［ｘ］に置き換わった点が異なっている。

ＣＬＢ４［１］〜ＣＬＢ４［ｘ］のそれぞれは、ソース・ドレイン間が直列接続された複数（ここでは４個）のＮＭＯＳトランジスタＭＮｅ１〜ＭＮｅ４を備えている。ＭＮｅ１〜ＭＮｅ４の両端となるＭＮｅ１，ＭＮｅ４のソース又はドレインは、オープンとなっている。ＣＬＢ４［１］〜ＣＬＢ４［ｘ］内のＭＮｅ１〜ＭＮｅ４のゲートは、図５の場合と異なり、対応するダミービット線ＤＢＬ１，ＤＢＬ２に共通に接続されている。これによって、ＤＢＬ１，ＤＢＬ２には、各列方向負荷回路によってＭＮｅ１〜ＭＮｅ４のゲート絶縁膜容量が浮遊容量として付加される。

図２７の構成例は、例えば図７のレイアウト構成例において、ダミービット線ＤＢＬ１，ＤＢＬ２を拡散層ＤＦではなく各ゲート配線（ポリシリコン層ＰＯ）にビア層Ｖ１を介して接続することなどで実現できる。この際には、当該ビア層Ｖ１の有無によってタイミング調整を行うことができる。なお、図２７の構成例では、ＭＮｅ１〜ＭＮｅ４の両端をオープンとしたが、例えば、その一端にＶＳＳを印加し、他端をオープンとすること等も可能である。

（実施の形態１０）
《タイミング調整回路（行方向）の詳細回路》
図２８は、本発明の実施の形態１０による半導体装置において、それに含まれるタイミング調整回路（行方向）の構成例を示す回路図である。前述した各実施の形態では、列方向（ビット線の長さ方向）の依存性を反映するタイミング調整回路（列方向）について説明を行ったが、同様にして行方向（ワード線の長さ方向）の依存性を反映するタイミング調整回路（行方向）を実現することも可能である。図２８に示すタイミング調整回路ＴＭＣＴＬＷは、図５に示したタイミング調整回路ＴＭＣＴＬＢｎ１を９０°回転させたような構成例となっている。

図２８のＴＭＣＴＬＷは、複数（ここでは６個）のインバータ回路ＩＶ１〜ＩＶ６と、２個のダミーワード線ＤＷＬ１，ＤＷＬ２と、ｘ個の行方向負荷回路ＣＬＷｎ［１］〜ＣＬＷｎ［ｘ］を備えている。ここでは、ＤＷＬ１，ＤＷＬ２は、それぞれ、メモリアレイＭＡＲＹ内における各ワード線ＷＬの長さと同等の長さを持ち、ＭＡＲＹ内のＷＬの延伸方向（Ｘ方向）と同一方向に向けて並んで延伸している。ＩＶ１〜ＩＶ６は、それぞれ、ＶＣＣとＧＮＤの間に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからなるＣＭＯＳインバータ回路となっている。

ＩＶ１，ＩＶ２は、それぞれＤＷＬ１の入力端部分に配置され、ＩＶ１は前述したデコード起動信号ＴＤＥＣを入力とし、ＩＶ２はＩＶ１の出力を入力としてＤＷＬ１の入力端に出力を行う。ＩＶ３，ＩＶ４は、それぞれＤＷＬ１の出力端部分およびＤＷＬ２の入力端部分に配置され、ＩＶ３はＤＷＬ１の出力端を入力とし、ＩＶ４はＩＶ３の出力を入力としてＤＷＬ２の入力端に出力を行う。ＩＶ５，ＩＶ６は、それぞれＤＷＬ２の出力端部分に配置され、ＩＶ５はＤＷＬ２の出力端を入力とし、ＩＶ６はＩＶ５の出力を入力としてダミーワード線信号ＳＤＷＬを出力する。このように、ＤＷＬ１，ＤＷＬ２は、ＭＡＲＹに近接して配置されたＴＭＣＴＬＷの領域内で往復配線を構成する。

行方向負荷回路ＣＬＷｎ［１］〜ＣＬＷｎ［ｘ］のそれぞれは、ソース・ドレイン間が順に直列接続され、ゲートが共通にＶＳＳに接続された複数（ここでは４個）のＮＭＯＳトランジスタＭＮｄ１〜ＭＮｄ４を備えている。ｘ個の行方向負荷回路の一部（例えば半分）となるＣＬＷｎ［１］〜ＣＬＷｎ［ｑ］のそれぞれにおいて、ＭＮｄ２，ＭＮｄ３のソースおよびドレインはＤＷＬ１に接続され、ＭＮｄ１，ＭＮｄ４のソース・ドレインの一方（ＭＮｄ２，ＭＮｄ３と共有しない側）はオープンとなっている。ｘ個の行方向負荷回路の他の一部（例えば半分）となるＣＬＷｎ［ｑ＋１］〜ＣＬＷｎ［ｘ］のそれぞれにおいて、ＭＮｄ２，ＭＮｄ３のソースおよびドレインはＤＢＬ２に接続され、ＭＮｄ１，ＭＮｄ４のソース・ドレインの一方（ＭＮｄ２，ＭＮｄ３と共有しない側）はオープンとなっている。

図２８の構成例では、図５の場合と同様に、行方向負荷回路によってダミーワード線ＤＷＬ１，ＤＷＬ２にＭＮｄ２，ＭＮｄ３のソースおよびドレインの拡散層容量を付加することができ、これによってデコード起動信号ＴＤＥＣが遷移してからダミーワード線信号ＳＤＷＬが遷移するまでの遅延時間が適宜設定可能となっている。この際に、メモリアレイＭＡＲＹ内のビット線ＢＬの本数（ワード線ＷＬの長さ）は、メモリユニットの種類等に応じて変わり得る。そうすると、ＷＬの寄生容量等に伴いＷＬの立ち上がり時間が変わるため、これに応じて読み出しや書き込みに要する時間も変わり得る。そこで、図２８の構成例を用いると、図５の場合と同様に、ワード線ＷＬの長さに追従してダミーワード線の長さが変わるため、ワード線の寄生容量等の影響を反映した動作タイミング（ダミーワード線信号ＳＤＷＬ）が生成可能になる。なお、図２８の構成例は、例えば図５等の構成例と併用して用いられ、図５のタイミング調整回路ＴＭＣＴＬＢｎ１に対してＴＤＥＣの代わりにダミーワード線信号ＳＤＷＬが入力されるように実装される。

《タイミング調整回路（行方向）の詳細レイアウト構造》
図２９は、図２８のタイミング調整回路において、その行方向負荷回路部分の詳細なレイアウト構成例を示す平面図である。図２９に示すように、タイミング調整回路ＴＭＣＴＬＷは、ウエルＷＥＬと、ＷＥＬ内に形成された拡散層ＤＦと、ＷＥＬ上にゲート絶縁膜を介して形成されたポリシリコン層ＰＯと、その上層に順次形成された第１メタル配線層Ｍ１および第２メタル配線層Ｍ２と、コンタクト層ＣＴと、ビア層Ｖ１を備える。ＣＴは、Ｍ１とＰＯ間、およびＭ１とＤＦ間を接続し、Ｖ１はＭ１とＭ２間を接続する。

図２９では、Ｍ１で形成される２本のダミーワード線ＤＷＬ１，ＤＷＬ２が、Ｘ方向（ワード線の延伸方向）に向けて並んで延伸している。ＤＷＬ１の両側にはＰＯで形成される２本のゲート配線がＸ方向に向けて並んで延伸し、ＤＷＬ２の両側にもＰＯで形成される２本のゲート配線がＸ方向に向けて並んで延伸している。ＤＷＬ１の下層部分には、ＮＭＯＳトランジスタＭＮｄ１，ＭＮｄ２を構成する素子活性領域が配置され、これとＸ方向に隣接して、ＮＭＯＳトランジスタＭＮｄ３，ＭＮｄ４を構成する素子活性領域が配置される。ＭＮｄ１，ＭＮｄ４のゲートは、ＤＷＬ１の両側に位置する２本のゲート配線の一方で構成され、ＭＮｄ２，ＭＮｄ３のゲートは、当該２本のゲート配線の他方で構成される。

ＭＮｄ１，ＭＮｄ２を構成する素子活性領域において、ＭＮｄ１，ＭＮｄ２のゲートに対応する２本のゲート配線の両脇にはソース又はドレインとなる拡散層ＤＦが配置される。この内、２本のゲート配線の間に配置されたＤＦは、ＭＮｄ１，ＭＮｄ２で共有される。同様に、ＭＮｄ３，ＭＮｄ４を構成する素子活性領域において、ＭＮｄ３，ＭＮｄ４のゲートに対応する２本のゲート配線の両脇にはソース又はドレインとなる拡散層ＤＦが配置される。この内、２本のゲート配線の間に配置されたＤＦは、ＭＮｄ３，ＭＮｄ４で共有される。ＤＷＬ１は、ＭＮｄ１，ＭＮｄ２の共有拡散層とＭＮｄ３，ＭＮｄ４の共有拡散層とにコンタクト層ＣＴを介してそれぞれ接続される。また、ＭＮｄ２，ＭＮｄ３における共有拡散層と異なる側の各拡散層ＤＦ上には、Ｘ方向に延伸するＭ１の配線が形成され、この各拡散層はこのＭ１の配線にＣＴを介してそれぞれ接続される。このＭ１の配線は、更にＹ方向に延伸するＭ１の配線を介してＤＷＬ１に接続される。

ＤＷＬ２の下層部分は、前述したＤＷＬ１の下層部分と同様の構成となっており、前述した素子活性領域等が適宜形成されることでＭＮｄ１〜ＭＮｄ４が形成され、これらがＤＷＬ２に対して適宜接続されている。前述したＤＷＬ１，ＤＷＬ２の両側に配置された計４本のゲート配線（ポリシリコン層ＰＯ）は、それぞれに対応して設けられたＭ１の配線にコンタクト層ＣＴを介して一旦接続され、そこから更にビア層Ｖ１を介してＹ方向に延伸するゲートバイアス用の配線ＶＧＬに共通に接続される。ＶＧＬは、Ｍ２によって形成されている。当該レイアウトにおいて、負荷容量の大きさの調整は、ＭＮｄ１〜ＭＮｄ４の各拡散層ＤＦにおけるコンタクト層ＣＴの有無によって行うことが可能である。図２８のＣＬＷｎ［１］を例に当該レイアウト構成例を説明すると、ＭＮｄ２のソース・ドレインの一方とＭＮｄ３のソース・ドレインの一方とが別の拡散層で形成され、それらが個別にＤＷＬ１から分岐した第１メタル配線層の配線に接続されることになる。

以上、本実施の形態１０の半導体装置を用いることでビット線の本数（ワード線の長さ）に依存した最適な動作タイミングを生成することが可能になる。なお、図２８の構成例は、勿論、図７と同様のレイアウト構成例で実現することも可能である。ただし、図２９では、Ｘ方向の依存性を反映する観点からダミーワード線とゲート配線が共にＸ方向に延伸するレイアウト構成例が用いられている。また、図２８の構成例は、前述した列方向負荷回路に関する各種実施の形態と同様に適宜変形することが可能であり、実施の形態５で述べたように、書き込み時においてワード線を非活性化するタイミングを定める際に利用することも可能である。

（実施の形態１１）
《タイミング調整回路（列方向）の配置［１］》
図３０（ａ）〜（ｃ）は、本発明の実施の形態１１による半導体装置において、そのメモリユニット内のタイミング調整回路（列方向）のそれぞれ異なる配置例を示す概略図である。図３０（ａ）では、Ｘ方向（ワード線ＷＬの延伸方向）に向けて順にワード線駆動回路ＷＤ、タイミング調整回路ＴＭＣＴＬＢ、メモリアレイＭＡＲＹが配置されている。図３０（ｂ）では、Ｘ方向に向けて順にタイミング調整回路ＴＭＣＴＬＢ、ワード線駆動回路ＷＤ、メモリアレイＭＡＲＹが配置されている。図３０（ｃ）では、Ｘ方向に向けて順にワード線駆動回路ＷＤ、メモリアレイＭＡＲＹ、タイミング調整回路ＴＭＣＴＬＢが配置されている。

図３１（ａ）〜（ｃ）は、図３０（ａ）〜（ｃ）とは異なるメモリユニットにおいて、そのタイミング調整回路（列方向）のそれぞれ異なる配置例を示す概略図である。図３１（ａ）〜（ｃ）では、図３０（ａ）〜（ｃ）とは異なり、複数（ここでは２個）のメモリアレイＭＡＲＹ１，ＭＡＲＹ２が備わっている。図３１（ａ）では、Ｘ方向（ワード線ＷＬの延伸方向）に向けて順に第１メモリアレイＭＡＲＹ１、ワード線駆動回路ＷＤ、タイミング調整回路ＴＭＣＴＬＢ、第２メモリアレイＭＡＲＹ２が配置されている。ＭＡＲＹ１，ＭＡＲＹ２のワード線ＷＬは、その間に配置されたＷＤによって駆動される。図３１（ｂ）では、Ｘ方向に向けて順に第１メモリアレイＭＡＲＹ１、ワード線駆動回路ＷＤ、第２メモリアレイＭＡＲＹ２、タイミング調整回路ＴＭＣＴＬＢが配置されている。図３１（ｃ）では、Ｘ方向に向けて順に第１メモリアレイＭＡＲＹ１、第１ワード線駆動回路ＷＤ１、タイミング調整回路ＴＭＣＴＬＢ、第２ワード線駆動回路ＷＤ２、第２メモリアレイＭＡＲＹ２が配置されている。ＭＡＲＹ１のワード線ＷＬはＷＤ１によって駆動され、ＭＡＲＹ２のワード線ＷＬはＷＤ２によって駆動される。

本実施の形態によるタイミング調整回路ＴＭＣＴＬＢは、前述したように、メモリセルではなくロジックのレイアウトルールを用いて形成されるため、例えば、図３０（ｂ）や図３１（ｃ）に示すように、必ずしもメモリアレイに隣接して配置する必要はない。また、図３１（ｃ）では、ワード線駆動回路ＷＤを２個に分割することで、回路配置の対称性が確保されている。ただし、このＷＤの分割によって回路面積の増大が生じる恐れはある。ここで、図３０（ａ）、（ｂ）や図３１（ａ）のように、メモリアレイの一方側にＷＤとＴＭＣＴＬＢを近接配置した場合と、図３０（ｃ）や図３１（ｂ）のように、メモリアレイの両側にＷＤとＴＭＣＴＬＢを分離して配置した場合とでは、例えば、図３２に示すような効果の違いが得られる。図３２（ａ）、（ｂ）は、図３０および図３１のタイミング調整回路（列方向）において、ワード線駆動回路とタイミング調整回路をメモリアレイの一方側に配置した場合とメモリアレイの両側に分離して配置した場合とでそれぞれの信号の流れを示す説明図である。

まず、図３２（ａ）には、ワード線駆動回路ＷＤとタイミング調整回路ＴＭＣＴＬＢがメモリアレイＭＡＲＹの一方側に配置された場合におけるメモリユニット全体の配置構成例が示されている。この場合、例えば、Ｙ方向においてＭＡＲＹと隣接してセンスアンプ回路等を含む入出力回路ブロックＩＯＢＫが配置され、Ｙ方向においてＷＤおよびＴＭＣＴＬＢと隣接し、かつＸ方向においてＩＯＢＫと隣接する位置に制御回路ブロックＣＴＬＢＫが配置される。ＣＴＬＢＫは、デコード起動信号ＴＤＥＣをＴＭＣＴＬＢに出力し、ＴＭＣＴＬＢからのダミービット線信号ＳＤＢＬを受ける。ＣＴＬＢＫは、このＳＤＢＬに基づいてセンスアンプイネーブル信号を生成し、ＩＯＢＫに出力する。このように、図３２（ａ）の場合は、信号の流れが簡潔であるため、この信号経路に伴うタイミングばらつきを低減すること等が可能になる。

次に、図３２（ｂ）には、ＷＤとＴＭＣＴＬＢがＭＡＲＹの両側に分離して配置された場合におけるメモリユニット全体の配置構成例が示されている。この場合、例えば、Ｙ方向においてＭＡＲＹと隣接してＩＯＢＫが配置され、Ｘ方向においてＩＯＢＫと隣接し、かつＹ方向においてＷＤに隣接する位置とＹ方向においてＴＭＣＴＬＢに隣接する位置とにそれぞれ第１制御回路ブロックＣＴＬＢＫ１と第２制御回路ブロックＣＴＬＢＫ２が配置される。ＣＴＬＢＫ１は、デコード起動信号ＴＤＥＣをＣＴＬＢＫ２に向けて出力する。ＣＴＬＢＫ２は、このＴＤＥＣをＴＭＣＴＬＢに出力し、ＴＭＣＴＬＢからのダミービット線信号ＳＤＢＬを受ける。ＣＴＬＢＫ２は、このＳＤＢＬに基づいてセンスアンプイネーブル信号を生成し、ＩＯＢＫに出力する。

このように、図３２（ｂ）の場合は、ＣＴＬＢＫ１からＣＴＬＢＫ２に向けて、ＴＤＥＣを伝送する動作が行われるため、この伝送過程において、ワード線ＷＬの長さ方向の配線遅延をある程度反映させることができる。これにより、ビット線の長さ方向の依存性のみならず、ワード線の長さ方向の依存性も反映してセンスアンプの起動タイミングを生成することが可能になる。なお、このＣＴＬＢＫ１からＣＴＬＢＫ２への伝送経路上に実施の形態１０で述べたようなタイミング調整回路（行方向）を設けると更に有益な効果が得られる。また、通常、ＭＡＲＹにおいてＷＤが配置されない側には、ワード線の末端部分の処理等に伴い比較的広い空きスペースを確保できる場合がある。図３２（ｂ）では、このような空きスペースを有効活用できるため、面積効率が高められる場合がある。

（実施の形態１２）
《タイミング調整回路（列方向）の配置［２］》
図３３（ａ）〜（ｃ）は、本発明の実施の形態１２による半導体装置において、そのメモリユニット内のタイミング調整回路（列方向）のそれぞれ異なる配置例を示す概略図である。図３３（ａ）では、Ｘ方向（ワード線ＷＬの延伸方向）に向けて順にワード線駆動回路ＷＤ、タイミング調整回路（往路用）ＴＭＣＴＬＢ＿ＦＷ、メモリアレイＭＡＲＹ、タイミング調整回路（復路用）ＴＭＣＴＬＢ＿ＲＶが配置されている。図３３（ｂ）では、Ｘ方向に向けて順にタイミング調整回路（往路用）ＴＭＣＴＬＢ＿ＦＷ、ワード線駆動回路ＷＤ、タイミング調整回路（復路用）ＴＭＣＴＬＢ＿ＲＶ、メモリアレイＭＡＲＹが配置されている。図３３（ｃ）では、Ｘ方向に向けて順にタイミング調整回路（往路用）ＴＭＣＴＬＢ＿ＦＷ、ワード線駆動回路ＷＤ、メモリアレイＭＡＲＹ、タイミング調整回路（復路用）ＴＭＣＴＬＢ＿ＲＶが配置されている。

図３４（ａ）、（ｂ）は、図３３（ａ）〜（ｃ）とは異なるメモリユニットにおいて、そのタイミング調整回路（列方向）のそれぞれ異なる配置例を示す概略図である。図３４（ａ）、（ｂ）では、図３３（ａ）〜（ｃ）とは異なり、複数（ここでは２個）のメモリアレイＭＡＲＹ１，ＭＡＲＹ２が備わっている。図３４（ａ）では、Ｘ方向（ワード線ＷＬの延伸方向）に向けて順に第１メモリアレイＭＡＲＹ１、タイミング調整回路（往路用）ＴＭＣＴＬＢ＿ＦＷ、ワード線駆動回路ＷＤ、タイミング調整回路（復路用）ＴＭＣＴＬＢ＿ＲＶ、第２メモリアレイＭＡＲＹ２が配置されている。ＭＡＲＹ１，ＭＡＲＹ２のワード線ＷＬは、その間に配置されたＷＤによって駆動される。図３４（ｂ）では、Ｘ方向に向けて順にタイミング調整回路（往路用）ＴＭＣＴＬＢ＿ＦＷ、第１メモリアレイＭＡＲＹ１、ワード線駆動回路ＷＤ、第２メモリアレイＭＡＲＹ２、タイミング調整回路（復路用）ＴＭＣＴＬＢ＿ＲＶが配置されている。

このように、図３３（ａ）〜（ｃ）および図３４（ａ）、（ｂ）は、タイミング調整回路が２個に分割された構成例となっている。例えば図５を例とすると、タイミング調整回路（往路用）ＴＭＣＴＬＢ＿ＦＷは、インバータ回路ＩＶ１，ＩＶ２およびダミービット線ＤＢＬ１に該当し、タイミング調整回路（復路用）ＴＭＣＴＬＢ＿ＲＶは、インバータ回路ＩＶ５，ＩＶ６およびダミービット線ＤＢＬ２に該当する。なお、インバータ回路ＩＶ３，ＩＶ４は、ＴＭＣＴＬＢ＿ＦＷおよび／またはＴＭＣＴＬＢ＿ＲＶに適宜配置され、特に限定はされないが、ＩＶ３はＴＭＣＴＬＢ＿ＦＷに配置され、ＩＶ４はＴＭＣＴＬＢ＿ＲＶに配置される。

このような構成例を用いると、タイミング調整回路の占有スペースが２個に分割されるため、例えば、図３４（ａ）においてＷＤとＭＡＲＹ１，ＭＡＲＹ２をできるだけ近くに配置したいような場合等で有益となる。また、図３４（ａ）に示すように、２個に分割することで、レイアウトの対称性を容易に確保することも可能となる。更に、場合によっては、ＴＭＣＴＬＢ＿ＦＷにおける列方向負荷回路として図５のようなＮＭＯＳトランジスタを用い、ＴＭＣＴＬＢ＿ＲＶにおける列方向負荷回路として図６のようなＰＭＯＳトランジスタを用いること等も可能となる。この場合、図１１で説明したように、各回路ブロックのウエルの導電型を勘案して、ＴＭＣＴＬＢ＿ＦＷとＴＭＣＴＬＢ＿ＲＶを効率よく配置すればよい。

（実施の形態１３）
《タイミング調整回路（行方向）の配置》
図３５（ａ）、（ｂ）は、本発明の実施の形態１３による半導体装置において、そのメモリユニット内のタイミング調整回路（行方向）のそれぞれ異なる配置例を示す概略図である。図３５（ａ）、（ｂ）では、Ｘ方向（ワード線ＷＬの延伸方向）に向けて順にワード線駆動回路ＷＤ、タイミング調整回路（列方向）ＴＭＣＴＬＢ、メモリアレイＭＡＲＹが配置されている。図３５（ａ）では、Ｙ方向において、ＭＡＲＹの一方側に入出力回路ブロックＩＯＢＫとタイミング調整回路（行方向）ＴＭＣＴＬＷが順に配置されている。一方、図３５（ｂ）では、Ｙ方向において、ＭＡＲＹの両側に入出力回路ブロックＩＯＢＫとタイミング調整回路（行方向）ＴＭＣＴＬＷがそれぞれ配置されている。

このように、ＴＭＣＴＬＷは、Ｙ方向においてＭＡＲＹのいずれの側に配置することも可能であるが、回路面積の効率化の観点では比較的配置領域を確保し易い図３５（ｂ）の配置例が望ましく、信号の流れの簡素化の観点では図３５（ａ）の配置例が望ましい。すなわち、図３５（ａ）の場合、例えば図３２のようにＴＭＣＴＬＢとＩＯＢＫ，ＴＭＣＴＬＷの交差部分に制御回路ブロックを配置することで、この制御回路ブロックとＴＭＣＴＬＢ，ＩＯＢＫ，ＴＭＣＴＬＷとの間でそれぞれ短い経路を用いて入出力を行うことができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、これまでの各実施の形態では、メモリユニットとしてＳＲＡＭを例に説明を行ったが、勿論、ＤＲＡＭ（Dynamic Random Access Memory）を代表とする各種揮発性メモリや、フラッシュメモリを代表とする各種不揮発性メモリに対しても同様に適用可能である。また、ここでは、メモリユニットを搭載したＳＯＣ等の半導体装置を例に説明を行ったが、メモリユニット単体からなる半導体記憶装置に対しても同様に適用可能である。

また、図５等のダミービット線は１往復分の例を示したが、遅延量の調整のため、複数往復しても良い。

本実施の形態による半導体装置は、特に、ＳＲＡＭ等のメモリユニットを備えたＳＯＣ等のＬＳＩに適用して有益なものであり、これに限らず、各種揮発性メモリおよび／または各種不揮発性メモリを備えたＬＳＩ全般に対して広く適用可能である。

ＡＤＲＣＴＬ アドレス制御回路
ＡＰＰＵ アプリケーションユニット
ＢＢＵ ベースバンドユニット
ＢＬ，ＺＢＬ ビット線
Ｃ 容量
ＣＩＶ 制御スイッチ付きインバータ回路
ＣＬＢ 列方向負荷回路
ＣＬＣＴＬ 負荷容量設定回路
ＣＬＷ 行方向負荷回路
ＣＰＵ プロセッサユニット
ＣＴ コンタクト層
ＣＴＬＢＫ 制御回路ブロック
ＤＢＬ ダミービット線
ＤＦ 拡散層
ＤＷＬ ダミーワード線
ＧＳ ゲート絶縁膜
ＧＴ ゲート配線
ＩＯＢ 入出力バッファ回路
ＩＯＢＫ 入出力回路ブロック
ＩＯＵ 入出力ユニット
ＩＳＬ 絶縁層
ＩＶ インバータ回路
ＩＶＢＫ 遅延回路ブロック
ＬＴ ラッチ回路
Ｍ１ 第１メタル配線層
Ｍ２ 第２メタル配線層
ＭＡＲＹ メモリアレイ
ＭＣ メモリセル
ＭＥＭＵ メモリユニット
ＭＮ ＮＭＯＳトランジスタ
ＭＰ ＰＭＯＳトランジスタ
ＮＣＨ，ＰＣＨ チャネル
ＰＯ ポリシリコン層
ＲＷＣＴＬ 読み書き制御回路
ＲＷＤＬＹＣＴＬ 読み書き遅延制御回路
ＳＡ センスアンプ回路
ＴＤＥＣＧＥＮ デコード起動信号生成回路
ＴＭＣＴＬＢ タイミング調整回路（列方向）
ＴＭＣＴＬＷ タイミング調整回路（行方向）
Ｖ１ ビア層
ＶＣＬＢ 可変式の列方向負荷回路
ＶＧＬ ゲートバイアス用の配線
ＶＩＶ 可変式のインバータ回路
ＷＤ ワード線駆動回路
ＷＥＬ ウエル
ＷＬ ワード線
ＷＴＤ 書き込み駆動回路
ＹＳＷ 列選択回路

Claims (20)

1. 第１方向に延伸する複数のワード線と、
   前記第１方向と交差する第２方向に延伸する複数のビット線と、
   前記複数のワード線と前記複数のビット線の交点に配置され、第１ＭＩＳトランジスタを含む回路で構成された複数のメモリセルと、
   前記複数のメモリセルのいずれかから前記複数のビット線のいずれかに読み出された信号を、イネーブル信号に応じて増幅するセンスアンプ回路と、
   前記複数のメモリセルに対するアクセス命令を受けて第１信号を生成する制御回路と、
   前記第１信号が入力され、前記第１信号を遅延させることで前記イネーブル信号の元となる第２信号を生成するタイミング調整回路とを備え、
   前記タイミング調整回路は、
   前記複数のビット線と並んで配置されると共に１以上の往復配線を形成し、一端に前記第１信号が伝送され、他端から前記第２信号を出力する第１配線と、
   前記第１配線に結合された複数の第２ＭＩＳトランジスタを含む負荷回路とを備え、
   前記第１配線は、往路配線となる第１ダミービット線と復路配線となる第２ダミービット線とを含み、前記複数の第２ＭＩＳトランジスタは前記第１ダミービット線と前記第２ダミービット線にそれぞれ分けて設けられたことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第２ＭＩＳトランジスタのゲート長は、前記第１ＭＩＳトランジスタのゲート長より長いことを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   第３ＭＩＳトランジスタを含み前記ワード線を駆動するワード線駆動回路を有し、
   前記第２ＭＩＳトランジスタのゲート長は、前記第３ＭＩＳトランジスタのゲート長より長いことを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記複数の第２ＭＩＳトランジスタの一部は、ソースおよびドレインの両方が前記第１ダミービット線に接続され、
   前記複数の第２ＭＩＳトランジスタの他の一部は、ソースおよびドレインの両方が前記第２ダミービット線に接続されることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記複数の第２ＭＩＳトランジスタの一部は、ソース又はドレインが前記第１ダミービット線に接続され、
   前記複数の第２ＭＩＳトランジスタの他の一部は、ソース又はドレインが前記第２ダミービット線に接続されることを特徴とする半導体装置。
6. 請求項４または５記載の半導体装置において、
   前記第２ＭＩＳトランジスタのゲートに与えられる電圧は、前記複数の第２ＭＩＳトランジスタをオフにする電圧であることを特徴とする半導体装置。
7. 請求項４または５記載の半導体装置において、
   前記第２ＭＩＳトランジスタのゲートに与えられる電圧は、前記複数の第２ＭＩＳトランジスタをオンにする電圧であることを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、
   前記第１ダミービット線は、前記第１信号を入力として動作する単数又は複数段の第１インバータ回路の出力に接続され、
   前記第２ダミービット線は、入力端に前記第１ダミービット線の出力端からの信号が伝送され、
   前記第２ダミービット線の出力端を入力として動作し、前記第２信号を出力する単数又は複数段の第２インバータ回路を備えることを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、
   更に、前記第１ダミービット線の出力端に入力が接続され、前記第２ダミービット線の入力端に出力を行う単数又は複数段の第３インバータ回路を有することを特徴とする半導体装置。
10. 請求項８記載の半導体装置において、
    前記第１および第２インバータ回路を構成するＭＩＳトランジスタのゲート長は、前記第１ＭＩＳトランジスタのゲート長よりも長いことを特徴とする半導体装置。
11. 請求項９記載の半導体装置において、
    前記第１〜第３インバータ回路を構成するＭＩＳトランジスタのゲート長は、前記第１ＭＩＳトランジスタのゲート長よりも長いことを特徴とする半導体装置。
12. 請求項１記載の半導体装置において、
    前記半導体装置は、更に、遅延回路を含んだ書き込み用タイミング制御回路を備え、
    前記書き込み用タイミング制御回路は、前記複数のメモリセルのいずれかへの書き込み動作の際に、活性化されているワード線を非活性化するタイミングを、前記第２信号に前記遅延回路による遅延を加えることで定めることを特徴とする半導体装置。
13. 第１方向に延伸する複数のワード線と、
    前記第１方向と交差する第２方向に延伸する複数のビット線と、
    前記複数のワード線のいずれかにゲートが接続された第１ＭＩＳトランジスタを含み、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルと、
    前記複数のメモリセルのいずれかから前記複数のビット線のいずれかに読み出された信号を、イネーブル信号をトリガとして増幅するセンスアンプ回路と、
    前記複数のメモリセルに対するアクセス命令を受けて第１信号を生成する制御回路と、
    前記第１信号が入力され、前記第１信号を第１期間遅延させることで前記イネーブル信号の元となる第２信号を生成し、前記第１期間を定める複数の第２ＭＩＳトランジスタを含んだタイミング調整回路とを備え、
    前記タイミング調整回路は、
    ウエルと、
    前記ウエル上で前記第２方向に向けて並んで延伸する第１および第２ダミービット線と、
    前記ウエル上で前記第１および第２ダミービット線の下層に形成され、前記第１方向に向けて並んで延伸し、前記複数の第２ＭＩＳトランジスタのゲートとなる複数のゲート配線と、
    前記複数のゲート配線に第１コンタクト部を介して接続される第１配線と、
    前記ウエル内で前記第１ダミービット線と前記複数のゲート配線の交点部分に配置され、前記複数のゲート配線のそれぞれの両脇に形成され、前記複数の第２ＭＩＳトランジスタの一部におけるソース又はドレインとなる複数の第１拡散層と、
    前記ウエル内で前記第２ダミービット線と前記複数のゲート配線の交点部分に配置され、前記複数のゲート配線のそれぞれの両脇に形成され、前記複数の第２ＭＩＳトランジスタの他の一部におけるソース又はドレインとなる複数の第２拡散層と、
    前記複数の第１拡散層と前記第１ダミービット線とを接続する第２コンタクト部と、
    前記複数の第２拡散層と前記第２ダミービット線とを接続する第３コンタクト部と、
    前記第１ダミービット線の出力端からの信号を前記第２ダミービット線の入力端に伝送する折り返し経路とを備え、
    前記第１配線には、第１電圧レベルが固定的に印加され、
    前記第１信号は、前記第１ダミービット線の入力端に伝送され、
    前記第２信号は、前記第２ダミービット線の出力端に伝送された信号によって生成されることを特徴とする半導体装置。
14. 請求項１３記載の半導体装置において、
    前記複数の第２ＭＩＳトランジスタのそれぞれのゲート長は、前記第１ＭＩＳトランジスタのゲート長よりも長いことを特徴とする半導体装置。
15. 請求項１４記載の半導体装置において、
    前記第１電圧レベルは、前記複数の第２ＭＩＳトランジスタをオフに駆動する電圧レベルであることを特徴とする半導体装置。
16. 請求項１４記載の半導体装置において、
    前記第１電圧レベルは、前記複数の第２ＭＩＳトランジスタをオンに駆動する電圧レベルであることを特徴とする半導体装置。
17. 請求項１４記載の半導体装置において、
    前記第１コンタクト部には、更に、第１Ａコンタクト部と第１Ｂコンタクト部とが含まれ、
    前記第１配線には、更に、前記複数のゲート配線の一部に前記第１Ａコンタクト部を介して接続される第１Ａ配線と、前記複数のゲート配線の他の一部に前記第１Ｂコンタクト部を介して接続される第１Ｂ配線とが含まれ、
    前記タイミング調整回路は、更に、予め入力された設定信号に応じて、前記第１Ａ配線および前記第１Ｂ配線に印加する前記第１電圧レベルを、それぞれ独立に、前記複数の第２ＭＩＳトランジスタをオフに駆動する電圧レベルかオンに駆動する電圧レベルかに設定する設定回路を有することを特徴とする半導体装置。
18. 第１方向に延伸する複数のワード線と、
    前記第１方向と交差する第２方向に延伸する複数のビット線と、
    前記複数のワード線のいずれかにゲートが接続された第１ＭＩＳトランジスタを含み、前記複数のワード線と前記複数のビット線の交点に配置された複数のメモリセルと、
    前記複数のメモリセルのいずれかから前記複数のビット線のいずれかに読み出された信号を、イネーブル信号をトリガとして増幅するセンスアンプ回路と、
    前記複数のメモリセルに対するアクセス命令を受けて第１信号を生成する制御回路と、
    前記第１信号が入力され、前記第１信号を第１期間遅延させることで前記イネーブル信号の元となる第２信号を生成する第１タイミング調整回路とを備え、
    前記第１タイミング調整回路は、
    前記複数のワード線と並んで配置されると共に１以上の往復配線経路を形成し、一端に前記第１信号が伝送され、他端から前記第２信号を出力する第１配線経路と、
    前記複数のメモリセルとは異なる回路で構成され、複数の第２ＭＩＳトランジスタを含み、前記第１配線経路上の配線に容量を付加することで前記第１期間を設定する第１負荷回路とを備え、
    前記複数の第２ＭＩＳトランジスタのそれぞれは、前記第１方向に向けて順に配置され、ゲートが第１電圧レベルに固定されると共にソース又はドレインが前記第１配線経路上の配線に接続され、ゲート長が前記第１ＭＩＳトランジスタのゲート長よりも長く構成されていることを特徴とする半導体装置。
19. 請求項１８記載の半導体装置において、
    前記半導体装置は、更に、前記第２信号が入力され、前記第２信号を第２期間遅延させることで第３信号を生成する第２タイミング調整回路を備え、
    前記第２タイミング調整回路は、
    前記複数のビット線と並んで配置されると共に１以上の往復配線経路を形成し、一端に前記第２信号が伝送され、他端から前記第３信号を出力する第２配線経路と、
    前記複数のメモリセルとは異なる回路で構成され、複数の第３ＭＩＳトランジスタを含み、前記第２配線経路上の配線に容量を付加することで前記第２期間を設定する第２負荷回路とを備え、
    前記複数の第３ＭＩＳトランジスタのそれぞれは、前記第２方向に向けて順に配置され、ゲートが第２電圧レベルに固定されると共にソース又はドレインが前記第２配線経路上の配線に接続され、ゲート長が前記第１ＭＩＳトランジスタのゲート長よりも長く構成されており、
    前記センスアンプ回路の前記イネーブル信号は、前記第２信号の代わりに前記第３信号に基づいて生成されることを特徴とする半導体装置。
20. 請求項１８記載の半導体装置において、
    前記半導体装置は、更に、複数段のインバータ回路からなる遅延回路を含んだ書き込み用タイミング制御回路を備え、
    前記書き込み用タイミング制御回路は、前記複数のメモリセルのいずれかへの書き込み動作の際に、活性化されているワード線を非活性化するタイミングを、前記第２信号に前記遅延回路による遅延を加えることで定めることを特徴とする半導体装置。

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