以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS(相補型MOSトランジスタ)等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、MISFET(Metal Insulator Semiconductor Field Effect Transistor)(MISトランジスタと略す)の一例としてMOSFET(Metal Oxide Semiconductor Field Effect Transistor)(MOSトランジスタと略す)を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面において、pチャネル型MOSトランジスタ(PMOSトランジスタ)にはゲートに丸印の記号を付すことで、nチャネル型MOSトランジスタ(NMOSトランジスタ)と区別することとする。図面にはMOSトランジスタの基板電位の接続は特に明記していないが、MOSトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
《メモリユニット全体の概略構成》
図1は、本発明の実施の形態1による半導体装置において、それに含まれるメモリユニットの概略的な構成例を示すブロック図である。図1に示すメモリユニットMEMUは、アドレス制御回路ADRCTL、ワード線駆動回路WD、タイミング調整回路(列方向)TMCTLB、メモリアレイMARY、列選択回路YSW、読み書き制御回路RWCTL、書き込み駆動回路WTD、センスアンプ回路SA、および入出力バッファ回路IOBを備えている。MARYは、第1方向に延伸するm本のワード線WL0〜WLmと、第1方向と交差する第2方向に延伸するn個のビット線対(BL0,ZBL0)〜(BLn,ZBLn)と、m本のワード線とn個のビット線対の交点に配置された複数のメモリセルMCを備えている。各ビット線対は、相補信号を伝送する2本のビット線(例えばBL0とZBL0)で構成される。
アドレス制御回路ADRCTLは、デコード起動信号TDECをトリガとしてMEMUの外部アドレス端子からのアドレス信号A0〜Ajをデコード(あるいはプリデコード)し、行選択信号X0〜Xkと、列選択信号Y0〜Yiを出力する。ワード線駆動回路WDは、行選択信号X0〜Xkに応じてm本のワード線のいずれか1本を選択(活性化)する。列選択回路YSWは、列選択信号Y0〜Yiに応じてn個のビット線対のいずれか1個を選択する。タイミング調整回路TMCTLBは、本実施の形態の主要な特徴の一つであり、詳細は後述するがTDECを入力としてダミービット線信号SDBLを出力する。読み書き制御回路RWCTLは、MEMUの外部制御端子からの各種制御信号(WEN,CLK,CEN)ならびに前述したSDBLに応じて、デコード起動信号TDEC、内部ライトイネーブル信号WE、センスアンプイネーブル信号SEを生成する。WENは読み出し命令と書き込み命令を識別するライトイネーブル信号であり、CLKは読み書き動作の基準となるクロック信号であり、CENはクロック信号の有効・無効を制御するクロックイネーブル信号である。
入出力バッファ回路IOBは、MEMUの外部データ端子からのデータ入力信号Diを取り込んで書き込み駆動回路WTDに伝送し、また、センスアンプ回路SAからの出力信号を取り込んでデータ出力信号Doとして外部データ端子に出力する。WTDは、ライトイネーブル信号WEに応じてIOBからのデータを差動増幅し、前述した列選択回路YSWを介して所定のビット線対に伝送する。SAは、センスアンプイネーブル信号SEをトリガとして、所定のビット線対からYSWを介して伝送された信号対を差動増幅し、IOBに向けて出力を行う。
図2は、図1のメモリユニットにおける各メモリセルMCの構成例を示す回路図である。図2に示すメモリセルMCは、ここでは、4個のNMOSトランジスタMN1〜MN4と、2個のPMOSトランジスタMP1,MP2を備えたSRAMメモリセルとなっている。MN3は、ゲートがワード線WLに接続され、ソース・ドレインの一方が正極側のビット線BLに接続される。MN4は、ゲートがWLに接続され、ソース・ドレインの一方が負極側のビット線ZBLに接続される。MN1,MP1とMN2,MP2は、それぞれ、電源電圧VCCと接地電源電圧VSSの間でCMOSインバータ回路を構成する。この2個のCMOSインバータ回路は、一方の入力が他方の出力に接続されることでラッチ回路を構成する。MN4のソース・ドレインの他方は、CMOSインバータ回路(MN1,MP1)の入力(CMOSインバータ回路(MN2,MP2)の出力)に接続され、MN3のソース・ドレインの他方には、CMOSインバータ回路(MN2,MP2)の入力(CMOSインバータ回路(MN1,MP1)の出力)に接続される。
《メモリユニット全体の概略動作》
図3は、図1のメモリユニットの概略的な動作例を示す波形図である。図3の例では、クロック信号CLKが立ち上がった際に、クロックイネーブル信号CENが‘L’レベルかつライトイネーブル信号WENが‘H’レベルの場合には読み出し(リード)サイクル(T0)が実行され、CENが‘L’レベルかつWENが‘L’レベルの場合には書き込み(ライト)サイクル(T1)が実行される。また、CLKが立ち上がった際に、CENが‘H’レベルの場合にはノーオペレーションサイクル(T2)となり、読み出し動作も書き込み動作も実行されない。
リードサイクル(T0)においては、まず、読み書き制御回路RWCTLが、クロック信号CLKの立ち上がりを受けてデコード起動信号TDECを‘L’レベルから‘H’レベルに遷移させる。また、RWCTLは、内部ライトイネーブル信号WEとして‘L’レベルを出力する。アドレス制御回路ADRCTLは、TDECの‘H’レベルへの遷移を受けて、アドレス信号A0〜Ajに応じた行選択信号X0〜Xkおよび列選択信号Y0〜Yi(図3ではY0を表示)を生成する。図3の例は、X0〜Xkによってワード線WL0が選択され、Y0〜Yiによってビット線対(BL0,ZBL0)が選択されるものとする。ワード線駆動回路WDは、X0〜Xkに応じてWL0を立ち上げ、これに応じてWL0に接続された各メモリセルMCの記憶データが対応するビット線対に読み出される。ここでは、その内のBL0,ZBL0における読み出し信号が列選択回路YSWを介してセンスアンプ回路SAに伝送される。
一方、これと並行して、タイミング調整回路TMCTLBは、デコード起動信号TDECの‘H’レベルへの遷移を受け、所定の遅延時間(Tdly1)を付加したのちダミービット線信号SDBLを‘H’レベルへ遷移させる。読み書き制御回路RWCTLは、このSDBLの‘H’レベルへの遷移を受け、センスアンプイネーブル信号SEを有効状態(‘H’レベル)に遷移させる。センスアンプ回路SAは、このSEの‘H’レベルをトリガとして、前述したYSWを介して伝送されたBL0,ZBL0の読み出し信号を増幅する。そして、この増幅された信号が、入出力バッファ回路IOBを介してデータ出力信号Doとして外部端子に出力される。また、立ち上げられているワード線WL0は、ここでは、TDECの‘H’レベルから‘L’レベルへの遷移を受けて立ち下げられる。
次に、ライトサイクル(T1)においては、まず、読み書き制御回路RWCTLが、クロック信号CLKの立ち上がりを受けてデコード起動信号TDECを‘L’レベルから‘H’レベルに遷移させる。また、RWCTLは、内部ライトイネーブル信号WEとして‘H’レベルを出力する。アドレス制御回路ADRCTLは、TDECの‘H’レベルへの遷移を受けて行選択信号X0〜Xkおよび列選択信号Y0〜Yiを生成し、ワード線駆動回路WDは、X0〜Xkに応じたワード線(ここではWL0)を立ち上げる。一方、これと並行して、外部端子からのデータ入力信号Diが入出力バッファ回路IOBを介して書き込み駆動回路WTDに入力されている。WTDは、前述したWEの‘H’レベルを受けてIOBからの入力信号を増幅し、列選択回路YSWは、このWTDの出力をY0〜Yiに応じたビット線対(ここではBL0,ZBL0)に接続する。これによって、選択されたメモリセルMCにDiの情報が書き込まれる。その後、立ち上げられているワード線WL0は、ここでは、TDECの‘H’レベルから‘L’レベルへの遷移を受けて立ち下げられる。これによって、選択されたメモリセルMCはDiの情報を保持する。
《半導体装置全体の概略構成》
図4は、本発明の実施の形態1による半導体装置において、その全体の概略構成例を示すブロック図である。図4には、1個の半導体チップ内に各種ロジック回路とメモリ回路が形成されたSOC(System On a Chip)等と呼ばれる半導体装置(LSI)が示されている。図4の半導体装置は、例えば携帯電話用LSIであり、2個のプロセッサユニットCPU1,CPU2と、アプリケーションユニットAPPUと、メモリユニットMEMUと、ベースバンドユニットBBUと、入出力ユニットIOUを備える。この内、MEMUに、図1の構成例が適用される。
CPU1,CPU2はプログラムに基づく所定の演算処理を行い、APPUは携帯電話で必要とされる所定のアプリケーション処理を行い、BBUは無線通信に伴う所定のベースバンド処理を行い、IOUは外部との間の入出力インタフェースを担う。MEMUは、このような各回路ブロックの処理に伴い適宜アクセスされる。SOC等の半導体装置において、MEMUは、例えばメモリIP(Intellectual Property)等と呼ばれる設計データを用いてメモリコンパイラ等と呼ばれる自動設計ツールで実装される場合が多い。通常、メモリIPが異なれば最適な動作タイミングも異なるため、前述したタイミング調整回路TMCTLBはメモリIP毎に新たに開発される必要がある。但し、設計の効率化の観点では、各メモリIPで共通利用可能なタイミング調整回路を実現することが望ましい。
《タイミング調整回路(列方向)の詳細回路[1]》
図5は、図1のメモリユニットMEMUにおいて、そのタイミング調整回路(列方向)の構成例を示す回路図である。図5に示すタイミング調整回路TMCTLBn1は、複数(ここでは6個)のインバータ回路IV1〜IV6と、2個のダミービット線DBL1,DBL2と、x個の列方向負荷回路CLBn[1]〜CLBn[x]を備えている。ここでは、DBL1,DBL2は、それぞれ、メモリアレイMARY内における各ビット線BLの長さと同等の長さを持ち、MARY内のBLの延伸方向(Y方向)と同一方向に向けて並んで延伸している。IV1〜IV6は、それぞれ、VCCとGNDの間に接続されたPMOSトランジスタおよびNMOSトランジスタからなるCMOSインバータ回路となっている。
IV1,IV2は、それぞれDBL1の入力端部分に配置され、IV1は前述したデコード起動信号TDECを入力とし、IV2はIV1の出力を入力としてDBL1の入力端に出力を行う。IV3,IV4は、それぞれDBL1の出力端部分およびDBL2の入力端部分に配置され、IV3はDBL1の出力端を入力とし、IV4はIV3の出力を入力としてDBL2の入力端に出力を行う。IV5,IV6は、それぞれDBL2の出力端部分に配置され、IV5はDBL2の出力端を入力とし、IV6はIV5の出力を入力として前述したダミービット線信号SDBLを出力する。このように、DBL1,DBL2は、MARYに近接して配置されたTMCTLBn1の領域内で往復配線を構成する。ここでの往復配線は、往路配線がDBL1であり、復路配線がDBL2である。
列方向負荷回路CLBn[1]〜CLBn[x]のそれぞれは、ソース・ドレイン間が順に直列接続され、ゲートが共通にVSSに接続された複数(ここでは4個)のNMOSトランジスタMNa1〜MNa4を備えている。x個の列方向負荷回路の一部(例えば半分)となるCLBn[1]〜CLBn[q]のそれぞれにおいて、MNa2,MNa3のソースおよびドレインはDBL1に接続され、MNa1,MNa4のソース・ドレインの一方(MNa2,MNa3と共有しない側)はオープンとなっている。x個の列方向負荷回路の他の一部(例えば半分)となるCLBn[q+1]〜CLBn[x]のそれぞれにおいて、MNa2,MNa3のソースおよびドレインはDBL2に接続され、MNa1,MNa4のソース・ドレインの一方(MNa2,MNa3と共有しない側)はオープンとなっている。
図6は、図5を変形したタイミング調整回路(列方向)の構成例を示す回路図である。図6に示すタイミング調整回路TMCTLBp1は、図5におけるx個の列方向負荷回路CLBn[1]〜CLBn[x]が図6におけるx個の列方向負荷回路CLBp[1]〜CLBp[x]に置き換わった構成となっている。CLBp[1]〜CLBp[x]のそれぞれは、CLBn[1]〜CLBn[x]のそれぞれに含まれる複数(ここでは4個)のNMOSトランジスタMNa1〜MNa4が複数(ここでは4個)のPMOSトランジスタMPa1〜MPa4に置き換わった構成となっている。MPa1〜MPa4は、前述したMNa1〜MNa4と異なり、ゲートが共通にVCCに接続される。
図5および図6の列方向負荷回路CLBn[1]〜CLBn[x],CLBp[1]〜CLBp[x]は、ダミービット線DBL1,DBL2に対する負荷容量として機能する。具体的には、各列方向負荷回路におけるMNa1〜MNa4(又はMPa1〜MPa4)はオフ状態に駆動されているため、MNa2,MNa3(又はMPa2,MPa3)のソースおよびドレインを構成する拡散層の容量がDBL1,DBL2に対する負荷容量となる。これにより、IV2からの出力信号は、CLBn[1]〜CLBn[q](又はCLBp[1]〜CLBp[q])に伴う負荷容量ならびにDBL1の寄生抵抗および寄生容量に応じて遅延したのちIV3に到達する。同様に、IV4からの出力信号は、CLBn[q+1]〜CLBn[x](又はCLBp[q+1]〜CLBp[x])に伴う負荷容量ならびにDBL2の寄生抵抗および寄生容量に応じて遅延したのちIV5に到達する。その結果、デコード起動信号TDECを遅延させたダミービット線信号SDBLが得られる。なお、より厳密には、IV1〜IV6の論理しきい値や駆動能力等も含めてこの遅延時間が定められる。
《タイミング調整回路(列方向)の詳細レイアウト構造[1]》
図7は、図5および図6のタイミング調整回路において、その列方向負荷回路部分の詳細なレイアウト構成例を示す平面図である。図8(a)は、図7におけるA−A’間の構造例を示す断面図であり、図8(b)は、図7におけるB−B’間の構造例を示す断面図である。図7および図8に示すように、タイミング調整回路TMCTLBn(TMCTLBp)は、ウエルWELと、WEL内に形成された拡散層DFと、WEL上にゲート絶縁膜GSを介して形成されたポリシリコン層POと、その上層に順次形成された第1メタル配線層M1および第2メタル配線層M2と、層間絶縁層ISL2に設けられたコンタクトにコンタクト層CTと、層間絶縁層ISL2に設けられたビアにビア層V1を備える。CTは、M1とPO間、およびM1とDF間を接続し、V1はM1とM2間を接続する。
図7では、M2で形成される2本のダミービット線DBL1,DBL2が、Y方向(ビット線の延伸方向)に向けて並んで延伸している。また、POで形成される8本のゲート配線が、X方向(ワード線の延伸方向)に向けて並んで延伸している。この8本のゲート配線内の端から4本のゲート配線とDBL1との交点部分に列方向負荷回路CLBn(又はCLBp)が形成され、当該4本のゲート配線とDBL2との交点部分にも列方向負荷回路CLBn(又はCLBp)が形成される。更に、残り4本のゲート配線とDBL1との交点部分と、当該4本のゲート配線とDBL2との交点部分にも、それぞれ列方向負荷回路CLBn(又はCLBp)が形成される。各列方向負荷回路では、前述した4本のゲート配線のそれぞれの両脇にソース又はドレインとなる拡散層DFが配置され、これによって、Y方向に向けて順に前述したMNa1〜MNa4(又はMPa1〜MPa4)が形成される。
なお、ある列方向負荷回路に含まれるDFと別の列方向負荷回路に含まれるDFとの間は、図8(b)に示すように絶縁層ISLによって分離されている。したがって、図7および図5の例では、各列方向負荷回路における両端のソース又はドレイン(MNa1(又はMPa1)およびMNa4(又はMPa4)のソース又はドレイン)がオープンとされ、ISLの容量がダミービットの負荷容量に反映されることを防止している。このISLによって分離された複数のDFからなる領域は素子活性領域等と呼ばれる。図7の構成例では、4個の列方向負荷回路にそれぞれ対応して4個の素子活性領域が備わっている。
ここで、MNa2,MNa3(又はMPa2,MPa3)のソースおよびドレインとなる複数の拡散層DFは、各DFの上層にそれぞれ配置されたM1の配線にコンタクト層CTを介して一旦接続され、そこから更にビア層V1を介して、対応するダミービット線(DBL1又はDBL2)に接続される。また、POで形成される8本のゲート配線は、M1で形成されY方向に向けて延伸するゲートバイアス用の配線VGLにCTを介して共通に接続される。なお、当該タイミング調整回路が図5のようなNMOSトランジスタからなる列方向負荷回路CLBnを備えたTMCTLBnである場合、WELはp型、DFはn型となり、VGLにはVSSが印加される。一方、当該タイミング調整回路が図6のようなPMOSトランジスタからなる列方向負荷回路CLBpを備えたTMCTLBpである場合、WELはn型、DFはp型となり、VGLにはVCCが印加される。
図9は、図1におけるワード線駆動回路、タイミング調整回路(列方向)およびメモリアレイの一部のレイアウト構成例を模式的に比較した平面図である。ワード線駆動回路WD、タイミング調整回路TMCTLBおよびメモリアレイMARYは、例えば図9に示すようなピッチが揃った繰り返し単位をY方向に向けて順次繰り返して配置することでレイアウトされる。ここで、TMCTLB内の列方向負荷回路において、前述した各MOSトランジスタを構成するゲート配線(ポリシリコン層PO)のゲート長L2は、メモリアレイMARY内の各メモリセルを構成する各MOSトランジスタのゲート長L3よりも長くなっている。また、図示は省略するが、例えばTMCTLB内の各インバータ回路(IV1〜IV6)を構成するMOSトランジスタのゲート長も各メモリセルのゲート長L3より長くなっている。
更に、特に限定はされないが、当該ゲート長L2は、WDを構成する各MOSトランジスタのゲート長L1よりも長くなっている。通常、WDを構成する各MOSトランジスタは、ワード線を駆動するために大きな駆動能力が必要とされるため、ゲート長が短く設計される場合が多い。また、例えば、MARY内の各MOSトランジスタは、通常メモリセルに適用されるメモリセル用のレイアウトルールに基づいて設計され、WDを構成する各MOSトランジスタは、図4に示したBBUやAPPU等の論理回路に用いられるロジック用のレイアウトルールに基づいて設計される。この際に、TMCTLBを構成する各MOSトランジスタもロジック用のレイアウトルールに基づいて設計される。
図10(a)、(b)は、図5および図6の構成例において、タイミング調整回路とメモリアレイの大きさの関係を模式的に示した平面図である。前述したようにタイミング調整回路TMCTLBにおける各ダミービット線の長さは、メモリアレイMARYに含まれるビット線の長さと同等に設計される。したがって、図10(a)、(b)に示すように、MARYに含まれるワード線WLの本数(図10(a)の場合にはp本、図10(b)の場合にはr(r<p)本)に追従して、TMCTLBのY方向のサイズも変動することになる。
図11(a)、(b)は、図5のタイミング調整回路と図6のタイミング調整回路の有意差の一例を示す説明図である。図11(a)、(b)には、メモリアレイMARY周りの模式的なレイアウト構成例が示されている。ここでは、MARYを基準として、X方向にはタイミング調整回路TMCTLBを挟んでワード線駆動回路WDが配置され、Y方向には入出力回路ブロックIOBKが隣接して配置されている。また、TMCTLBおよびWDとY方向で隣接し、IOBKとX方向で隣接する領域には制御回路ブロックCTLBKが配置される。例えば、IOBKは、図1における列選択回路YSW、書き込み駆動回路WTD、センスアンプ回路SA、および入出力バッファ回路IOB等に該当し、CTLBKは、図1におけるアドレス制御回路ADRCTLおよび読み書き制御回路RWCTL等に該当する。
図11(a)において、WDでは、TMCTLBに隣接してp型のウエルWEL_Pが形成され、TMCTLBとは当該WEL_Pを介して離れた位置にn型のウエルWEL_Nが形成されている。また、MARYでは、TMCTLBに隣接してWEL_Nが形成され、TMCTLBとは当該WEL_Nを介して離れた位置にWEL_Pが形成されている。このような場合、TMCTLBのウエルとしてWEL_NとWEL_Pのいずれを用いた場合でも面積効率の差は殆ど無く、この観点では、図5の構成例と図6の構成例とで有意差は生じない。
一方、図11(b)において、WDでは、TMCTLBに隣接してp型のウエルWEL_Pが形成され、TMCTLBとは当該WEL_Pを介して離れた位置にn型のウエルWEL_Nが形成されている。また、MARYでは、TMCTLBに隣接してWEL_Pが形成され、TMCTLBとは当該WEL_Pを介して離れた位置にWEL_Nが形成されている。このような場合、TMCTLBのウエルとしてWEL_Pを用いると、当該WEL_PはWDおよびMARYのWEL_Pと一体化して形成できるため、WEL_Nを用いる場合と比較して小面積化が図れる。この観点では、図5の構成例(NMOSトランジスタ型)を用いた方が図6の構成例(PMOSトランジスタ型)を用いる場合よりも有益となる。
《実施の形態1の主要な効果》
以上、本実施の形態1の半導体装置を用いることで、それぞれの構成で主に(1)〜(8)のような効果が得られる。なお、これらの構成はそれぞれ独立して捉えることもでき、(1)〜(8)の構成がそれぞれ単独で適応されてもよく、複数を組み合わせても良い。
(1)本実施の形態1の半導体装置のタイミング調整回路のトランジスタのゲートの電位固定について
前述したタイミング調整回路を用いることで、動作タイミング(代表的にはセンスアンプの起動タイミング)のばらつきを低減することが可能になる。その理由の1つとして、メモリセルの電気特性に類似するダミーメモリセルを用いるダミーメモリセル方式ではなく、列方向負荷回路を用いた方式で遅延量を設定していることが挙げられる。ダミーメモリセル方式では、例えば、予め固定情報を記憶するように構成された複数のダミーメモリセルがダミービット線に接続され、単数または複数のダミーメモリセルがワード線(あるいはダミーワード線)の活性化に応じてダミービット線を駆動する動作が行われる。そして、このダミーメモリセルによるダミービット線の駆動タイミングを主としてセンスアンプの起動タイミングが定められる。しかしながら、メモリセルでは、微細化あるいは大容量化が進むほどプロセスばらつき(場合によっては電圧ばらつきや温度ばらつき)が生じ易くなり、当該メモリセルの構成を反映して構成された各ダミーメモリセルでもプロセスばらつき等が生じ易くなる。各ダミーメモリセル間でプロセスばらつき等が生じると、各ダミーメモリセル毎にダミービット線の駆動タイミングが異なるため、センスアンプの起動タイミングにばらつきが生じ得る。
一方、前述したような列方向負荷回路を用いた方式では、ダミーメモリセル方式のようにMOSトランジスタのゲートが動的に駆動されるのではなく、MOSトランジスタのゲートがオフレベルの固定値に保たれる。これによって、ダミービット線に予め固定的な負荷容量が付加され、この負荷容量の大きさを主としてセンスアンプの起動タイミングが定められる。この負荷容量のばらつき量は、主に図7の拡散層DFの総面積のばらつきに依存し、前述したダミーメモリセルによるダミービット線の駆動タイミングのばらつき量(言い換えればダミーメモリセルの電流駆動能力のばらつき量)よりも小さくすることが容易である。その結果、センスアンプの起動タイミングのばらつきを低減することが可能となる。
(2)本実施の形態1の半導体装置のタイミング調整回路のトランジスタのゲート長について
前述したタイミング調整回路を用いることで、動作タイミング(代表的にはセンスアンプの起動タイミング)のばらつきを低減することが可能になる。その理由の1つとして、
図9に示したように、列方向負荷回路を構成する各MOSトランジスタのゲート長をメモリセル内の各MOSトランジスタのゲート長よりも長くしていることが挙げられる。ゲート長を長くした場合、それに応じてソースおよびドレイン領域の面積も大きくなるように設計される。半導体製造工程では、通常、加工寸法が小さくなるほど、プロセスばらつきが生じやすくなる。ゲート長も短くなると、寸法ばらつきが生じやすくなる傾向にある。そこで、ゲート長を長く設計することで、列方向負荷回路による負荷容量値のばらつきを低減することができる。なお、タイミング調整回路を構成する各インバータ回路(図5等のIV1〜IV6)に関しても、論理しきい値のばらつきを低減する観点から、その各MOSトランジスタのゲート長をメモリセル内の各MOSトランジスタのゲート長より長くすることが望ましい。
(3)本実施の形態1の半導体装置の列方向負荷回路の往路配線と復路配線への分散配置について
前述したタイミング調整回路を用いることで、動作タイミング(代表的にはセンスアンプの起動タイミング)のばらつきを低減することが可能になる。その理由の1つとして、列方向負荷回路を往路配線と復路配線に分散して配置していることが挙げられる。例えば、図5においてダミービット線が往路配線(DBL1)と復路配線(DBL2)に分散され、DBL1上とDBL2上のそれぞれにおいて複数の列方向負荷回路が配置されている。
仮に往路配線または復路配線の一方に集中して列方向負荷回路を設けた場合、集中した配線側でトランジスタの構造等にばらつきが生じた場合、その配線側のばらつき特性が遅延に大きく影響を与えてしまう。これに対し、往路配線と復路配線に列方向負荷回路を分散して設けることで、一方の配線によるばらつきの影響を少なくすることができる。
(4)本実施の形態1の半導体装置の列方向負荷回路の配線内の分散配置について
前述したタイミング調整回路を用いることで、動作タイミング(代表的にはセンスアンプの起動タイミング)のばらつきを低減することが可能になる。その理由の1つとして、列方向負荷回路を、Y方向において分散して配置していることが挙げられる。例えば、図5において、特にメモリアレイMARYの大容量化に伴いY方向の長さが長くなると、Y方向の位置に応じたプロセスばらつき等が生じる場合がある。そこで、図5では、DBL1上とDBL2上のそれぞれにおいて複数の列方向負荷回路がY方向に分散して配置されている。具体的には、Y方向に分散された複数のMOSトランジスタによって構成されている。このような分散配置を用いることで全体としてプロセスばらつき等を平均化することができる。
(5)本実施の形態1の半導体装置のインバータ回路の配置について
DBL1の入力端と、DBL1の出力端(DBL2の入力端)と、DBL2の出力端に分散してそれぞれインバータ回路を配置することで、前述した(4)と同様に、各インバータ回路の論理しきい値のばらつき等を平均化することができる。
(6)本実施の形態1の半導体装置のビット線長に応じたダミービット線の採用について
前述したタイミング調整回路を用いることで、ワード線数(ビット線長)に応じて最適なセンスアンプの起動タイミングを設定可能になる。例えば、メモリユニットの容量値に応じてワード線数(ビット線長)が変わると、これに応じてビット線の寄生容量等が変わるため、最適なセンスアンプの起動タイミングも異なる。そこで、図10で述べたように、ワード線数(ビット線長)に追従してダミービット線の長さを変えることで、ビット線の寄生容量等の影響を反映し、様々なワード線数(ビット線長)を持つメモリユニットに対して最適なセンスアンプの起動タイミングが設定可能になる。
(7)本実施の形態1の半導体装置のタイミング調整回路のトランジスタ構成について
前述したタイミング調整回路を用いることで、センスアンプの起動タイミングを定める際のタイミング調整を、メモリセルの種類に依らずに容易に実行可能になる。例えば、前述したダミーメモリセル方式では、メモリセルの種類が変わるとダミーメモリセルの構成も変わるため、メモリセルの種類毎にタイミング調整回路を新たに開発する必要がある。一方、図5等のようなタイミング調整回路は、メモリセルの種類に依らずに共通に使用することができる。具体的には、メモリセルの種類が変わった場合、そのワースト条件(代表的にはワード線の末端かつビット線の末端に位置するメモリセルのアクセス時間)を加味して、列方向負荷回路の負荷容量値を適宜調整すればよい。この際には、例えば図7に示したレイアウトの基本構成自体は変えずに、ビア層V1(列方向負荷回路を構成する各MOSトランジスタのソースおよびドレインとダミービット線との接続部)を設けるか否かを適宜選択すればよく、容易に調整が可能である。
(8)本実施の形態1の半導体装置のタイミング調整回路へのロジック用レイアウトルールの適用について
前述したタイミング調整回路を用いることで、レイアウト上の配置制約を無くすことが可能になる。例えば、前述したダミーメモリセル方式では、タイミング調整回路がメモリセル用のレイアウトルールで設計されることから、タイミング調整回路がメモリアレイ内に(又はメモリアレイと隣接して)配置される必要がある。一方、図5等のタイミング調整回路は、ロジック用のレイアウトルールで設計されるため、必ずしもメモリアレイ内に(又はメモリアレイと隣接して)配置される必要は無い。したがって、場合によっては面積を有効に活用することが可能となり、半導体装置の小面積化が図れる。
《実施の形態1の各種変形例》
以上に述べた実施の形態1の各種構成例は、勿論、それらに限定されるものではなく、その要旨を逸脱しない範囲で種々変更することが可能である。例えば、前述したばらつきの平均化の観点から、仮に回路面積の増大が許容できるならば、ダミービット線を図5のような一往復に限らず、それ以上とすることも可能である。また、図5等では、2個のダミービット線DBL1,DBL2のそれぞれに列方向負荷回路を設けたが、場合によっては、一方のダミービット線のみに列方向負荷回路を設けるようなことも可能である。ただし、前述したばらつきの平均化の観点からは、両方に設ける方が望ましく、より望ましくは両方に均等に設ける方がよい。更に、図5等では、前述したばらつきの平均化の観点等からダミービット線の折り返し点にインバータ回路IV3,IV4を設けたが、場合によっては当該インバータ回路を省略することも可能である。また、図5等では、各部のインバータ回路を2段構成(例えばIV1とIV2)としているが、適宜段数を変えることも可能である。この際には、DBL1での遅延時間とDBL2での遅延時間をできるだけ等しくする観点から、DBL1の信号極性とDBL2の信号極性は等しい方が望ましいが、場合によっては、異なる極性とすることも可能である。
(実施の形態2)
《タイミング調整回路(列方向)の詳細回路[2]》
図12は、本発明の実施の形態2による半導体装置において、それに含まれるタイミング調整回路(列方向)の構成例を示す回路図である。図12に示すタイミング調整回路TMCTLBn2は、前述した図5のタイミング調整回路TMCTLBn1の変形例となっている。図12の構成例は、図5の構成例と比較して、各列方向負荷回路CLBn[1]〜CLBn[x]に含まれるNMOSトランジスタMNa1〜MNa4のゲートが電源電圧VCCに共通接続された点が異なっている。
図13は、本発明の実施の形態2による半導体装置において、それに含まれるタイミング調整回路(列方向)の他の構成例を示す回路図である。図13に示すタイミング調整回路TMCTLBp2は、前述した図6のタイミング調整回路TMCTLBp1の変形例となっている。図13の構成例は、図6の構成例と比較して、各列方向負荷回路CLBp[1]〜CLBp[x]に含まれるPMOSトランジスタMPa1〜MPa4のゲートが接地電源電圧VSSに共通接続された点が異なっている。
図12および図13の列方向負荷回路CLBn[1]〜CLBn[x],CLBp[1]〜CLBp[x]を用いると、前述した図5および図6の場合と異なり、ダミービット線DBL1,DBL2に対する負荷容量としてゲート絶縁膜容量が加わることになる。すなわち、MNa1〜MNa4(MPa1〜MPa4)はオン状態に駆動されているため、列方向負荷回路によって、MNa1〜MNa4(MPa1〜MPa4)のゲート絶縁膜容量と、MNa2,MNa3(MPa2,MPa3)のソースおよびドレインを構成する拡散層容量がDBL1,DBL2に付加される。通常、ゲート絶縁膜容量の方が拡散層容量よりも容量値が大きいため、例えば、比較的大きな負荷容量が必要とされる場合、あるいは、列方向負荷回路の数をある程度減らしたいような場合に当該構成例を用いることが有益となる。
図12および図13の構成例を用いる場合、前述した図7のレイアウト構成例が適用でき、図12の際にはゲートバイアス用の配線VGLにVCCを印加し、図13の際にはVGLにVSSを印加すればよい。ここで、ゲート絶縁膜容量によってダミービット線に付加する負荷容量値を調整する際には、図7においてVGLとゲート配線(ポリシリコン層PO)を接続するコンタクト層CTを設けるか否かを適宜選択すればよく、容易に調整が可能である。また、図12(図13)の構成例と図5(図6)の構成例を適宜組み合わせて用いることも可能である。すなわち、例えば、図12および図5におけるCLBn[1]の各MOSトランジスタにはVCCを印加し、CLBn[q]の各MOSトランジスタにはVSSを印加するようなことも可能である。この場合、図7のレイアウト構成例において、例えばゲートバイアス用の配線VGLを2本(VCC用およびVSS用)設け、その一方をコンタクト層CTを介してゲート配線に接続すればよい。
図14は、図12の列方向負荷回路における負荷容量の補足図であり、(a)および(b)は負荷容量の位置を表す模式図、(c)は(a)および(b)の負荷容量に応じた電圧波形の一例を表す概略図である。図14(a)、(b)には、列方向負荷回路内の各NMOSトランジスタMNa1〜MNa4の断面構成例が示されている。図14(a)、(b)では、p型のウエルWEL_P上にゲート絶縁膜を挟んでゲート配線GTが形成され、WEL_P内におけるGTの両脇にソース又はドレインとなるn型の拡散層DF_Nが形成されている。
図14(a)では、ゲート配線GTにVSSが印加された場合が示されており、これは、前述した図5の場合に対応するものである。この場合、NMOSトランジスタのゲート直下にはチャネルが形成されず、ソース又はドレインとなるDF_Nに接続されたダミービット線(ここではDBL1)からは、当該DF_NとWEL_P間の拡散層容量(pn接合容量)Csb(又はCdb)が見えることになる。図14(b)では、GTにVCCが印加された場合が示されており、これは、前述した図12の場合に対応するものである。この場合、NMOSトランジスタのゲート直下にチャネルNCHが形成される。したがって、例えばソースとなるDF_Nに接続されたDBL1からは、DF_N(ソース)とWEL_P間の拡散層容量Csbに加えて、ゲート絶縁膜容量Cgと、NCHとWEL_P間のpn接合容量Ccbと、DF_N(ドレイン)とWEL_P間の拡散層容量Cdbが見えることになる。Cgは、ゲート・ソース間容量Csgとゲート・ドレイン間容量Cdgの合計である。
したがって、仮にDBL1が‘H’レベルから‘L’レベルに遷移した場合、負荷容量の種類に応じて図14(c)に示すような遅延(波形の鈍り)が生じる。まず、図14(a)の場合、負荷容量値は、DBL1の寄生容量Cdbl1と拡散層容量Csb(又はCdb)の合計値「Cdbl1+Csb(Cdb)」となるため、図14(c)に示すように、DBL1の電圧波形は、負荷容量値がCdbl1のみの場合と比較して鈍りが大きくなる。続いて、図14(b)の場合には、負荷容量値は、「Cdbl1+Csb+Cdb+Ccb+Cg」となるため、図14(c)に示すように、DBL1の電圧波形は、前述した図14(a)の場合と比較して更に鈍りが大きくなる。ただし、このDBL1の電圧遷移の過渡期において、DBL1の電圧レベルがある程度‘H’レベルに近い期間ではNCH(すなわちCdb+Ccb+Cg)が生成されないため、DBL1の電圧波形は、ある電圧レベルを境に図14(a)の場合の鈍りから更に大きな鈍りに変化することになる。
図15は、図13の列方向負荷回路における負荷容量の補足図であり、(a)および(b)は負荷容量の位置を表す模式図、(c)は(a)および(b)の負荷容量に応じた電圧波形の一例を表す概略図である。図15(a)、(b)には、列方向負荷回路内の各PMOSトランジスタMPa1〜MPa4の断面構成例が示されている。図15(a)、(b)では、n型のウエルWEL_N上にゲート絶縁膜を挟んでゲート配線GTが形成され、WEL_N内におけるGTの両脇にソース又はドレインとなるp型の拡散層DF_Pが形成されている。
図15(a)では、ゲート配線GTにVCCが印加された場合が示されており、これは、前述した図6の場合に対応するものである。この場合、PMOSトランジスタのゲート直下にはチャネルが形成されず、ソース又はドレインとなるDF_Pに接続されたダミービット線(ここではDBL1)からは、当該DF_PとWEL_N間の拡散層容量(pn接合容量)Csb(又はCdb)が見えることになる。図15(b)では、GTにVSSが印加された場合が示されており、これは、前述した図13の場合に対応するものである。この場合、PMOSトランジスタのゲート直下にチャネルPCHが形成される。したがって、例えばソースとなるDF_Pに接続されたDBL1からは、DF_P(ソース)とWEL_N間の拡散層容量Csbに加えて、ゲート絶縁膜容量Cgと、PCHとWEL_N間のpn接合容量Ccbと、DF_P(ドレイン)とWEL_N間の拡散層容量Cdbが見えることになる。Cgは、ゲート・ソース間容量Cgsとゲート・ドレイン間容量Cgdの合計である。
したがって、仮にDBL1が‘H’レベルから‘L’レベルに遷移した場合、負荷容量の種類に応じて図15(c)に示すような遅延(波形の鈍り)が生じる。まず、図15(a)の場合、負荷容量値は、DBL1の寄生容量Cdbl1と拡散層容量Csb(又はCdb)の合計値「Cdbl1+Csb(Cdb)」となるため、図15(c)に示すように、DBL1の電圧波形は、負荷容量値がCdbl1のみの場合と比較して鈍りが大きくなる。続いて、図15(b)の場合には、負荷容量値は、「Cdbl1+Csb+Cdb+Ccb+Cg」となるため、図15(c)に示すように、DBL1の電圧波形は、前述した図15(a)の場合と比較して更に鈍りが大きくなる。ただし、このDBL1の電圧遷移の過渡期において、DBL1の電圧レベルがある程度‘L’レベルに近づいた期間ではPCH(すなわちCdb+Ccb+Cg)が消滅するため、DBL1の電圧波形は、ある電圧レベルを境に大きな鈍りからそれよりも小さい図15(a)の場合の鈍りに変化することになる。
このように、ゲート絶縁膜容量を負荷容量として利用する列方向負荷回路を用いた場合、ダミービット線DBL1の電圧レベルの遷移方向と、列方向負荷回路のMOSトランジスタの導電型との組み合わせに応じて負荷容量の見え方が異なってくる。例えば、NMOSトランジスタを用いた場合、ダミービット線DBL1の電圧レベルが‘H’レベルから‘L’レベルに遷移する際にはその初期段階でゲート絶縁膜容量が見えず、‘L’レベルから‘H’レベルに遷移する際にはその初期段階でゲート絶縁膜容量が見える。逆に、PMOSトランジスタを用いた場合、DBL1の電圧レベルが‘H’レベルから‘L’レベルに遷移する際にはその初期段階でゲート絶縁膜容量が見え、‘L’レベルから‘H’レベルに遷移する際にはその初期段階でゲート絶縁膜容量が見えない。通常は、遷移の初期段階でゲート絶縁膜容量が見えるような組み合わせを用いる方が望ましい。
以上、本実施の形態2の半導体装置を用いることで、例えば大きな負荷容量値が必要な場合等にも容易に対応可能となる。なお、ここでは、列方向負荷回路としてPMOSトランジスタかNMOSトランジスタのいずれか一方を用いたが、場合によっては、両方を用いるように構成することも可能である。すなわち、タイミング調整回路内にp型のウエルとn型のウエルの両方を形成し、列方向負荷回路の一部をNMOSトランジスタで構成し、他の一部をPMOSトランジスタで構成する。この場合、回路面積の増大が生じ得るが、前述したゲート絶縁膜容量の見え方をダミービット線の電圧レベルの遷移過程で均等化することが可能になる。
(実施の形態3)
《タイミング調整回路(列方向)の詳細回路[3]》
図16(a)は、本発明の実施の形態3による半導体装置において、それに含まれるタイミング調整回路(列方向)の構成例を示す回路図であり、図16(b)は図16(a)の補足図である。図16(a)に示すタイミング調整回路TMCTLB3は、前述した図5のタイミング調整回路TMCTLBn1の変形例となっている。図16(a)のTMCTLB3は、図5のTMCTLBn1と比較して、各列方向負荷回路が可変式の列方向負荷回路VCLBn[1]〜VCLBn[x]に変更された点が異なっている。
VCLBn[1]〜VCLBn[x]は、図5の場合と同様にNMOSトランジスタMNa1〜MNa4を備えるが、図5の場合とは異なりMNa1〜MNa4のそれぞれのゲート電圧が適宜設定可能となっている。このため、図16(a)では、更に、ラッチ回路LTa,LTbを含む負荷容量設定回路CLCTLが備わっている。ここでは、LTaが別途入力された負荷容量設定信号SaをラッチしてMNa1のゲート電圧を制御し、LTbが別途入力された負荷容量設定信号SbをラッチしてMNa2〜MNa4のゲート電圧を共通に制御する構成となっている。
このような構成例において、図16(b)に示すように、まず、(Sa,Sb)が(‘1’,‘0’)(‘1’:VCCレベル、‘0’:VSSレベル)に設定された場合、MNa1はオン状態に、MNa2〜MNa4はオフ状態にそれぞれ設定される。その結果、列方向負荷回路によるダミービット線DBL1,DBL2の負荷容量は、主にMNa1のゲート絶縁膜容量とMNa1〜MNa3におけるソースおよびドレインの拡散層容量との合計値となる。次に、(Sa,Sb)が(‘0’,‘0’)に設定された場合、MNa1〜MNa4はオフ状態に設定される。その結果、列方向負荷回路によるDBL1,DBL2の負荷容量は、MNa2,MNa3におけるソースおよびドレインの拡散層容量の合計値となる。この場合、(Sa,Sb)=(‘1’,‘0’)の場合(標準設定時とする)と比較して、負荷容量値が小さくなるため、センスアンプの起動タイミングは早めに設定されることになる。
続いて、(Sa,Sb)が(‘0’,‘1’)に設定された場合、MNa1はオフ状態に、MNa2〜MNa4はオン状態にそれぞれ設定される。その結果、列方向負荷回路によるダミービット線DBL1,DBL2の負荷容量は、主にMNa2〜MNa4のゲート絶縁膜容量とMNa2〜MNa4におけるソースおよびドレインの拡散層容量との合計値となる。この場合、前述した標準設定時と比較して、負荷容量値が大きくなるため、センスアンプの起動タイミングは遅めに設定されることになる。最後に、(Sa,Sb)が(‘1’,‘1’)に設定された場合、MNa1〜MNa4はオン状態に設定される。その結果、列方向負荷回路によるDBL1,DBL2の負荷容量は、主にMNa1〜MNa4のゲート絶縁膜容量とMNa1〜MNa4におけるソースおよびドレインの拡散層容量との合計値となる。この場合、前述した(Sa,Sb)=(‘0’,‘1’)時と比較して、負荷容量値が更に大きくなるため、センスアンプの起動タイミングは更に遅めに設定されることになる。
ここで、負荷容量設定信号Sa,Sbの情報は、半導体装置が不揮発メモリを備える場合には当該不揮発メモリ上に予め格納しておいたり、又は、フューズ等によって固定的に定めたり、あるいは、半導体装置に設定用モードを設けて当該モード時に半導体装置内の各種回路ユニットや外部端子を介して動的に変更するようなこと等も可能である。例えば、SRAM等のメモリユニットをテストする際に、センスアンプの起動タイミングを一時的に遅らせたいような場合がある。このような場合、動的に変更できるような構成を備えることが望ましい。なお、図16(a)では、1個のMOSトランジスタ(MNa1)と3個のMOSトランジスタ(MNa2〜MNa4)の組み合わせで可変設定を実現したが、勿論、これに限定されるものではなく、この組み合わせを適宜変更することも可能である。ただし、図16(a)のように、各負荷容量設定信号にそれぞれ異なる数のMOSトランジスタを割り当てることで、負荷容量値がバランスよく変動する複数段階(ここでは4段階)の可変設定が実現可能になる。
図17(a)は、本発明の実施の形態3による半導体装置において、それに含まれるタイミング調整回路(列方向)の他の構成例を示す回路図であり、図17(b)は図17(a)の補足図である。図17(a)に示すタイミング調整回路TMCTLB4は、前述した図5のタイミング調整回路TMCTLBn1の変形例となっている。図17(a)のTMCTLB4は、図5のTMCTLBn1と比較して、図5のインバータ回路IV2,IV4が可変式のインバータ回路VIV2,VIV4に変更された点が異なっている。
VIV2,VIV4のそれぞれは、VCCと出力ノードの間にプルアップ用のPMOSトランジスタMP10が接続され、出力ノードとVSSの間にプルダウン用のNMOSトランジスタMN10a,MN10b,MN10cが並列に挿入された構成となっている。MP10およびMN10a,MN10b,MN10cは、ゲートが入力ノードに共通に接続される。ここで、MN10a,MN10b,MN10cは、それぞれ、スイッチ用となるNMOSトランジスタMN11a,MN11b,MN11cを介してVSSに接続されており、当該スイッチのオン・オフによって可変式のインバータ回路VIVの駆動能力が適宜設定可能となっている。
このため、図17(a)では、更に、ラッチ回路LTc,LTdを含む負荷容量設定回路CLCTLが備わっている。ここでは、LTcが別途入力された負荷容量設定信号ScをラッチしてMN11aのオン・オフを制御し、LTdが別途入力された負荷容量設定信号SdをラッチしてMN11bのオン・オフを制御する構成となっている。なお、MN11cは、ゲートにVCCが印加されることでオンに固定されている。また、ここでは、スイッチ用となるMN11a,MN11b,MN11cの電流駆動能力が同一に設定され、プルダウン用となるMN10bの電流駆動能力がMN10aの電流駆動能力よりも大きく設定されている。
この場合、図17(b)に示すように、まず、(Sc,Sd)が(‘1’,‘0’)(‘1’:VCCレベル、‘0’:VSSレベル)に設定された場合、実効的なプルダウン用のNMOSトランジスタとしてMN10cにMN10aが加わる。次に、(Sc,Sd)が(‘0’,‘0’)に設定された場合、実効的なプルダウン用のNMOSトランジスタはMN10cのみとなる。その結果、VIVの電流駆動能力は、前述した(Sc,Sd)=(‘1’,‘0’)の場合(標準設定時とする)と比較して低下するため、センスアンプの起動タイミングは遅めに設定されることになる。
続いて、(Sc,Sd)が(‘0’,‘1’)に設定された場合、実効的なプルダウン用のNMOSトランジスタとしてMN10cにMN10bが加わる。その結果、VIVの電流駆動能力は前述した標準設定時と比較して大きくなるため、センスアンプの起動タイミングは早めに設定されることになる。最後に、(Sc,Sd)が(‘1’,‘1’)に設定された場合、実効的なプルダウン用のNMOSトランジスタとしてMN10cにMN10aおよびMN10bが加わる。その結果、VIVの電流駆動能力は、前述した(Sc,Sd)=(‘0’,‘1’)時と比較して更に大きくなるため、センスアンプの起動タイミングは更に早めに設定されることになる。なお、ここでは、ダミービット線DBL1,DBL2の‘H’レベルから‘L’レベルへの遷移を用いてセンスアンプの起動タイミングを定める場合を想定してプルダウン側の構成を可変にしたが、‘L’レベルから‘H’レベルへの遷移を用いる場合にはプルアップ側の構成を可変にすればよい。また、電流駆動能力の可変方式は、勿論、図17(a)の構成例に限らず、適宜変更することも可能である。
以上、本実施の形態3の半導体装置を用いることで、各種可変設定によってセンスアンプの起動タイミングを調整できるように構成することができ、例えば、前述したようにテスト時の容易化が図れたり、あるいは、製造ばらつき等に応じたトリミング等が実現可能になる。また、場合によっては、図12等で述べたように、メモリユニットの種類等に応じて設計および製造段階で図7のコンタクト層CTの有無を調整しなくとも、製造後に負荷容量値の調整を行うことが可能になる。
(実施の形態4)
《タイミング調整回路(列方向)の詳細回路[4]》
図18は、本発明の実施の形態4による半導体装置において、それに含まれるタイミング調整回路(列方向)の構成例を示す回路図である。図18に示すタイミング調整回路TMCTLBn3は、前述した図5のタイミング調整回路TMCTLBn1の変形例となっている。図5のTMCTLBn1には、各列方向負荷回路CLBn[1]〜CLBn[x]による負荷容量値が同一である場合の回路図が示されていたが、必ずしも同一である必要は無い。例えば、図18に示すように、ダミービット線DBL1の入力端部分およびダミービット線DBL2の出力端部分に位置する列方向負荷回路CLBn[1],CLBn[x]に比べて、DBL1の出力端部分およびDBL2の入力端部分に位置する列方向負荷回路CLBn’[q],CLBn’[q+1]の負荷容量値を小さくすること等も可能である。
図18において、CLBn’[q],CLBn’[q+1]は、CLBn[1],CLBn[x]と同様に、直列接続された複数(ここでは4個)のNMOSトランジスタMNb1〜MNb4によって構成される。ただし、CLBn[1],CLBn[x]と異なり、MNb2とMNb3の共通接続ノード(ソース又はドレイン)のみが対応するダミービット線(DBL1又はDBL2)に接続されている。これによっても実施の形態1の場合と同様な効果が得られる。
(実施の形態5)
《読み書き制御回路の詳細》
図19(a)は、本発明の実施の形態5による半導体装置において、図1のメモリユニット内の読み書き制御回路周りの構成例を示すブロック図であり、図19(b)は図19(a)における読み書き遅延制御回路の詳細な構成例を示す回路図である。図20(a)は、図19における読み出し時の動作例を示す波形図であり、図20(b)は、図19における書き込み時の動作例を示す波形図である。
図19(a)に示す読み書き制御回路RWCTLは、デコード起動信号生成回路TDECGENと、読み書き遅延制御回路RWDLYCTLを備えている。図20(a)、(b)に示すように、TDECGENは、クロック信号CLK等に応じてデコード起動信号TDECを立ち上げる。ワード線駆動回路WDは、このTDECの立ち上がりを受けて所定のワード線WLを活性化し、タイミング調整回路TMCTLBは、前述したようにTDECに対して所定の遅延時間(Tdly1)を加えることでダミービット線信号SDBLを出力する。
読み書き遅延制御回路RWDLYCTLは、内部ライトイネーブル信号WEによって読み出し動作(ここではWE=‘0’)が指定された際には、図20(a)に示すように、SDBLを受けてセンスアンプイネーブル信号SEを活性化する。センスアンプ回路SAは、SEの活性化を受けて増幅動作を行う。この際に、正規のビット線対(BL,ZBL)の遷移速度(ここでは予め‘H’レベルにプリチャージされた状態からの電荷の引き抜き速度)は、ワード線WLの本数(ビット線の長さ)に依存して変わるため、前述したようなタイミング調整回路TMCTLBを用いることが有益となる。
また、RWDLYCTLは、WEによって書き込み動作(ここではWE=‘1’)が指定された際には、図20(b)に示すように、SDBLを受けて所定の遅延時間(Tdly2)を経たのちに書き込み時ワード線立ち下げ信号BACKWを活性化する。デコード起動信号生成回路TDECGENは、図20(a)に示すように、WEによって読み出し動作が指定された際には予め定めた所定の期間を経過したのちTDECを立ち下げ、WEによって書き込み動作が指定された際には、図20(b)に示すように、BACKWの活性化を受けてTDECを立ち下げる。図20(a)、(b)に示すように、WDは、このTDECの立ち下がりを受けて所定のワード線WLを非活性化する。
図20(b)に示すように、メモリセルMCに現在の記憶情報と反対の記憶情報を書き込む場合、MC内の記憶ノード(MEMT,MEML)の反転速度は、ワード線WLの本数(ビット線の長さ)に依存して変わる。したがって、書き込み時には、ワード線WLの本数(ビット線の長さ)に応じてWLを非活性化するタイミングを調整することが望ましい。そこで、本実施の形態5では、前述したタイミング調整回路TMCTLBを利用して、センスアンプの起動タイミングのみならず、書き込み時にワード線WLを立ち下げるタイミングも調整している。
なお、読み書き遅延制御回路RWDLYCTLは、例えば、図19(b)に示すように、2個の制御スイッチ付きインバータ回路CIV1,CIV2と、複数段のインバータ回路からなる遅延回路ブロックIVBKによって実現できる。CIV1,CIV2のそれぞれは、VCCと出力ノード間(すなわちプルアップ側)に直列接続されたPMOSトランジスタMP20,MP21と、VSSと出力ノード間(すなわちプルダウン側)に直列接続されたNMOSトランジスタMN20,MN21とを備える。MP20およびMN20は、CMOSインバータ回路を構成し、MP21およびMN21は、当該CMOSインバータ回路の活性化・非活性化を制御する制御スイッチとして機能する。
CIV1では、WEによって読み出し動作(WE=‘0’)が指定された際には制御スイッチがオンとなり、CMOSインバータ回路は、SDBL(ここではその反転信号)を入力として反転動作を行い、出力ノードにセンスアンプイネーブル信号SEを出力する。また、CIV1では、WEによって書き込み動作(WE=‘1’)が指定された際には制御スイッチがオフとなり、CMOSインバータ回路の出力ノードはハイインピーダンス状態となる。この際に、図示は省略しているが、当該出力ノードは、プルダウンスイッチ等によってVSSレベルに駆動される。
一方、CIV2では、WEによって書き込み動作(WE=‘1’)が指定された際には制御スイッチがオンとなる。この際に、CMOSインバータ回路には、SDBL(ここではその反転信号)がIVBKによる遅延(図20(b)のTdly2)を経たのちに入力される。CMOSインバータ回路は、当該入力信号に対して反転動作を行い、出力ノードに書き込み時ワード線立ち下げ信号BACKWを出力する。また、CIV2では、WEによって読み出し動作(WE=‘0’)が指定された際には制御スイッチがオフとなり、CMOSインバータ回路の出力ノードはハイインピーダンス状態となる。この際に、図示は省略しているが、当該出力ノードは、プルダウンスイッチ等によってVSSレベルに駆動される。
以上、本実施の形態5の半導体装置を用いることで、書き込み時の動作タイミング(ワード線の立ち下げタイミング)をワード線本数(ビット線長)に応じて最適化することが可能になる。
(実施の形態6)
《タイミング調整回路(列方向)の詳細回路[5]》
図21は、本発明の実施の形態6による半導体装置において、それに含まれるタイミング調整回路(列方向)の構成例を示す回路図である。図21に示すタイミング調整回路TMCTLBn4は、前述した図5のタイミング調整回路TMCTLBn1の変形例となっており、図5と比較してダミービット線DBL1’,DBL2’の長さが約半分となっている点が異なっている。また、これに応じてインバータ回路IV3,IV4の配置も異なっている。
タイミング調整回路は、前述したようにメモリアレイMARYとは独立に構成することができるため、DBL1’,DBL2’の長さは、必ずしもMARY内の正規のビット線BLの長さと同等でなくてもレイアウト上の不都合等は生じない。ただし、前述したように、ワード線本数(正規のビット線の長さ)に依存した正規のビット線における寄生容量の変動成分を反映させるため、正規のビット線の長さとダミービット線の長さの比率(ここでは2:1)は維持されることが望ましい。このような構成例は、例えばデュアルポート型のSRAM等に適用する場合に有益となる。すなわち、デュアルポート型のSRAM等では、通常、Y方向においてMARYを挟む両側にセンスアンプ回路等が配置される。この場合、例えば図21のTMCTLBn4において、空白となっている上半分の領域に下半分の領域に配置された各回路と同様な回路をX軸対称に配置し、この2系統の回路を用いて両側のセンスアンプ回路等にそれぞれダミービット線信号を供給すればよい。
(実施の形態7)
《タイミング調整回路(列方向)の詳細回路[6]》
図22は、本発明の実施の形態7による半導体装置において、それに含まれるタイミング調整回路(列方向)の構成例を示す回路図である。図22に示すタイミング調整回路TMCTLB5は、前述した図5のタイミング調整回路TMCTLBn1の変形例となっており、図5と比較して列方向負荷回路CLB2[1]〜CLB2[k]の構成が異なっている。CLB2[1]〜CLB2[k]は、Y方向に向けて順に配置され、それぞれ複数(ここでは4個)のNMOSトランジスタMNc1〜MNc4を備えている。
MNc1〜MNc4は、ソース・ドレインの一方がダミービット線DBL1に共通に接続され、ソース・ドレインの他方がダミービット線DBL2に共通に接続され、ゲートに接地電源電圧VSSが印加されている。このような構成例を用いると、列方向負荷回路によるDBL1の負荷容量は、CLB2[1]〜CLB2[k]のMNc1〜MNc4におけるソース・ドレインの一方の拡散層容量となり、列方向負荷回路によるDBL2の負荷容量は、CLB2[1]〜CLB2[k]のMNc1〜MNc4におけるソース・ドレインの他方の拡散層容量となる。
《タイミング調整回路(列方向)の詳細回路[7]》
図23は、図22の変形例を示す回路図である。図23に示すタイミング調整回路TMCTLB5’は、図22に示したCLB2[1]〜CLB2[k]におけるMNc1〜MNc4のゲート電圧が可変設定可能な構成例となっている。そのため、図23では、ラッチ回路LTeを含む負荷容量設定回路CLCTLが備わっている。LTeは、実施の形態3等と同様に、負荷容量設定信号Seを入力とし、その出力によってCLB2[1]〜CLB2[k]におけるMNc1〜MNc4のオン・オフを共通に制御する。例えば、CLCTLによってMNc1〜MNc4がオフ状態に設定された場合には図22と同様の状態が得られ、逆にMNc1〜MNc4がオン状態に設定された場合はMNc1〜MNc4をスイッチとするDBL1とDBL2の間の短絡経路が形成される。この場合、センスアンプの起動タイミング等を一時的に早めることができる。
《タイミング調整回路(列方向)の詳細レイアウト構造[2]》
図24は、図22および図23のタイミング調整回路において、その列方向負荷回路部分の詳細なレイアウト構成例を示す平面図である。図24に示すように、タイミング調整回路TMCTLB5(又はTMCTLB5’)は、ウエルWELと、WEL内に形成された拡散層DFと、WEL上にゲート絶縁膜を介して形成されたポリシリコン層POと、その上層に順次形成された第1メタル配線層M1および第2メタル配線層M2と、コンタクト層CTと、ビア層V1を備える。CTは、M1とPO間、およびM1とDF間を接続し、V1はM1とM2間を接続する。
図24では、M2で形成される2本のダミービット線DBL1,DBL2が、Y方向(ビット線の延伸方向)に向けて並んで延伸している。また、POで形成される8本のゲート配線が、X方向(ワード線の延伸方向)に向けて並んで延伸している。この8本のゲート配線内の端から4本のゲート配線とDBL1,DBL2との交点部分に列方向負荷回路CLB2が形成され、残りの4本のゲート配線とDBL1,DBL2との交点部分にもCLB2が形成される。各列方向負荷回路では、前述した4本のゲート配線のそれぞれの両脇にソース又はドレインとなる拡散層DFが配置され、これによって、Y方向に向けて順に前述したNMOSトランジスタMNc1〜MNc4が形成される。なお、ある列方向負荷回路に含まれるDFと別の列方向負荷回路に含まれるDFとの間は、図7の場合と同様に絶縁層によって分離されている。図24の構成例は、図7の構成例と異なり、1個のMOSトランジスタ上に2本のダミービット線が配置されており、2個の列方向負荷回路に対応して2個の素子活性領域を備えている。
各列方向負荷回路において、MNc1〜MNc4のソースおよびドレインとなる各拡散層DFは、各DFの上層にそれぞれ配置されたM1の配線にコンタクト層CTを介して一旦接続されている。2個の列方向負荷回路の一方において、DBL1は、MNc1のソース・ドレインの一方(MNc2と共有しない方)と、MNc2,MNc3で共有されたソース又はドレインと、MNc4のソース・ドレインの一方(MNc3と共有しない方)とにビア層V1ならびに前述した各DF上のM1の配線を介してそれぞれ接続される。DBL2は、MNc1,MNc2で共有されたソース又はドレインと、MNc3,MNc4で共有されたソース又はドレインとにビア層V1ならびに前述した各DF上のM1の配線を介してそれぞれ接続される。図22のCLB2[1]を例に当該レイアウト構成例を説明すると、MNc2,MNc3の共通接続ノードがDBL1に接続され、MNc1,MNc2の共通接続ノードとMNc3,MNc4の共通接続ノードとがそれぞれDBL2に接続されることになる。
2個の列方向負荷回路の他方は、前述した2個の列方向負荷回路の一方におけるDBL1とDBL2の関係が入れ替わったような構成となっている。すなわち、DBL2は、MNc1のソース・ドレインの一方(MNc2と共有しない方)と、MNc2,MNc3で共有されたソース又はドレインと、MNc4のソース・ドレインの一方(MNc3と共有しない方)とにビア層V1ならびに前述した各DF上のM1の配線を介してそれぞれ接続される。DBL1は、MNc1,MNc2で共有されたソース又はドレインと、MNc3,MNc4で共有されたソース又はドレインとにビア層V1ならびに前述した各DF上のM1の配線を介してそれぞれ接続される。また、POで形成される8本のゲート配線は、M1で形成されY方向に向けて延伸するゲートバイアス用の配線VGLにCTを介して共通に接続される。なお、負荷容量の大きさの調整は、図7の場合と同様にビア層V1の有無で行うことができる。
図24のレイアウト構成例と図7のレイアウト構成例を比較すると、各素子活性領域の両端に配置された拡散層を使用する前提では図24の方が小面積化を図ることが可能になる。図7において、仮に各素子活性領域の両端の拡散層を使用した場合、DBL1,DBL2には、それぞれ10個の拡散層容量が接続されることになる。一方、図24において、DBL1,DBL2には、それぞれ5個の拡散層容量が接続されるが、各拡散層の面積を図7の場合の2倍程度とすると、DBL1,DBL2に対する拡散層容量の大きさは図24の場合と図7の場合とで同等となる。そうすると、図7の場合には、DBL1の下層に形成される列方向負荷回路とDBL2の下層に形成される列方向負荷回路との間に分離用のスペース(具体的には素子分離用の絶縁層)が必要となるが、図24の場合には当該スペースが不要となるため小面積化が図れる。一方、例えば各素子活性領域の両端の拡散層を使用しない場合や、あるいは、負荷容量としてゲート絶縁膜容量も用いたいような場合などでは図7のレイアウト構成例を用いる方が望ましい。
以上、本実施の形態7の半導体装置を用いることで、前述した実施の形態1と同様の効果を得ることができ、更に場合によっては小面積化を図ること等が可能になる。なお、ここでは列方向負荷回路としてNMOSトランジスタを用いたが、勿論、PMOSトランジスタを用いることも可能である。
(実施の形態8)
《タイミング調整回路(列方向)の詳細回路[8]》
図25は、本発明の実施の形態8による半導体装置において、それに含まれるタイミング調整回路(列方向)の構成例を示す回路図である。図25に示すタイミング調整回路TMCTLB6は、前述した図12のタイミング調整回路TMCTLBn2や図22のタイミング調整回路TMCTLB5の変形例となっており、図22と比較して列方向負荷回路CLB3[1]〜CLB3[k]の構成が異なっている。CLB3[1]〜CLB3[k]は、Y方向に向けて順に配置され、それぞれ複数(ここでは12個)のNMOSトランジスタMNc1〜MNc4,MNc11〜MNc14,MNc21〜MNc24を備えている。
MNc11〜MNc14は、ソース・ドレインの一方がダミービット線DBL1に共通に接続され、ソース・ドレインの他方がMNc1〜MNc4のソース・ドレインの一方にそれぞれ接続される。MNc21〜MNc24は、ソース・ドレインの一方がダミービット線DBL2に共通に接続され、ソース・ドレインの他方がMNc1〜MNc4のソース・ドレインの他方にそれぞれ接続される。MNc11〜MNc14およびMNc21〜MNc24のゲートには電源電圧VCCが共通に印加され、MNc1〜MNc4のゲートには接地電源電圧VSSが共通に印加される。
このような構成例を用いると、列方向負荷回路によるDBL1の負荷容量は、主として、MNc11〜MNc14におけるゲート絶縁膜容量およびソース・ドレインの各拡散層容量と、MNc1〜MNc4におけるソース・ドレインの一方の拡散層容量との合成容量となる。同様に、列方向負荷回路によるDBL2の負荷容量は、主として、MNc21〜MNc24におけるゲート絶縁膜容量およびソース・ドレインの各拡散層容量と、MNc1〜MNc4におけるソース・ドレインの他方の拡散層容量との合成容量となる。
このように、負荷容量としてゲート絶縁膜容量を利用できる構成とすることで、比較的大きな負荷容量値が必要な場合にも十分に対応可能となる。また、各NMOSトランジスタのゲート電圧は、図23等の場合と同様に、適宜可変設定可能なように構成することも可能である。例えば、MNc1〜MNc4のゲート電圧をVCCに設定すると、図23の場合と同様にDBL1とDBL2との間で短絡経路を形成することができる。あるいは、MNc11〜MNc14,MNc21〜MNc24のゲート電圧をVSSに設定すると、列方向負荷回路によるDBL1およびDBL2の負荷容量を、それぞれMNc11〜MNc14およびMNc21〜MNc24におけるソース・ドレインの一方の拡散層容量とすることができる。なお、前述したDBL1とDBL2との間の短絡経路が必要とされない場合には、MNc1〜MNc4を削除する(すなわちMNc11〜MNc14,MNc21〜MNc24におけるソース・ドレインの他方をオープンとする)ことも可能である。
《タイミング調整回路(列方向)の詳細レイアウト構造[3]》
図26は、図25のタイミング調整回路において、その列方向負荷回路部分の詳細なレイアウト構成例を示す平面図である。ここでは、図25の列方向負荷回路における12個のNMOSトランジスタの内の9個のNMOSトランジスタが代表的に示されている。図26に示すように、タイミング調整回路TMCTLB6は、ウエルWELと、WEL内に形成された拡散層DFと、WEL上にゲート絶縁膜を介して形成されたポリシリコン層POと、その上層に順次形成された第1メタル配線層M1および第2メタル配線層M2と、コンタクト層CTと、ビア層V1を備える。CTは、M1とPO間、およびM1とDF間を接続し、V1はM1とM2間を接続する。
図26では、M2で形成される2本のダミービット線DBL1,DBL2が、Y方向(ビット線の延伸方向)に向けて並んで延伸している。また、POで形成される9本のゲート配線が、X方向(ワード線の延伸方向)に向けて並んで延伸している。この9本のゲート配線とDBL1,DBL2との交点部分に、それぞれ列方向負荷回路CLB3に含まれる9個のNMOSトランジスタ(Y方向に向けて順にMNc11,MNc1,MNc21,MNc22,MNc2,MNc12,MNc13,MNc3,MNc23)が形成される。前述した9本のゲート配線のそれぞれの両脇には、ソース又はドレインとなる拡散層DFが配置される。この内、端以外に配置されたDF(すなわちMNc11(および図示は省略しているがMNc14)におけるソース・ドレインの一方以外)は、隣接するNMOSトランジスタで共有される。なお、MNc23における一方(MNc3と共有しない方)のDFは、図示は省略しているが、図25のMNc24と共有される。
前述した9個のNMOSトランジスタのソースおよびドレインとなる各拡散層DFは、各DFの上層にそれぞれ配置されたM1の配線にコンタクト層CTを介して一旦接続されている。DBL1は、MNc11のソース・ドレインの一方(MNc1と共有しない方)と、MNc12のソース・ドレインの一方(MNc13と共有する方)とにビア層V1ならびに前述した各DF上のM1の配線を介してそれぞれ接続される。DBL2は、MNc21のソース・ドレインの一方(MNc22と共有する方)と、MNc23のソース・ドレインの一方(図示しないMNc24と共有する方)とにビア層V1ならびに前述した各DF上のM1の配線を介してそれぞれ接続される。図25のCLB3[1]を例に当該レイアウト構成例を説明すると、DBL1が、MNc11と、MNc12,MNc13の共通接続ノードと、MNc14とにそれぞれ接続され、DBL2が、MNc21,MNc22の共通接続ノードと、MNc23,MNc24の共通接続ノードとにそれぞれ接続されることになる。
また、POで形成される9本のゲート配線は、M1で形成されY方向に向けて延伸する2本のゲートバイアス用の配線VGL1,VGL2にCTを介して適宜接続される。VGL1は、MNc11〜MNc13およびMNc21〜MNc23のゲート配線にそれぞれCTを介して接続され、VGL2は、MNc1〜MNc3のゲート配線にそれぞれCTを介して接続される。なお、負荷容量の大きさの調整は、図7の場合と同様にビア層V1の有無で行うことができる。
以上、本実施の形態8の半導体装置を用いることで、前述した実施の形態2と同様の効果を得ることが可能になる。なお、ここでは列方向負荷回路としてNMOSトランジスタを用いたが、勿論、PMOSトランジスタを用いることも可能である。
(実施の形態9)
《タイミング調整回路(列方向)の詳細回路[9]》
図27は、本発明の実施の形態9による半導体装置において、それに含まれるタイミング調整回路(列方向)の構成例を示す回路図である。図27に示すタイミング調整回路TMCTLBn5は、前述した図5のタイミング調整回路TMCTLBn1の変形例となっている。図27の構成例は、図5の構成例と比較して、図5の列方向負荷回路CLBn[1]〜CLBn[x]が図27の列方向負荷回路CLB4[1]〜CLB4[x]に置き換わった点が異なっている。
CLB4[1]〜CLB4[x]のそれぞれは、ソース・ドレイン間が直列接続された複数(ここでは4個)のNMOSトランジスタMNe1〜MNe4を備えている。MNe1〜MNe4の両端となるMNe1,MNe4のソース又はドレインは、オープンとなっている。CLB4[1]〜CLB4[x]内のMNe1〜MNe4のゲートは、図5の場合と異なり、対応するダミービット線DBL1,DBL2に共通に接続されている。これによって、DBL1,DBL2には、各列方向負荷回路によってMNe1〜MNe4のゲート絶縁膜容量が浮遊容量として付加される。
図27の構成例は、例えば図7のレイアウト構成例において、ダミービット線DBL1,DBL2を拡散層DFではなく各ゲート配線(ポリシリコン層PO)にビア層V1を介して接続することなどで実現できる。この際には、当該ビア層V1の有無によってタイミング調整を行うことができる。なお、図27の構成例では、MNe1〜MNe4の両端をオープンとしたが、例えば、その一端にVSSを印加し、他端をオープンとすること等も可能である。
(実施の形態10)
《タイミング調整回路(行方向)の詳細回路》
図28は、本発明の実施の形態10による半導体装置において、それに含まれるタイミング調整回路(行方向)の構成例を示す回路図である。前述した各実施の形態では、列方向(ビット線の長さ方向)の依存性を反映するタイミング調整回路(列方向)について説明を行ったが、同様にして行方向(ワード線の長さ方向)の依存性を反映するタイミング調整回路(行方向)を実現することも可能である。図28に示すタイミング調整回路TMCTLWは、図5に示したタイミング調整回路TMCTLBn1を90°回転させたような構成例となっている。
図28のTMCTLWは、複数(ここでは6個)のインバータ回路IV1〜IV6と、2個のダミーワード線DWL1,DWL2と、x個の行方向負荷回路CLWn[1]〜CLWn[x]を備えている。ここでは、DWL1,DWL2は、それぞれ、メモリアレイMARY内における各ワード線WLの長さと同等の長さを持ち、MARY内のWLの延伸方向(X方向)と同一方向に向けて並んで延伸している。IV1〜IV6は、それぞれ、VCCとGNDの間に接続されたPMOSトランジスタおよびNMOSトランジスタからなるCMOSインバータ回路となっている。
IV1,IV2は、それぞれDWL1の入力端部分に配置され、IV1は前述したデコード起動信号TDECを入力とし、IV2はIV1の出力を入力としてDWL1の入力端に出力を行う。IV3,IV4は、それぞれDWL1の出力端部分およびDWL2の入力端部分に配置され、IV3はDWL1の出力端を入力とし、IV4はIV3の出力を入力としてDWL2の入力端に出力を行う。IV5,IV6は、それぞれDWL2の出力端部分に配置され、IV5はDWL2の出力端を入力とし、IV6はIV5の出力を入力としてダミーワード線信号SDWLを出力する。このように、DWL1,DWL2は、MARYに近接して配置されたTMCTLWの領域内で往復配線を構成する。
行方向負荷回路CLWn[1]〜CLWn[x]のそれぞれは、ソース・ドレイン間が順に直列接続され、ゲートが共通にVSSに接続された複数(ここでは4個)のNMOSトランジスタMNd1〜MNd4を備えている。x個の行方向負荷回路の一部(例えば半分)となるCLWn[1]〜CLWn[q]のそれぞれにおいて、MNd2,MNd3のソースおよびドレインはDWL1に接続され、MNd1,MNd4のソース・ドレインの一方(MNd2,MNd3と共有しない側)はオープンとなっている。x個の行方向負荷回路の他の一部(例えば半分)となるCLWn[q+1]〜CLWn[x]のそれぞれにおいて、MNd2,MNd3のソースおよびドレインはDBL2に接続され、MNd1,MNd4のソース・ドレインの一方(MNd2,MNd3と共有しない側)はオープンとなっている。
図28の構成例では、図5の場合と同様に、行方向負荷回路によってダミーワード線DWL1,DWL2にMNd2,MNd3のソースおよびドレインの拡散層容量を付加することができ、これによってデコード起動信号TDECが遷移してからダミーワード線信号SDWLが遷移するまでの遅延時間が適宜設定可能となっている。この際に、メモリアレイMARY内のビット線BLの本数(ワード線WLの長さ)は、メモリユニットの種類等に応じて変わり得る。そうすると、WLの寄生容量等に伴いWLの立ち上がり時間が変わるため、これに応じて読み出しや書き込みに要する時間も変わり得る。そこで、図28の構成例を用いると、図5の場合と同様に、ワード線WLの長さに追従してダミーワード線の長さが変わるため、ワード線の寄生容量等の影響を反映した動作タイミング(ダミーワード線信号SDWL)が生成可能になる。なお、図28の構成例は、例えば図5等の構成例と併用して用いられ、図5のタイミング調整回路TMCTLBn1に対してTDECの代わりにダミーワード線信号SDWLが入力されるように実装される。
《タイミング調整回路(行方向)の詳細レイアウト構造》
図29は、図28のタイミング調整回路において、その行方向負荷回路部分の詳細なレイアウト構成例を示す平面図である。図29に示すように、タイミング調整回路TMCTLWは、ウエルWELと、WEL内に形成された拡散層DFと、WEL上にゲート絶縁膜を介して形成されたポリシリコン層POと、その上層に順次形成された第1メタル配線層M1および第2メタル配線層M2と、コンタクト層CTと、ビア層V1を備える。CTは、M1とPO間、およびM1とDF間を接続し、V1はM1とM2間を接続する。
図29では、M1で形成される2本のダミーワード線DWL1,DWL2が、X方向(ワード線の延伸方向)に向けて並んで延伸している。DWL1の両側にはPOで形成される2本のゲート配線がX方向に向けて並んで延伸し、DWL2の両側にもPOで形成される2本のゲート配線がX方向に向けて並んで延伸している。DWL1の下層部分には、NMOSトランジスタMNd1,MNd2を構成する素子活性領域が配置され、これとX方向に隣接して、NMOSトランジスタMNd3,MNd4を構成する素子活性領域が配置される。MNd1,MNd4のゲートは、DWL1の両側に位置する2本のゲート配線の一方で構成され、MNd2,MNd3のゲートは、当該2本のゲート配線の他方で構成される。
MNd1,MNd2を構成する素子活性領域において、MNd1,MNd2のゲートに対応する2本のゲート配線の両脇にはソース又はドレインとなる拡散層DFが配置される。この内、2本のゲート配線の間に配置されたDFは、MNd1,MNd2で共有される。同様に、MNd3,MNd4を構成する素子活性領域において、MNd3,MNd4のゲートに対応する2本のゲート配線の両脇にはソース又はドレインとなる拡散層DFが配置される。この内、2本のゲート配線の間に配置されたDFは、MNd3,MNd4で共有される。DWL1は、MNd1,MNd2の共有拡散層とMNd3,MNd4の共有拡散層とにコンタクト層CTを介してそれぞれ接続される。また、MNd2,MNd3における共有拡散層と異なる側の各拡散層DF上には、X方向に延伸するM1の配線が形成され、この各拡散層はこのM1の配線にCTを介してそれぞれ接続される。このM1の配線は、更にY方向に延伸するM1の配線を介してDWL1に接続される。
DWL2の下層部分は、前述したDWL1の下層部分と同様の構成となっており、前述した素子活性領域等が適宜形成されることでMNd1〜MNd4が形成され、これらがDWL2に対して適宜接続されている。前述したDWL1,DWL2の両側に配置された計4本のゲート配線(ポリシリコン層PO)は、それぞれに対応して設けられたM1の配線にコンタクト層CTを介して一旦接続され、そこから更にビア層V1を介してY方向に延伸するゲートバイアス用の配線VGLに共通に接続される。VGLは、M2によって形成されている。当該レイアウトにおいて、負荷容量の大きさの調整は、MNd1〜MNd4の各拡散層DFにおけるコンタクト層CTの有無によって行うことが可能である。図28のCLWn[1]を例に当該レイアウト構成例を説明すると、MNd2のソース・ドレインの一方とMNd3のソース・ドレインの一方とが別の拡散層で形成され、それらが個別にDWL1から分岐した第1メタル配線層の配線に接続されることになる。
以上、本実施の形態10の半導体装置を用いることでビット線の本数(ワード線の長さ)に依存した最適な動作タイミングを生成することが可能になる。なお、図28の構成例は、勿論、図7と同様のレイアウト構成例で実現することも可能である。ただし、図29では、X方向の依存性を反映する観点からダミーワード線とゲート配線が共にX方向に延伸するレイアウト構成例が用いられている。また、図28の構成例は、前述した列方向負荷回路に関する各種実施の形態と同様に適宜変形することが可能であり、実施の形態5で述べたように、書き込み時においてワード線を非活性化するタイミングを定める際に利用することも可能である。
(実施の形態11)
《タイミング調整回路(列方向)の配置[1]》
図30(a)〜(c)は、本発明の実施の形態11による半導体装置において、そのメモリユニット内のタイミング調整回路(列方向)のそれぞれ異なる配置例を示す概略図である。図30(a)では、X方向(ワード線WLの延伸方向)に向けて順にワード線駆動回路WD、タイミング調整回路TMCTLB、メモリアレイMARYが配置されている。図30(b)では、X方向に向けて順にタイミング調整回路TMCTLB、ワード線駆動回路WD、メモリアレイMARYが配置されている。図30(c)では、X方向に向けて順にワード線駆動回路WD、メモリアレイMARY、タイミング調整回路TMCTLBが配置されている。
図31(a)〜(c)は、図30(a)〜(c)とは異なるメモリユニットにおいて、そのタイミング調整回路(列方向)のそれぞれ異なる配置例を示す概略図である。図31(a)〜(c)では、図30(a)〜(c)とは異なり、複数(ここでは2個)のメモリアレイMARY1,MARY2が備わっている。図31(a)では、X方向(ワード線WLの延伸方向)に向けて順に第1メモリアレイMARY1、ワード線駆動回路WD、タイミング調整回路TMCTLB、第2メモリアレイMARY2が配置されている。MARY1,MARY2のワード線WLは、その間に配置されたWDによって駆動される。図31(b)では、X方向に向けて順に第1メモリアレイMARY1、ワード線駆動回路WD、第2メモリアレイMARY2、タイミング調整回路TMCTLBが配置されている。図31(c)では、X方向に向けて順に第1メモリアレイMARY1、第1ワード線駆動回路WD1、タイミング調整回路TMCTLB、第2ワード線駆動回路WD2、第2メモリアレイMARY2が配置されている。MARY1のワード線WLはWD1によって駆動され、MARY2のワード線WLはWD2によって駆動される。
本実施の形態によるタイミング調整回路TMCTLBは、前述したように、メモリセルではなくロジックのレイアウトルールを用いて形成されるため、例えば、図30(b)や図31(c)に示すように、必ずしもメモリアレイに隣接して配置する必要はない。また、図31(c)では、ワード線駆動回路WDを2個に分割することで、回路配置の対称性が確保されている。ただし、このWDの分割によって回路面積の増大が生じる恐れはある。ここで、図30(a)、(b)や図31(a)のように、メモリアレイの一方側にWDとTMCTLBを近接配置した場合と、図30(c)や図31(b)のように、メモリアレイの両側にWDとTMCTLBを分離して配置した場合とでは、例えば、図32に示すような効果の違いが得られる。図32(a)、(b)は、図30および図31のタイミング調整回路(列方向)において、ワード線駆動回路とタイミング調整回路をメモリアレイの一方側に配置した場合とメモリアレイの両側に分離して配置した場合とでそれぞれの信号の流れを示す説明図である。
まず、図32(a)には、ワード線駆動回路WDとタイミング調整回路TMCTLBがメモリアレイMARYの一方側に配置された場合におけるメモリユニット全体の配置構成例が示されている。この場合、例えば、Y方向においてMARYと隣接してセンスアンプ回路等を含む入出力回路ブロックIOBKが配置され、Y方向においてWDおよびTMCTLBと隣接し、かつX方向においてIOBKと隣接する位置に制御回路ブロックCTLBKが配置される。CTLBKは、デコード起動信号TDECをTMCTLBに出力し、TMCTLBからのダミービット線信号SDBLを受ける。CTLBKは、このSDBLに基づいてセンスアンプイネーブル信号を生成し、IOBKに出力する。このように、図32(a)の場合は、信号の流れが簡潔であるため、この信号経路に伴うタイミングばらつきを低減すること等が可能になる。
次に、図32(b)には、WDとTMCTLBがMARYの両側に分離して配置された場合におけるメモリユニット全体の配置構成例が示されている。この場合、例えば、Y方向においてMARYと隣接してIOBKが配置され、X方向においてIOBKと隣接し、かつY方向においてWDに隣接する位置とY方向においてTMCTLBに隣接する位置とにそれぞれ第1制御回路ブロックCTLBK1と第2制御回路ブロックCTLBK2が配置される。CTLBK1は、デコード起動信号TDECをCTLBK2に向けて出力する。CTLBK2は、このTDECをTMCTLBに出力し、TMCTLBからのダミービット線信号SDBLを受ける。CTLBK2は、このSDBLに基づいてセンスアンプイネーブル信号を生成し、IOBKに出力する。
このように、図32(b)の場合は、CTLBK1からCTLBK2に向けて、TDECを伝送する動作が行われるため、この伝送過程において、ワード線WLの長さ方向の配線遅延をある程度反映させることができる。これにより、ビット線の長さ方向の依存性のみならず、ワード線の長さ方向の依存性も反映してセンスアンプの起動タイミングを生成することが可能になる。なお、このCTLBK1からCTLBK2への伝送経路上に実施の形態10で述べたようなタイミング調整回路(行方向)を設けると更に有益な効果が得られる。また、通常、MARYにおいてWDが配置されない側には、ワード線の末端部分の処理等に伴い比較的広い空きスペースを確保できる場合がある。図32(b)では、このような空きスペースを有効活用できるため、面積効率が高められる場合がある。
(実施の形態12)
《タイミング調整回路(列方向)の配置[2]》
図33(a)〜(c)は、本発明の実施の形態12による半導体装置において、そのメモリユニット内のタイミング調整回路(列方向)のそれぞれ異なる配置例を示す概略図である。図33(a)では、X方向(ワード線WLの延伸方向)に向けて順にワード線駆動回路WD、タイミング調整回路(往路用)TMCTLB_FW、メモリアレイMARY、タイミング調整回路(復路用)TMCTLB_RVが配置されている。図33(b)では、X方向に向けて順にタイミング調整回路(往路用)TMCTLB_FW、ワード線駆動回路WD、タイミング調整回路(復路用)TMCTLB_RV、メモリアレイMARYが配置されている。図33(c)では、X方向に向けて順にタイミング調整回路(往路用)TMCTLB_FW、ワード線駆動回路WD、メモリアレイMARY、タイミング調整回路(復路用)TMCTLB_RVが配置されている。
図34(a)、(b)は、図33(a)〜(c)とは異なるメモリユニットにおいて、そのタイミング調整回路(列方向)のそれぞれ異なる配置例を示す概略図である。図34(a)、(b)では、図33(a)〜(c)とは異なり、複数(ここでは2個)のメモリアレイMARY1,MARY2が備わっている。図34(a)では、X方向(ワード線WLの延伸方向)に向けて順に第1メモリアレイMARY1、タイミング調整回路(往路用)TMCTLB_FW、ワード線駆動回路WD、タイミング調整回路(復路用)TMCTLB_RV、第2メモリアレイMARY2が配置されている。MARY1,MARY2のワード線WLは、その間に配置されたWDによって駆動される。図34(b)では、X方向に向けて順にタイミング調整回路(往路用)TMCTLB_FW、第1メモリアレイMARY1、ワード線駆動回路WD、第2メモリアレイMARY2、タイミング調整回路(復路用)TMCTLB_RVが配置されている。
このように、図33(a)〜(c)および図34(a)、(b)は、タイミング調整回路が2個に分割された構成例となっている。例えば図5を例とすると、タイミング調整回路(往路用)TMCTLB_FWは、インバータ回路IV1,IV2およびダミービット線DBL1に該当し、タイミング調整回路(復路用)TMCTLB_RVは、インバータ回路IV5,IV6およびダミービット線DBL2に該当する。なお、インバータ回路IV3,IV4は、TMCTLB_FWおよび/またはTMCTLB_RVに適宜配置され、特に限定はされないが、IV3はTMCTLB_FWに配置され、IV4はTMCTLB_RVに配置される。
このような構成例を用いると、タイミング調整回路の占有スペースが2個に分割されるため、例えば、図34(a)においてWDとMARY1,MARY2をできるだけ近くに配置したいような場合等で有益となる。また、図34(a)に示すように、2個に分割することで、レイアウトの対称性を容易に確保することも可能となる。更に、場合によっては、TMCTLB_FWにおける列方向負荷回路として図5のようなNMOSトランジスタを用い、TMCTLB_RVにおける列方向負荷回路として図6のようなPMOSトランジスタを用いること等も可能となる。この場合、図11で説明したように、各回路ブロックのウエルの導電型を勘案して、TMCTLB_FWとTMCTLB_RVを効率よく配置すればよい。
(実施の形態13)
《タイミング調整回路(行方向)の配置》
図35(a)、(b)は、本発明の実施の形態13による半導体装置において、そのメモリユニット内のタイミング調整回路(行方向)のそれぞれ異なる配置例を示す概略図である。図35(a)、(b)では、X方向(ワード線WLの延伸方向)に向けて順にワード線駆動回路WD、タイミング調整回路(列方向)TMCTLB、メモリアレイMARYが配置されている。図35(a)では、Y方向において、MARYの一方側に入出力回路ブロックIOBKとタイミング調整回路(行方向)TMCTLWが順に配置されている。一方、図35(b)では、Y方向において、MARYの両側に入出力回路ブロックIOBKとタイミング調整回路(行方向)TMCTLWがそれぞれ配置されている。
このように、TMCTLWは、Y方向においてMARYのいずれの側に配置することも可能であるが、回路面積の効率化の観点では比較的配置領域を確保し易い図35(b)の配置例が望ましく、信号の流れの簡素化の観点では図35(a)の配置例が望ましい。すなわち、図35(a)の場合、例えば図32のようにTMCTLBとIOBK,TMCTLWの交差部分に制御回路ブロックを配置することで、この制御回路ブロックとTMCTLB,IOBK,TMCTLWとの間でそれぞれ短い経路を用いて入出力を行うことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、これまでの各実施の形態では、メモリユニットとしてSRAMを例に説明を行ったが、勿論、DRAM(Dynamic Random Access Memory)を代表とする各種揮発性メモリや、フラッシュメモリを代表とする各種不揮発性メモリに対しても同様に適用可能である。また、ここでは、メモリユニットを搭載したSOC等の半導体装置を例に説明を行ったが、メモリユニット単体からなる半導体記憶装置に対しても同様に適用可能である。
また、図5等のダミービット線は1往復分の例を示したが、遅延量の調整のため、複数往復しても良い。