JP5142906B2 - センスアンプ、およびそのセンスアンプを搭載した半導体記憶装置 - Google Patents

Description

本発明は、センスアンプ、およびそのセンスアンプを搭載した半導体記憶装置に関する。

半導体技術の進歩に伴って、チップ面積の増加を抑制しつつ、記憶する情報量を増加させた半導体記憶装置が広く普及してきている。半導体記憶装置は、複数のメモリセルを備えている。複数のメモリセルの各々は、情報の最小単位である１ビットを記憶する。面積の増加を抑制しつつ、記憶する情報量を増加させる技術として、それら複数のメモリセルの各々を縮小化し、一定の領域に高密度に配置する技術が知られている。

縮小化されたメモリセルの各々から出力される信号の振幅は、微少である場合が多い。そのため、その微少な振幅の信号を増幅するために、半導体記憶装置、例えばＤＲＡＭ（ＤｙｎａｍｉｃＲＡＭ）やＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）などの記憶装置には、センスアンプが備えられている。そのセンスアンプは、メモリセルから読み出した小振幅の信号を、半導体記憶装置の外部に設けられた論理回路が扱えるレベルまで増幅している。

現在市場に流通している半導体記憶装置の多くは、差動増幅回路を有するセンスアンプ（以下、差動型センスアンプと記載する）を備えている。一般的な差動型センスアンプとして、カレントミラー型センスアンプやラッチ型センスアンプなどの回路が知られている。そのような差動型センスアンプは、一対になった２本の信号線の電圧の差に基づいて、メモリセルから読み出された信号を増幅した増幅信号を生成している。近年では、半導体集積回路の電源電圧の低下に伴って、低電源電圧でも動作可能で、ＤＣ電流経路が無く低消費電力にできるラッチ型センスアンプを搭載した半導体記憶装置が増えてきている。

半導体記憶装置に搭載されるセンスアンプとして、２本の信号線の電圧の差が低くても、メモリセルの情報を正しく読み出せるものが求められている。また、動作が高速であるセンスアンプが求められている。さらには、サイズが小さく、低消費電力であるセンスアンプが求められている。２本の信号線の電圧の差が低くても、メモリセルの情報を正しく読み出せるセンスアンプを構成するために、オフセット電圧を小さくすることが有効であることが知られている。また、センスアンプのオフセット電圧を小さくする技術は、そのセンスアンプの動作開始時間を速くしても誤読み出しが生じにくいため、動作の高速化にも有効であることが知られている。そのため、センスアンプのオフセット電圧を低減する技術が知られている（例えば、特許文献１、２参照。）。

センスアンプのオフセット電圧は、一般的に、システマティックオフセット成分とランダムオフセット成分とが合成されたものである場合が多い。ここで、システマティックオフセットとは、差動ペア間の回路の設計非対称性などに起因し、全てのセンスアンプのオフセット電圧が一方へシフトする現象である。また、ランダムオフセットとは、主に製造バラツキ（例えば、イオン注入個数のバラツキや、ゲート電極の加工寸法バラツキなど）による様々な要因によって発生するオフセット電圧であり、個々のセンスアンプ毎にランダムな値を取る。多数のセンスアンプの各々のランダムオフセット電圧は、ガウス分布に近い頻度で出現する。

図１は、特許文献１（特開２００３−１７３６８５号公報）に示される従来のラッチ型センスアンプの構成を示す回路図である。特許文献１に記載のセンスアンプでは、メモリセルに接続されているビット線対が、ｎＭＯＳトランジスタＴ９とｎＭＯＳトランジスタＴ１１の組のゲートに入っている。またラッチを構成し増幅作用を持たせるため、ｐＭＯＳトランジスタＴ５とｐＭＯＳトランジスタＴ６の組、ｎＭＯＳトランジスタＴ１０とｎＭＯＳトランジスタＴ１２の組がラッチ接続されている。

これらのペアトランジスタは、周囲の素子との形状差などによるペア間のアンバランスをなくすため、左右対称になるようレイアウトされている。また、素子自体のランダムな特性バラツキを低減させるため、これらのトランジスタはロジック回路部に通常用いられるよりもサイズを大きめに設計するのが一般的である。

ｐＭＯＳトランジスタＴ４とｐＭＯＳトランジスタＴ７は、増幅動作前に、センスアンプの内部ノードを高電位にセットしておくためのプリチャージトランジスタである。また、ｐＭＯＳトランジスタＴ８は、センスアンプ内部ノードを増幅動作前に電位の平衡を取るためのイコライザトランジスタである。

ｎＭＯＳトランジスタＴ１３は、センスアンプを動作させるための起動スイッチとして働く。このｎＭＯＳトランジスタＴ１３がＯＮになると、ｎＭＯＳトランジスタＴ９とｎＭＯＳトランジスタＴ１１に入力された微小電位差は、電源電圧まで増幅され、インバータＩｖ６を介してセンスアンプ外部へ出力される。

図１に示されているように、従来のラッチ型センスアンプには、インバータＩｖ６と対称に、出力がオープンになったインバータＩｖ５が設けられている。インバータＩｖ５は、レイアウトの対象性を保つためと、差動ペア間の静電容量アンバランスによるシステマティックオフセットが生じるのを抑制している。従来のラッチ型センスアンプは、インバータＩｖ６と同一入力容量であるＩｖ５を配置することによって、容量バランスを保っている。

また、特許文献２（特開２００２−０８３４９７号公報）には、第１および第２の信号線の電位差に応じた電圧を増幅出力する際のオフセット電圧の影響を低減することを目的とした半導体集積回路に関する技術が記載されている。その特許文献２に記載の技術では、フリップフロップのオフセット電圧に応じてビット線の電圧を調整することによって、フリップフロップのオフセット電圧の影響を受けることなく、ビット線の電位差に応じた電圧を出力している。

特開２００３−１７３６８５号公報 特開２００２−０８３４９７号公報

一般的に、半導体記憶装置に使用されるセンスアンプは、オフセット電圧を可能な限り小さく設計するのが重要である。製造バラツキの影響によるランダムオフセットを低減させるため、大きめの素子を使用することが好ましい。また、システマティックオフセットを減少させるため、差動ペア間のレイアウトを極力対称に設計することが好ましい。

上述の特許文献１、２に記載の技術では、例えば、論理的な動作には関係ないダミーの素子であるインバータ（Ｉｖ５）を配置して、差動ペア間の容量アンバランスを低減している。しかしながら、これらの点を考慮しても、製造条件の不均一性やイオン注入個数のバラツキ、ゲート電極の加工寸法バラツキなどによる素子特性のバラツキは原理上避けられない。そのため、センスアンプのオフセット電圧の低減には限界がある。また、特許文献２に記載されているような、フリップフロップのオフセット電圧に応じてビット線の電圧を調整する技術では、高速な動作の実現が困難であるという欠点がある。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記の課題を解決するために、第１入力信号電圧（ＢＴ）と第２入力信号電圧（ＢＢ）との差に応じて増幅信号を生成する差動増幅回路（２）と、前記差動増幅回路（２）に接続され、前記増幅信号を受ける出力回路（３）と、前記差動増幅回路（２）に接続される負荷（４）とを具備するセンスアンプ（１）を構成する。
前記差動増幅回路（２）は、前記増幅信号を前記出力回路に供給する第１出力ノード（Ｎ１）と、前記第１出力ノード（Ｎ１）と対称な位置に設けられ、前記負荷（４）に接続される第２出力ノード（Ｎ２）とを備えていることが好ましい。また、前記出力回路（３）は、前記増幅信号に基づいて生成される出力信号を出力する出力端を備えていることが好ましい。
ここにおいて、前記負荷（４）は、前記出力端のオフセット電圧を第１電圧にする第１容量値と、前記オフセット電圧を第２電圧にする第２容量値との切り替えが可能な構成を有し、制御信号（Ａｄｊ）に応答して、前記第１容量値から前記第２容量値に切り替わることで、前記オフセット電圧を前記第１電圧から前記第２電圧にシフトする。

差動ペア間の設計上のシステマティックオフセットを一方にずらしておき、１ｂｉｔの信号でそのズレの極性を逆側に切り替え可能な機構を備えている。各センスアンプの出来上がりのランダムなオフセット量に応じて適正に容量負荷を切り替える。この容量値の設定を、センスアンプのオフセット電圧のズレ量に応じて製造後に選択することでオフセット電圧バラツキを縮小する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、少ない付加回路面積、少ない制御信号（容量切り替えの有無を指定する１ｂｉｔ）で、効果的にセンスアンプオフセットを縮小することができる。
これにより、通常よりもオフセットバラツキ幅の小さいセンスアンプとして動作させることが可能となり、より高速な動作やより広い動作マージンを持った半導体メモリを設計可能となる。

［第１実施形態］
以下、本発明の第１実施形態を図面に基づいて説明する。なお、以下に述べる実施形態の説明において参照する図では、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図２は、本発明の第１実施形態のセンスアンプ１の構成を例示する回路図である。センスアンプ１は、ＤＲＡＭなどに代表される半導体記憶装置に配置される。センスアンプ１は、差動増幅回路２と、出力回路３と、ダミー負荷４とを備えている。

差動増幅回路２は、スイッチトランジスタ５と、第１差動トランジスタ６と、第２差動トランジスタ７と、第１インバータ８と、第２インバータ９と、第１ＰＭＯＳトランジスタ１１と、第２ＰＭＯＳトランジスタ１２と、第３ＰＭＯＳトランジスタ１３を備えている、第１ＰＭＯＳトランジスタ１１〜第３ＰＭＯＳトランジスタ１３のゲートには、リード／ライト制御回路（図示されず）から出力されるセンスアンプ活性化信号ＳＡＥが供給される。また、スイッチトランジスタ５のゲートにも、上述のセンスアンプ活性化信号ＳＡＥが供給される。

第１差動トランジスタ６のゲートは、リード用の一方のコモンビット線に接続されている。また、第２差動トランジスタ７のゲートは、リード用の他方のコモンビット線に接続されている。

第１インバータ８と第２インバータ９とは、差動増幅回路２の内部でラッチ回路を構成している。第１インバータ８の出力端は、第１ノードＮ１を介して第２インバータ９の入力端に接続されている。また、第２インバータ９の出力端は、第２ノードＮ２を介して第１インバータ８の入力端に接続されている。

出力回路３は、センスアンプ１からデータを出力する。出力回路３の入力端は、第１ノードＮ１に接続されている
ダミー負荷４は、オフセット調整信号Ａｄｊに応答して、センスアンプ１のオフセット電圧を切り替える機能を備えている。ダミー負荷４の入力端は、第２ノードＮ２に接続されている。また、ダミー負荷４の出力端は、何も接続されないオープン状態となっている。

図３は、本実施形態におけるダミー負荷４の構成を例示する回路図である。図３に示されているように、ダミー負荷４は、オフセット切り替え回路１４とＭＯＳ容量１５とを含んでいる。オフセット切り替え回路１４は、オフセット調整信号Ａｄｊに応答して活性化する。オフセット切り替え回路１４の接地端は、ＭＯＳ容量１５のゲートに接続されている。ＭＯＳ容量１５は、ソースとドレインとが接地線を介して短絡され、ＭＯＳキャパシタとして機能する。図４は、本実施形態におけるダミー負荷４の他の構成を例示する回路図である。図４に示されているように、他の構成のダミー負荷４は、インバータ１６とオフセット切り替え回路１７とを含んでいる。オフセット切り替え回路１７は、オフセット調整信号Ａｄｊに応答して活性化する。

本実施形態におけるダミー負荷４は、上述の図３や図４に示される回路に限定されるものではない。図３に例示されるダミー負荷４は、トランジスタが２個で構成されている。また、図４に示されているダミー負荷４は、インバータ１６のｎＭＯＳトランジスタに、もう１段ｎＭＯＳトランジスタを直列に付けた、３個のトランジスタで構成されている。この他にも金属配線間に生じる静電容量を利用しても良い。このように、本実施形態におけるダミー負荷４は、少ない素子で構成されることが好ましい。このダミー負荷４は、容量選択ビット（Ａｄｊ）の値に応じてオフセットの分布が、全体的にシフトする機能を持つように、トランジスタサイズなどの素子サイズを決めることが好ましい。

図５は、オフセット調整信号ＡｄｊがＤｉｓａｂｌｅの時のセンスアンプ１のオフセット電圧バラツキの分布を例示するグラフである。このときのセンタ値（平均値：システマティックオフセット）が０ｍＶよりもマイナス側にずれるように、ダミー負荷４の容量を決定する。換言すると、出力回路３の入力容量よりも低い容量を持つようなダミー負荷４を構成する。これによって、分布の平均を、意図的に、０ｍＶからずれた値にすることができる。なお、以下に述べる本実施形態では、システマティックオフセットを−３０ｍＶに設計する場合を例示する。

図６は、オフセット調整信号ＡｄｊがＥｎａｂｌｅの時のセンスアンプ１のオフセット電圧バラツキの分布を例示するグラフである。本実施形態においては、このときのシステマティックオフセットが、オフセット調整信号ＡｄｊがＤｉｓａｂｌｅ時の２倍プラス側にずれるように、ダミー負荷４の容量を決定する。具体的には、出力回路３の入力容量よりも大きい容量を持つようにダミー負荷４を構成する。これによって、本実施形態のセンスアンプ１では、オフセット電圧が、プラス側に６０ｍＶ遷移する。

図７は、本実施形態にセンスアンプ１を備える半導体記憶装置の動作を例示するグラフである。本実施形態のセンスアンプ１を備えた半導体記憶装置において、最初にオフセット調整信号ＡｄｊをＤｉｓａｂｌｅにして半導体記憶装置の試験を実施する。このとき、−３０ｍＶよりも、マイナス側のオフセット電圧が検出された場合、そのセンスアンプ１は不具合があるとする。その不具合を示すビット（以下、フェイルビットと記載する）があれば、そのビットのセンスアンプ１のオフセット調整信号Ａｄｊを、Ｅｎａｂｌｅにセットして再度試験を実施する。

再度の試験の結果、フェイルビットが、正常動作に復帰するようであれば、このビットのセンスアンプは、オフセット調整信号ＡｄｊがＥｎａｂｌｅ側のときオフセット電圧が小さくなることを示している。したがって、実際に半導体記記憶装置を使用する時には、このセンスアンプのオフセット調整信号ＡｄｊをＥｎａｂｌｅとする。オフセット調整信号Ａｄｊを一旦このようにセットすれば、従来のセンスアンプよりオフセット電圧の小さいセンスアンプとして機能する。

本実施形態のセンスアンプ１は、完全に差動ペア間を対称に設計し、システマティックオフセット電圧を０ｍＶにする必要が無い。本実施形態のセンスアンプ１は、オフセット調整信号ＡｄｊがＤｉｓａｂｌｅの時に、システマティックオフセットがマイナス側に偏るようにダミー負荷４を構成する。換言すると、出力回路３とダミー負荷４とを、わざとアンバランスに設計しておく。

ランダムバラツキによりオフセットがプラス側に出来たセンスアンプ１は、もともと設計のセンタ（システマティックオフセット）をマイナス側にずらしているため、結果的にオフセット電圧は小さくなり、０ｍＶ近傍に集中する。反対に、ランダムバラツキによりオフセット電圧が、設計時のセンタ値よりマイナス側にできたセンスアンプ１では、ダミー負荷４に供給するオフセット調整信号ＡｄｊをＥｎａｂｌｅにする。これによって、オフセット電圧を大きくプラス側に引き戻すことが可能となり、オフセット電圧のバラツキの範囲を縮小することができる。これらを、個々のセンスアンプの出来上がりのオフセット電圧に応じて個別に制御する。これにより従来のセンスアンプよりもオフセット電圧バラツキの分布の幅を縮小することが可能となる。

［比較例］
図８は、本願発明の理解を容易にするための比較用センスアンプの構成を例示する回路図である。図８に示す回路は、上述の図１に示したセンスアンプ１０１と同様の構成である。センスアンプ１０１は、インバータＩｖ６とインバータＩｖ５とを備えている。インバータＩｖ５の出力は、何も接続されないオープン状態となっている。従来のセンスアンプ１において、インバータＩｖ５とインバータＩｖ６は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとが直列接続されたＣＭＯＳ構成であり、インバータＩｖ５とインバータＩｖ６とは、同じ半導体素子によって同じ回路が構成されている。これによって、インバータＩｖ５のゲート／ドレイン間のカップリング容量が、インバータＩｖ６のゲート／ドレイン間のカップリング容量とほぼ同一になっており、センスアンプ１０１のデータ出力端と、負荷側出力とのカップリング容量のアンバランスを低減させている。

図９は、図８に例示したセンスアンプ１０１のオフセットバラツキの分布を示すグラフである。図９を参照すると、センスアンプ１０１は、０ｍＶを中心に約±６０ｍＶ程度のオフセットが発生していることが分かる。したがって、比較例のセンスアンプ１０１では、−３０ｍＶから＋３０ｍＶの範囲外のオフセット電圧（例えば、＋４０ｍＶ）のを有するセンスアンプ１０１が含まれることとなる。

［第２実施形態］
本発明の第２実施形態を図面に基づいて説明する。図１０は、本発明の第２実施形態のセンスアンプ１の構成を例示する回路図である。第２実施形態のセンスアンプ１は、制御回路２１を含んでいる。制御回路２１は、オフセット調整信号ＡｄｊをＤｉｓａｂｌｅにするかＥｎａｂｌｅにするかを決定する機能と、オフセット調整信号Ａｄｊを保持する機能を備えている。

図１０に示されているように、制御回路２１は、ＮチャネルＭＯＳトランジスタ２２と、ＮチャネルＭＯＳトランジスタ２３と、キャパシタ２４と、インバータ２５と、インバータ２６と、オフセットセットトランジスタ２７と、オフセットリセットトランジスタ２８とを含んでいる。オフセットセットトランジスタ２７は、第２信号線３２に接続されている。オフセットセットトランジスタ２７は、その第２信号線３２を介して供給されるオフセット調整セット信号に応答して、オフセット調整信号Ａｄｊをダミー負荷４に出力する。オフセットリセットトランジスタ２８は、第１信号線３１に接続されている。オフセットリセットトランジスタ２８は、その第１信号線３１から供給されるオフセット調整リセット信号に応答して、制御回路２１が保持しているデータをクリアする。インバータ２５とインバータ２６とは、ラッチ回路を構成し、設定されたオフセット調整信号Ａｄｊを保持する。

オフセット調整信号Ａｄｊをセットする場合、センスアンプ１を備える半導体メモリの使用に先立ち、全センスアンプ共通に接続されている第１信号線３１を介して、オフセット調整リセット信号を供給する。オフセットリセットトランジスタ２８は、オフセット調整リセット信号に応じて活性化する。それによって、制御回路２１が保持しているデータをクリアする。次に、出力回路３の出力端子（ＯＵＴ端子）に、０が出力される「０リード動作」を行わせたまま、オフセット調整セット信号を、第２信号線３２に供給し、オフセットセットトランジスタ２７をアクティブにする。このとき、もしオフセットのために０リード動作が失敗（１を出力）した場合、自動的に制御回路２１にオフセットを補正するための値が書き込まれる。オフセット調整信号Ａｄｊを確定した後は、通常の半導体メモリとして使用する。

第２実施形態のセンスアンプ１は、オフセット調整信号Ａｄｊを記憶する制御回路２１を備えることで、調整Ｂｉｔ（オフセット調整信号Ａｄｊ）の設定と保持が容易となる。換言すると、第２実施形態のセンスアンプ１は、少ない追加回路と簡単な手順で、全Ｂｉｔのセンスアンプのオフセット調整を完了し、そのための容量調整Ｂｉｔを自身のセンスアンプ内に保持することができる。また、第２実施形態のセンスアンプ１における制御回路２１は、差動ペア間で対称となっており、レイアウト上のアンバランスが生じないため、製造上安定なセンスアンプを構成することが可能である。

なお、第２実施形態のセンスアンプ１は、オフセット調整信号Ａｄｊの値を保持する制御回路２１を、をセンスアンプの内部に設けている。この制御回路２１の配置は、本発明の本質ではない。オフセット調整信号Ａｄｊの設定と保持は、外部から与えても良い。例えば、オフセット調整信号Ａｄｊを、半導体チップ製造後にＦｕｓｅを用いて固定的にセットしてもよい。また、オフセット調整信号Ａｄｊを、不揮発メモリへ調整値を保存し、使用時に読み出して各センスアンプへセットしても良い。また、オフセット調整信号Ａｄｊを、外部のＲＯＭや上位システム（ＢＩＯＳやＯＳなど）から調整値として与えてもよい。また、オフセット調整信号Ａｄｊを、システム起動時のセルフテストプログラムのルーチン中で調整値として与えてもよい。

以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

図１は、従来のラッチ型センスアンプの構成を示す回路図である。 図２は、本発明の第１実施形態のセンスアンプ１の構成を例示する回路図である。 図３は、本実施形態におけるダミー負荷４の構成を例示する回路図である。 図４は、本実施形態におけるダミー負荷４の他の構成を例示する回路図である。 図５は、オフセット調整信号ＡｄｊがＤｉｓａｂｌｅの時のセンスアンプ１のオフセット電圧バラツキの分布を例示するグラフである。 図６は、オフセット調整信号ＡｄｊがＥｎａｂｌｅの時のセンスアンプ１のオフセット電圧バラツキの分布を例示するグラフである。 図７は、本実施形態にセンスアンプ１を備える半導体記憶装置の動作を例示するグラフである。 図８は、本願発明の理解を容易にするための比較用センスアンプの構成を例示する回路図である。 図９は、図８に例示したセンスアンプ１０１のオフセットバラツキの分布を示すグラフである。 図１０は、本発明の第２実施形態のセンスアンプ１の構成を例示する回路図である。

符号の説明

１…センスアンプ
２…差動増幅回路
３…出力回路
４…ダミー負荷
５…スイッチトランジスタ
６…第１差動トランジスタ
７…第２差動トランジスタ
８…第１インバータ
９…第２インバータ
１１…第１ＰＭＯＳトランジスタ
１２…第２ＰＭＯＳトランジスタ
１３…第３ＰＭＯＳトランジスタ
１４…オフセット切り替え回路
１５…ＭＯＳ容量
１６…インバータ
１７…オフセット切り替え回路
２１…制御回路
２２…ＮチャネルＭＯＳトランジスタ
２３…ＮチャネルＭＯＳトランジスタ
２４…キャパシタ
２５…インバータ
２６…インバータ
２７…オフセットセットトランジスタ
２８…オフセットリセットトランジスタ
３１…第１信号線
３２…第２信号線
Ｎ１…第１ノード
Ｎ２…第２ノード
Ａｄｊ…オフセット調整信号
ＳＡＥ…センスアンプ活性化信号
１０１…センスアンプ
Ｔ４…ｐＭＯＳトランジスタ
Ｔ５…ｐＭＯＳトランジスタ
Ｔ６…ｐＭＯＳトランジスタ
Ｔ７…ｐＭＯＳトランジスタ
Ｔ８…ｐＭＯＳトランジスタ
Ｔ９…ｎＭＯＳトランジスタ
Ｔ１０…ｎＭＯＳトランジスタ
Ｔ１１…ｎＭＯＳトランジスタ
Ｔ１２…ｎＭＯＳトランジスタ
Ｔ１３…ｎＭＯＳトランジスタ
Ｉｖ５…インバータ
Ｉｖ６…インバータ

Claims (8)

1. 第１入力信号電圧と第２入力信号電圧との差に応じて増幅信号を生成する差動増幅回路と、
   前記差動増幅回路に接続され、前記増幅信号を受ける出力回路と、
   前記差動増幅回路に接続される負荷と
   を具備し、
   前記差動増幅回路は、
   前記増幅信号を前記出力回路に供給する第１出力ノードと、
   前記第１出力ノードと対称な位置に設けられ、前記負荷に接続される第２出力ノードと
   を備え、
   前記出力回路は、
   前記増幅信号に基づいて生成される出力信号を出力する出力端を備え、
   前記負荷は、
   前記出力端のオフセット電圧を第１電圧にする第１容量値と、前記オフセット電圧を第２電圧にする第２容量値との切り替えが可能な構成を有し、制御信号に応答して、前記第１容量値から前記第２容量値に切り替わることで、前記オフセット電圧を前記第１電圧から前記第２電圧にシフトする
   センスアンプ。
2. 請求項１に記載のセンスアンプにおいて、
   複数の前記センスアンプにおける前記第１電圧の分布の平均を第１平均オフセット値とし、
   前記分布を示すグラフを、平行移動したときのグラフに対応する分布の平均を第２平均オフセット値とし、
   前記第１平均オフセット値と前記第２平均オフセット値との差が示す電圧を、オフセット補正電圧とするとき、
   前記負荷は、
   前記第１電圧と前記第２電圧との差を、前記オフセット補正電圧とするように前記第１容量値から前記第２容量値に切り替わる
   センスアンプ。
3. 請求項２に記載のセンスアンプにおいて、
   前記制御信号は、
   前記オフセット電圧が、前記第１平均オフセット値と前記第２平均オフセット値の範囲にないときに出力され、
   前記負荷は、
   前記制御信号に応答して、前記第１容量値から前記第２容量値に遷移して、前記範囲の外の前記オフセット電圧を、前記範囲の内にシフトする
   センスアンプ。
4. 請求項３に記載のセンスアンプにおいて、
   前記負荷は、
   前記オフセット電圧が、前記第１平均オフセット値と前記第２平均オフセット値の範囲にあるとき、前記第１容量値を維持する
   センスアンプ。
5. 請求項４に記載のセンスアンプにおいて、
   前記第１平均オフセット値と前記第２平均オフセット値とは、前記オフセット電圧が０の位置を基準に対称である
   センスアンプ。
6. 請求項５に記載のセンスアンプにおいて、
   前記差動増幅回路は、対称性を有し、
   前記負荷は、
   前記出力回路と非対称なレイアウトを有する
   センスアンプ。
7. メモリセルアレイに配置された複数のメモリセルと、
   前記複数のメモリセルのうちの少なくとも１つから読み出された信号を増幅するセンスアンプと
   を具備し、
   前記センスアンプは、
   第１入力信号電圧と第２入力信号電圧との差に応じて増幅信号を生成する差動増幅回路と、
   前記差動増幅回路に接続され、前記増幅信号を受ける出力回路と、
   前記差動増幅回路に接続される負荷と
   を備え、
   前記差動増幅回路は、
   前記増幅信号を前記出力回路に供給する第１出力ノードと、
   前記第１出力ノードと対称な位置に設けられ、前記負荷に接続される第２出力ノードと
   を含み、
   前記出力回路は、
   前記増幅信号に基づいて生成される出力信号を出力する出力端を含み、
   前記負荷は、
   前記出力端のオフセット電圧を第１電圧にする第１容量値と、前記オフセット電圧を第２電圧にする第２容量値との切り替えが可能な構成を有し、
   制御信号に応答して、前記第１容量値から前記第２容量値に切り替わることで、前記オフセット電圧を前記第１電圧から前記第２電圧にシフトする
   半導体記憶装置。
8. 請求項７に記載の半導体記憶装置において、
   前記半導体記憶装置に複数の前記センスアンプが配置されるときの前記第１電圧の分布の平均を第１平均オフセット値とし、
   前記分布を示すグラフを、平行移動したときのグラフに対応する分布の平均を第２平均オフセット値とし、
   前記第１平均オフセット値と前記第２平均オフセット値との差が示す電圧を、オフセット補正電圧とするとき、
   前記負荷は、
   前記第１電圧と前記第２電圧との差を、前記オフセット補正電圧とするように前記第１容量値から前記第２容量値に切り替わる
   半導体記憶装置。

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