CN105825878A - 一种改善存储器时钟电路负偏压温度不稳定性的恢复电路 - Google Patents

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本发明是一种改善存储器时钟电路负偏压温度不稳定性的恢复电路，该电路包括使能信号端CEN，时钟信号端CLK，反相器I1、I2、I3、I4、I5、I7，或非门I6，PMOS管MP1，NMOS管MN1和MN2，该电路还包括一NBTI效应的恢复电路；所述NBTI效应的恢复电路包括PMOS管MP2、反相器I8和传输门I9，所述MP2的源极连接高电平端VDD，MP2的漏极连接MP1管的栅极，MP2的栅极分别连接反相器I8的输出端和传输门I9中的NMOS栅端，反相器I8的输入端分别连接使能信号端CEN和传输门I9中的PMOS栅端，传输门I9的一端连接MP1的栅极，另一端连接虚拟位线DBL。本发明电路能降低NBTI效应对该电路中PMOS管性能的影响，保证电路的最高工作频率以及低功耗性能。

Description

一种改善存储器时钟电路负偏压温度不稳定性的恢复电路
技术领域
本发明属于嵌入式存储器技术领域，涉及一种用于改善嵌入式存储器时钟输入电路负偏压温度不稳定性的恢复电路。
背景技术
现代半导体工艺的进步带来晶体管尺寸和电源电压的下降。但是，在工艺进入到65nm后，随机参杂等引起的工艺偏差则能给电路性能带来较坏的影响。与此同时，为满足现代高性能电子系统的要求，嵌入式存储器的集成度做得也越来越高，工作频率也越来越大，最高已达到数吉赫兹(GHz)，这就对晶体管的可靠性带来极高的要求。传统电路设计中，设计人员假定晶体管的电气特性和物理特性是确定的，并且在器件整个寿命当中都具有可预测性。但是现在人们发现，晶体管的特性在整个寿命中并不确定，而负偏压温度不稳定性(NBTI)导致的时间可靠性下降就是其中最主要原因。在高频率长时间工作时，NBTI会使晶体管参数恶化从而导致电路不稳定。
负偏压温度不稳定性(NegativeBiasTemperatureInstability,NBTI)会限制PMOS可靠性，它会导致PMOS阈值电压的绝对值变大以及载流子迁移率减小。这样PMOS饱和电流和跨导相应降低，电路的驱动电流和驱动能力随之下降。当PMOS的Source极有一个较高的正电压或者Gate加载负电压时会形成负偏压，负偏压使得Source-Tox-Gate路径存在强电场Eox。资料显示，NBTI由晶体管中Si-SiO2接触面持续形成的陷阱引起的。在强电场下，Si-SiO2接触面移除悬挂硅原子的氢钝化过程会形成Si-H键，而这些陷阱就是源自这些Si-H键。不过在持续的强电场和高温下，这些键很容易随着时间而破裂，形成正的接触陷阱，它们会导致晶体管阈值电压的上升。工艺进步带来的Tox厚度降低，结果是Tox非常薄，在32nm后厚度低于10?，这种薄栅氧直接引起氧化层垂直方向电场Eox强度高达数个MV/cm，这反过来又引起更严重的NBTI效应以及相应的阈值电压上升。此外，为了降低Gate漏电流的掺氮氧化物还会促进晶体管退化过程。
晶体管等比例缩减还会诱发NBTI效应性能退化的波动性特点。和我们熟悉的随机掺杂波动一样，短沟道晶体管中的Si-H键数量并不多，根据具体工艺的不同，会在几十到几百对的范围内，在bulkCMOS工艺中Si-H键平均数量大约10^12/cm2。因为Si-H键数量有限，它们的破坏和重组在退化的过程中会经历统计性的波动，这就使得阈值电压在常规标称退化的基础上产生额外的随机波动。和随机掺杂波动引起的随机参数波动不同，NBTI引起的阈值电压波动还和晶体管的工作温度及有效高压时间密切相关。
在嵌入式存储器当中，时钟输入电路是极其重要的部分，它在外部时钟CLK等作用下产生内部有效脉冲ICLK统一控制电路工作，从而实现同步电路功能。附图1中，MN1和MN2两个串联NMOS管下拉A点电平，而PMOS管MP1在DBL低电平作用下对A点电平上拉，经反相器I7结束ICLK。长时间高频率的工作下，MP1栅源之间的负偏压会引起NBTI效应，MP1性能退化，导致ICLK下降沿变缓，不能及时结束电路内部的工作，一方面，时钟频率、读写速度会因此而下降，另一方面，会引起电路功耗的增加。
发明内容
本发明的目的在于引入一个辅助电路，提供一种用以改善嵌入式存储器时钟输入电路负偏压温度不稳定性的恢复电路，这样降低NBTI效应对该电路中PMOS管性能的影响，保证电路的最高工作频率以及低功耗性能。
为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现：
一种改善存储器时钟电路负偏压温度不稳定性的恢复电路，该电路包括时钟输入电路和NBTI效应的恢复电路；
所述时钟输入电路包括使能信号端CEN，时钟信号端CLK，反相器I1、I2、I3、I4、I5、I7，或非门I6，PMOS管MP1，NMOS管MN1和MN2，所述使能信号端CEN连接反相器I1的输入端，反相器I1的输出端分别连接反相器I2的输入端和反相器I3的输出端，反相器I2的输出端和反相器I3的输入端共同连接或非门I6的第一输入端，所述时钟信号端CLK连接反相器I4的输入端，反相器I4的输出端连接反相器I5的输入端，反相器I5的输出端分别连接或非门I6的第二输入端和MN1的栅极，或非门I6的输出端连接MN2的栅极，MN1的源极接地，MN1的漏极与MN2的源极相连接，MN2的漏极分别连接MP1的漏极和反相器I7的输入端，MP1的源极连接高电平端VDD，反相器I7的输出端输出有效信号ICLK；
所述NBTI效应的恢复电路包括PMOS管MP2、反相器I8和传输门I9，所述MP2的源极连接高电平端VDD，MP2的漏极连接MP1管的栅极，MP2的栅极分别连接反相器I8的输出端和传输门I9中的NMOS栅端，反相器I8的输入端分别连接使能信号端CEN和传输门I9中的PMOS栅端，传输门I9的一端连接MP1的栅极，另一端连接虚拟位线DBL。
进一步的，所述NMOS管MN1和MN2之间为串联设置。
进一步的，所述PMOS管MP2为上拉管。
进一步的，所述MN2的漏极、MP1的漏极和反相器I7的输入端的公共连接处形成公共端A，所述或非门I6的输出端与MN2的栅极连接处形成公共端B，所述反相器I5的输出端、或非门I6的第二输入端和MN1的栅极的公共连接处形成公共端C。
进一步的，所述MP2的漏极、MP1管的栅极和传输门I9的一端的公共连接处形成公共端D，所述MP2的栅极、反相器I8的输出端和传输门I9中的NMOS栅端的公共连接处形成公共端E。
本发明的有益效果是:
1、有效地降低NBTI效应对时钟输入电路中的上拉PMOS管MP1性能的影响，维持其较大的饱和电流和较强的驱动能力，使得存储器内部有效脉冲ICLK不会因PMOS的NBTI而发生变形，其脉冲宽度Tef不会变大，保证高速存储器的实现。
2、引入恢复电路，减小NBTI效应的影响，进而维持PMOS管的上拉能力，减少因NBTI效应导致的内部有效脉冲变宽，这样减少存储器电路单个周期的工作时间，降低系统的动态功耗。
3、因为降低了内部有效脉冲宽度Tef，这样，在读写延时Tcq外加一定的时间余量的前提下，可以保证嵌入式存储器系统外部时钟CLK的最高工作频率。
附图说明
图1为嵌入式存储器时钟输入电路；
图2为本发明用于改善嵌入式存储器时钟输入电路负偏压温度不稳定性的恢复电路；
图3为本发明中的时钟输入电路的工作波形图。
具体实施方式
下面将参考附图并结合实施例，来详细说明本发明。
参照图2所示，一种改善存储器时钟电路负偏压温度不稳定性的恢复电路，该电路包括时钟输入电路和NBTI效应的恢复电路；
所述时钟输入电路包括使能信号端CEN，时钟信号端CLK，反相器I1、I2、I3、I4、I5、I7，或非门I6，PMOS管MP1，NMOS管MN1和MN2，所述使能信号端CEN连接反相器I1的输入端，反相器I1的输出端分别连接反相器I2的输入端和反相器I3的输出端，反相器I2的输出端和反相器I3的输入端共同连接或非门I6的第一输入端，所述时钟信号端CLK连接反相器I4的输入端，反相器I4的输出端连接反相器I5的输入端，反相器I5的输出端分别连接或非门I6的第二输入端和MN1的栅极，或非门I6的输出端连接MN2的栅极，MN1的源极接地，MN1的漏极与MN2的源极相连接，MN2的漏极分别连接MP1的漏极和反相器I7的输入端，MP1的源极连接高电平端VDD，反相器I7的输出端输出有效信号ICLK；
所述NBTI效应的恢复电路包括PMOS管MP2、反相器I8和传输门I9，所述MP2的源极连接高电平端VDD，MP2的漏极连接MP1管的栅极，MP2的栅极分别连接反相器I8的输出端和传输门I9中的NMOS栅端，反相器I8的输入端分别连接使能信号端CEN和传输门I9中的PMOS栅端，传输门I9的一端连接MP1的栅极，另一端连接虚拟位线DBL。
所述NMOS管MN1和MN2之间为串联设置。
所述PMOS管MP2为上拉管。
所述MN2的漏极、MP1的漏极和反相器I7的输入端的公共连接处形成公共端A，所述或非门I6的输出端与MN2的栅极连接处形成公共端B，所述反相器I5的输出端、或非门I6的第二输入端和MN1的栅极的公共连接处形成公共端C。
所述MP2的漏极、MP1管的栅极和传输门I9的一端的公共连接处形成公共端D，所述MP2的栅极、反相器I8的输出端和传输门I9中的NMOS栅端的公共连接处形成公共端E。
本发明原理
结合图1，在传统的时钟输入电路中，CLK为低电平时，经过反相器I4后NCLK为高电平，而经过I5后C为低电平，这样反相器I1开启而I3关断，或非门I6则开启，芯片使能信号的有效低电平经过I1-I2-I6后在NMOS管MN2的栅极形成高电平，MN2开启；而当CLK变成高电平以后，I1关断而I3开启，I1-I2-I3链路被切断，B点维持在高电平；同时，CLK经过I4-I5的延时后在NMOS管MN1的栅极形成高电平，这样MN1和MN2同时打开，A点被拉到低电平，进而诱使内部有效信号ICLK上升，开启内部电路的同步工作；而C处的高电平经过或非门I6的短暂延时后则会将B点拉为低电平，MN2关闭，ICLK维持在高电平；经过Tcd的延时后，DBL电压下降；因为CEN为低有效电平，经过I8后E点电平为高，这样，传输门I9开启而MP2则关闭；DBL下降后，开启上拉PMOS管MP1，MP1将A点拉到高电平，经过反相器I7后，内部有效信号ICLK恢复低电平，电路完成工作。
很明显可以发现，如果MP1长时间受到栅极负偏压的影响，因为NBTI效应，它的饱和电流下降，驱动能力不足，不能够及时上拉A点，经过反相器I7的延时后下拉ICLK，那么内部有效脉冲ICLK的脉冲宽度Tef则会变大；一方面，电路的延时增大会限制电路的最高工作频率，影响电路性能，另一方面则在ICLK的长时间高电平影响下增加了系统的功耗。
结合图2和图3，在本发明增加了恢复电路后，当存储器不在工作状态，即芯片使能信号CEN为高电平时，不管CLK为低电平还是高电平，MN2的栅极都会维持在低电平，MN2不会开启，电路不再工作；而信号CEN经过反相器I8后，E点电压为低，这样很明显传输门I9处于关断状态，切断了DBL和上拉PMOS管MP1栅极的连接状态，这样，DBL信号就不会影响MP1的状态；同时E点的低电平则会开启PMOS管MP2，这样VDD经MP2对D点充电，使得MP1管的栅极维持高电平VDD；这样，很明显MP1晶体管就不会再存在严重的栅源负偏压，在长时间的工作下，有效地消除了MP1管的NBTI效应的影响。
本发明的开销仅仅包括新引入的反相器I8和传输门I9，以及电路内部增加的一些互联金属线，总体的额外开销非常小，成本也很低，具有较强的使用价值和较高的商业价值。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种改善存储器时钟电路负偏压温度不稳定性的恢复电路，其特征在于，该电路包括时钟输入电路和NBTI效应的恢复电路；
所述时钟输入电路包括使能信号端CEN，时钟信号端CLK，反相器I1、I2、I3、I4、I5、I7，或非门I6，PMOS管MP1，NMOS管MN1和MN2，所述使能信号端CEN连接反相器I1的输入端，反相器I1的输出端分别连接反相器I2的输入端和反相器I3的输出端，反相器I2的输出端和反相器I3的输入端共同连接或非门I6的第一输入端，所述时钟信号端CLK连接反相器I4的输入端，反相器I4的输出端连接反相器I5的输入端，反相器I5的输出端分别连接或非门I6的第二输入端和MN1的栅极，或非门I6的输出端连接MN2的栅极，MN1的源极接地，MN1的漏极与MN2的源极相连接，MN2的漏极分别连接MP1的漏极和反相器I7的输入端，MP1的源极连接高电平端VDD，反相器I7的输出端输出有效信号ICLK；
所述NBTI效应的恢复电路包括PMOS管MP2、反相器I8和传输门I9，所述MP2的源极连接高电平端VDD，MP2的漏极连接MP1管的栅极，MP2的栅极分别连接反相器I8的输出端和传输门I9中的NMOS栅端，反相器I8的输入端分别连接使能信号端CEN和传输门I9中的PMOS栅端，传输门I9的一端连接MP1的栅极，另一端连接虚拟位线DBL。
2.根据权利要求1所述的改善存储器时钟电路负偏压温度不稳定性的恢复电路，其特征在于，所述NMOS管MN1和MN2之间为串联设置。
3.根据权利要求1所述的改善存储器时钟电路负偏压温度不稳定性的恢复电路，其特征在于，所述PMOS管MP2为上拉管。
4.根据权利要求1所述的改善存储器时钟电路负偏压温度不稳定性的恢复电路，其特征在于，所述MN2的漏极、MP1的漏极和反相器I7的输入端的公共连接处形成公共端A，所述或非门I6的输出端与MN2的栅极连接处形成公共端B，所述反相器I5的输出端、或非门I6的第二输入端和MN1的栅极的公共连接处形成公共端C。
5.根据权利要求1所述的改善存储器时钟电路负偏压温度不稳定性的恢复电路，其特征在于，所述MP2的漏极、MP1管的栅极和传输门I9的一端的公共连接处形成公共端D，所述MP2的栅极、反相器I8的输出端和传输门I9中的NMOS栅端的公共连接处形成公共端E。
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