CN108711442A - 一种改进的差分架构SONOS Flash存储单元及存储器 - Google Patents

一种改进的差分架构SONOS Flash存储单元及存储器 Download PDF

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Abstract

本发明公开了一种改进的差分架构SONOS Flash存储单元及存储器，该存储单元包括差分对称分布的两个完全相同的SONOS晶体管M1和SONOS晶体管M2，所述SONOS晶体管M1和SONOS晶体管M2的栅极相连，作为整个存储单元的字线;所述SONOS晶体管M1和SONOS晶体管M2的漏极分别连接存储单元的两根源线SL1和SL2;所述SONOS晶体管M1和SONOS晶体管M2的源极分别作为存储单元的两根位线BL1和BL2，并作为一组差分对输入到灵敏放大器中；还包括跨接在所述SONOS晶体管M1和SONOS晶体管M2的栅极的公共端与源线SL1和SL2的公共端之间的PBTI恢复电路。本发明能够有效避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，同时能够减少PBTI的影响。

Description

一种改进的差分架构SONOS Flash存储单元及存储器
技术领域
本发明涉及Flash存储器领域，具体涉及一种改进的差分架构SONOS Flash存储单元及存储器。
背景技术
Flash存储器是一种非易失性的存储器，具有存储容量大、数据保存时间长的特点，其擦写次数多达10万次，数据更新速度比EEPROM要快很多，在断电的情况下也能保存数据，常用来保存一些重要的配置信息。
1988年，Intel公司的S. Tam等人在文献“A High Density CMOS 1-TElectrically Erasable Non-Volatile (Flash) Memory Technology”中提出了经典的ETOX(Elect ron T unneling Ox ide device ) FLASH结构,至今,大部分新的结构都是从它的基础上发展而来。其架构如图1所示，主要由衬底、隧道氧化层、多晶浮栅(FG)、栅间绝缘层和多晶控制栅(CG)组成。Flash存储器是通过向浮栅中注入或拉出电子来实现“写”或“擦”。由于浮栅中电子的变化,存储单元的阈值电压也会随之而改变,向浮栅中注入电子时,阈值电压升高,定义为“1”;将浮栅中的电子拉出定义为“0”。
MLC(Multi-level Cell)技术，这是INTEL提出的一种旨在提高存储密度的新技术。通常数据存储中存在一个阈值电压，低于这个电压表示数据0，高于这个电压表示数据1，所以一个基本存储单元（即一个场效应管）可存储一位数据（0或者1）。现在将阈值电压变为4种，则一个基本存储单元可以输出四种不同的电压，令这四种电压分别对应二进制数据00、01、10、11，则可以看出，每个基本存储单元一次可存储两位数据（00或者01或者10或者11）。如果阈值电压变为8种，则一个基本存储单元一次可存储3位数据。阈值电压越多，则一个基本存储单元可存储的数据位数也越多。这样一来，存储密度大大增加，同样面积的硅片上就可以做到更大的存储容量。不过阈值电压越多，干扰也就越严重，对设计工艺的要求很高。
由于浮动栅结构(Floating Gate)非挥发性存储器件,擦和写过程需要高电压,将浮动栅结构非挥发性存储器件,与CMOS器件整合在一起,越来越困难.另外,随着浮动栅结构存储器件尺寸的缩小,过度擦除和反常漏电流都显得越来越严重;在这样的情况下,三十多年前就被提出的SONOS(Silicon-Oxide-Nitirde-Oxide-Sil-icon)器件又重新被关注。除了小的器件尺寸之外,SONOS还具有很多优势,如好的耐久性,低操作电压和低功率,工艺过程简单并与标准CMOS工艺兼容。图2是SONOS存储器件的截面图,最上面是多晶硅栅,在栅和俘获电荷的氮化硅层之间为调度二氧化硅层,在氮化硅层和硅基底，之间为隧穿二氧化硅层。一般认为,写过程机制是FN隧穿和沟道热电子注入;擦除过程机制是FN隧穿和热空穴增强注入。
在专利US6847556B2“Method for operating NOR type flash memory deviceincluding SONOS cells”中，三星电子有限公司提出一种用SONOS CELL来实现NOR FLASH构架的一种方法，由于这种NOR构架在编程时无法通过FN隧穿原理来编程单一的存储单元，所以在编程时采用了沟道热电子注入原理，在擦除时采用了FN隧穿和热空穴注入原理。但随着近年来集成电路工艺的不断进步，器件的尺寸越来越小，器件编程前后可区分的电流范围也越来越小，电流范围的局限严重限制了参考电路的阻抗选择，很容易带来阻抗不匹配问题，造成读取错误。
发明内容
本发明的发明目的是提供一种改进的差分架构SONOS Flash存储单元及存储器，能够有效避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，同时能够减少PBTI的影响。
为达到上述发明目的，本发明采用的技术方案是：一种改进的差分架构SONOSFlash存储单元，包括差分对称分布的两个完全相同的SONOS晶体管M1和SONOS晶体管M2，所述SONOS晶体管M1和SONOS晶体管M2的栅极相连，作为整个存储单元的字线;所述SONOS晶体管M1和SONOS晶体管M2的漏极分别连接存储单元的两根源线SL1和SL2;所述SONOS晶体管M1和SONOS晶体管M2的源极分别作为存储单元的两根位线BL1和BL2，并作为一组差分对输入到灵敏放大器中；
还包括跨接在所述SONOS晶体管M1和SONOS晶体管M2的栅极的公共端与源线SL1和SL2的公共端之间的PBTI恢复电路。
上文中，所述SONOS Flash存储单元是只采用NMOS管实现的存储单元，而RAM在编程和擦除操作中，需要很高的正负电平来提供电压，这种情况下，NMOS管正常工作时将经受很严重的正偏压温度不稳定效应（PBTI:positive bias temperature instability）影响，因此，发明中提供了一种简单的PBTI恢复电路。
优选地，所述PBTI恢复电路包括晶体管MM1、晶体管MM0、反相器IV0以及传输门TG1，并辅以电源电压VDD和地电压GND；
所述晶体管MM1的源极连接到GND，栅极连接输入使能信号EN，漏极连接到SONOS晶体管M1和SONOS晶体管M2的栅极的公共端，衬底连接到GND；
所述晶体管MM0的源极连接到VDD，栅极连接输入控制信号ENB，漏极连接到源线SL1和SL2的公共端，衬底连接到VDD；
所述反相器IV0的输入端连接输入使能信号EN，输出端连接输出控制信号ENB；
所述传输门TG1左端接WL，右端接SONOS晶体管M1和SONOS晶体管M2的栅极的公共端，上端接控制信号ENB，下端接使能信号EN。
优选地，所述晶体管MM1为NMOS管，所述晶体管MM0为PMOS管。
优选地，所述SONOS晶体管M1和SONOS晶体管M2均为NMOS管。
一种改进的差分架构SONOS Flash存储器，其包括PBTI恢复电路、BUF电路以及复数个并列的存储模块，每个所述存储模块中包含复数个如权利要求1~4所述的存储单元，所述PBTI恢复电路经BUF电路分别跨接在各存储单元的SONOS晶体管M1和SONOS晶体管M2的栅极的公共端与源线SL1和SL2的公共端之间。
由于上述技术方案运用，本发明与现有技术相比具有下列优点：
1．本发明采用对称差分架构，可以一定程度上扩大器件编程前后可区分的电流范围，同时读取时采用两条支路对比输入差分放大器，可以避免采用基准电路带来的不匹配问题，极大地提高了读取的稳定性；
2．本发明在差分结构基础上，为差分对添加PBTI恢复电路，能够有效改善PBTI效益的影响，极大地增加了存储单元的可靠性及存储寿命。
附图说明
图1是本发明背景技术中的经典ETOX FLASH结构的截面图。
图2是本发明背景技术中的传统SONOS存储器件的截面图。
图3是本发明实施例一的SONOS存储单元的结构示意图。
图4是本发明实施例一的SONOS存储器的结构示意图。
具体实施方式
下面结合附图及实施例对本发明作进一步描述：
实施例一：
参见图3所示，一种改进的差分架构SONOS Flash存储单元，包括差分对称分布的两个完全相同的SONOS晶体管M1和SONOS晶体管M2，所述SONOS晶体管M1和SONOS晶体管M2的栅极相连，作为整个存储单元的字线;所述SONOS晶体管M1和SONOS晶体管M2的漏极分别连接存储单元的两根源线SL1和SL2;所述SONOS晶体管M1和SONOS晶体管M2的源极分别作为存储单元的两根位线BL1和BL2，并作为一组差分对输入到灵敏放大器中；
还包括跨接在所述SONOS晶体管M1和SONOS晶体管M2的栅极的公共端与源线SL1和SL2的公共端之间的PBTI恢复电路。
上文中，所述SONOS Flash存储单元是只采用NMOS管实现的存储单元，而RAM在编程和擦除操作中，需要很高的正负电平来提供电压，这种情况下，NMOS管正常工作时将经受很严重的正偏压温度不稳定效应（PBTI:positive bias temperature instability）影响，因此，发明中提供了一种简单的PBTI恢复电路。
本实施例中，所述PBTI恢复电路包括晶体管MM1、晶体管MM0、反相器IV0以及传输门TG1，并辅以电源电压VDD和地电压GND；
所述晶体管MM1的源极连接到GND，栅极连接输入使能信号EN，漏极连接到SONOS晶体管M1和SONOS晶体管M2的栅极的公共端，衬底连接到GND；
所述晶体管MM0的源极连接到VDD，栅极连接输入控制信号ENB，漏极连接到源线SL1和SL2的公共端，衬底连接到VDD；
所述反相器IV0的输入端连接输入使能信号EN，输出端连接输出控制信号ENB；
所述传输门TG1左端接WL，右端接SONOS晶体管M1和SONOS晶体管M2的栅极的公共端，上端接控制信号ENB，下端接使能信号EN。
当使能信号EN保持低电平时，晶体管MM1和晶体管MM0都保持关断状态，PBTI恢复电路不工作。当存储单元执行过编程或者擦除操作后，SONOS晶体管M1和SONOS晶体管M2的栅极和源极保持了一段时间的高压反差，从而受到强烈的PBTI效益影响，直接影响两个晶体管的使用寿命及性能，而这时如果启动恢复电路，即使能信号EN施加高电平VDD，则晶体管MM0工作，迅速对源线SL充电，将其拉至VDD；同时晶体管MM1工作，电路对SONOS晶体管M1和SONOS晶体管M2的栅极放电，降低其电平，这样有效地加速了SONOS晶体管M1和SONOS晶体管M2的PBTI效应恢复速度，有效抑制了NMOS管阈值电压的正向漂移，提高了电平转换电路的性能与可靠性。
所述晶体管MM1为NMOS管，所述晶体管MM0为PMOS管。
所述SONOS晶体管M1和SONOS晶体管M2均为NMOS管。
参见图4所示，在每一个存储单元中添加PBTI恢复电路不可能实现，因为这会加倍增加存储器的面积。因而在实际运用中，我们可以共享使用PBTI恢复电路，将PBTI电路抽离，修改恢复电路器件的尺寸，添加BUF电路增强驱动能力，在驱动能力满足的基础上，我们可以用恢复电路同时驱动选中块的存储单元，同时恢复各存储单元的选通管，提高存储单元的使用寿命及稳定性。
具体为，一种改进的差分架构SONOS Flash存储器，其包括PBTI恢复电路、BUF电路以及复数个并列的存储模块，每个所述存储模块中包含复数个如权利要求1~4所述的存储单元，所述PBTI恢复电路经BUF电路分别跨接在各存储单元的SONOS晶体管M1和SONOS晶体管M2的栅极的公共端与源线SL1和SL2的公共端之间。
本发明的工作原理为：在擦除状态时，存储电元的WL上加-8V电压，SONOS晶体管M1和SONOS晶体管M2的衬底上加大约6V的电压，根据FN隧穿原理，氮化物层中已被俘获的电子将穿过势垒到达源极，氮化物层中没有电子后，就意味着信息被擦除了。
编程状态时，存储单元的WL上加上8—12V电压，源线SL1上接3—6V电压，源线SL2接地，位线BL1和BL2也接地。这时，左边的M1支路工作，利用沟道热电子注入原理，电子被注入SONOS晶体管M1的氮化物层，即数据0被写入，右边的支路M2也工作，但由于位线BL2与源线SL2都接地，电子没有被注入SONOS晶体管M2的氮化物层，即SONOS晶体管M2保持原状态不变，相当于被写入1。这时我们定义整体差分存储架构被写入0。同理，如果存储单元的WL上加上8—12V电压，源线SL2上接3—6V电压，源线SL1接地，位线BL1和BL2也接地，则SONOS晶体管M2的氮化物层中被注入电子，被写入0，SONOS晶体管M1的氮化物层中没有被注入电子，被写入1，这种情况下我们定义整体差分存储架构被写入1。
读取状态时，存储单元的WL上加一读取电压VCC，源线SL1与SL2上加一电压VPP，位线BL1与BL2接地，氮化物层在没有电子的状态下（数据为1）下，源极和漏极之间由于大量的电子流动，就会产生电流。而氮化物层有电子的状态（数据位0）下，沟道中传导的电子就会减少，因为施加在栅极的电压被氮化物层中俘获的电子吸收后，很难对沟道产生影响。把两条支路电流I1和I2输入灵敏放大器，如果I1<I2，则读出0；如果I1>I2，则读出1。
本发明采用对称差分架构，存储单元支路的阻抗匹配更好，稳定性更高。对于现有的存储单元而言，读取时通常采用一条基准电路作为参考支路，和位线BL一起输入到灵敏放大器中。这条支路的阻抗必须介于存储单元存0时BL端等效阻抗和存储单元存1时等效阻抗中间，这儿的参考支路必须小心设计，不然很容易引起错误。而对于本发明提出的差分结构，两条BL支路都是相同的结构，阻抗值也肯定在存0时等效阻抗和存1时等效阻抗之间变化。因而不用担心阻抗匹配问题，存储单元的稳定性也可以得到保障。
差分架构Flash单元可以一定程度上扩大器件编程前后可区分的电流范围，同时读取时采用两条支路对比输入差分放大器，可以避免采用基准电路带来的不匹配问题，极大地提高了读取的稳定性。该架构具有很重要的研究意义和广阔的市场前景。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对上述实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的上述实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (5)

1.一种改进的差分架构SONOS Flash存储单元，其特征在于：包括差分对称分布的两个完全相同的SONOS晶体管M1和SONOS晶体管M2，所述SONOS晶体管M1和SONOS晶体管M2的栅极相连，作为整个存储单元的字线;所述SONOS晶体管M1和SONOS晶体管M2的漏极分别连接存储单元的两根源线SL1和SL2;所述SONOS晶体管M1和SONOS晶体管M2的源极分别作为存储单元的两根位线BL1和BL2，并作为一组差分对输入到灵敏放大器中；
还包括跨接在所述SONOS晶体管M1和SONOS晶体管M2的栅极的公共端与源线SL1和SL2的公共端之间的PBTI恢复电路。
2.根据权利要求1所述的改进的差分架构SONOS Flash存储单元，其特征在于：所述PBTI恢复电路包括晶体管MM1、晶体管MM0、反相器IV0以及传输门TG1；
所述晶体管MM1的源极连接到GND，栅极连接输入使能信号EN，漏极连接到SONOS晶体管M1和SONOS晶体管M2的栅极的公共端，衬底连接到GND；
所述晶体管MM0的源极连接到VDD，栅极连接输入控制信号ENB，漏极连接到源线SL1和SL2的公共端，衬底连接到VDD；
所述反相器IV0的输入端连接输入使能信号EN，输出端连接输出控制信号ENB；
所述传输门TG1左端接WL，右端接SONOS晶体管M1和SONOS晶体管M2的栅极的公共端，上端接控制信号ENB，下端接使能信号EN。
3.根据权利要求2所述的改进的差分架构SONOS Flash存储单元，其特征在于：所述晶体管MM1为NMOS管，所述晶体管MM0为PMOS管。
4.根据权利要求1所述的改进的差分架构SONOS Flash存储单元，其特征在于：所述SONOS晶体管M1和SONOS晶体管M2均为NMOS管。
5.一种改进的差分架构SONOS Flash存储器，其特征在于：其包括PBTI恢复电路、BUF电路以及复数个并列的存储模块，每个所述存储模块中包含复数个如权利要求1~4所述的存储单元，所述PBTI恢复电路经BUF电路分别跨接在各存储单元的SONOS晶体管M1和SONOS晶体管M2的栅极的公共端与源线SL1和SL2的公共端之间。
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