CN106531210A - 一种改善p型nvm存储器nbti效应的差分架构存储单元 - Google Patents

Abstract

本发明是一种改善P型NVM存储器NBTI效应的差分架构存储单元，该存储单元由P型NVM存储单元及NBTI恢复电路组成，所述P型NVM存储单元为浮栅型架构或者为基于标准CMOS工艺的逻辑结构NVM存储单元。本发明在传统P型NVM存储单元的基础上，采用差分架构，保证输入差分放大器的位线信号的匹配性，增加了存储单元的可靠性和稳定性，同时增加了恢复电路来降低P型NVM在高压工作之后的NBTI效应影响，可以有效地降低电路功耗，提高存储器整体的稳定性。所述存储单元稳定性得到明显改进，具有很重要的研究意义和广阔的市场前景。

Description

一种改善P型NVM存储器NBTI效应的差分架构存储单元

技术领域

本发明涉及差分架构NVM存储器单元，具体涉及一种增加了NBTI恢复电路的差分架构P型NVM存储器单元。

背景技术

我们一般把存储器分为两类：一种是易失性，即存储器在系统关闭后立即失去存储在其中的信息，他需要持续的电源供应以维持数据；另一种就是非易失性，它在系统关闭或者无电源状态时仍能保留数据信息。大部分存储器都属于非易失性存储器。

一个传统的非易失性存储器就是一个MOS管，该管拥有一个栅极，一个源极和一个漏极。区别于其他MOS管的是，他的栅极包含两个部分：浮栅和控制栅。浮栅介于栅氧化层和极氧化层之间，极氧化层用于隔绝浮栅。控制栅与浮栅之间是栅氧化层，控制栅与外部电极相连。

浮栅型非易失性存储器是通过将电荷保存在浮栅中，以改变管子的阈值电压，从而实现对数据信息的存储。但是浮栅型的非易失性存储器的制造需要采用特殊工艺，他有别于目前SoC制造过程中采用的主流的逻辑工艺，因此其开发和研制成本大大增加，设计的风险性和复杂度提高，其价格也必然高于逻辑SoC，不利于大规模的生产制造。

近年来，很多公司和个人提出了很多兼顾设计非易失性存储器的特殊工艺和标准逻辑工艺的SoC解决方案。在专利US6678190中，eMemory公司提出了一种单多晶硅栅OTP。该结构采用热载流子注入CHEI的原理实现编程。该架构的缺点是没有电可擦除能力，只可以用紫外线UV实现擦除。在专利US6617637中，eMemory公司提出了一种和US6678190中串联晶体管型架构MTP，该架构与之前的区别在于浮栅的漏极部分具有高掺杂的N型区形成于浅P型区中。专利CN101373634中，给出了一种非常常见的NVM（即NonVolatile Memory非易失性存储器）架构。这种架构的NVM通常包括三个部分：编程晶体管，选择晶体管以及擦除晶体管，这类架构，通常把编程管和选择传输管串联，擦除管和编程管共享浮栅，以电容变化控制浮栅电荷变化。他们通常采用晶体管的沟道或者其他物理效应实现激活编程和擦除操作，以FN穿隧机理为主。但是，为了避免高电平操作时的闩锁效应，不得不把晶体管设计成大尺寸，但是大尺寸的管子不可避免地引起内部电容的增大，其产生非线性电容直接影响存储器的存储特性。在最近几年，关于更多管子的NVM结构也被发明出来。在专利US7164606和CN102741825 A中，发明人提出了一种新型的四管NVM结构，其四管共享浮栅，两个管子以电容接法接入，分别作为控制晶体管和擦除晶体管，另外两个管子则采用读写分开的方式来分别实现编程读写操作。专利CN102741936 A还给出了一种五管的NVM结构。但这些结构都受着晶体管尺寸和寄生效应的影响，其带来的成本和可靠性的限制是制约这种结构MTP发展的关键，而且无法避免。

因此，在实践中，研究人员在现实技术的基础上开辟新的思路来实现更小更有效的存储单元。在US2004\0004861 A1、US6950342以及文献“Highly Reliable 90-nm LogicMultitime Programmable NVM Cells Using Novel Work-Function-EngineeredTunneling Devices”（IEEE transactions on electron devices, Vol.54, No.9, Sept.2007）中，Impinj公司提出了采用差分架构来实现EEPROM的方案。该结构把TJ1和CG0连接，把TJ0和CG1连接，这样就实现了两种电容的耦合。假设原来存储器存储的是“1”，当TJ0和CG1加上高压而TJ1和CG0接地时，浮栅FG1呈现负电平而FG0正电平，这时流经M1的电流大于M0的电流，通过电流灵敏放大器很容易读出其状态。差分结构的存储单元可以有效地减小对管子尺寸的需求，差分结构采用对比输出，也可以降低存储器的工作电平，并且得到比原来结构更可靠的性能。专利US7679957在差分结构的基础上提出了利用冗余管子来实现NVM，不仅对漏电流进行了成功的优化，而且增加了存储单元的稳定性。在专利CN102446554A中，英飞凌公司的研究人员还论证了差分结构的非易失性存储器可以改善存储单元在经过反复编程和擦除操作中带来的阈值电压的“漂移”问题，有效地抑制存储单元在使用中的退化问题，保证存储器的可靠性。

对比N型NVM存储单元尺寸小、沟道电子注入快速直接等优势，P型NVM最大的优势在于更好的保持性及更强的持久性（允许更多次擦除/编程操作）。目前的技术中，P型NVM具有10年以上的保持性，而N型NVM没有。

但是，对于需要反复操作的存储器来说，负栅压温度不稳定性（即NBTI）会极大影响P型NVM存储单元中的PMOS的工作稳定性。NBTI（negative bias temperatureinstability）效应发生在PMOS器件中，引起其一系列电学参数的退化 ，当器件的栅极处于负偏压下时，器件的饱和漏极电流Idsat和跨导Gm 不断减小、阈值电压绝对值不断增大。这种导致器件性能衰退的NBTI效应，会随着栅极上的偏置电压的增加和温度的升高而更加显着。NBTI主要是由硅/ 氧化层界面陷阱电荷和氧化层电荷的变化而引起的。在栅极的硅/氧化层界面中存在着一些Si的悬挂键，如Si3≡Si·和Si2O≡Si·，一般认为在工艺工程上，H会和硅的悬挂键结合形成SiH键，称为氢钝化。但是在器件工作中会在栅极上形成一个高电场，此时SiH键就容易被打断，形成H，H+ 或H₂。这样硅的悬挂键就会吸引一个电荷，成为带正电性的界面陷阱电荷（Interface trapped charge）。这样所形成的不稳定状态我们称做界面态，这是一个可逆的电化学反应，受栅极上的偏置电压的增加和温度的升高影响显着。界面陷阱电荷的变化率和电场强度成正比，由于电场强度会随着技术节点的提高，以及氧化层厚度的减小而增加，因此可以认为NBTI 效应会随着技术节点的提高而更加显着。

发明内容

本发明的目的在于克服现有技术存在的问题，提供一种改善P型NVM存储器NBTI效应的差分架构存储单元，采用差分的结构实现存储单元，增加读取速度，降低读取电流和功耗消耗，降低穿隧和注入效率的变化的敏感度，带来更高的稳定性。因为本发明方案是面向采用PMOS管实现的P型NVM存储单元，而P型NVM在编程和擦除操作中，需要很高的正负电平来提供电压，这种情况下，PMOS正常工作时将经受很严重的负偏压温度不稳定效应（NBTI:negative bias temperature instability）影响，因此发明中还提供了一种恢复电路。

为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现：

一种改善P型NVM存储器NBTI效应的差分架构存储单元，包括一对差分架构P型NVM存储单元、以及NBTI恢复电路，其中：

所述差分架构P型NVM存储单元包括两个P型NVM存储单元，每一个P型NVM存储单元具有一个P型选择晶体管以及一个存储模块；

两个P型选择晶体管分别为第一PMOS管和第二PMOS管，两个存储模块分别为第一MOS管和第二MOS管，所述第一PMOS管和第二PMOS管的栅极通过字线连接选通电压Vsel，第一PMOS管和第二PMOS管的源极通过源线连接一恒定电流源模块；

第一MOS管和第二MOS管的字线方向分别连接栅极控制信号CG1和CG2，第一MOS管和第二MOS管的源线方向分别连接第一PMOS管和第二PMOS管的漏极，第一MOS管和第二MOS管的位线方向连接输出差分放大模块；

所述NBTI恢复电路由第三PMOS管、第一NMOS管、以及反向器组成；

所述第一NMOS管的源极和衬底接地电压端GND，栅极连接使能信号端EN，漏极连接源线；

所述第三PMOS管的源极和衬底接电源端VDD，栅极连接控制信号端ENB，漏极连接选通电压Vsel；

所述反向器的输入端连接使能信号端EN，输出端连接控制信号端ENB。

进一步的，所述第三PMOS管的漏极连接第一PMOS管和第二PMOS管的栅极。

进一步的，所述第一PMOS管的衬底与第一PMOS管的源极相连，并且所述第二PMOS管的衬底与第二PMOS管的源极相连。

进一步的，所述第一MOS管的衬底与第一MOS管的源极相连，并且所述第二MOS管的衬底与第二MOS管的源极相连。

进一步的，所述选通电压Vsel采用高压。

进一步的，所述第一MOS管和第二MOS管为浮栅式编程晶体管。

进一步的，还包括两个控制晶体管：第三MOS管和第四MOS管；

所述第三MOS管的栅极与第一MOS管的栅极相连共享浮栅，在该共享浮栅处连接栅极控制信号CG1，用于控制共享浮栅上的电荷变化；

所述第四MOS管的栅极与第二MOS管的栅极相连共享浮栅，在该共享浮栅处连接栅极控制信号CG2，用于控制共享浮栅上的电荷变化。

本发明的有益效果是:

1、本发明采用差分架构，表面上存储单元管子的数目增加了，但是采用差分结构，可以降低传统NVM存储单元对于存储单元尺寸的严苛要求，可以采用尺寸更优化的晶体管实现存储，只要两条差分支路的差值能够被输出部分的灵敏放大电路识别，就可以实现存储；

2、本发明采用差分架构，差分架构的重点是差分对对比输出，因此不仅在尺寸上对管子的要求降低，还可以降低其工作电流，提高了读取速度，工作电流的降低必然使得功耗降低，并且有助于改善稳定性；

3、本发明采用差分架构，其对稳定性的改进还表现在对阈值电压偏移的优化上，采用差分架构，差分对是成对出现，两条支路对比输出，因而穿隧及注入的变化效率的敏感度的影响可以有效地被减小，稳定性得到明显改进。

4、本发明采用差分结构，因为P型NVM单元编程及擦除操作需要高压，因而极易受NBTI效益影响，从而影响其性能。所述单元在差分结构基础上，为差分对添加NBTI恢复电路，能够有效改善NBTI效益的影响，极大地增加了存储单元的可靠性及存储寿命。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。本发明的具体实施方式由以下实施例及其附图详细给出。

附图说明

图1为本发明的第一种存储单元结构示意图（基于传统pFlash存储单元）；

图2为本发明的第二种存储单元结构示意图（基于标准CMOS逻辑机构MTP存储单元）；

图3为本发明存储单元在实际运用中的结构示意图。

具体实施方式

下面将参考附图并结合实施例，来详细说明本发明。

一种改善P型NVM存储器NBTI效应的差分架构存储单元，包括一对差分架构P型NVM存储单元、以及NBTI恢复电路，其中：

所述差分架构P型NVM存储单元包括两个P型NVM存储单元，每一个P型NVM存储单元具有一个P型选择晶体管以及一个存储模块；

两个P型选择晶体管分别为第一PMOS管M1和第二PMOS管M4，两个存储模块分别为第一MOS管M2和第二MOS管M5，所述第一PMOS管M1和第二PMOS管M4的栅极通过字线连接选通电压Vsel，第一PMOS管M1和第二PMOS管M4的源极通过源线SL连接一恒定电流源模块；

第一MOS管M2和第二MOS管M5的字线方向分别连接栅极控制信号CG1和CG2，第一MOS管M2和第二MOS管M5的源线方向分别连接第一PMOS管M1和第二PMOS管M4的漏极，第一MOS管M2和第二MOS管M5的位线方向连接输出差分放大模块；

所述NBTI恢复电路由第三PMOS管MM1、第一NMOS管MM0、以及反向器IV0组成；

所述第一NMOS管MM0的源极和衬底接地电压端GND，栅极连接使能信号端EN，漏极连接源线SL；

所述第三PMOS管MM1的源极和衬底接电源端VDD，栅极连接控制信号端ENB，漏极连接选通电压Vsel；

所述反向器IV0的输入端连接使能信号端EN，输出端连接控制信号端ENB。

所述第三PMOS管MM1的漏极连接第一PMOS管M1和第二PMOS管M4的栅极。

所述第一PMOS管M1的衬底与第一PMOS管M1的源极相连，并且所述第二PMOS管M4的衬底与第二PMOS管M4的源极相连。

所述第一MOS管M2的衬底与第一MOS管M2的源极相连，并且所述第二MOS管M5的衬底与第二MOS管M5的源极相连。

所述选通电压Vsel采用高压。

所述第一MOS管M2和第二MOS管M5为浮栅式编程晶体管。

还包括两个控制晶体管：第三MOS管M3和第四MOS管M6；

所述第三MOS管M3的栅极与第一MOS管M2的栅极相连共享浮栅，在该共享浮栅处连接栅极控制信号CG1，用于控制共享浮栅上的电荷变化；

所述第四MOS管M6的栅极与第二MOS管M5的栅极相连共享浮栅，在该共享浮栅处连接栅极控制信号CG2，用于控制共享浮栅上的电荷变化。

下面将结合附图提供以下实施例，另外，为了描述简洁清楚，各个晶体管以图中相应的图标来代称，来详细说明本发明。

标准逻辑工艺兼容的差分架构NVM存储器单元，由MTP连接辅以偏置的电源、输入输出电路及NBTI恢复电路组成，MTP为浮栅型架构，包括在浮栅上的充当选通以及偏置作用的选择晶体管、编程晶体管和以电容接法与编程晶体管栅极共享的控制晶体管。

实施例1：

图1是基于传统的浮栅型pFlash存储单元，在其基础上采用差分架构，同时添加NBTI恢复电路。

参见图1所示，基本模块是浮栅型pFlash存储单元。最上面的模块是恒定电流源模块Current Sourced，通常采用工作在饱和区的MOS电流源来实现，其优势在于与标准工艺兼容且电流稳定。PMOS管M1和PMOS管M4为选择晶体管，其栅极接字线选通电压Vsel，源极接上述的恒定电流源模块，漏极分别接浮栅存储管MOS管M2和MOS管M5，衬底直接与源极相连，通常选通电压Vsel是采用高压，因此该管的尺寸以及栅氧厚度有特殊要求，这两个选通管还承担一定的偏置作用。

浮栅存储管MOS管M2和MOS管M5是编程晶体管，其栅极分别与控制信号CG1及CG2连接，源极接MOS管M1和MOS管M4的漏极，漏极接输出差分放大模块，衬底也是直接与源极相连。

NBTI恢复电路由PMOS管MM1和NMOS管MM0及反向器IV0，辅以电源电压和地电压构成；其中MM0源极接地电压端GND，栅极接使能信号端EN，漏极连接存储单元源线SL，衬底接地电压端GND；MM1源极接电源端VDD，栅极接控制信号端ENB，漏极连接选择管M2和M5的栅极，衬底接电源端VDD；IV0输入接使能信号端EN，输出接控制信号端ENB；使能信号端EN保持低电平时，MM1和MM0都保持关断状态，NBTI恢复电路不工作；当存储单元执行过编程或者擦除操作后，选通管M2及M5的栅极和源极保持一段时间的高压反差，从而受到强烈的NBTI效应影响，直接影响两个晶体管的使用寿命及性能；而这时如果启动恢复电路，及使能信号端EN施加电源端VDD的高电平，MM0工作，迅速对源线SL放电，降低其电平；同时MM1工作，电路对选通管的栅极充电，迅速将其拉至电源端VDD的高电平；这样有效地加速了PMOS选通管的NBTI效应恢复速度，有效抑制了PMOS管阈值电压的负向漂移，提高了电平转换电路的性能与可靠性。

实施例2：

图2是基于标准CMOS逻辑架构的3TP型MTP存储单元，在其基础上采用差分架构，同时添加了NBTI恢复电路。

参见图2所示，基本模块是3T MTP存储单元；最上面的模块是恒定电流源模块Current Sourced，通常采用工作在饱和区的MOS电流源来实现，其优势在于与标准工艺兼容且电流稳定；PMOS管M1和PMOS管M4为选择晶体管，其栅极接字线选通电压Vsel，源极接上述的恒定电流源模块Current Sourced，漏极分别接MOS管M2和MOS管M5，衬底直接与源极相连，通常选通电压Vsel是采用高压，因此该管的尺寸以及栅氧厚度有特殊要求，这两个选通管还承担一定的偏置作用。

MOS管M2和MOS管M5是编程晶体管，其栅极分别与MOS管M3和MOS管M6的栅极相连共享浮栅，源极接MOS管M1和MOS管M4的漏极，漏极接输出差分放大模块，衬底也是直接与源极相连。他们的浮栅与电容接法的MOS管M3和MOS管M6分别相连，用CG1和CG2的偏压来控制其共享浮栅上的电荷变化，借以改变支路电流I1和I2变化，然后通过差分放大器Diff.SenseAMP读出，确定存储单元的工作状态；MOS管M3和MOS管M6为控制晶体管。

NBTI恢复电路和实施例1中完全一致。

同理，此类的差分结构MTP存储单元，只要是选通管采用的PMOS，就会在编程或擦除工程中受到栅源高压差带来的NBTI效应影响，添加NBTI恢复电路可以有效改善其影响，极大地提高选通管的使用寿命及性能。

参见图3所示，在图1和图2的基础上，图3给出了所述差分结构存储单元在实际运用中的结构图。在每一个存储单元中添加NBTI恢复电路不可能实现，因为这会加倍增加存储器的面积；因而在实际运用中，我们可以共享使用NBTI恢复电路；如图3所示，可将NBTI电路抽离，修改恢复电路器件的尺寸，添加BUF电路增强驱动能力，在驱动能力满足的基础上，可以用恢复电路同时驱动选中块的存储单元，同时恢复各存储单元的选通管，提高存储单元的使用寿命及稳定性。

此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”、“第四”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种改善P型NVM存储器NBTI效应的差分架构存储单元，其特征在于，包括一对差分架构P型NVM存储单元、以及NBTI恢复电路，其中：

所述差分架构P型NVM存储单元包括两个P型NVM存储单元，每一个P型NVM存储单元具有一个P型选择晶体管以及一个存储模块；

两个P型选择晶体管分别为第一PMOS管（M1）和第二PMOS管（M4），两个存储模块分别为第一MOS管（M2）和第二MOS管（M5），所述第一PMOS管（M1）和第二PMOS管（M4）的栅极通过字线连接选通电压Vsel，第一PMOS管（M1）和第二PMOS管（M4）的源极通过源线（SL）连接一恒定电流源模块；

第一MOS管（M2）和第二MOS管（M5）的字线方向分别连接栅极控制信号CG1和CG2，第一MOS管（M2）和第二MOS管（M5）的源线方向分别连接第一PMOS管（M1）和第二PMOS管（M4）的漏极，第一MOS管（M2）和第二MOS管（M5）的位线方向连接输出差分放大模块；

所述NBTI恢复电路由第三PMOS管（MM1）、第一NMOS管（MM0）、以及反向器（IV0）组成；

所述第一NMOS管（MM0）的源极和衬底接地电压端GND，栅极连接使能信号端EN，漏极连接源线（SL）；

所述第三PMOS管（MM1）的源极和衬底接电源端VDD，栅极连接控制信号端ENB，漏极连接选通电压Vsel；

所述反向器（IV0）的输入端连接使能信号端EN，输出端连接控制信号端ENB。

2.根据权利要求1所述的改善P型NVM存储器NBTI效应的差分架构存储单元，其特征在于，所述第三PMOS管（MM1）的漏极连接第一PMOS管（M1）和第二PMOS管（M4）的栅极。

3.根据权利要求1所述的改善P型NVM存储器NBTI效应的差分架构存储单元，其特征在于，所述第一PMOS管（M1）的衬底与第一PMOS管（M1）的源极相连，并且所述第二PMOS管（M4）的衬底与第二PMOS管（M4）的源极相连。

4.根据权利要求1所述的改善P型NVM存储器NBTI效应的差分架构存储单元，其特征在于，所述第一MOS管（M2）的衬底与第一MOS管（M2）的源极相连，并且所述第二MOS管（M5）的衬底与第二MOS管（M5）的源极相连。

5.根据权利要求1所述的改善P型NVM存储器NBTI效应的差分架构存储单元，其特征在于，所述选通电压Vsel采用高压。

6.根据权利要求1所述的改善P型NVM存储器NBTI效应的差分架构存储单元，其特征在于，所述第一MOS管（M2）和第二MOS管（M5）为浮栅式编程晶体管。

7.根据权利要求6所述的改善P型NVM存储器NBTI效应的差分架构存储单元，其特征在于，还包括两个控制晶体管：第三MOS管（M3）和第四MOS管（M6）；

所述第三MOS管（M3）的栅极与第一MOS管（M2）的栅极相连共享浮栅，在该共享浮栅处连接栅极控制信号CG1，用于控制共享浮栅上的电荷变化；

所述第四MOS管（M6）的栅极与第二MOS管（M5）的栅极相连共享浮栅，在该共享浮栅处连接栅极控制信号CG2，用于控制共享浮栅上的电荷变化。