CN117672320A - 一种低功耗eeprom读取电路及其读取方法 - Google Patents

Abstract

本发明公开了一种低功耗EEPROM读取电路及其读取方法，包含第一EEPROM单元、第二EEPROM单元、差分电路和输出电路，第一EEPROM单元的输出端与差分电路的第一输入端连接，第二EEPROM单元的输出端与差分电路的第二输入端连接，差分电路的输出端与输出电路的输入端连接，输出电路的输出端输出信号OUT，第一EEPROM单元和第二EEPROM单元中任意一个EEPROM单元的浮栅MOS管保持导通状态且第一EEPROM单元和第二EEPROM单元的浮栅MOS管的浮栅电压存在电压差。本发明对EEPROM单元的工艺要求更低，降低了EEPROM的成本，而且EEPROM读取时不存在工作电流，降低了EEPROM的功耗。

Description

一种低功耗EEPROM读取电路及其读取方法

技术领域

本发明涉及一种EEPROM读取电路及其读取方法，特别是一种低功耗EEPROM读取电路及其读取方法，属于半导体集成电路技术领域。

背景技术

随着集成电路技术的不断发展，EEPROM获得了广泛的应用，EERPOM的存储容量越大，对应的EEPROM单元也越多。如图3和图4所示，现有的EEPROM单元读取电路采用EEPROM单元的电流和偏置电流做比较后输出。这种方法一方面引入了偏置电流，增加了EEPROM的工作电流；另一方面对EEPROM单元电流能力的衰减性能要求高，保证EEPROM单元读取结果在长时间内是稳定的，对EEPROM单元的工艺有更高要求。这些都增加了EEPROM的功耗和成本，不利于EEPROM低功耗、低成本的发展要求。

发明内容

本发明所要解决的技术问题是提供一种低功耗EEPROM读取电路及其读取方法，达到EEPROM的低功耗和低成本的要求。

为解决上述技术问题，本发明所采用的技术方案是：

一种低功耗EEPROM读取电路，包含第一EEPROM单元、第二EEPROM单元、差分电路和输出电路，第一EEPROM单元的输出端与差分电路的第一输入端连接，第二EEPROM单元的输出端与差分电路的第二输入端连接，差分电路的输出端与输出电路的输入端连接，输出电路的输出端输出信号OUT，第一EEPROM单元和第二EEPROM单元中任意一个EEPROM单元的浮栅MOS管保持导通状态且第一EEPROM单元和第二EEPROM单元的浮栅MOS管的浮栅电压存在电压差。

进一步地，所述第一EEPROM单元包含浮栅MOS管M1和PMOS管M3，浮栅MOS管M1的源极连接电源VDD，浮栅MOS管M1的漏极与PMOS管M3的源极连接，PMOS管M3的漏极作为第一EEPROM单元的输出端C，浮栅MOS管M1的栅极连接第一浮栅信号FG1，PMOS管M3的栅极连接控制信号ENB。

进一步地，所述第二EEPROM单元包含浮栅MOS管M2和PMOS管M4，浮栅MOS管M2的源极连接电源VDD，浮栅MOS管M2的漏极与PMOS管M4的源极连接，PMOS管M4的漏极作为第二EEPROM单元的输出端D，浮栅MOS管M2的栅极连接第二浮栅信号FG2，PMOS管M4的栅极连接控制信号ENB。

进一步地，所述差分电路包含PMOS管M5、PMOS管M6、NMOS管M7、NMOS管M8、NMOS管M9、NMOS管M10和延迟电路DELAY，PMOS管M5的源极作为差分电路的第一输入端，PMOS管M6的源极作为差分电路的第二输入端，PMOS管M5的漏极与PMOS管M6的栅极、NMOS管M7的漏极、NMOS管M8的栅极和NMOS管M9的漏极连接并作为差分电路的第一输出端A，PMOS管M6的漏极与PMOS管M5的栅极、NMOS管M8的漏极、NMOS管M7的栅极和NMOS管M10的漏极连接并作为差分电路的第二输出端B，NMOS管M9的源极、NMOS管M7的源极、NMOS管M8的源极和NMOS管M10的源极接地，NMOS管M9的栅极和NMOS管M10的栅极连接延迟电路DELAY的输出端E，延迟电路DELAY的输入端连接控制信号ENB。

进一步地，所述输出电路包含反相器INV1、反相器INV2、与非门NAND1、与非门NAND2和缓冲器BUF，反相器INV1的输入端作为输出电路的第一输入端，反相器INV2的输入端作为输出电路的第二输入端，反相器INV1的输出端与与非门NAND1的第一输入端连接，反相器INV2的输出端与与非门NAND2的第一输入端连接，与非门NAND1的输出端与缓冲器BUF的输入端和与非门NAND2的第二输入端连接，与非门NAND2的输出端与与非门NAND1的第二输入端连接，缓冲器BUF的输出端作为输出电路的输出端并输出信号OUT。

进一步地，所述第一浮栅信号FG1和第二浮栅信号FG2的电平高低状态相反。

进一步地，所述第一浮栅信号FG1和第二浮栅信号FG2之间存在一个电压差。

一种低功耗EEPROM读取电路的读取方法，包含以下步骤：

在完成第一EEPROM单元和第二EEPROM单元的擦除和写入后，浮栅MOS管M1的栅极是高电平，浮栅MOS管M2的栅极是低电平；或者浮栅MOS管M1的栅极是低电平，浮栅MOS管M2的栅极是高电平；

初始状态时，控制信号ENB是高电平，PMOS管M3的栅极和PMOS管M4的栅极是高电平，PMOS管M3关闭，PMOS管M4关闭；

初始状态时，控制信号ENB是高电平，延迟电路DELAY的输出端E是高电平，NMOS管M9的栅极和NMOS管M10的栅极是高电平，NMOS管M9导通，差分电路的第一输出端A是低电平，NMOS管M10导通，差分电路的第二输出端B是低电平；由于差分电路的第一输出端A是低电平，则PMOS管M6导通，NMOS管M8关闭；由于差分电路的第二输出端B是低电平，PMOS管M5导通，NMOS管M7关闭；

读取时，控制信号ENB变为低电平，PMOS管M3的栅极、PMOS管M4的栅极是低电平，PMOS管M3导通，PMOS管M4导通；如果第一浮栅信号FG1的电压小于第二浮栅信号FG2的电压，则浮栅MOS管M1的电流能力大于浮栅MOS管M2的电流能力，第一EEPROM单元的输出端C的电压大于第二EEPROM单元的输出端D的电压；反之，如果第一浮栅信号FG1的电压大于第二浮栅信号FG2的电压，则浮栅MOS管M1的电流能力小于浮栅MOS管M2的电流能力，第一EEPROM单元的输出端C的电压小于第二EEPROM单元的输出端D的电压；

读取时，控制信号ENB变为低电平，由于延迟电路DELAY的影响，延迟电路DELAY的输出端E延迟几ns后才变为低电平，在这几ns里延迟电路DELAY的输出端E仍保持高电平，则NMOS管M9的栅极、NMOS管10的栅极是高电平，PMOS管M5、PMOS管M6、NMOS管M7、NMOS管M8保持初始状态，PMOS管M5导通，PMOS管M6导通，NMOS管M7关闭，NMOS管M8关闭；当延迟电路DELAY的延迟时间结束，延迟电路DELAY的输出端E的电压变为低电平，NMOS管M9的栅极、NMOS管M10的栅极是低电平，NMOS管M9、NMOS管M10关闭，差分电路的第一输出端A的电压和差分电路的第二输出端B的电压开始升高，PMOS管M5和PMOS管M6的导通能力变弱；

如果第一浮栅信号FG1的电压小于第二浮栅信号FG2的电压，浮栅MOS管M1的电流能力大于浮栅MOS管M2的电流能力，第一EEPROM单元的输出端C的电压大于第二EEPROM单元的输出端D的电压，则差分电路的第一输出端A的电压比差分电路的第二输出端B的电压更快地上升，NMOS管M8比NMOS管M7提前导通，差分电路的第二输出端B的电压变低，PMOS管M5导通能力变强，差分电路的第一输出端A的电压进一步上升，直至NMOS管M8完全导通，差分电路的第二输出端B的电压变为低电平，PMOS管M5完全导通、NMOS管M7完全关闭，差分电路的第一输出端A变为高电平，PMOS管M6完全关闭，NMOS管M8完全导通，差分电路的第二输出端B变为低电平；

PMOS管M5、NMOS管M8、PMOS管M6、NMOS管M7形成正反馈回路；差分电路的第一输出端A是高电平，输出电路的第一输入端是高电平，反相器INV1的输出端是低电平；与非门NAND1的第一输入端是低电平，与非门NAND1的输出端是高电平；缓冲器BUF的输入端是高电平，缓冲器BUF的输出信号OUT为高电平；

所以读取时，如果第一浮栅信号FG1的电压小于第二浮栅信号FG2的电压，PMOS管M5导通，NMOS管M7关闭，PMOS管M6关闭，NMOS管M8导通，缓冲器BUF的输出信号OUT为高电平；反之，第一浮栅信号FG1的电压大于第二浮栅信号FG2的电压，PMOS管M5关闭，NMOS管M7导通，PMOS管M6导通，NMOS管M8关闭，缓冲器BUF的输出信号OUT为低电平。

本发明与现有技术相比，具有以下优点和效果：

1、本发明采用2个EEPROM单元，使用差分输入结构，只要求其中1个EERPOM单元的浮栅MOS管保持导通状态，2个EEPROM单元的浮栅MOS管的浮栅电压之间存在一个小电压差就可以；相比于现有技术采用1个EEPROM单元和电流源比较，需要浮栅MOS的电流大于电流源的电流，对EEPOMR单元的浮栅MOS管的浮栅电压有特别的要求，本发明对EEPROM单元的工艺要求更低，降低了EEPROM的成本；

2、本发明采用2个EEPROM单元，使用差分输入结构加正反馈环路，节省的电流源，EEPROM读取时不存在工作电流，降低了EEPROM的功耗。

附图说明

图1是本发明的一种低功耗EEPROM读取电路的示意图。

图2是本发明的一种低功耗EEPROM读取电路的电路原理图。

图3是现有技术的EEPROM读取电路的示意图。

图4是现有技术的EEPROM读取电路的电路原理图。

图5是本发明与现有技术在读取EEPROM时vdd电流的对比图。

图6是本发明在读取EEPROM时FG1电压和FG2电压的关系图。

具体实施方式

为了详细阐述本发明为达到预定技术目的而所采取的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清晰、完整地描述，显然，所描述的实施例仅仅是本发明的部分实施例，而不是全部的实施例，并且，在不付出创造性劳动的前提下，本发明的实施例中的技术手段或技术特征可以替换，下面将参考附图并结合实施例来详细说明本发明。

如图1所示，本发明的一种低功耗EEPROM读取电路，包含第一EEPROM单元、第二EEPROM单元、差分电路和输出电路，第一EEPROM单元的输出端与差分电路的第一输入端连接，第二EEPROM单元的输出端与差分电路的第二输入端连接，差分电路的输出端与输出电路的输入端连接，输出电路的输出端输出信号OUT，第一EEPROM单元和第二EEPROM单元中任意一个EEPROM单元的浮栅MOS管保持导通状态且第一EEPROM单元和第二EEPROM单元的浮栅MOS管的浮栅电压存在电压差。

如图2所示，第一EEPROM单元包含浮栅MOS管M1和PMOS管M3，浮栅MOS管M1的源极连接电源VDD，浮栅MOS管M1的漏极与PMOS管M3的源极连接，PMOS管M3的漏极作为第一EEPROM单元的输出端C，浮栅MOS管M1的栅极连接第一浮栅信号FG1，PMOS管M3的栅极连接控制信号ENB。

第二EEPROM单元包含浮栅MOS管M2和PMOS管M4，浮栅MOS管M2的源极连接电源VDD，浮栅MOS管M2的漏极与PMOS管M4的源极连接，PMOS管M4的漏极作为第二EEPROM单元的输出端D，浮栅MOS管M2的栅极连接第二浮栅信号FG2，PMOS管M4的栅极连接控制信号ENB。

差分电路包含PMOS管M5、PMOS管M6、NMOS管M7、NMOS管M8、NMOS管M9、NMOS管M10和延迟电路DELAY，PMOS管M5的源极作为差分电路的第一输入端，PMOS管M6的源极作为差分电路的第二输入端，PMOS管M5的漏极与PMOS管M6的栅极、NMOS管M7的漏极、NMOS管M8的栅极和NMOS管M9的漏极连接并作为差分电路的第一输出端A，PMOS管M6的漏极与PMOS管M5的栅极、NMOS管M8的漏极、NMOS管M7的栅极和NMOS管M10的漏极连接并作为差分电路的第二输出端B，NMOS管M9的源极、NMOS管M7的源极、NMOS管M8的源极和NMOS管M10的源极接地，NMOS管M9的栅极和NMOS管M10的栅极连接延迟电路DELAY的输出端E，延迟电路DELAY的输入端连接控制信号ENB。

输出电路包含反相器INV1、反相器INV2、与非门NAND1、与非门NAND2和缓冲器BUF，反相器INV1的输入端作为输出电路的第一输入端，反相器INV2的输入端作为输出电路的第二输入端，反相器INV1的输出端与与非门NAND1的第一输入端连接，反相器INV2的输出端与与非门NAND2的第一输入端连接，与非门NAND1的输出端与缓冲器BUF的输入端和与非门NAND2的第二输入端连接，与非门NAND2的输出端与与非门NAND1的第二输入端连接，缓冲器BUF的输出端作为输出电路的输出端并输出信号OUT。

其中，如图6所示，第一浮栅信号FG1和第二浮栅信号FG2的电平高低状态相反。第一浮栅信号FG1和第二浮栅信号FG2之间存在一个电压差。

一种低功耗EEPROM读取电路的读取方法，包含以下步骤：

在完成第一EEPROM单元和第二EEPROM单元的擦除和写入后，浮栅MOS管M1的栅极是高电平，浮栅MOS管M2的栅极是低电平；或者浮栅MOS管M1的栅极是低电平，浮栅MOS管M2的栅极是高电平。

初始状态时，控制信号ENB是高电平，PMOS管M3的栅极和PMOS管M4的栅极是高电平，PMOS管M3关闭，PMOS管M4关闭。

初始状态时，控制信号ENB是高电平，延迟电路DELAY的输出端E是高电平，NMOS管M9的栅极和NMOS管M10的栅极是高电平，NMOS管M9导通，差分电路的第一输出端A是低电平，NMOS管M10导通，差分电路的第二输出端B是低电平；由于差分电路的第一输出端A是低电平，则PMOS管M6导通，NMOS管M8关闭；由于差分电路的第二输出端B是低电平，PMOS管M5导通，NMOS管M7关闭。

读取时，控制信号ENB变为低电平，PMOS管M3的栅极、PMOS管M4的栅极是低电平，PMOS管M3导通，PMOS管M4导通；如果第一浮栅信号FG1的电压小于第二浮栅信号FG2的电压，则浮栅MOS管M1的电流能力大于浮栅MOS管M2的电流能力，第一EEPROM单元的输出端C的电压大于第二EEPROM单元的输出端D的电压；反之，如果第一浮栅信号FG1的电压大于第二浮栅信号FG2的电压，则浮栅MOS管M1的电流能力小于浮栅MOS管M2的电流能力，第一EEPROM单元的输出端C的电压小于第二EEPROM单元的输出端D的电压。所以第一浮栅信号FG1的电压和第二浮栅信号FG2的电压只要有小的电压差，浮栅MOS管M1的电流能力和浮栅MOS管M2的电流能力就有区别，第一EEPROM单元的输出端C的电压和第二EEPROM单元的输出端D的电压就存在电压差。

读取时，控制信号ENB变为低电平，由于延迟电路DELAY的影响，延迟电路DELAY的输出端E延迟几ns后才变为低电平，在这几ns里延迟电路DELAY的输出端E仍保持高电平，则NMOS管M9的栅极、NMOS管10的栅极是高电平，PMOS管M5、PMOS管M6、NMOS管M7、NMOS管M8保持初始状态，PMOS管M5导通，PMOS管M6导通，NMOS管M7关闭，NMOS管M8关闭；当延迟电路DELAY的延迟时间结束，延迟电路DELAY的输出端E的电压变为低电平，NMOS管M9的栅极、NMOS管M10的栅极是低电平，NMOS管M9、NMOS管M10关闭，差分电路的第一输出端A的电压和差分电路的第二输出端B的电压开始升高，PMOS管M5和PMOS管M6的导通能力变弱。

如果第一浮栅信号FG1的电压小于第二浮栅信号FG2的电压，浮栅MOS管M1的电流能力大于浮栅MOS管M2的电流能力，第一EEPROM单元的输出端C的电压大于第二EEPROM单元的输出端D的电压，则差分电路的第一输出端A的电压比差分电路的第二输出端B的电压更快地上升，NMOS管M8比NMOS管M7提前导通，差分电路的第二输出端B的电压变低，PMOS管M5导通能力变强，差分电路的第一输出端A的电压进一步上升，直至NMOS管M8完全导通，差分电路的第二输出端B的电压变为低电平，PMOS管M5完全导通、NMOS管M7完全关闭，差分电路的第一输出端A变为高电平，PMOS管M6完全关闭，NMOS管M8完全导通，差分电路的第二输出端B变为低电平。

PMOS管M5、NMOS管M8、PMOS管M6、NMOS管M7形成正反馈回路；差分电路的第一输出端A是高电平，输出电路的第一输入端是高电平，反相器INV1的输出端是低电平；与非门NAND1的第一输入端是低电平，与非门NAND1的输出端是高电平；缓冲器BUF的输入端是高电平，缓冲器BUF的输出信号OUT为高电平。

所以读取时，如果第一浮栅信号FG1的电压小于第二浮栅信号FG2的电压，PMOS管M5导通，NMOS管M7关闭，PMOS管M6关闭，NMOS管M8导通，缓冲器BUF的输出信号OUT为高电平；反之，第一浮栅信号FG1的电压大于第二浮栅信号FG2的电压，PMOS管M5关闭，NMOS管M7导通，PMOS管M6导通，NMOS管M8关闭，缓冲器BUF的输出信号OUT为低电平。

本发明采用2个EEPROM单元，使用差分输入结构，只要求其中1个EERPOM单元的浮栅MOS管保持导通状态，2个EEPROM单元的浮栅MOS管的浮栅电压之间存在一个小电压差就可以；相比于现有技术采用1个EEPROM单元和电流源比较，需要浮栅MOS的电流大于电流源的电流，对EEPOMR单元的浮栅MOS管的浮栅电压有特别的要求，本发明对EEPROM单元的工艺要求更低，降低了EEPROM的成本。本发明采用2个EEPROM单元，使用差分输入结构加正反馈环路，节省的电流源，如图5所示，EEPROM读取时不存在工作电流，降低了EEPROM的功耗。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质，在本发明的精神和原则之内，对以上实施例所作的任何简单的修改、等同替换与改进等，均仍属于本发明技术方案的保护范围之内。

Claims (8)

1.一种低功耗EEPROM读取电路，其特征在于：包含第一EEPROM单元、第二EEPROM单元、差分电路和输出电路，第一EEPROM单元的输出端与差分电路的第一输入端连接，第二EEPROM单元的输出端与差分电路的第二输入端连接，差分电路的输出端与输出电路的输入端连接，输出电路的输出端输出信号OUT，第一EEPROM单元和第二EEPROM单元中任意一个EEPROM单元的浮栅MOS管保持导通状态且第一EEPROM单元和第二EEPROM单元的浮栅MOS管的浮栅电压存在电压差。

2.根据权利要求1所述的一种低功耗EEPROM读取电路，其特征在于：所述第一EEPROM单元包含浮栅MOS管M1和PMOS管M3，浮栅MOS管M1的源极连接电源VDD，浮栅MOS管M1的漏极与PMOS管M3的源极连接，PMOS管M3的漏极作为第一EEPROM单元的输出端C，浮栅MOS管M1的栅极连接第一浮栅信号FG1，PMOS管M3的栅极连接控制信号ENB。

3.根据权利要求2所述的一种低功耗EEPROM读取电路，其特征在于：所述第二EEPROM单元包含浮栅MOS管M2和PMOS管M4，浮栅MOS管M2的源极连接电源VDD，浮栅MOS管M2的漏极与PMOS管M4的源极连接，PMOS管M4的漏极作为第二EEPROM单元的输出端D，浮栅MOS管M2的栅极连接第二浮栅信号FG2，PMOS管M4的栅极连接控制信号ENB。

4.根据权利要求1所述的一种低功耗EEPROM读取电路，其特征在于：所述差分电路包含PMOS管M5、PMOS管M6、NMOS管M7、NMOS管M8、NMOS管M9、NMOS管M10和延迟电路DELAY，PMOS管M5的源极作为差分电路的第一输入端，PMOS管M6的源极作为差分电路的第二输入端，PMOS管M5的漏极与PMOS管M6的栅极、NMOS管M7的漏极、NMOS管M8的栅极和NMOS管M9的漏极连接并作为差分电路的第一输出端A，PMOS管M6的漏极与PMOS管M5的栅极、NMOS管M8的漏极、NMOS管M7的栅极和NMOS管M10的漏极连接并作为差分电路的第二输出端B，NMOS管M9的源极、NMOS管M7的源极、NMOS管M8的源极和NMOS管M10的源极接地，NMOS管M9的栅极和NMOS管M10的栅极连接延迟电路DELAY的输出端E，延迟电路DELAY的输入端连接控制信号ENB。

5.根据权利要求1所述的一种低功耗EEPROM读取电路，其特征在于：所述输出电路包含反相器INV1、反相器INV2、与非门NAND1、与非门NAND2和缓冲器BUF，反相器INV1的输入端作为输出电路的第一输入端，反相器INV2的输入端作为输出电路的第二输入端，反相器INV1的输出端与与非门NAND1的第一输入端连接，反相器INV2的输出端与与非门NAND2的第一输入端连接，与非门NAND1的输出端与缓冲器BUF的输入端和与非门NAND2的第二输入端连接，与非门NAND2的输出端与与非门NAND1的第二输入端连接，缓冲器BUF的输出端作为输出电路的输出端并输出信号OUT。

6.根据权利要求3所述的一种低功耗EEPROM读取电路，其特征在于：所述第一浮栅信号FG1和第二浮栅信号FG2的电平高低状态相反。

7.根据权利要求6所述的一种低功耗EEPROM读取电路，其特征在于：所述第一浮栅信号FG1和第二浮栅信号FG2之间存在一个电压差。

8.一种权利要求1-7任一项所述的低功耗EEPROM读取电路的读取方法，其特征在于包含以下步骤：

在完成第一EEPROM单元和第二EEPROM单元的擦除和写入后，浮栅MOS管M1的栅极是高电平，浮栅MOS管M2的栅极是低电平；或者浮栅MOS管M1的栅极是低电平，浮栅MOS管M2的栅极是高电平；

初始状态时，控制信号ENB是高电平，PMOS管M3的栅极和PMOS管M4的栅极是高电平，PMOS管M3关闭，PMOS管M4关闭；

初始状态时，控制信号ENB是高电平，延迟电路DELAY的输出端E是高电平，NMOS管M9的栅极和NMOS管M10的栅极是高电平，NMOS管M9导通，差分电路的第一输出端A是低电平，NMOS管M10导通，差分电路的第二输出端B是低电平；由于差分电路的第一输出端A是低电平，则PMOS管M6导通，NMOS管M8关闭；由于差分电路的第二输出端B是低电平，PMOS管M5导通，NMOS管M7关闭；

读取时，控制信号ENB变为低电平，PMOS管M3的栅极、PMOS管M4的栅极是低电平，PMOS管M3导通，PMOS管M4导通；如果第一浮栅信号FG1的电压小于第二浮栅信号FG2的电压，则浮栅MOS管M1的电流能力大于浮栅MOS管M2的电流能力，第一EEPROM单元的输出端C的电压大于第二EEPROM单元的输出端D的电压；反之，如果第一浮栅信号FG1的电压大于第二浮栅信号FG2的电压，则浮栅MOS管M1的电流能力小于浮栅MOS管M2的电流能力，第一EEPROM单元的输出端C的电压小于第二EEPROM单元的输出端D的电压；

读取时，控制信号ENB变为低电平，由于延迟电路DELAY的影响，延迟电路DELAY的输出端E延迟几ns后才变为低电平，在这几ns里延迟电路DELAY的输出端E仍保持高电平，则NMOS管M9的栅极、NMOS管10的栅极是高电平，PMOS管M5、PMOS管M6、NMOS管M7、NMOS管M8保持初始状态，PMOS管M5导通，PMOS管M6导通，NMOS管M7关闭，NMOS管M8关闭；当延迟电路DELAY的延迟时间结束，延迟电路DELAY的输出端E的电压变为低电平，NMOS管M9的栅极、NMOS管M10的栅极是低电平，NMOS管M9、NMOS管M10关闭，差分电路的第一输出端A的电压和差分电路的第二输出端B的电压开始升高，PMOS管M5和PMOS管M6的导通能力变弱；

如果第一浮栅信号FG1的电压小于第二浮栅信号FG2的电压，浮栅MOS管M1的电流能力大于浮栅MOS管M2的电流能力，第一EEPROM单元的输出端C的电压大于第二EEPROM单元的输出端D的电压，则差分电路的第一输出端A的电压比差分电路的第二输出端B的电压更快地上升，NMOS管M8比NMOS管M7提前导通，差分电路的第二输出端B的电压变低，PMOS管M5导通能力变强，差分电路的第一输出端A的电压进一步上升，直至NMOS管M8完全导通，差分电路的第二输出端B的电压变为低电平，PMOS管M5完全导通、NMOS管M7完全关闭，差分电路的第一输出端A变为高电平，PMOS管M6完全关闭，NMOS管M8完全导通，差分电路的第二输出端B变为低电平；

PMOS管M5、NMOS管M8、PMOS管M6、NMOS管M7形成正反馈回路；差分电路的第一输出端A是高电平，输出电路的第一输入端是高电平，反相器INV1的输出端是低电平；与非门NAND1的第一输入端是低电平，与非门NAND1的输出端是高电平；缓冲器BUF的输入端是高电平，缓冲器BUF的输出信号OUT为高电平；

所以读取时，如果第一浮栅信号FG1的电压小于第二浮栅信号FG2的电压，PMOS管M5导通，NMOS管M7关闭，PMOS管M6关闭，NMOS管M8导通，缓冲器BUF的输出信号OUT为高电平；反之，第一浮栅信号FG1的电压大于第二浮栅信号FG2的电压，PMOS管M5关闭，NMOS管M7导通，PMOS管M6导通，NMOS管M8关闭，缓冲器BUF的输出信号OUT为低电平。