KR100331011B1 - 입력 리시버 회로 - Google Patents

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가네코 히사시
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Abstract

입력 리시버 회로는 입력 신호의 상승시 및 하강시의 전파 시간간의 차를 감소시킬 수 있고 반도체 메모리 장치들에 사용하기 적합하다. 입력 리시버 회로는 노드와, 6개의 N 채널 (N-ch) MOS 트랜지스터들과 2개의 P채널(P-ch) MOS 트랜지스터들을 포함한다. 제 1 및 제 2 N-ch 트랜지스터는 활성화 신호를 수신하고 접지된 소스를 가진다. 제 3 및 제 4 N-ch 트랜지스터는 제 1 및 제 2 신호를 수신하고 제 1 및 제 2 N-ch 트랜지스터들의 드레인에 각각 접속되어 있는 소스를 가진다. 제 5 및 제 6 N-ch트랜지스터들은 노드에 접속되어 있는 게이트를 가지며 제 3 및 제 4 N-ch 트랜지스터들과 병렬로 각각 제공된다. 제 1 및 제 2의 P-ch트랜지스터들의 소스들에는 전원 전압이 공급된다. 제 1 및 제 2 P-ch트랜지스터들의 드레인들은 각각 제 3 및 제 4 N-ch트랜지스터들의 드레인들에 접속된다. 제 1 및 제 2 P-ch 트랜지스터들의 게이트들은 노드에 접속된다. 제 2 P-ch 트랜지스터는 드레인 전압을 출력 신호로서 출력한다.

Description

입력 리시버 회로{Input receiver circuit}
(기술분야)
본 발명은 외부로부터 내부 회로로 입력된 신호를 송신하는데 사용되는 입력 리시버 회로에 관한 것으로, 특히 반도체 메모리 장치 등에서 입력 회로로 적합하게 사용되는 입력 리시버 회로에 관한 것이다.
(종래 기술)
입력 리시버 회로는 반도체 메모리 장치와 같은 집적회로(IC)내에 설치되며 외부로부터 집적회로로 공급될 신호를 수신하고, 그 수신된 신호를 내부 신호로 변환하고, 그 다음 집적회로내의 각 회로 블록들로 그 내부 신호를 공급한다.
도 1은 입력 리시버 회로를 갖는 반도체 메모리 장치의 주요 부분 구성을 도시한다. 도 1에서는, 주로 반도체 메모리 장치(1)의 신호 입력부를 예시한다.
도 1에 예시된 반도체 메모리 장치(1)는 SDRAM(동기 다이나믹 랜덤 액세스 메모리, Synchronous Dynamic Random Access Memory)로서 구성된다. 반도체 메모리 장치(1)는 플립-플롭(flip-flop) 회로들(3 및 4); 입력 리시버 회로들(71, 72및 73); 내부에 복수의 메모리 셀이 배열된 메모리 셀 어레이(9); 열 어드레스들의 디코딩 후 열 어드레스들을 메모리 셀 어레이(9)로 공급하기 위한 열 디코더(23); 행 어드레스들의 디코딩 후 행 어드레스들을 메모리 셀 어레이(9)로 공급하기 위한 행 디코더(22); 및 메모리 셀 어레이(9)와 행 디코더(22) 사이에 제공된 센스 증폭기(24)를 포함한다. 클록 신호(101), 어드레스 신호(102) 및 데이타 신호(103)는 외부로부터 이러한 반도체 메모리 장치(1)에 공급된다. 이들 신호들(101 내지 103)은 입력 리시버 회로들(71, 72및 73)에 의해 각각 한번 수신되어 각각 내부 클록 신호(104), 내부 어드레스 신호(105) 및 내부 데이타 신호(106)로서 내부 회로들로 송신된다. 플립-플롭 회로(3 및 4)는 내부 클록 신호(104)의 리딩 엣지에 동기하여 내부 어드레스 신호(105) 및 내부 데이타 신호(106) 각각을 래치(latch)한다. 그 다음, 플립-플롭 회로(3)에 의해 래치된 내부 어드레스 신호(105)는 열 디코더(23) 및 행 디코더(22)로 입력되며, 플립-플롭 회로(4)에 의해 래치된 내부 데이타 신호(106)는 센스 증폭기(24)로 입력되어, 메모리 셀 어레이(9)에 대한 데이타 판독/기록 동작이 실행된다. 전술한 바와 같이, 클록 신호의 상승에 동기하여 데이타 신호 및 어드레스 신호를 래치하기 위한 SDRAM, 즉, 데이타 스트로브가 단일 방향으로 실행되는 SDRAM은 이하 SDR(Single Data Rate)- SDRAM이라 한다.
도 2는 입력 리시버 회로(71, 72및 73) 각각의 구성을 도시한다. 이들 종래 입력 리시버 회로 각각은 N 채널 MOS(금속-산화물-반도체) 트랜지스터들(11 내지 14), P 채널 MOS 트랜지스터들(15 및 16), 및 인버터(21)를 포함한다.
활성화 신호(10)는 N 채널 MOS 트랜지스터들(11 및 12) 각각의 게이트에 입력되며, 트랜지스터들(11 및 12) 각각의 소스는 접지된다. N 채널 MOS 트랜지스터(11 및 12)은 예컨대 전력 하강 모드의 경우 입력 리시버 회로가 동작하지 않을 때 회로를 통하여 흐르는 전류를 컷오프(cut off)함으로써 전력 소모를 감소시키는 전력 커팅(power cutting) 트랜지스터들이다. 활성화 신호(10)는 입력 리시버 회로가 비활성 상태로 될 때 그라운드 전위를 취하는 신호이다.
N 채널 MOS 트랜지스터(13)는 전원 전압의 절반인 기준 전압(VREF)을 그 게이트에서 수신하며, 그 소스는 N 채널 MOS 트랜지스터(11)의 드레인에 접속된다. P 채널 MOS 트랜지스터(15)의 소스에는 전원 전압(VCC)이 공급되며 그 드레인은 N 채널 MOS 트랜지스터(13)의 드레인에 접속된다. P 채널 MOS 트랜지스터(15)의 게이트 및 드레인은 서로 접속된다. P 채널 MOS 트랜지스터(16)의 소스에는 전원 전압이 공급되며, 그 게이트는 P 채널 트랜지스터(15)의 게이트에 접속된다. P 채널 MOS 트랜지스터들(15 및 16)의 게이트들은 노드(33)에 상호 접속된다. N 채널 MOS 트랜지스터(14)의 드레인은 P 채널 MOS 트랜지스터(12)의 드레인에 접속되며, 그 게이트에는 입력 신호(VIN)가 인가되며, 그 소스는 N 채널 MOS 트랜지스터(12)의 드레인에 접속된다. 인버터(21)는 P 채널 MOS 트랜지스터(16)의 드레인 전압을 수신하며 P 채널 MOS 트랜지스터(16)의 드레인 전압의 논리 레벨을 반전하여 그 논리 레벨을 출력 신호(VOUT)로서 출력한다. 인버터(21)가 제공되어 그라운드 전위에서 전원 전압까지의 범위의 신호 진폭이 보장되도록 하며 입력 신호(VIN) 및 출력 신호(VOUT)의 논리값들이 동일하게 된다.
다음에, 종래 입력 리시버 회로의 동작이 도 2를 참조하여 서술된다.
입력 신호(VIN)의 전압이 더욱 높아지면, N 채널 MOS 트랜지스터(14)의 온-저항은 더욱 작게 되며, 그 결과 P 채널 MOS 트랜지스터(16)의 드레인 전압은 더욱 낮아진다. 이에 반하여, 입력 신호(VIN)의 전압이 더욱 낮아지면, N 채널 MOS 트랜지스터(14)의 온-저항은 더욱 커지게 되며, 그 결과 P 채널 MOS 트랜지스터(16)의 드레인 전압은 더욱 높아진다.
기준 전압(VREF)이 낮아지면, N 채널 MOS 트랜지스터(13)의 온-저항이 커지게 되며, 그 결과 노드(33)에서의 전위는 더욱 높아지게 된다. 이러한 이유 때문에, P 채널 MOS 트랜지스터들(15 및 16)의 게이트 전압들은 더욱 높아지게 되며, 그 결과 P 채널 MOS 트랜지스터(16)의 온-저항은 더욱 커지게 되고, P 채널 MOS 트랜지스터(16)의 드레인 전압이 더욱 낮아지는 결과를 초래한다.
전술한 바와 같이, 입력 리시버 회로는 기준 전압(VREF)을 기준으로 사용하여 입력 신호(VIN)의 논리값을 결정하기 위한 차동 비교기로서 동작한다. 특히, 입력 신호(VIN)가 기준 전압(VREF)보다 더 높게 될 때, 출력 신호(VOUT)는 레벨이 높아지며, 입력 신호(VIN)가 기준 전압(VREF)보다 더 낮아질 때, 출력 신호(VOUT)는 레벨이 낮아진다.
반도체 메모리 장치들의 입력/출력 전압들을 참조하여, JEDEC(Joint Electronic Device Engineering Council-Electronic Industrial Association)에 의해 정의된 SSTL-2 인터페이스와 같은 표준들이 있다. SSTL-2 인터페이스 표준에서는, 비교적 낮은 전압, 예컨대 VREF= 1.25 ± 0.1V, VIN(최대)/VIN(최소) = VREF± 0.35V 이다. 여기서, VREF= 1.15V 및 VIN(최소) = VREF- 0.35V 일 때, 입력 전압(VIN)은 가장 낮은 전압이 된다. 이 경우에 VIN(최소)은 다음 수학식 1에서 얻어진 바와 같이 0.8V 이다.
N 채널 MOS 트랜지스터(14)의 임계 전압은 VTN이라고 가정하며 게이트 및 소스 사이의 전압은 VGS이라고 가정하고, N 채널 MOS 트랜지스터(14)의 드레인으로부터 소스로 흐르는 전류(I)는 다음 수학식 2에 의해 얻어진다.
수학식 2에서, β는 β= WㆍμㆍC0/L 로 표현되는 계수이며, W는 게이트 폭이며, μ는 채널을 통과하는 전도 전자들의 표면 이동도이고, C0는 게이트 산화막의 캐패시턴스이며, L은 게이트 길이이다.
여기서, N 채널 MOS 트랜지스터(12)의 소스 및 드레인 사이 전압이 무시될 때조차도, VGS가 대략 VIN과 동일하기 때문에 VGS는 상기 수학식 1에서 얻어진 것과 같이 0.8V 이다. 입력 리시버 회로가 N 채널 MOS 트랜지스터(14)의 임계 전압(VTN)을 0.6V 라고 가정하여 설계될 때, 실제 임계 전압(VTN)은 제조 공정상에서 이온 주입량의 불균일로 인하여 약 ± 0.15V의 범위에서 변한다. 그러므로, 최악의 경우에, 임계 전압(VTN)은 0.75V 와 동일하게 될 것이다. 전류(I)는 이들 값들이 수학식 2에 대입될 때 다음 수학식 3으로 표현된다.
수학식 3을 참조하면, (VGS- VTN)는 0.05 만큼 작기 때문에, 역시 전류(I)의 값이 작게 된다. 실제로, N 채널 MOS 트랜지스터(12)의 소스 및 드레인 사이 전압은 제로(0)가 아니기 때문에, VGS〈 O.8V 는 만족되며, 그 결과 전류(I)는 더욱더 작아지게 된다. 이러한 이유 때문에, N 채널 MOS 트랜지스터(14)에서, 입력 신호(VIN)에 대한 이득은 거의 얻어질 수가 없다.
도 3은 입력 신호(VIN)가 도 2의 종래 수신기 회로에서 최악의 VTN인 경우에 최소값을 가질 때, 시뮬레이션에 의해 얻어지는 기준 전압(VREF)에 관한 전파 시간에서의 변화 결과를 보이는 그래프이다. 도 3의 그래프에서, 실선은 입력 신호(VIN)가 상승될 때의 전파 시간을 나타내며, 점선은 입력 신호(VIN)가 하강할 때의 전파 시간을 나타낸다. 여기서, 그 전파 시간은 입력 신호(VIN)가 고 레벨에서 저 레벨로 천이한 후 출력 신호(VOUT)가 고 레벨에서 저 레벨로 변화할 때까지의 시간 주기이다. 또는, 그 전파 시간은 입력 신호(VIN)가 저 레벨에서 고 레벨로 천이한 후 출력 신호(VOUT)가 저 레벨에서 고 레벨로 변화할 때까지의 시간 주기이다.
입력 신호가 고 레벨에서 저 레벨로 변화할 때의 전파 시간과 입력 신호가 저 레벨에서 고 레벨로 변화할 때의 전파 시간의 차이가 전파 시간 차다.
도 3의 그래프를 참조하면, 기준 전압(VREF)이 1.15V 일 때, 입력 신호의 상승시의 전파 시간은 0.87 ns 이며 입력 신호의 하강시의 전파 시간은 1.26 ns 이다. 이 경우, 전파 시간의 차이는 1.26에서 0.87을 감산함으로써 얻어진 0.39 ns(≒0.4 ns)이다. 기준 전압(VREF)이 1.15V 일 때, 그 전파 시간의 차이는 약 0.4 ns 이며, 입력 신호가 저 레벨에서 고 레벨로 변화할 때의 전파 시간은 입력 신호가 고 레벨에서 저 레벨로 변화할 때의 전파 시간보다 0.4 ns 만큼 더 짧다.
전파 시간 차를 짧게 하기 위해서는, N 채널 MOS 트랜지스터(14)의 임계 전압의 표준 값(도 2 참조)이 0.6V 보다 더욱 낮아져야 만족된다. 그러나, N 채널 MOS 트랜지스터(14)의 임계값(VTN)이 더욱 낮아지면, 동일한 제조 공정들로 형성된 다른 N 채널 MOS 트랜지스터들의 임계값들도 역시 낮아지게 된다. 만일 이들 N 채널 MOS 트랜지스터들이 전압이 대기 상태에서 인가되는 위치에 사용된다면, MOS 트랜지스터의 부-임계 전류가 무시될 수 있으며, 누설 전류의 증가를 초래한다. 이러한 이유 때문에, 이것은 반도체 메모리 장치가 반도체 메모리 장치 전체의 대기 전류에 대한 스펙을 만족할 수 없다는 사실에 이르게 된다. 다른 한편으로, 전술한 문제는 N 채널 MOS 트랜지스터를 형성하기 위한 제조 공정들이 독립적으로 제공될 때에만 해결될 수 있으며 다른 N 채널 MOS 트랜지스터들의 임계 전압이 그대로 남아 있음과 동시에 단지 N 채널 MOS 트랜지스터(14)의 임계 전압만이 낮아지게 될 때 해결될 수 있다. 그러나, 이것을 달성하기 위하여는, 공정 설계에서 설정될 일종의 임계값이 증가하며 공정들 수가 증가하여 반도체 메모리 장치의 비용 증가로 이어진다.
도 4는 클록 신호의 리딩 엣지에서 데이타 신호 및 어드레스 신호를 래치하는 전술한 종래 SDR-SDRAM내의 클록 신호(101) 및 데이타 신호(103)간의 관계를 보이는 타이밍 챠트이다. 여기서, 클록 신호(101)의 주파수는 100Hz 로 설정된다. 클록 신호(101) 및 내부 클록 신호(104) 모두의 주기는 10 ns 이다.
SDR-SDRAM에서, 내부 데이타 신호(103)는 플립-플롭 회로(4)내에서 내부 클록 신호(104)의 상승에 의해 래치된다. 여기서, 플립-플롭 회로(4)가 내부 데이타 신호(104)의 리딩 엣지에서 내부 데이타 신호(106)를 확실하게 래치할 수 있도록 하기 위해서는, 내부 데이타 신호(106)가 내부 클록 신호(104)의 상승 직전 및 직후의 소정의 시간 주기 동안 변화를 일으키지 않도록 유지되어야만 한다. 그러므로, 내부 데이타 신호(106)가 내부 클록 신호(104)가 상승하기 전에 유지되어야 하는 세트-업 시간(set-up time)(30)과 내부 데이타 신호(106)가 내부 클록 신호(104)가 상승한 후 유지되어야 하는 홀드 시간(hold time)(31)이 플립-플롭 회로(4)를 위해 필요하다. 세트-업 시간 및 홀드 시간 전체는 플립-플롭 회로(4)의 윈도우 시간(window time)으로 부른다. 전술한 세트-업 시간, 홀드 시간 및 윈도우 시간은 내부 클록 신호(104) 및 내부 데이타 신호(106) 각각에 대해 정의되며, 세트-업 시간, 홀드 시간 및 윈도우 시간은 또한 클록 신호(101) 및 데이타 신호(103)에 대해 유사하게 정의된다.
도 4에 도시된 바와 같이, 데이타 신호(103)가 클록 신호(101)의 상승 이전에 유지되어야 하는 시간이 세트-업 시간(30)이며, 데이타 신호(103)가 클록 신호(101)의 상승 후에 유지되어야 하는 시간이 홀드 시간(31)이다. 세트-업 시간(30) 및 홀드 시간(31)의 전체 시간은 데이타 신호(103)의 윈도우 시간(32)이다. 데이타 신호(103)의 윈도우 시간(32)은 입력 리시버 회로(71내지 73)의 전파 시간 차를 플립-플롭 회로(4)의 윈도우 시간에 더함으로써 얻어진 시간이다.
다음에, 입력 리시버 회로들의 전파 시간 차에 의한 윈도우 시간의 변화 상황들은 도 5a 및 도 5b를 사용하여 서술된다. 도 5a는 고 레벨 데이타가 클록 신호의 리딩 엣지에서 래치되는 경우의 타이밍 챠트이며, 도 5b는 저 레벨 데이타가 클록 신호의 리딩 엣지에서 래치되는 경우의 타이밍 챠트이다. 여기서, tR은 클록 신호(101)의 상승시의 전파 시간을 나타내며; tF는 내부 데이타 신호(106)의 하강시의 전파 시간을 나타내며; tS는 데이터 신호(103)의 세트 업 시간을 나타내고, tH는 데이타 신호(103)의 홀드 시간을 표시하고; tSI는 플립-플롭 회로(4)의 세트-업 시간을 표시하며; tHI는 플립-플롭 회로(4)의 홀드 시간을 표시한다. 전술한 바와 같이, 구체적으로 설명하기 위하여, 도 3에서 도시된 것과 같이 지정값들의 범위에서 최악의 경우에 입력 리시버 회로의 전파 시간 차(tF- tR)는 0.4 ns 가 된다. 고 레벨 데이타 신호(103)가 클록 신호(101)의 상승에 의해 래치될 때 세트-업 시간(tS) 및 홀드 시간(tH)은 도 5a에서 예시되어 있는 바와 같이, 다음 수학식 4 및 수학식 5에 의해 각각 얻어진다.
수학식 4로부터 이해되는 바와 같이, 데이타 신호(103)의 세트-업 시간(tS)은 플립-플롭 회로(4)의 세트-업 시간(tSI)과 동일하며, 그것은 입력 리시버 회로들에 의해 감소되지 않는다. 더욱이, 수학식 5로부터 이해되는 바와 같이, 데이타 신호(103)의 홀드 시간(tH)는 플립-플롭 회로(4)의 홀드 시간(tHI)보다 0.4 ns 만큼 더 짧으며, 또한 입력 리시버 회로들에 의해 감소되지 않는다.
다른 한편으로, 저 레벨 데이타 신호(103)가 클록 신호(101)의 상승 시간에서 래치될 때 세트-업 시간(tS) 및 홀드 시간(tH)은 도 5b에 예시되는 바와 같이, 다음 수학식 6 및 7 에 의해 각각 얻어진다.
수학식 6으로부터 이해되는 바와 같이, 데이타 신호(103)의 세트-업 시간(tS)은 플립-플롭 회로(4)의 세트-업 시간(tSI) 보다 0.4 ns 만큼 더 길며, 입력 리시버 회로들의 전파 시간 차에 의해 감소된다. 더욱이, 수학식 7로부터 이해되는 바와 같이, 데이타 신호(103)의 홀드 시간(tH)은 플립-플롭 회로(4)의 홀드 시간(tHI)과 동일하며, 그것은 입력 리시버 회로들에 의해 감소되지 않는다.
입력 리시버 회로의 전파 시간 차(tF- tR)가 0.4 ns 인 경우에, 데이타 신호(103)의 세트-업 시간(tS)은 플립-플롭 회로(4)의 세트-업 시간(tSI) 보다 더 길며, 저 레벨 데이타 신호(103)가 클록 신호(101)의 상승 시간에 래치될 때만이 악화된다. 특히, 데이타 신호(103)의 윈도우 시간은 플립-플롭 회로(4)의 윈도우 시간보다 그 전파 시간 차인 0.4 ns 만큼 더 길며 악화된다.
앞선 설명에서는, 입력 리시버 회로의 하강시의 전파 시간(tF)이 상승시의 전파 시간(tR) 보다 더 긴 경우를 서술하였다. 반면에, 전파 시간(tR)이 전파시간(tF) 보다 더 긴 경우, 고 레벨 데이타 신호(103)가 클록 신호(101)의 상승시 래치될 때 홀드 시간은 감소한다.
상술한 바와 같이, 데이타 신호(103)가 SDR-SDRAM과 같은 클록 신호(101)의 리딩 엣지에서만 래치될 때, 데이타 신호(103)의 윈도우 시간은 전달 시간만큼 플립-플롭 회로(4)의 윈도우 시간보다 길어지고, 악화된다.
상술한 SDR-SDRAM 외에, 데이타 신호를 래칭하기 위한 클록 신호외에 데이타 래치 신호를 각각 사용하는 데이타 신호의 상승 및 하강 양쪽에서 데이타 신호를 래치하는 몇몇 SDRAMs 이 있다. 이러한 양방향 데이타 스토로브를 수행하는 SDRAM은 DDR(Double Data Rate)-SDRAM 이라 칭한다. 종래 입력 리시버 회로가 DDR-SDRAM 에 사용되는 경우에, 전파 시간 차로 인한 윈도우 시간의 감소는 보다 중요해진다.
도 6은 DDR-SDRAM인 반도체 메모리 디바이스의 구조를 도시한다. 도 6에 도시된 반도체 메모리 디바이스(41)는 입력 리시버 회로(74), 버퍼(6), 인버터(8), 플립-플롭 회로(5) 및 멀티플렉서(25)가 새롭게 추가되고 데이타 래치 신호(107)가 외부로부터 입력된다는 점에서 도 1에 도시된 반도체 메모리 디바이스(1)와는 다르다.
데이타 래치 신호(107)는 일단 입력 리시버 회로(74)에 입력되고, 그로부터 내부 데이타 래치 신호(108)로서 출력된다. 내부 데이타 래치 신호(108)는 버퍼(6)를 통해 플립-플롭 회로(4)로 공급되고 또한 인버터(8)를 통해 플립-플롭 회로(5)로 공급된다. 버퍼(6)는 인버터(8)의 지연 시간과 동일한 지연 시간을 발생하고, 보상된 지연 시간이 플립-플롭 회로(4, 5)에 입력되는 내부 데이타 래치 신호(108)의 타이밍과 일치하도록 하기 위해 인버터(8)의 지연 시간을 보상하도록 하기 위해 제공된다. 플립-플롭 회로(4)는 내부 데이타 래치 신호(108)가 상승하는 타이밍에 내부 데이타 신호(106)를 래치하고, 플립-플롭(5)는 내부 데이타 신호(108)이 하강하는 타이밍에 내부 데이타 신호(106)를 래치한다.
멀티플렉서(25)는 플립-플롭 회로(5)에 의해 래치된 신호와 플립-플롭 회로(4)에 의해 래치된 신호를 다중화하고 계산 결과를 센스 증폭기(24)로 출력한다.
이 DDR-SDRAM의 동작을 도 7에 도시된 타이밍 챠트를 참조하여 설명하겠다. 클록 신호(101)의 주파수는 도 4에 도시된 것과 유사한 100MHz이고, 데이타 래치 신호(107)의 상승 및 하강 사이의 시간 간격은 5ns가 된다.
내부 데이타 신호(106)는 플립-플롭 회로(4, 5)내 내부 래치 신호(108)의 리딩 엣지 및 트레일링 엣지에서 각각 5ns 의 간격으로 래치된다. DDR-SDRAM 에서, 내부 데이타 신호(106)를 래칭하기 위한 간격이 짧기 때문에, 클록 신호(101)의 주파수(101)가 예를 들어 100MHz 일 때, 윈도우 시간은 약 1.5ns 이다.
다음에, 입력 리시버 회로가 DDR-SDRAM에 사용될 때, 상술한 입력 리시버 회로의 전파 시간 차에 따라 윈도우 시간이 어떻게 변화하는 지를 설명하겠다. 명확한 설명을 위해, 입력 리시버 회로의 전파 시간 차(tF-tR)는 도 3에 도시된 바와 같이, 특정 값의 범위에서 최악의 경우에 0.4ns가 된다. 하이 또는 로우 레벨의 데이타 신호(103)가 클록 신호(101)의 리딩 엣지에서 래치되는 경우의 동작은 클록 신호가 데이타 래치 신호에 의해서만 대체되는 도 5a 및 도 5b에 도시된 동작과 같다. 그러므로, 데이타 래치 신호(107) 및 데이타 신호(103) 간의 윈도우 시간은 입력 리시버 회로에 의해 0.4ns 만큼 길어지고 보다 나빠진다.
데이타 신호(103)이 데이타 래치 신호(107)의 트레일링 엣지에서 래치되는 동작은 도 8a 및 도 8b를 사용하여 설명하겠다. 도 8a는 하이 레벨의 데이타 신호가 데이타 래치 신호의 트레일링 엣지에서 래치될 때의 타이밍 챠트를 나타낸 것이고, 도 8b는 로우 레벨의 데이타 신호가 데이타 래치 신호의 트레일링 엣지에서 래치될 때의 타이밍 챠트를 나타낸 것이다.
도 8a에 도시된 것과 같이, 하이 레벨의 데이타 신호(103)가 데이타 래치 신호(107)의 트레일링 엣지에서 래치될 때의 세트-업 시간(tS)과 홀드 시간(tH)은 다음 수학식 8 및 수학식 9에 의해 얻어진다.
수학식 (8)로 부터 알 수 있는 바와 같이, 데이타 신호(103)의 세트-업 시간(tS)은 플립-플롭 회로(5)의 세트-업 시간(tSI)보다 짧고, 입력 리시버 회로에 의해 감소되지 않는다. 수학식 (9)로 부터 알 수 있는 바와 같이, 데이타 신호(103)의 홀드 시간(tH)는 플립-플롭 회로(5)의 홀드 시간(tH)과 같고, 입력 리시버 회로에 의해 감소되지 않는다.
도 8b에 도시된 것과 같이, 로우 레벨의 데이타 신호(103)가 데이타 래치 신호(107)의 트레일링 엣지에서 래치될 때 세트-업 시간(tS)과 홀드 시간(tH)은 다음 수학식 10 및 11에 의해 얻어진다.
수학식 (10)으로 부터 알 수 있는 바와 같이, 데이타 신호(103)의 세트-업 시간(tS)은 플립-플롭 회로(5)의 세트-업 시간(tSI)과 같고, 입력 리시버 회로에 의해 감소되지 않는다. 수학식 11로 부터 알 수 있는 바와 같이, 데이타 신호(103)의 홀드 시간(tH)은 플립-플롭 회로(5)의 홀드 시간(tH) 보다 0.4ns 더 길고, 입력 리시버 회로에 의해 감소되지 않는다.
상술한 바와 같이, 입력 리시버 회로의 전파 시간 차(tF-tR)가 0.4ns인 경우에, 데이타 신호(103)의 세트-업 시간(tS)은 플립-플롭 회로(4)의 세트-업 시간(tS) 보다 길고 로우 레벨의 데이타 신호(103)가 데이타 래치 신호(107)의 리딩 엣지에서 래치될 때 감소된다. 또한, 로우 레벨의 데이타 신호(103)가 데이타 레치 신호(107)의 트레일링 엣지에서 래치될 경우, 데이타 신호(103)의 홀드 시간은 플립-플롭 회로(5)의 홀드 시간보다 길어지고, 더 나빠진다.특히, 데이터 신호(103)의 윈도우 시간은 전파 시간 차인 0.4ns의 두배인 0.8ns만큼 플립-플립 회로(4)의 윈도우 시간보다 길다.
상기 설명은 입력 리시버 회로의 하강시의 전파 시간(tF)이 상승시의 전파 시간(tR)보다 긴 경우에 대한 것이다. 이것과는 반대의 경우에, 세트-업 시간은 더 길어지고, 하이 레벨의 데이타 신호(103)가 데이타 래치 신호(103)의 트레일링 엣지에서 래치될 때 더 길어지고 감소되며, 홀드 시간은 하이 레벨의 데이타 신호(103)가 데이타 래치 신호(107)의 리딩 엣지에서 래치될 때 감소된다.
상술한 바와 같이, 전파 시간 차가 0.4ns 를 나타내는 입력 리시버 회로는 DDR-SDRAM에 사용될 경우, 데이타 신호(103)와 데이타 래치 신호(107) 사이의 윈도우 시간은 플립-플롭 회로(4)의 윈도우 시간보다 전파 시간 차의 2배인 0.8ns 만큼 길어진다. 데이타 신호를 공급하는 핀들의 차이 및 온도 의존과 같은 기타 인자들을 고려하면, 통상값 1.5 ns에 대한 윈도우 시간의 마진은 감소한다. 그리고 나서, 윈도우 시간이 제조시 변화로 인해 기준을 넘게 될 가능성이 커진다.
결국, 상술한 입력 리시버 회로에서, 입력 신호의 상승과 하강 사이의 전파 시간 차가 크다. 입력 리시버 회로가 예를 들어 SDRAM에 응용될 때, 기준에 의해 규정된 윈도우 시간에 대한 마진을 확보할 수 없는 문제가 있다.
(발명의 요약)본 발명의 목적은 전파 시간 차를 감소시킬 수 있고 윈도우 시간의 기준 값에 대한 마진을 확보할 수 있는 입력 리시버 회로를 제공하기 위한 것이다.
본 발명의 목적은 활성화 신호가 공급되는 게이트와 그라운드 전위에 접속되어 있는 소스를 갖는 제1 N 채널 MOS 트랜지스터와; 활성화 신호가 공급되는 게이트와 그라운드 전위에 접속되어 있는 소스를 가진 제2 N 채널 MOS 트랜지스터와; 제1 신호가 공급되는 게이트와 제1 N 채널 MOS 트랜지스터의 드레인에 접속되어 있는 소스를 가진 제3 N 채널 NOS 트랜지스터와; 제2 신호가 공급되는 게이트와 제2 N 채널 MOS 트랜지스터의 드레인에 접속되어 있는 소스를 가진 제4 N 채널 MOS 트랜지스터와; 노드와; 제3 N 채널 MOS 트랜지스터의 소스에 접속되어 있는 소스와, 제3 N 채널 MOS 트랜지스터의 드레인에 접속되어 있는 드레인과, 노드에 접속되어 있는 게이트를 가진 제5 N 채널 MOS 트랜지스터와; 제4 N 채널 MOS 트랜지스터의 소스에 접속되어 있는 소스와, 제4 N 채널 MOS 트랜지스터의 드레인에 접속되어 있는 드레인과, 노드에 접속되어 있는 게이트를 가진 제6 N 채널 MOS 트랜지스터와; 전원 전압이 공급되는 소스와, 제3 N 채널 MOS 트랜지스터의 드레인에 접속되어 있는 드레인과, 노드에 접속되어 있는 게이트를 가진 제1 P 채널 MOS 트랜지스터와; 전원 전압이 공급되는 소스와, 제4 N 채널 MOS 트랜지스터의 드레인에 접속되어 있는 드레인과, 노드에 접속되어 있는 게이트를 가진 제2 P 채널 MOS 트랜지스터로서, 드레인 전압을 출력 신호로서 출력하는, 제2 P 채널 MOS 트랜지스터를 포함하는 입력 리시버 회로에 의해 달성된다.
본 발명의 입력 리시버 회로는 제3 및 제4 N 채널 MOS 트랜지스터들과 병렬인 제5 및 제6 N 채널 MOS 트랜지스터를 제공하고, 그리하여 제1 전압을 증폭하는 효과, 즉 기준전압 자체가 억제된다. 또한, 본 발명의 입력 리시버 회로에서 제3 및 제4 P 채널 MOS 트랜지스터들은 제1 및 제2 P 채널 MOS 트랜지스터들과 병렬로 제공되고, 입력 신호는 제4 N 채널 MOS 트랜지스터에 의해서 뿐만 아니라, 제4 P 채널 MOS 트랜지스터에 의해서 상보적으로 증폭되고, 그리하여 기준 전압이 최소일 때 게인이 확보될 수 있다.
그러므로, 본 발명에 따르면, 전파 시간 차가 작게 되고 규정된 윈도우 시간값에 대한 마진이 확보될 수 있다.
본 발명의 상술한 것과 기타 다른 목적, 특징 및 장점은 본 발명의 양호한 실시예의 예를 도시하는 첨부도면을 참조한 다음 상세한 설명에 의해 더욱 명확해질 것이다.
도1은 입력 리시버 회로가 구비된 SDR(Single Data Rate)-SDRAM (Synchronous Dynamic Random Access Memory)의 주요부의 구조를 도시한 블록도.
도 2는 종래 리시버 회로의 구조를 도시한 회로도.
도 3은 도 2에 도시된 입력 리시버 회로에서 기준전압(VREF)에 대한 전파 시간의 변화를 도시한 그래프.
도 4는 세트-업 시간, 홀드 시간 및 윈도우 시간을 설명하기 위한 타이밍 챠트.
도 5a 및 도 5b는 SDR-SDRAM의 동작을 설명하기 위한 타이밍 챠트.
도 6은 입력 리시버 회로가 구비된 DDR(Double Data Rate)-SDRAM 의 주요부의 구조를 도시한 블록도.
도 7은 DDR-SDRAM의 동작을 설명하기 위한 타이밍 챠트.
도 8a 및 도 8b는 DDR-SDRAM의 동작을 설명하기 위한 타이밍 챠트.
도 9는 본 발명의 제1 실시예에 따른 입력 리시버 회로의 구조를 도시한 회로도.
도 10a 및 도 10b는 도 9에 도시된 입력 리시버 회로의 동작을 설명하기 위한 회로도.
도 11은 트랜지스터 사이즈 비가 2:1로 설정될 때 도 9에 도시된 입력 리시버 회로에 기준 전압(VREF)에 대한 전파 시간의 변화를 도시한 그래프.
도 12는 도 9에 도시된 입력 리시버 회로에서 트랜지스터 사이즈 비가 3:1로 설정될 때 기준 전압(VREF)에 대한 전파 시간의 변화를 도시한 그래프.
도 13은 도 9에 도시된 입력 리시버 회로에서 트랜지스터 사이즈 비가 1:1로 설정될 때 기준 전압(VREF)에 대한 전파 시간의 변화를 도시한 그래프.
도 14는 본 발명의 제2 실시예에 따른 입력 리시버 회로의 구조를 도시한 회로도.
도 15는 본 발명의 제3 실시예에 따른 입력 리시버 회로의 구조를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명*
1 : 반도체 기억 장치 3 내지 5 : 플립 플롭 회로
6 : 버퍼 8 : 인버터
9 : 메모리 셀 10 : 활성화 신호
17, 18: N 채널 MOS 트랜지스터 19, 20: P 채널 MOS 트랜지스터
33: 노드
도 9에 도시된 본 발명의 제1 실시예의 입력 리시버 회로는 N 채널 MOS 트랜지스터(17, 18) 및 P 채널 MOS 트랜지스터(19, 20)가 부가로 구비된다는 점에서 도 2에 도시된 종래 입력 리시버 회로와 다르다. 도 9에서, 도 2와 동일한 기능 부품에 대해 동일한 도면부호를 부여한다.
N 채널 MOS 트랜지스터(17)는 노드(33)에 접속된 게이트, N 채널 MOS 트랜지스터(13)의 소스 및 드레인에 각각 접속된 소스 및 드레인를 갖는다. 유사하게, N 채널 MOS 트랜지스터(18)는 노드(33)에 접속되는 게이트와, N 채널 MOS 트랜지스터(14)의 소스 및 드레인에 각각 접속되는 소스 및 드레인을 갖는다. P 채널 MOS 트랜지스터(19)는 기준 전압(VREF)이 공급되는 게이트와, P 채널 MOS 트랜지스터(15)의 소스 및 드레인에 각각 접속되는 소스 및 드레인을 갖는다. 유사하게, P 채널 MOS 트랜지스터(20)는 입력 신호(VIN)가 공급되는 게이트와, P 채널 MOS 트랜지스터(16)의 소스 및 드레인에 각각 접속되는 소스 및 드레인을 갖는다. 입력 리시버 회로의 동작은 도 9, 도 10a 및 도 10b를 참조하여 설명하겠다. 도 10a 및 도 10b에 화살표는 화살표가 위치되는 관련 부분에서 전위의 상승 또는 하강을 나타낸다. 특히, 상향 방향 화살표는 전위의 상승을 나타내고, 하향 방향 화살표는 전위의 하강을 나타낸다.
도 10a에 도시된 것과 같이, 입력 신호(VIN)가 증가할 때, N 채널 MOS 트랜지스터(14)의 온-저항(RON)은 작아지고 P 채널 MOS 트랜지스터(20)의 온-저항은 커져서, P 채널 MOS 트랜지스터(20)의 드레인 전압은 보다 신속하게 하강한다. 특히, 기준 전압(VREF)이 낮고 입력 신호(VIN)의 레벨이 낮을 때 조차, 게인은 P 채널 MOS 트랜지스터(20)로 확보할 수 있다.
한편, 도 10b에 도시된 것과 같이, 기준 전압(VREF)이 낮을 때, N 채널 MOS 트랜지스터(13)의 온-저항은 커지고 P 채널 MOS 트랜지스터(19)의 온-저항은 작아져서, 노드(33)에서의 전압은 높아진다. 따라서, N-채널 MOS 트랜지스터(17)의 온-저항은 작아지고 P 채널 MOS 트랜지스터(15)의 온-저항은 커진다. 특히, N 채널 MOS 트랜지스터(17) 및 P 채널 MOS 트랜지스터(15)의 온-저항 특성은 각각 N 채널 MOS 트랜지스터(13) 및 P 채널 MOS 트랜지스터(19)의 온-저항 특성과는 반대의 경향을 갖는다. 그 결과, 노드(33)에서 전위는 이들 온-저항들에 의해 형성된 조합된 레지스턴스에 의해 결정된다. N 채널 MOS 트랜지스터(18)의 온-저항은 작아지고 P 채널 MOS 트랜지스터(16)의 온-저항은 커져서, P 채널 MOS 트랜지스터(16)의 드레인 전압은 감소된다. 그러나, 기준 전압(VREF)의 변화가 증폭되는 효과는 종래 입력 리시버 회로에 비해 보다 억제되기 때문에, 본 실시예의 입력 리시버 회로는 광범위 기준 전압(VREF)에 대해 평탄한 특성을 갖고 안정한 동작을 수행한다.
본 실시예의 입력 리시버 회로에서, 입력 신호는 또한 P 채널 MOS 트랜지스터(20)에 의해 상보적으로 증폭되기 때문에, 게인은 기준 전압(VREF)이 최소이고 기준 전압(VREF) 자체의 증폭 효과가 억제될 수 있을 때 확보될 수 있다.
도 11은 시뮬레이션에 의해 얻어진 도 9에 도시된 입력 리시버 회로에서 기준 전압(VREF)에 대해 전파 시간의 변화의 결과를 도시한 것이다. 도 11에 도시된 그래프에서, 실선은 상승시 전파 시간을 도시한 것이고 점선은 하강시 전파 시간을 도시한 것이다. 이 시뮬레이션에서, N 채널 MOS 트랜지스터(13) 대 N 채널 MOS 트랜지스터(17)의 트랜지스터 사이즈 비는 2:1 로 된다.
도 11에 도시된 것과 같이, 기준 전압 VREF이 1.15V이면, 하강시의 전파 시간은 1.08ns이고 상승시의 전파 시간은 0.96ns이다. 이 때, 전파 시간 차는 1.08 - 0.96 = 0.12ns이고, 종래의 입력 리시버 회로의 전파 시간 차인 0.39ns보다 작다.
N채널 MOS 트랜지스터(13) 대 N채널 MOS 트랜지스터(17)의 트랜지스터 사이즈 비는 2 : 1에 한정되는 것은 아니다. 도 12 및 도 13은 트랜지스터 사이즈 비가 다른 값을 취할 경우의 기준 전압 VREF의 변화에 대한 전파 시간의 변화를 나타낸다. 도 12는 N채널 MOS 트랜지스터(13) 대 N채널 MOS 트랜지스터(17)의 트랜지스터 사이즈 비가 3 : 1일 때의 전파 시간의 변화를 나타내고, 도 13은 트랜지스터 사이즈 비가 1 : 1 인 경우의 전파 시간의 변화를 나타낸다
도 12에 도시된 것과 같이, 트랜지스터 사이즈 비가 3 : 1인 경우, 전파 시간은 기준 전압 VREF이 1.25±0.1V 인 경우에 짧게 되고, 기준 전압 VREF의 변화에 대한 전파 시간의 변화는 크다. 더욱이, 트랜지스터 사이즈 비가 1 : 1일 때, 전파 시간은 길어진다. 그러나, 기준 전압 VREF의 변화에 대한 전파 시간의 변화는 작아지고 전파 시간차는 작아지고, 특성 곡선은 플랫으로 된다.
그러므로, 전파시간 자체와, 기준 전압 VREF의 변화에 대한 전파 시간의 차를 고려하여, 트랜지스터 사이즈 비가 결정되므로, 본 발명의 입력 리시버 회로의 원하는 특성이 실현될 수 있다.
도 14는 본 발명의 제 2 실시예의 입력 리시버 회로의 구조를 도시한다. 도 14에 도시된 입력 리시버 회로는 P채널 MOS트랜지스터가 도 9에 도시된 입력 리시버 회로에서 제거되어 있는 구조를 가진다. 도 14에 도시된 입력 리시버 회로에서는 도 9에 도시된 입력 리시버 회로의 P채널 MOS트랜지스터(19, 20)가 제공되어 있지 않으므로, 게인은 낮은 기준 전압 VREF으로 고정될 수 없지만, 기준 전압VREF자체의 증폭 효과는 억제할 수 있다. 그러므로, 전파 시간차는 종래 입력 리시버 회로에 비해 더욱 감소될 수 있다. 전파 시간차를 감소시키는 효과는 도 9에 도시된 입력 리시버 회로에 비해 작지만, 도 14에 도시된 본 실시예의 입력 리시버 회로의 회로 구성은 단순화될 수 있다.
도 15는 본 발명의 제 3 실시예의 입력 리시버 회로를 나타낸다. 도 15에 도시된 리시버 입력 회로는 N채널 MOS 트랜지스터(11A)가 도 9에 도시된 입력 리시버 회로의 전력을 차단하기 위해 N채널 MOS 트랜지스터(11, 12) 대신에 공유되는 구조를 가진다. 그러므로, N채널 MOS트랜지스터들(13, 14, 17, 18)의 소스들은 N채널 MOS트랜지스터(11A)의 드레인에 공통으로 접속된다. 도 15에 도시된 입력 리시버 회로는 N채널 MOS트랜지스터들의 수를 하나 감소시킬 수 있고 도 9에 도시된 입력 리시버 회로에 비해 회로 구성을 단순화할 수 있다. 도시하지는 않았으나, 또한 제 2 실시예의 입력 리시버 회로에 있어서(도 14 참조) 파워 커트용 N채널 MOS트랜지스터(11, 12)는 제거될 수 있고 다른 N채널 MOS 트랜지스터는 MOS트랜지스터들(11, 12) 대신에 공유될 수 있다.
지금까지, 본 발명의 최선의 실시예에 대해 설명하였다. 상기 실시예들에 있어서, 기준 전압 VREF은 외부로부터 입력 리시버 회로에 인가되어도 되고, 입력 리시버 회로를 구비하는 집적 회로내에서 발생되어도 된다.
상기 실시예들의 입력 리시버 회로에 있어서, 기준 전압 VREF의 입력 단자와 입력 신호 VIN의 입력 단자 사이의 구별은 절대적인 것이 아니며, 이들 입력 단자를 사용하는 방법은 상기한 것에 한정되는 것은 아니다. 예를 들면, 클록 신호들은 입력 신호 VIN의 입력 단에 입력되고 역상의 클록 신호들이 기준 전압 VREF의 입력 단자에 입력되므로, 입력 단자들은 한쌍의 차동 클록 입력 단자들로서 사용될 수 있다. 역상의 클록 신호는 클록 신호와 반대되는 위상 및 클록 신호에 대한 상보 신호를 나타난다.
더욱이, 본 발명의 입력 리시버 회로의 회로 구성은 상기한 것에 한정되는 것은 아니다. 예를 들면, P채널 MOS트랜지스터는 입력 리시버 회로의 동일 위치에서 N채널 MOS트랜지스터 대신에 사용되거나 또는 그 역으로 사용되어도 되고, 전원 전압이 그라운드 전위에 대해 역인 경우, 상기 입력 리시버 회로와 유사하게 사용될 수 있는 입력 리시버 회로가 얻어질 수 있다. 또한 본 발명의 입력 리시버 회로의 용도는 반도체 메모리 장치에서 입력 신호의 수신 및 변환에 한정되는 것은 아니다.
이상 본 발명의 최선의 실시예에 대해 상세히 설명하였으나, 여러 가지 변형, 치환 및 변경이 다음의 특허청구범위에 정의된 것과 같은 본 발명의 사상 및 범위를 이탈하지 않고 행해질 수 있다는 것을 알아야 한다.

Claims (14)

  1. 활성화 신호가 공급되는 게이트와, 그라운드 전위에 접속되어 있는 소스를 가진 제 1 N채널 MOS트랜지스터와,
    상기 활성화 신호가 공급되는 게이트와, 그라운드 전위에 접속되어 있는 소스를 가진 제 2 N채널 MOS트랜지스터와,
    제 1 신호가 공급되는 게이트와, 상기 제 1 N채널 MOS 트랜지스터의 드레인에 접속되어 있는 소스를 가진 제 3 N채널 MOS트랜지스터와,
    제 2 신호가 공급되는 게이트와, 상기 제 2 N 채널 MOS트랜지스터의 드레인에 접속되어 있는 소스를 가진 제 4 N 채널 MOS트랜지스터와,
    노드와,
    상기 제 3 N채널 MOS트랜지스터의 상기 소스에 접속되어 있는 소스와, 상기 제 3 N 채널 MOS 트랜지스터의 드레인에 접속되어 있는 드레인과, 상기 노드에 접속되어 있는 게이트를 가진 제 5 N채널 MOS트랜지스터와,
    상기 제 4 N 채널 MOS트랜지스터의 상기 소스에 접속되어 있는 소스와, 상기 제 4 N 채널 MOS 트랜지스터의 드레인에 접속되어 있는 드레인과, 상기 노드에 접속되어 있는 게이트를 가진 제 6 N 채널 MOS 트랜지스터와,
    전원 전압이 공급되는 소스와, 상기 제 3 N 채널 MOS트랜지스터의 상기 드레인에 접속되어 있는 드레인과, 상기 노드에 접속되어 있는 게이트를 가진 제 1 P채널 MOS 트랜지스터와,
    전원 전압이 공급되는 소스와, 상기 제 4 N채널 MOS 트랜지스터의 상기 드레인에 접속되어 있는 드레인과, 상기 노드에 접속되어 있는 게이트를 가진 제 2 P 채널 MOS 트랜지스터로서, 드레인 전압을 출력 신호로서 출력하는, 상기 제 2 P 채널 MOS 트랜지스터를 포함하는 입력 리시버 회로.
  2. 제 1항에 있어서, 상기 활성화 신호는 상기 입력 리시버 회로가 활성화되어 있을 때는 하이 레벨 전위로 되고, 상기 활성화 신호는 상기 입력 리시버 회로가 비활성화되어 있을 때는 그라운드 전위로 되는 입력 리시버 회로.
  3. 제 1항에 있어서, 상기 제 1 신호는 기준 전압 신호이고, 상기 제 2 신호는 입력 신호이고, 상기 출력 신호는 상기 입력 신호의 레벨에 따라 변하는 입력 리시버 회로.
  4. 제 1항에 있어서, 상기 제 1 및 제 2 신호는 상보 관계(complementary relatonship)에 있는 입력 리시버 회로.
  5. 제 1항에 있어서, 상기 제 1 신호가 인가되는 게이트와, 상기 제 1 P채널 MOS 트랜지스터의 상기 소스에 접속되어 있는 소스와, 상기 제 1 P 채널 MOS트랜지스터의 상기 드레인에 접속되어 있는 드레인을 가진 제 3 P 채널 MOS트랜지스터와,
    상기 제 2 신호가 인가되는 게이트와, 상기 제 2 P채널 MOS트랜지스터의 상기 소스에 접속되어 있는 소스와, 상기 제 2 P채널 MOS 트랜지스터의 상기 드레인에 접속되어 있는 드레인을 가진 제 4 P채널 MOS트랜지스터를 더 포함하는 입력 리시버 회로.
  6. 제 1항에 있어서, 상기 제3 N채널 MOS트랜지스터 대 상기 제 5 N채널 MOS 트랜지스터의 트랜지스터 사이즈 비는 대략 2:1인 입력 리시버 회로.
  7. 활성화 신호가 공급되는 게이트와, 그라운드 전위에 접속되어 있는 소스를 가진 제 1 N채널 MOS트랜지스터와,
    제 1 신호가 공급되는 게이트와, 상기 제 1 N채널 MOS트랜지스터의 드레인에 접속되어 있는 소스를 가진 제 2 N채널 MOS트랜지스터와,
    제 2 신호가 공급되는 게이트와, 상기 제 1 N채널 MOS 트랜지스터의 드레인에 접속되어 있는 소스를 가진 제 3 N채널 MOS트랜지스터와,
    노드와,
    상기 제 2 N채널 MOS 트랜지스터의 소스에 접속되어 있는 소스와, 상기 제 2 N 채널 MOS트랜지스터의 상기 드레인에 접속되어 있는 드레인과, 상기 노드에 접속되어 있는 게이트를 가진 제 4 N 채널 MOS트랜지스터와,
    상기 제 3 N채널 MOS트랜지스터의 상기 소스에 접속되어 있는 소스와, 상기 제 3 N 채널 MOS 트랜지스터의 드레인에 접속되어 있는 드레인과, 상기 노드에 접속되어 있는 게이트를 가진 제 5 N채널 MOS트랜지스터와,
    전원 전압이 공급되는 소스와, 상기 제 2 N채널 MOS트랜지스터의 상기 드레인에 접속되어 있는 드레인과, 상기 노드에 접속되어 있는 게이트를 가진 제 1 P 채널 MOS 트랜지스터와,
    상기 전원 전압이 공급되는 소스와, 상기 제 3 N채널 MOS 트랜지스터의 상기 드레인에 접속되어 있는 드레인과, 상기 노드에 접속되어 있는 게이트를 가진 제 2 P 채널 MOS 트랜지스터로서, 드레인 전압을 출력 신호로서 출력하는, 상기 제 2 P 채널 MOS 트랜지스터를 포함하는 입력 리시버 회로.
  8. 제 7항에 있어서, 상기 활성화 신호는 상기 입력 리시버 회로가 활성화되어 있을 때는 하이 레벨 전위로 되고, 상기 활성화 신호는 상기 입력 리시버 회로가 비활성으로 되어 있을 때는 그라운드 전위로 되는 입력 리시버 회로.
  9. 제 7항에 있어서, 상기 제 1 신호는 기준 전압 신호이고, 상기 제 2 신호는 입력 신호이고, 상기 출력 신호는 상기 입력 신호의 레벨에 따라 변하는 입력 리시버 회로.
  10. 제 7항에 있어서, 상기 제 1 및 제 2 신호는 상보 관계에 있는 입력 리시버 회로.
  11. 제 7항에 있어서, 상기 제 1 신호가 인가되는 게이트와, 상기 제 1 P채널 MOS 트랜지스터의 상기 소스에 접속되어 있는 소스와, 상기 제 1 P 채널 MOS트랜지스터의 상기 드레인에 접속되어 있는 드레인을 가진 제 3 P 채널 MOS트랜지스터와,
    상기 제 2 신호가 인가되는 게이트와, 상기 제 2 P채널 MOS트랜지스터의 상기 소스에 접속되어 있는 소스와, 상기 제 2 P채널 MOS 트랜지스터의 상기 드레인에 접속되어 있는 드레인을 가진 제 4 P채널 MOS트랜지스터를 더 포함하는 입력 리시버 회로.
  12. 제 7항에 있어서, 상기 제 2 N채널 MOS트랜지스터 대 상기 제 4 N채널 MOS 트랜지스터의 트랜지스터 사이즈 비는 대략 2:1인 입력 리시버 회로.
  13. 활성화 신호가 공급되는 게이트와, 그라운드 전위에 접속되어 있는 소스를 가진 일 도전형의 제 1 MOS 트랜지스터와,
    상기 활성화 신호가 공급되는 게이트와, 상기 그라운드 전위에 접속되어 있는 소스를 가진 상기 일 도전형의 제 2 MOS트랜지스터와,
    제 1 신호가 공급되는 게이트와, 상기 제 1 MOS 트랜지스터의 드레인에 접속되어 있는 소스를 가진 상기 일 도전형의 제 3 MOS트랜지스터와,
    제 2 신호가 공급되는 게이트와, 상기 제 2 MOS트랜지스터의 드레인에 접속되어 있는 소스를 가진 상기 일 도전형의 제 4 MOS트랜지스터와,
    노드와,
    상기 제 3 MOS트랜지스터의 소스에 접속되어 있는 소스와, 상기 제 3 MOS 트랜지스터의 드레인에 접속되어 있는 드레인과, 상기 노드에 접속되어 있는 게이트를 가진 상기 일 도전형의 제 5 MOS트랜지스터와,
    상기 제 4 MOS트랜지스터의 상기 소스에 접속되어 있는 소스와, 상기 제 4 MOS 트랜지스터의 드레인에 접속되어 있는 드레인과, 상기 노드에 접속되어 있는 게이트를 가진 상기 일 도전형의 제 6 MOS 트랜지스터와,
    전원 전압이 공급되는 소스와, 상기 제 3 MOS트랜지스터의 상기 드레인에 접속되어 있는 드레인과, 상기 노드에 접속되어 있는 게이트를 가진 상기 반대 도전형의 제 7 MOS 트랜지스터와,
    전원 전압이 공급되는 소스와, 상기 제 4 MOS 트랜지스터의 상기 드레인에 접속되어 있는 드레인과, 상기 노드에 접속되어 있는 게이트를 가진 반대 도전형의 제 8 MOS 트랜지스터로서, 드레인 전압을 출력 신호로서 출력하는, 상기 반대 도전형의 제 8 MOS 트랜지스터를 포함하는 입력 리시버 회로.
  14. 활성화 신호가 공급되는 게이트와, 그라운드 전위에 접속되어 있는 소스를 가진 일 도전형의 제 1 MOS트랜지스터와,
    상기 제 1 신호가 공급되는 게이트와, 상기 제 1 MOS트랜지스터의 드레인에 접속되어 있는 소스를 가진 상기 일 도전형의 제 2 MOS트랜지스터와,
    제 2 신호가 공급되는 게이트와, 상기 제 1 MOS 트랜지스터의 드레인에 접속되어 있는 소스를 가진 상기 일 도전형의 제 3 MOS트랜지스터와,
    노드와,
    상기 제 2 MOS 트랜지스터의 상기 소스에 접속되어 있는 소스와, 상기 제 2 MOS트랜지스터의 드레인에 접속되어 있는 드레인과, 상기 노드에 접속되어 있는 게이트를 가진 상기 일 도전형의 제 4 MOS트랜지스터와,
    상기 제 3 MOS트랜지스터의 상기 소스에 접속되어 있는 소스와, 상기 제 3 MOS 트랜지스터의 드레인에 접속되어 있는 드레인과, 상기 노드에 접속되어 있는 게이트를 가진 상기 일 도전형의 제 5 MOS트랜지스터와,
    전원 전압이 공급되는 소스와, 상기 제 2 MOS트랜지스터의 드레인에 접속되어 있는 드레인과, 상기 노드에 접속되어 있는 게이트를 가진 상기 반대 도전형의 제 6 MOS 트랜지스터와,
    전원 전압이 공급되는 소스와, 상기 제 3 MOS 트랜지스터의 상기 드레인에 접속되어 있는 드레인과, 상기 노드에 접속되어 있는 게이트를 가진 반대 도전형의 제 7 MOS 트랜지스터로서, 드레인 전압을 출력 신호로서 출력하는, 상기 반대 도전형의 제 7 MOS 트랜지스터로 구성되어 있는 입력 리시버 회로.
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