CN1238530A - 输入收信机电路 - Google Patents
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Abstract
一种能减小输入信号上升和下降时传播时间的差值的输入收信机电路。这种电路有一个节点、六个N沟道MOS晶体管和两个P沟道MOS晶体管。第一和第二N沟道MOS晶体管接收起动信号，其源极都接地。第三和第四N沟道MOS晶体管分别接收第一和第二信号，其源极分别接第一和第二N沟道MOS晶体管的漏极。第五和第六N沟道MOS晶体管的栅极分别接所述节点，且分别与第三和第四N沟道MOS晶体管并联配置。第一和第二P沟道MOS晶体管的源极供有电源电压。
Description
本发明涉及一种输入收信机电路，供将外界输入来的信号传送给内部电路，更具体地说，涉及一种适宜用作半导体存储装置等的输入电路的输入收信机电路。
输入收信机电路通常是安装在象半导体存储装置之类的集成电路(IC)中接收外界来的提供给集成电路的信号，将收到的信号转换成内部信号，再将其提供给集成电路中各电路块的。
图1示出了具输入收信机电路的半导体存储装置各主要部分的结构。图1中，举例说明了半导体存储装置1的主要信号输入部分。
图1中所示的半导体存储装置1构成SDRAM(同步动态随机存储器)。半导体存储装置1包括触发电路3和4、输入收信机电路71,72,73存储单元阵列9、列解码器23、行解码器22和读出放大器24。存储单元阵列9中配置着多个存储单元，列解码器23供对列地址进行解码后将其提供给存储单元阵列9，行解码器22供对行地址进行解码后将其提供给存储单元阵列9，读出放大器24设在存储单元阵列9与行解码器22之间。时钟信号101、地址信号102和数据信号103从外界提供给此半导体存储装置1。这些信号101至103一旦分别由输入收信机电路71,72,73接收下来，分别作为内部时钟信号104、内部地址信号105和内部数据信号106传送给各内部电路。触发电路3和4与内部时钟信号104的前沿同步地分别锁定内部地址信号105和内部数据信号106。接着，内部地址信号105经触发电路3锁定后输入列解码器23和行解码器22中，内部数据信号106经触发电路4锁定后输入读出放大器24中，从而进行存储单元阵列9的读/写操作。上面说过，SDRAM是供与时钟信号的上升同步地锁定数据信号和地址信号的，就是说，数据选通是单向进行的SDRAM以下就称之为SDR(单数据率)-SDRAM。
图2示出了各输入收信机电路71,72,73的结构。这些一般的输入收信机电路各个有N沟道MOS(金属氧化物半导体)晶体管11至14、P沟道MOS晶体管15和16和变换器21。
起动信号10输入N沟道MOS晶体管11和12的各栅极，各晶体管11和12的源极接地。N沟道MOS晶体管11和12都是节电晶体管，在输入收信机电路不工作时(例如省电状态的情况下)通过截断流过电路的电流降低耗电量。起动信号是输入收信机电路不工作时取地电位的信号。
N沟道MOS晶体管13的栅极接收等于1/2电源电压的基准电压VREF，晶体管13的源极接N沟道MOS晶体管11的漏极。P沟道MOS晶体管15的源极供有电源电压VCC，晶体管15的漏极接N沟道MOS晶体管13的漏极。P沟道MOS晶体管15的栅极和漏极彼此连接。P沟道MOS晶体管16的源极供有电源电压，晶体管16的栅极接P沟道MOS晶体管15的栅极。P沟道MOS晶体管15和16各自的栅极由节点33彼此连接起来。N沟道MOS晶体管14的漏极接P沟道MOS晶体管12的漏极，晶体管14的栅极加有输入信号VIN，晶体管14的源极接N沟道MOS晶体管12的漏极。变换器21接收P沟道MOS晶体管16的漏极电压，变换P沟道MOS晶体管16漏极电压的逻辑电平，将其作为输出信号VOUT输出出去。变换器21是为使信号的大小在地电位至电源电压，并使输入信号VIN和输出信号VOUT的逻辑值彼此相等而设的。
接下去，参看图2说明一般输入收信机电路的工作过程。
输入信号VIN的电压升高时，N沟道MOS晶体管14的导通电阻就可以减小，从而使P沟道MOS晶体管16的漏极电压下降。相反，输入电压VIN下降时，N沟道MOS晶体管14的导通电阻可以变大，从而使P沟道MOS晶体管16的漏极电压升高。
基准电压VREF下降时，N沟道MOS晶体管13的导通电阻变大，从而使节点33的电位升高。因此，P沟道MOS晶体管15和16的栅电压升高，因而使P沟道MOS晶体管16的导通电阻变大，从而使P沟道MOS晶体管16的漏极电压下降。
综上所述，输入收信机电路作为差动比较器工作，以基准电压VREF作为基准值判定输入信号VIN的逻辑值。具体地说，输入信号VIN高于基准电压VREF时，输出电压VOUT的电平高，信号VIV低于电压VREF低于电压VREF时，信号VOUT的电平低。
至于半导体存储装置的输入/输出电压，其标准有例如JEDEC(电子设备工程联合协会)规定的SSTL-2接口标准。在SSTL-2接口标准中，在较低的电压例如VREF=1.25±0.1伏下，VIN(max)/VIN(min)=VREF-0.35伏。这里，VREF=1.15伏且VIN(min)=VREF-0.35伏时，输入电压VIN变为最低电压。VIN(min)在此情况下为0.8伏，这可由下面的(1)式求出：
VIN(min)=VREF-0.35
=1.15-0.35=0.8伏 (1)
假设N沟道MOS晶体管14的阈电压为VTN，且假设晶体管14栅极与源极之间的电压为VGS时，则从N沟道MOS晶体管14的漏极流至其源极的电流I可用下面的(2)式求出：
I=β/2×(VGS-VTN)2 (2)
(2)式中，β是以β=W·μ·Co/L表示的系数，其中W为栅极宽度，μ为载流电子通过沟道的表面迁移率，Co为栅极氧化膜的电容，L为栅极长度。
这里，即使N沟道MOS晶体管12的源极与漏极之间的电压忽略不计，由于VGS大致等于VTN，因而VGS从(1)式求出也等于0.8伏。输入收信机电路设计得假设使N沟道MOS晶体管14的阈电压VTN为0.6伏，由于制造过程中的离子注入量不均匀因而实际阈电压VTN在大约±0.15伏的范围变化。因此，在最坏的情况下，阈电压会等于0.75伏。这些值代入(2)式中时，电流I可用下面的(3)式表示：
I=β/2×(0.8-0.75)2 (3)
从(3)式可以看出，由于(VGS-VTN)小到0.05，因而电流I的值也小。实际上，由于N沟道MOS晶体管12的源极与漏极间的电压不等于零，满足了VGS＜0.8伏的条件，因而电流I还要小。因此，在N沟道MOS晶体管14中，输入信号VIN几乎没有增益。
图3是图2一般的收信机电路在最坏的VTN的情况下输入信号VIN取最小值时通过模拟得出的传播时间随基准电压VREF变化的结果。在图3的曲线中，实线表示输入信号VIN上升时的传播时间，虚线表示输入信号下降时的传播时间。这里，传播时间是输入信号VIN从高电平转入低电平之后输出信号VOUT从高电平变为低电平所经历的时间。也可以这样说，传播时间是输入信号VIN从低电平转入高电平之后输出信号VOUT从低电平变为高电平所经历的时间。输入信号从高电平变为低电平的传播时间与输入信号从低电平变为高电平的传播时间的差值为传播时间差。
参看图3的曲线，当基准电压VREF为1.15伏时，输入信号上升时的传播时间为1.26纳秒，输入信号下降时的传播时间为0.87纳秒。在此情况下，传播时间差是从1.26减去0.87，即为0.39纳秒(≈0.4纳秒)。基准电压VREF为1.15伏时，传播时间差约为0.4纳秒，输入信号从低电平变为高电平的传播时间比输入信号从高电平变为低电平的传播时间短0.4纳秒。
要缩短传播时间差，只要令N沟道MOS晶体管14(见图2)的阈电压标准值再下降到0.6伏以下就令人满意了。然而，N沟道MOS晶体管14的阈值VTN下降时，其它同一制造工艺的N沟道MOS晶体管的阈值也下降。若这些N沟道MOS晶体管用在电压以备用状态应用的场合，则MOS晶体管的亚阈电流就不能忽略不计，从而使漏泄电流增加。因此，这导致半导体存储装置不能满足整个半导体存储装置备用电流的技术要求。另一方面，当专门规定N沟道MOS晶体管的制造工艺且只降低N沟道MOS晶体管14的阈电压而其它N沟道MOS晶体管的阈电压原封不动时可以解决上述问题，但要这样做，工艺设计中应确定的阈值的种类就增加，工序的数目也增加，从而使半导体存储装置的成本提高。
图4是示出上述将数据信号和地址信号锁定在时钟信号前沿的一般SDR-SDRAM中时钟信号101与数据信号103之间的关系的时序图。这里，时钟信号101的频率须取100兆赫。时钟信号101和内部时钟信号104的周期都为10纳秒。
在SDR-SDRAM中，内部数据信号103因触发电路中内部时钟信号上升而处于锁定状态。这里，为使触发电路4可以确实将内部数据信号106锁定在内部数据信号104的前沿，必须使内部数据信号106在内部时钟信号104即将上升之前和上升之后紧接着的一段时间不致改变。因此，触发电路4需要有准备时间30和保持时间31，前者是内部时钟信号上升之前内部数据信号106必须加以保持的时间，后者是内部时钟信号104上升之后内部数据信号106必须加以保持的时间。准备时间和保持时间的总和叫做触发电路4的触发脉冲时间。上述准备时间、保持时间和触发脉冲时间都是各内部时钟信号104和内部数据信号106的规定时间，同样也是时钟信号101和数据信号103的规定时间。
如图4中所示，时钟信号101上升之前数据信号103必须加以保持的时间为准备时间30，时钟信号101上升之后数据信号103必须加以保持的时间为保持时间31。准备时间30和保持时间31的总时间为数据信号103的触发脉冲时间32。数据信号的触发脉冲时间32是将输入收信机电路71至73的传播时间差与触发电路4的触发脉冲时间加起来求出的。
接下去，用图5A和5B说明触发脉冲时间因输入收信机电路的传播时间差而变化的情况。图5A是高电平数据锁定在时钟信号前沿的情况下的时序图，图5B是低电平数据锁定在时钟信号前沿的情况下的时序图。这里，tK表示时钟信号101上升时的传播时间，tF是内部数据信号106下降时的传播时间，tS是数据信号103的准备时间，tH是数据信号103的保持时间，tSI是触发电路4的准备时间，tHI是触发电路4的保持时间。为具体说明，如上所述，输入收信机电路在特性值范围最坏情况下的传播时间差(tF-tR)必须是04纳秒，如图3中所示。高电平数据信号103因时钟信号101上升而锁定时的准备时间tS和保持时间tH分别可通过下面的(4)式和(5)式求出，如图5A中所示。
tS=tSI+tR-tR=tSI (4)
tH=tHI+tR-tF=tHI-0.4 (5)
从(4)式可知，数据信号103的准备时间tS等于触发电路4的准备时间tSI，且不因输入收信机电路而减少。此外，从(5)式可知，数据信号103的保持时间tH比触发电路4的保持时间短0.4纳秒，而且也不因输入收信机电路而减少。
另一方面，低电平数据信号103锁定在时钟信号101的上升时间时的准备时间tS和保持时间tH分别可通过下面的(6)式(7)式求出，如图5B中所示。
tS=tSI+tR-tR=tSI+0.4 (6)
tH=tHI+tR-tF=tHI (7)
从(6)式可知，数据信号103的准备时间比触发电路4的准备时间tSI长0.4纳秒，且因输入收信机电路的传播时间差而减少。此外，从(7)式可知，数据信号103的保持时间tH等于触发电路4的保持时间，且不因内部收信机电路而减少。
在输入收信机电路的传播时间差(tF-tR)为0.4纳秒的情况下。数据信号103的准备时间tS比触发电路4的准备时间tSI长，且只有当低电平数据信号103在时钟信号101上升时间锁定时才变坏。具体地说，数据信号103的触发脉冲比触发电路4的触发脉冲时间长0.4纳秒，即长了所述传播时间差，而且变坏。
上面的说明说的是输入收信机电路下降时的传播时间tF比输入收信机电路上升时的传播时间tR长的情况。相反，在时间tR比时间tF长的情况下，当高电平数据信号103在时钟信号101的上升时间锁定时占用时间减少。
综上所述，数据信号103如SDRAM那样只在时钟信号101的前沿锁定时，数据信号103的触发脉冲时间变得比触发电路4的触发脉冲时间长一个传播时间，且变坏。
除上述SDR-SDRAM外，还有某些SDRAM各个采用时钟信号以外的数据锁定信号来锁定数据信号，且在其上升和下降时锁定数据信号。进行如此双向数据选通的SDRAM叫做DDR(双数据率)-SDRAM。在DDR-SDRAM中使用输入收信机电路的情况下，触发脉冲时间因传播时间差引起的变坏更为显著。
图6示出了DDR-SDRAM半导体存储装置的结构。图6中所示的半导体存储装置41与图1中所示的半导体存储装置1的区别在于，新增加了输入收信机电路74、缓冲器6、变换器8，触发器5和多路转换器25，且数据锁定信号107从外面输入。
数据锁定信号107一次输入给输入收信机电路74，从电路74作为内部数据锁定信号108输出出去。内部数据锁定信号108经缓冲器6提供给触发电路4，并经变换器8提供给触发电路5。缓冲器6产生与变换器8的相等的延迟时间，且配置得可以补偿变换器8的延迟时间，从而使经补偿的延迟时间与输入触发电路4和5的内部数据锁定信号108的时限一致。触发电路4在内部数据锁定信号108上升时的时限锁定内部数据信号106，触发电路5在内部数据信号108下降时的时限锁定内部数据信号106。多路转换器25用触发电路5所锁定的信号扩大触发电路4所锁定的信号，并将计算结果输出给读出放大器24。
现在参看图7所示的时序图说明此DDR-SDRAM的工作过程。这里，和图4中所述的类似，时钟信号101的频率须为100兆赫，数据锁定信号107上升与下降之间的间隔时间须为5纳秒。
内部数据信号106分别在触发电路4和5中以5纳秒的时间锁定在内部锁定信号108的前沿和后沿。在DDR-SDRAM中，由于锁定内部数据信号106的时间短，因而当时钟信号101的频率为例如100兆赫时，触发脉冲时间约为1.5纳秒。
接下去，说明一下输入收信机电路用作DDR-SDRAM时触发脉冲时间如何随上述输入收信机电路的传播时间差而变化。这里，为具体进行说明，输入收信机电路的传播时间差(tF-tR)在特性值范围最坏情况下须为0.4纳秒，如图3中所示。高电平或低电平下的数据信号锁定在时钟信号101前沿时的工作过程与图5A和5B中所示的工作过程相同，只是用数据锁定信号代替时钟信号。因此，在输入收信机电路中，数据锁定信号107与数据信号103之间的触发脉冲时间增加0.4纳秒，且变坏。
现在用图8A和8B说明数据信号103锁定在数据锁定信号后沿时的工作过程。图8A示出了高电平的数据信号锁定在数据锁定信号后沿时的时序图，图8B示出了低电平的数据信号锁定在数据锁定信号后沿时的时序图。
高电平的数据信号锁定在数据锁定信号107后沿时的准备时间t3和保持时间t4可用下面的(8)式和(9)式求出，如图8A中所示。
tS=tSI+tR-tF=tSI-0.4 (8)
tH=tHI+tR-tR=tHI (9)
从(8)式可知，数据信号103的准备时间tS比触发电路5的准备时间tSI短，且输入收信机电路并没有使其变坏。从(9)式可知，数据信号103的保持时间tH等于触发电路5的保持时间tHI，且输入收信机电路没有使其变坏。
低电平数据信号103锁定在数据锁定信号107后沿时的准备时间tS和保持时间tH可用下面的(10)式和(11)式求出，如图8B所示。
tS=tSI+tF-tR=tSI (10)
tH=tHI+tR-tR=tHI+0.4 (11)
从(10)式可知，数据信号103的准备时间tS等于触发电路5的准备时间tSI，且输入收信机电路没有使其变坏。从(11)式可知，数据信号103的保持时间tH比触发电路5的保持时间tHI长0.4纳秒，且输入收信机电路没有使其变坏。
综上所述，在输入收信机电路的传播时间差(tF-tR)为0.4纳秒的情况下，数据信号103的准备时间tS比触发电路4的准备时间tSI长，且在低电平数据信号103锁定在数据锁定信号107前沿时变坏。此外，低电平的数据信号103锁定在数据锁定信号107后沿时，数据信号103的保持时间变得比触发电路5的保持时间长，且变坏。
具体地说，数据信号103的触发脉冲时间比触发电路4的触发脉冲时间长0.8纳秒，为传播时间差0.4纳秒的两倍，且变坏。
上面的说明是就输入收信机电路下降时的传播时间tF比输入收信机电路上升时的传播时间tR长的情况进行的。与此情况相反，高电平的数据信号在数据锁定信号107后沿锁定时，准备时间变长，且变坏，高电平数据信号103在数据锁定信号107前沿锁定时，保持时间变坏。
综上所述，DDR-SDRAM采用传播时间差为0.4纳秒的输入收信机电路时，数据信号103与数据锁定信号107之间的触发脉冲时间比触发电路4的触发脉冲时间长0.8纳秒，即长传播时间差的两倍。考虑其它因素例如供以数据信号各引线的差别和与温度的依赖关系时，一般1.5纳秒的触发脉冲时间值的范围减小。于是，触发脉冲时间因制造工艺变化而超过触发脉冲时间的可能性变大。
但在上述输入收信机电路中，输入信号上升与下降之间的传播时间差终究还是大的。输入收信机电路应用到例如SDRAM上时，存在不能确保标准规定的触发脉冲时间范围的问题。
本发明的目的是提供一种能减小传播时间差、确保触发脉冲时间标准值范围的输入收信机电路。
本发明的目的可以通过这样一种输入收信机电路达到，所述输入收信机电路包括第一N沟道MOS晶体管、第二N沟道MOS晶体管、第三N沟道MOS晶体管、第四N沟道MOS晶体管、一个节点、第五N沟道MOS晶体管、第六N沟道MOS晶体管、第一P沟道MOS晶体管、和第二P沟道MOS晶体管、第一N沟道MOS晶体管的栅极供有起动信号，晶体管的源极接地电位，第二N沟道MOS晶体管的栅极供有起动信号，晶体管的源极接地电位，第三N沟道MOS晶体管的栅极供有第一信号，晶体管的源极接第一N沟道MOS晶体管的漏极，第四N沟道MOS晶体管的栅极供有第二信号，晶体管的源极接第二N沟道MOS晶体管的漏极，第五N沟道MOS晶体管的源极接第三N沟道MOS晶体管体管的源极，晶体管的漏极接第三N沟道MOS晶体管的漏极，晶体管的栅极接所述节点，第六N沟道MOS晶体管的源极接第四N沟道MOS晶体管的源极，晶体管的漏极接第四N沟道MOS晶体管的漏极，晶体管的栅极接所述节点，第一P沟道MOS晶体管的源极供有电源电压，晶体管的漏极接第三N沟道MOS晶体管的漏极，晶体管的栅极接所述节点，第二P沟道MOS晶体管的源极供有电源电压，晶体管的漏极接第四N沟道MOS晶体管的漏极，晶体管的栅极接所述节点，其中第二P沟道MOS晶体管输出漏极电压作为输出信号。
本发明输入收信机电路的第五和第六N沟道MOS晶体管与第三和第四N沟道MOS晶体管并联连接，从而抑制了放大第一电压即放大基准电压本身的作用。此外，在本发明的输入收信机电路中，设置了第三和第四P沟道MOS晶体管，与第一和第二P沟道MOS晶体管并联，且输入信号不仅经第四N沟道MOS晶体管放大，而且还经第六P沟道MOS晶体管补充放大，从而保证基准电压最小时的增益。
因此，本发明取小的传播时间差，从而确保触发时间规定值范围。
参看举例说明本发明一些最佳实施例的附图，从下面的说明可以清楚理解本发明的上述和其它目的、特点和优点。
图1是配备有输入收信机电路的SDR(单数据率)-SDRAM(同步动态随机存取存储器)主要部分的结构方框图。
图2是一般输入收信机电路结构的示意电路图。
图3是图2所示的输入收信机电路中传播时间随基准电压VREF变化的曲线图。
图4是说明准备时间、保持时间和触发脉冲时间的时序图。
图5A和5B是说明SDR-SDRAM工作过程的时序图。
图6是配备有输入收信机电路的DDR(双数据率)-SDRAM主要部分的结构方框图。
图7是说明DDR-SDRAM工作过程的时序图。
图8A和8B是说明DDR-SDRAM工作过程的时序图。
图9是说明本发明第一实施例输入收信机电路的结构的电路图。
图10A和10B是说明图9所示输入收信机电路工作过程的电路图。
图11是图9所示的输入收信机电路中当晶体管体积比取2∶1时传播时间随基准电压VREF变化的示意曲线。
图12是图9所示输入收信机电路中当晶体管体积比取3∶1时传播时间随基准电压VREF变化的示意曲线。
图13是图9所示输入收信机电路中当晶体管体积比取1∶1时传播时间随基准电压VREF变化的示意曲线。
图14是本发明第二实施例的输入收信机电路结构的示意电路图。
图15是本发明第三实施例的输入收信机电路结构的示意电路图。
图9所示本发明第一实施例的输入收信机电路与图2所示一般输入收信机电路的区别在于，增设了N沟道MOS晶体管17和18和P沟道MOS晶体管19和20。图9中，与图2中相同的那些编号表示与图2中所示的相同的功能元件。
N沟道MOS晶体管17的栅极接节点33，晶体管17的源极和漏极分别接N沟道MOS晶体管13的源极和漏极。同样，N沟道MOS晶体管18的栅极接节点33，晶体管18的源极和漏极分别接N沟道MOS晶体管14的源极和漏极。P沟道MOS晶体管19的栅极供有基准电压VREF，晶体管19的源极和漏极分别接P沟道MOS晶体管15的源极和漏极。同样，P沟道MOS晶体管20的栅极供有输入信号VIN，晶体管20的源极和漏极分别接P沟道MOS晶体管16的源极和漏极。
现在参看图9,10A和10B说明输入收信机电路的工作过程。图10A和10B中的诸箭头表示箭头所在的各有关部分中电位的上升或下降。具体地说，向上的箭头表示电位上升，向下的箭头表示电位下降。
输入信号VIN增加时，N沟道MOS晶体管14的导通电阻RON变小，P沟道MOS晶体管20的导通电阻变大，如图10A中所示，从而使P沟道MOS晶体管20的漏极电压下降得更快。具体地说，即使基准电压低，输入信号VIN的电平低，用P沟道MOS晶体管20也可保证增益。
另一方面，基准电压VRFF变低时，N沟道MOS晶体管13的导通电阻变大，P沟道MOS晶体管19的导通电阻变小，如图10B中所示，从而使节点33处的电压变高。这样，N沟道MOS半导体17的导通电阻变小，P沟道MOS半导体15的导通电阻变大。具体地说，N沟道MOS晶体管17和P沟道MOS晶体管15的导通电阻特性，其倾向与N沟道MOS晶体管13和P沟道MOS晶体管19的倾向分别相反。因此，节点33处的电位结果由这些导通电阻的组合电阻确定。N沟道MOS晶体管18的导通电阻变小，P沟道MOS晶体管16的导通电阻变大，从而使P沟道MOS晶体管16的漏极电压下降。但由于放大基准电压VREF变化的影响比起一般输入收信机电路更受到抑制，本实施例的输入收信机电路的特性曲线比宽范围基准电压VREF的扁平，且工作过程稳定。
在本发明的输入收信机电路中，由于输入信号还经过P沟道MOS晶体管20补充放大，因而在基准电压VREF最小时可以保证增益，且可以抑制基准电压VREF的放大作用。
图11示出了图9所示的输入收信机电路中传播时间随基准电压VREF变化的结果，这是用模拟得出的。图11所示的曲线中，实线表示上升时的传播时间，虚线表示下降时的传播时间。在此模拟过程中，N沟道MOS晶体管13与N沟道MOS晶体管17的体积比须为2∶1。
如图11中所示，基准电压VRFF为1.15伏时，下降时的传播时间为1.08纳秒，上升时的传播时间为0.96纳秒。这时，传播时间差为1.08-0.96=0.12纳秒，比一般输入收信机电路中的传播时间差0.39纳秒小。
N沟道MOS晶体管13与N沟道MOS晶体管17的晶体管体积比限制在2∶1。图12和13示出了晶体管体积比取其它值时传播时间的变化相对于基准电压VREF的变化情况。图12示出了N沟道MOS晶体管1 3与N沟道MOS晶体管17的晶体管体积比为3∶1时传播时间的变化，图13示出了晶体管体积比为1∶1时传播时间的变化情况。
晶体管体积比为3∶1时，传播时间在基准电压VREF为1.25±0.1伏时变短，传播时间的变化相对于基准电压VREF的变化变大，如图12中所示。此外，当晶体管体积比为1∶1时，传播时间变长。然而，传播时间的变化相对于基准电压VREF的变化变小，传播时间差变小，特性曲线扁平。
因此，考虑传播时间本声和传播时间相对于基准信号VREF变化的差值，确定晶体管体积比，从而可以达到本发明输入收信机电路所要求的特性。
图14示出了本发明第二实施例输入收信机电路的结构。图14所示的输入收信机电路的结构是去掉了图9所示输入收信机电路中的N沟道MOS晶体管19和20。由于图14所示的输入收信机电路中没有配备图9所示输入收信机电路中的N沟道MOS晶体管19和20，因而虽然在基准电压VREF低的情况下不能取得增益，但还是抑制了基准电压VREF本身的放大作用，因此，比起一般的输入收信机电路来，可以进一步减小传播时间差。虽然减小传播时间差的作用比起图9中所示的输入收信机信号来是细微的，但可以简化图9中所示本实施例输入收信机电路的电路结构。
图15示出了本发明第三实施例的输入收信机电路。图15所示收信机输入电路的结构是N沟道MOS晶体管11A共享，来代替原来的N沟道MOS晶体管11和12，供切除图9中所示输入收信机电路中的功率。因此，N沟道MOS晶体管13,14,17和18的源极都共同接N沟道MOS晶体管11A的漏极。图15所示的输入收信机电路比起图9所示的输入收信机电路来，能将N沟道MOS晶体管的数目N减少1个，且简化电路的结构。虽然图中没有示出，但在第二实施例的输入收信机电路中(见图14)也可以除去节电的N沟道MOS晶体管11和12，可以共享另一N沟道MOS晶体管代替MOS晶体管11和12。
至此，已说明了本发明的一些最佳实施例。在上述诸实施例中，基准电压VREF可以从外面加到输入收信机电路，可以在装有输入收信机电路的集成电路内产生。
在上述诸实施例的输入收信机电路中，基准电压VREF的输入端与输入信号VIN输入端的差别不是绝对的，且这些输入端的应用并不局限于上述实例。举例说，将时钟信号输入输入信号VIN的输入端，将相位相反的时钟信号输入基准电压VRFF的输入端，从而各输入端可用作一对差动时钟输入端。反相时钟信号的相位与时钟信号及其互补信号相反。
此外，本发明输入收信机电路的电路结构并不局限于上述实例。举例说，在输入收信机电路的同一位置用P沟道MOS晶体管代替N沟道MOS晶体管或用N沟道MOS晶体管代替P沟道MOS晶体管时，电源电压对地电位的极性反了，可得出可按上述输入收信机电路类似的方式使用的输入收信机电路。此外，本发明输入收信机电路的用途并不局限于接收和转换半导体存储装置中的输入信号。
虽然上面已详细说明本发明的一些最佳实施例，但不言而喻，在不脱离本发明在所附权利要求书中所述的精神实质和范围的前提下是可以对上述实施例进行种种更改、替换和修改的。
Claims (14)
1．一种输入收信机电路，其特征在于，它包括：
第一N沟道MOS晶体管，其栅极供有起动信号，其源极接地电位；
第二N沟道MOS晶体管，其栅极供有所述起动信号，其源极接地电位；
第三N沟道MOS晶体管，其栅极供有第一信号，其源极接所述第一N沟道MOS晶体管的漏极；
第四N沟道MOS晶体管，其栅极供有第二信号，其源极接所述第二N沟道MOS晶体管的漏极；
一个节点；
第五N沟道MOS晶体管，其源极接所述第三N沟道MOS晶体管的源极，其漏极接所述第三N沟道MOS晶体管的漏极，其栅极接所述节点；
第六N沟道MOS晶体管，其源极接所述第四N沟道MOS晶体管的源极，其漏极接所述第四N沟道MOS晶体管的漏极，其栅极接所述节点；
第一P沟道MOS晶体管，其源极供有电源电压，其漏极接所述第三N沟道MOS晶体管的漏极，其栅极接所述节点；和
第二P沟道MOS晶体管，其源极供有电源电压，其漏极接所述第四N沟道MOS晶体管的漏极，其栅极接所述节点，第二P沟道MOS晶体管输出漏极电压作为输出信号。
2．如权利要求1所述的输入收信机电路，其特征在于，所述起动信号在所述输入收信机电路应起动时变为高电平电位，在所述输入收信机电路应停止工作时变为地电位。
3．如权利要求1所述的输入收信机电路，其特征在于，所述第一信号为基准电压信号，所述第二信号为输入信号，且所述输出信号随所述输入信号的电平变化。
4．如权利要求1所述的输入收信机电路，其特征在于，所述第一和第二信号成互补关系。
5．如权利要求1所述的输入收信机电路，其特征在于，它还包括：
第三P沟道MOS晶体管，其栅极加有所述第一信号，其源极接所述第一P沟道MOS晶体管的源极，其漏极接所述第一P沟道MOS晶体管的漏极；和
第四P沟道MOS晶体管，其栅极加有所述第二信号，其源极接所述第二P沟道MOS晶体管的源极，其漏极接所述第二P沟道MOS晶体管的漏极。
6．如权利要求1所述的输入收信机电路，其特征在于，所述第三N沟道MOS晶体管与所述第四N沟道MOS晶体管的晶体管体积比约为2∶1。
7．一种输入收信机电路，其特征在于，它包括：
第一N沟道MOS晶体管，其栅极供有起动信号，其源极接地电位；
第二N沟道MOS晶体管，其栅极供有第一信号，其源极接所述第一N沟道MOS晶体管的漏极；
第三N沟道MOS晶体管，其栅极供有第二信号，其源极接所述第一N沟道MOS晶体管的漏极；
一个节点；
第四N沟道MOS晶体管，其源极接所述第三N沟道MOS晶体管的源极，其漏极接所述第二N沟道MOS晶体管；其栅极接所述节点；
第五N沟道MOS晶体管，其源极接所述第三N沟道MOS晶体管的源极，其漏极接所述第三N沟道MOS晶体管的漏极，其栅极接所述节点；
第一P沟道MOS晶体管，其源极供有电源电压，其漏极接所述第二N沟道MOS晶体管的漏极，其栅极接所述节点；和
第二P沟道MOS晶体管，其源板供有电源电压，其漏极接所述第三N沟道MOS晶体管的漏极，其栅极接所述节点，所述P沟道MOS晶体管输出漏极电压作为输出信号。
8．如权利要求7所述的输入收信机电路，其特征在于，所述起动信号在所述输入收信机电路应起动时变为高电平电位，在所述输入收信机电路应停止工作时变为地电位。
9．如权利要求7所述的输入收信机电路，其特征在于，所述第一信号为基准电压信号，所述第二信号为输入信号，所述输出信号随所述输入信号的电平变化。
10．如权利要求7所述的输入收信机电路，其特征在于，所述第一和第二信号成互补关系。
11．如权利要求7所述的输入收信机电路，其特征在于，它还包括：
第三P沟道MOS晶体管，其栅极加有所述第一信号，其源极接所述第一P沟道MOS晶体管的源极，其漏极接所述第一P沟道MOS晶体管的漏极；和
第四P沟道MOS晶体管，其栅极加有所述第二信号，其源极接所述第二P沟道MOS晶体管的源极，其漏极接所述第二P沟道MOS晶体管的漏极。
12．如权利要求7所述的输入收信机电路，其特征在于，所述第二N沟道MOS晶体管与所述第四N沟道MOS晶体管的体积比约为2∶1。
13．一种输入收信机电路，其特征在于，它包括：
一种导电类型的第一MOS晶体管，其栅极供有起动信号，其源极接地电位；
该种导电类型的第二MOS晶体管，其栅极供有所述起动信号，其源极接地电位；
该种导电类型的第三MOS晶体管，其栅极供有第一信号，其源极接所述第一MOS晶体管的漏极；
该种导电类型的第四MOS晶体管，其栅极供有第二信号，其源极接所述第二MOS晶体管的漏极；
一个节点；
该种导电类型的第五MOS晶体管，其源极接所述第三MOS晶体管的源极，其漏极接所述第三MOS晶体管的漏极，其栅极接所述节点；
该种导电类型的第六MOS晶体管，其源极接所述第四MOS晶体管的源极，其漏极接所述第四MOS晶体管的漏极，其栅极接所述节点；
另一种导电类型的第七MOS晶体管，其源极加有电源电压，其漏极接所述第三MOS晶体管的漏极，其栅极接所述节点；和
该另一种导电类型的第八MOS晶体管，其源极供有电源电压，其漏极接所述第四MOS晶体管的漏极，其栅极接所述节点，第八MOS晶体管输出漏极电压作为输出信号。
14．一种输入收信机电路，其特征在于，它包括：
该种导电类型的第一MOS晶体管，其栅极供有起动信号，其源极接地电位；
该种导电类型的第二MOS晶体管，其栅极供有第一信号，其源极接所述第一MOS晶体管的漏极；
该种导电类型的第三MOS晶体管，其栅极供有第二信号，其源极接所述第一MOS晶体管的漏极；
一个节点；
该种导电类型的第四MOS晶体管，其源极接所述第三MOS晶体管的源极，其漏极接所述第二MOS晶体管，其栅极接所述节点；
该种导电类型的第五MOS晶体管，其源极接所述第三MOS晶体管的源极，其漏极接所述第三MOS晶体管的漏极，其栅极接所述节点；
另一种导电类型的第六MOS晶体管，其源极供有电源电压，其漏极接所述第二MOS晶体管的漏极，其栅极接所述节点；和
该另一种导电类型的第七MOS晶体管，其源极供有电源电压，其漏极接所述第三MOS晶体管的漏极，其栅极接所述节点，所述第七MOS晶体管输出漏极电压作为输出信号。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| ASS | Succession or assignment of patent right |
Owner name: NEC ELECTRONICS TAIWAN LTD. Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD. Effective date: 20030410 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20030410 Address after: Kawasaki, Kanagawa, Japan Applicant after: NEC Corp. Address before: Tokyo, Japan Applicant before: NEC Corp. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20040804 |