JPH10242839A - 半導体装置 - Google Patents
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- JPH10242839A JPH10242839A JP9045235A JP4523597A JPH10242839A JP H10242839 A JPH10242839 A JP H10242839A JP 9045235 A JP9045235 A JP 9045235A JP 4523597 A JP4523597 A JP 4523597A JP H10242839 A JPH10242839 A JP H10242839A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/8232—Field-effect technology
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Abstract
(57)【要約】
【課題】 低しきい値電圧のMOSFETを含むCMOS回路の電
源投入時あるいは電源遮断時におこすラッチアップを阻
止する。あるいは通常動作中のサブスレッショルド電流
を低減する。 【解決手段】 CMOS回路のウエル電圧を電源投入、通常
動作ならびに電源遮断時にわたって制御する。 【効果】 高速・低消費電力で動作の安定なCMOS回路お
よびそれで構成されたCMOS LSIチップならびに半導体装
置が実現できる。
源投入時あるいは電源遮断時におこすラッチアップを阻
止する。あるいは通常動作中のサブスレッショルド電流
を低減する。 【解決手段】 CMOS回路のウエル電圧を電源投入、通常
動作ならびに電源遮断時にわたって制御する。 【効果】 高速・低消費電力で動作の安定なCMOS回路お
よびそれで構成されたCMOS LSIチップならびに半導体装
置が実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に高速性と低電力性を兼ね備えた半導体装置に適した
技術である。
特に高速性と低電力性を兼ね備えた半導体装置に適した
技術である。
【０００２】
【従来の技術】基板バイアス制御による低電力技術とし
ては、例えば、１９９６ アイ・イー・イー・イー イ
ンターナショナル ソリッド ステート サーキット
ダイジェスト オブ テクニカル ペーパーズ、第１６
６頁から第１６７頁(1996 IEEEInternational Solid-St
ate Circuit, Digest of Technical Papers(1996) pp.1
66-167)に記載されている。
ては、例えば、１９９６ アイ・イー・イー・イー イ
ンターナショナル ソリッド ステート サーキット
ダイジェスト オブ テクニカル ペーパーズ、第１６
６頁から第１６７頁(1996 IEEEInternational Solid-St
ate Circuit, Digest of Technical Papers(1996) pp.1
66-167)に記載されている。
【０００３】
【発明が解決しようとする課題】近年、CMOS LSI(Compl
ementary Metal Oxide Semiconductor Large Scale Int
egrated Circuit)の低電圧動作に伴い、MOSFET(トラン
ジスタ)のしきい値電圧VTを動作電圧の低下に応じて小
さくし高速動作を維持する動きが活発になっている。し
かし、電源電圧が2V以下になり、それに応じてしきい値
電圧VTを0.5V以下に小さくするとトランジスタが完全に
カットオフできなくなる、いわゆるサブスレッショルド
リーク電流が増加する。このためLSIチップのスタンバ
イ電流が増大し、例えば、電池動作を前提とするCMOS L
SIチップから構成されるシステムを設計する際のあい路
となっている。しきい値電圧VTがさらに小さくなるにつ
れ通常動作時の電流までも増大するとさえいわれてい
る。
ementary Metal Oxide Semiconductor Large Scale Int
egrated Circuit)の低電圧動作に伴い、MOSFET(トラン
ジスタ)のしきい値電圧VTを動作電圧の低下に応じて小
さくし高速動作を維持する動きが活発になっている。し
かし、電源電圧が2V以下になり、それに応じてしきい値
電圧VTを0.5V以下に小さくするとトランジスタが完全に
カットオフできなくなる、いわゆるサブスレッショルド
リーク電流が増加する。このためLSIチップのスタンバ
イ電流が増大し、例えば、電池動作を前提とするCMOS L
SIチップから構成されるシステムを設計する際のあい路
となっている。しきい値電圧VTがさらに小さくなるにつ
れ通常動作時の電流までも増大するとさえいわれてい
る。
【０００４】このあい路を打開するために、通常動作期
間はチップ内のすべてのMOSFETのしきい値電圧VTを小さ
くして高速動作させ、スタンバイ時にはしきい値電圧VT
を十分大きな値にしてスタンドバイ電流を低減する方式
がよく知られている。しかし、この方式には以下の３つ
の問題点がある。
間はチップ内のすべてのMOSFETのしきい値電圧VTを小さ
くして高速動作させ、スタンバイ時にはしきい値電圧VT
を十分大きな値にしてスタンドバイ電流を低減する方式
がよく知られている。しかし、この方式には以下の３つ
の問題点がある。
【０００５】（１）従来は電源投入時にラッチアップな
どによって過大電流が流れ、CMOS LSIチップ内の配線が
溶断したりする。あるいは電源の電流容量を越え、正常
な電源電圧が印加できなかったりする。MOSFETの基板
(ウエル)とソースが等電位とはならないレイアウトと結
線になっていることに起因する。例えば、そのソースに
正の電圧電源を与えるpチャネルMOSFET(PMOSFET)を例に
とろう。ソース(p層)に正の電圧電源(例えば、1.8V)が
印加されると、その直前まではウエル(nウエル)はフロ
ーティング0Vであるから、ソース・ウエル間のpn接合は
順方向に過度にバイアスされてCMOSラッチアップの原因
となる。従来までの2V以上のCMOS LSIの製品では、MOSF
ETのウエルとソースができるだけ等電位になるように両
者を近くで結線しているから、電源投入過程でも、その
後の通常動作時と同様に上記pn接合は順方向にバイアス
されることはない。しかも、しきい値電圧VTは常に一定
でありその値がほぼ0.5V以上に設定されているのでサブ
スレッショルド電流が問題になることもない。nチャネ
ルMOSFET(NMOSFET)でも同様だがPMOSFETほどには深刻な
問題とはならない。そのドレインに電源電圧が印加され
た場合、その直前まではNMOSFETの基板(pウエル)はフロ
ーティング0Vでソースも0Vのアース電位に固定されてい
るので、ドレインとウエルで形成されるpn接合が順方向
にバイアスされないためである。ただし、ドレイン・ソ
ース間には、しきい値電圧VTが0.5V以下ではサブスレッ
ショルド電流は流れる。ウエルとソースを分離・制御す
ることを特長とした上記従来の技術に記載した文献に
は、このような電源投入時の問題は述べられておらず、
CMOS LSIの低しきい値電圧VT化に伴う新たな課題であ
る。
どによって過大電流が流れ、CMOS LSIチップ内の配線が
溶断したりする。あるいは電源の電流容量を越え、正常
な電源電圧が印加できなかったりする。MOSFETの基板
(ウエル)とソースが等電位とはならないレイアウトと結
線になっていることに起因する。例えば、そのソースに
正の電圧電源を与えるpチャネルMOSFET(PMOSFET)を例に
とろう。ソース(p層)に正の電圧電源(例えば、1.8V)が
印加されると、その直前まではウエル(nウエル)はフロ
ーティング0Vであるから、ソース・ウエル間のpn接合は
順方向に過度にバイアスされてCMOSラッチアップの原因
となる。従来までの2V以上のCMOS LSIの製品では、MOSF
ETのウエルとソースができるだけ等電位になるように両
者を近くで結線しているから、電源投入過程でも、その
後の通常動作時と同様に上記pn接合は順方向にバイアス
されることはない。しかも、しきい値電圧VTは常に一定
でありその値がほぼ0.5V以上に設定されているのでサブ
スレッショルド電流が問題になることもない。nチャネ
ルMOSFET(NMOSFET)でも同様だがPMOSFETほどには深刻な
問題とはならない。そのドレインに電源電圧が印加され
た場合、その直前まではNMOSFETの基板(pウエル)はフロ
ーティング0Vでソースも0Vのアース電位に固定されてい
るので、ドレインとウエルで形成されるpn接合が順方向
にバイアスされないためである。ただし、ドレイン・ソ
ース間には、しきい値電圧VTが0.5V以下ではサブスレッ
ショルド電流は流れる。ウエルとソースを分離・制御す
ることを特長とした上記従来の技術に記載した文献に
は、このような電源投入時の問題は述べられておらず、
CMOS LSIの低しきい値電圧VT化に伴う新たな課題であ
る。
【０００６】（２）通常動作モードからスタンバイモー
ドへの切り換え時間、あるいはスタンバイモードから通
常動作モードへの切り換え時間がμsオーダとなりきわ
めて長い。例えば、、基板電圧を同じチップ内部で発生
する場合を考えてみよう。基板電圧は、チップ内のキャ
パシタをポンピングするいわゆるチャージポンピング回
路をもとに作られるから、その出力電流は低く限定され
る。一方、基板電源端子はチップ内のトランジスタで共
通に結線されているために、合計の基板容量はきわめて
大きな値(100pF以上)となる。したがって、上記のよう
にモード切り換え時には、電流駆動能力の低い基板電圧
発生回路で大きな負荷(基板)容量を駆動することにな
り、その応答時間が長くなる。
ドへの切り換え時間、あるいはスタンバイモードから通
常動作モードへの切り換え時間がμsオーダとなりきわ
めて長い。例えば、、基板電圧を同じチップ内部で発生
する場合を考えてみよう。基板電圧は、チップ内のキャ
パシタをポンピングするいわゆるチャージポンピング回
路をもとに作られるから、その出力電流は低く限定され
る。一方、基板電源端子はチップ内のトランジスタで共
通に結線されているために、合計の基板容量はきわめて
大きな値(100pF以上)となる。したがって、上記のよう
にモード切り換え時には、電流駆動能力の低い基板電圧
発生回路で大きな負荷(基板)容量を駆動することにな
り、その応答時間が長くなる。
【０００７】（３）通常動作期間中に、入出力の電圧変
化のない(いわゆる非活性状態にある)CMOS回路あるいは
回路ブロック内のトランジスタのしきい値電圧VTは小さ
いので、CMOS回路といえどもサブスレッショルド電流が
いたるところに流れ、チップ全体の動作電流を増大させ
る。
化のない(いわゆる非活性状態にある)CMOS回路あるいは
回路ブロック内のトランジスタのしきい値電圧VTは小さ
いので、CMOS回路といえどもサブスレッショルド電流が
いたるところに流れ、チップ全体の動作電流を増大させ
る。
【０００８】本発明は、これらの諸問題を解決するトラ
ンジスタの基板（あるいはウェル）電圧の制御法に関す
る。
ンジスタの基板（あるいはウェル）電圧の制御法に関す
る。
【０００９】本発明の目的は、低しきい値電圧のMOSFET
を含むCMOS回路の電源投入時あるいは電源遮断時に起こ
すラッチアップを阻止することにある。
を含むCMOS回路の電源投入時あるいは電源遮断時に起こ
すラッチアップを阻止することにある。
【００１０】本発明の他の目的は、通常動作中のサブス
レッショルド電流を低減することにある。
レッショルド電流を低減することにある。
【００１１】本発明の他の目的は、2V以下の低電圧動作
のCMOS回路およびそれを用いたLSIならびに半導体装置
において、高速性を維持したままで低消費電力ならびに
高安定動作を図ることにある。
のCMOS回路およびそれを用いたLSIならびに半導体装置
において、高速性を維持したままで低消費電力ならびに
高安定動作を図ることにある。
【００１２】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述及び添付図面から明かになるで
あろう。
特徴は、本明細書の記述及び添付図面から明かになるで
あろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１４】すなわち、CMOS回路のウエル電圧を電源投
入、通常動作ならびに電源遮断時にわたって制御する。
入、通常動作ならびに電源遮断時にわたって制御する。
【００１５】（１）半導体装置は、通常動作時には実質
的に十分カットオフできないMOSFETから成るCMOS回路の
ウェルに該MOSFETがカットオフできるようにウェル電圧
を印加した後に、該CMOS回路に電源電圧を印加する。
的に十分カットオフできないMOSFETから成るCMOS回路の
ウェルに該MOSFETがカットオフできるようにウェル電圧
を印加した後に、該CMOS回路に電源電圧を印加する。
【００１６】（２）半導体装置は、第１と第２の電源電
圧から成り、第１の電源電圧で動作する電圧変換回路を
含む回路によって発生された第３の電源電圧を、通常動
作時には実質的に十分カットオフできないMOSFETから成
るCMOS回路のウェルに該MOSFETがカットオフできるよう
にウェル電圧として印加した後に、該CMOS回路に第２の
電源電圧を印加する。
圧から成り、第１の電源電圧で動作する電圧変換回路を
含む回路によって発生された第３の電源電圧を、通常動
作時には実質的に十分カットオフできないMOSFETから成
るCMOS回路のウェルに該MOSFETがカットオフできるよう
にウェル電圧として印加した後に、該CMOS回路に第２の
電源電圧を印加する。
【００１７】（３）半導体装置は、通常動作時には実質
的にカットオフできないMOSFETを含むCMOS回路のウェル
電位を固定する回路と、該CMOS回路の入力信号の変化に
応じて該MOSFETのウェル電位を容量結合によって変化さ
せる回路を具備する。
的にカットオフできないMOSFETを含むCMOS回路のウェル
電位を固定する回路と、該CMOS回路の入力信号の変化に
応じて該MOSFETのウェル電位を容量結合によって変化さ
せる回路を具備する。
【００１８】（４）半導体装置は、１個のMOSFETとキャ
パシタから成るダイナミックメモリセルとCMOS回路を含
み、通常動作中には、該CMOS回路を構成するMOSFETのウ
ェル電位はパルス変化させられるものであり、該ダイナ
ミックメモリセルの基板電圧は実質的に直流電源電圧で
ある。
パシタから成るダイナミックメモリセルとCMOS回路を含
み、通常動作中には、該CMOS回路を構成するMOSFETのウ
ェル電位はパルス変化させられるものであり、該ダイナ
ミックメモリセルの基板電圧は実質的に直流電源電圧で
ある。
【００１９】（５）半導体装置は、大きな電圧で動作
し、かつ大きなしきい値電圧のMOSFETから成るスタティ
ックメモリセルと小さな電圧で動作し、かつ小さなしき
い値電圧のMOSFETから成るCMOS回路を含み、該CMOS回路
内のMOSFETのウェル電位をパルス変化させる。
し、かつ大きなしきい値電圧のMOSFETから成るスタティ
ックメモリセルと小さな電圧で動作し、かつ小さなしき
い値電圧のMOSFETから成るCMOS回路を含み、該CMOS回路
内のMOSFETのウェル電位をパルス変化させる。
【００２０】（６）半導体装置は、少なくとも一つのCM
OS回路と、スタンバイ制御回路と、電圧変換回路を含
み、該電圧変換回路よって発生された電圧を該スタンバ
イ制御回路に供給し、該スタンバイ制御回路は該電圧を
用いて該CMOS回路のウェル電位を動作状態によって変化
させ、該ウェル容量よりも大きな容量のキャパシタを該
電圧変換回路の出力に接続している。
OS回路と、スタンバイ制御回路と、電圧変換回路を含
み、該電圧変換回路よって発生された電圧を該スタンバ
イ制御回路に供給し、該スタンバイ制御回路は該電圧を
用いて該CMOS回路のウェル電位を動作状態によって変化
させ、該ウェル容量よりも大きな容量のキャパシタを該
電圧変換回路の出力に接続している。
【００２１】
【発明の実施の形態】図１は本発明の一実施例である。
高い電源電圧Vcc1(例えば、3.3V)で動作する回路ブロッ
クCT1では、その内部トランジスタの動作時のしきい値
電圧VTは例えば、0.5Vと十分大きく選べる。十分高い電
源（動作）電圧なので、わざわざ、しきい値電圧VTを0.
1Vなどと低くしなくても高速動作は可能なのである。し
たがって、通常動作時とスタンバイ時のしきい値電圧VT
をわざわざ切り換えなくてもサブスレッショルド電流は
無視できるほど小さいので、それらトランジスタのソー
スと基板は同じ電圧を与えるように結線することができ
る。ここでVBはコントロール信号ФP、Фで制御される
基板電圧発生・制御回路である。
高い電源電圧Vcc1(例えば、3.3V)で動作する回路ブロッ
クCT1では、その内部トランジスタの動作時のしきい値
電圧VTは例えば、0.5Vと十分大きく選べる。十分高い電
源（動作）電圧なので、わざわざ、しきい値電圧VTを0.
1Vなどと低くしなくても高速動作は可能なのである。し
たがって、通常動作時とスタンバイ時のしきい値電圧VT
をわざわざ切り換えなくてもサブスレッショルド電流は
無視できるほど小さいので、それらトランジスタのソー
スと基板は同じ電圧を与えるように結線することができ
る。ここでVBはコントロール信号ФP、Фで制御される
基板電圧発生・制御回路である。
【００２２】一方、低い電源電圧Vcc2(例えば、1.8V)で
動作する回路ブロックCT2では、その内部トランジスタ
のしきい値電圧VTを通常動作時には例えば、0.1Vと小さ
くして高速動作させ、スタンバイ時には例えば、0.5Vと
大きくしてスタンドバイ電流を減らさなければならな
い。このしきい値電圧VTの制御はトランジスタの基板N
W、PWを制御することで行う。
動作する回路ブロックCT2では、その内部トランジスタ
のしきい値電圧VTを通常動作時には例えば、0.1Vと小さ
くして高速動作させ、スタンバイ時には例えば、0.5Vと
大きくしてスタンドバイ電流を減らさなければならな
い。このしきい値電圧VTの制御はトランジスタの基板N
W、PWを制御することで行う。
【００２３】この場合、電源投入時の回路ブロックCT2
内トランジスタの基板電圧は図２のように制御される。
内トランジスタの基板電圧は図２のように制御される。
【００２４】基板NW、PWの電圧VBP、VBNは最初に投入さ
れた3.3Vをもとに作られるが、この電圧は低い電源電圧
で動作する回路ブロックCT2内のトランジスタを十分カ
ットオフする値に選ばれる。例えば、PMOSFETに対して
は3.3Vで、NMOSFETに対しては−1.5Vである。まず、こ
の基板電圧を回路ブロックCT2に与え、その後で低い電
源電圧Vcc2を与える。したがって、低い電源電圧を投入
する過程では、回路ブロックCT2内トランジスタのしき
い値電圧VTは十分大きいので各トランジスタからのサブ
スレッショルド電流が累積されて過大なチップ電流にな
ることもないし、各トランジスタの基板電圧は0V程度の
フローティング状態とはならないのでラッチアップを起
こすことはない。
れた3.3Vをもとに作られるが、この電圧は低い電源電圧
で動作する回路ブロックCT2内のトランジスタを十分カ
ットオフする値に選ばれる。例えば、PMOSFETに対して
は3.3Vで、NMOSFETに対しては−1.5Vである。まず、こ
の基板電圧を回路ブロックCT2に与え、その後で低い電
源電圧Vcc2を与える。したがって、低い電源電圧を投入
する過程では、回路ブロックCT2内トランジスタのしき
い値電圧VTは十分大きいので各トランジスタからのサブ
スレッショルド電流が累積されて過大なチップ電流にな
ることもないし、各トランジスタの基板電圧は0V程度の
フローティング状態とはならないのでラッチアップを起
こすことはない。
【００２５】その後、基板NW、PWの電圧VBP,VBNを浅く
することで(例えば、2.3Vと−0.5V程度)、回路ブロック
CT2内のトランジスタのしきい値電圧VTを低くして通常
動作に移行させ、主要回路の動作を開始させる。回路ブ
ロック内のクロックを停止する（クロックをハイレベル
又はローレベルに固定する）スタンバイ時、スリープ時
あるいはチップの非選択時には基板電圧VBP、VBNを深く
(例えば、3.3Vと−1.5V)することで回路ブロックCT2内
のトランジスタのしきい値電圧VTを高くする。これによ
りサブスレッショルド電流による消費電力増加を減少さ
せることができる。
することで(例えば、2.3Vと−0.5V程度)、回路ブロック
CT2内のトランジスタのしきい値電圧VTを低くして通常
動作に移行させ、主要回路の動作を開始させる。回路ブ
ロック内のクロックを停止する（クロックをハイレベル
又はローレベルに固定する）スタンバイ時、スリープ時
あるいはチップの非選択時には基板電圧VBP、VBNを深く
(例えば、3.3Vと−1.5V)することで回路ブロックCT2内
のトランジスタのしきい値電圧VTを高くする。これによ
りサブスレッショルド電流による消費電力増加を減少さ
せることができる。
【００２６】電源遮断時には基板電圧VBP、VBNを十分深
くしてからVcc2をオフにし、その後に電源電圧Vcc1をオ
フにする。ここで電源電圧の印加順序は、例えば、高い
電源電圧Vcc1が印加されてから、タイマーなどによって
時間間隔を作り、その後、低い電源電圧Vcc2を入力すれ
ばよい。また回路ブロックCT1と回路ブロックCT2は異な
る半導体チップで構成しても、あるいは同一チップ上に
集積してもよい。
くしてからVcc2をオフにし、その後に電源電圧Vcc1をオ
フにする。ここで電源電圧の印加順序は、例えば、高い
電源電圧Vcc1が印加されてから、タイマーなどによって
時間間隔を作り、その後、低い電源電圧Vcc2を入力すれ
ばよい。また回路ブロックCT1と回路ブロックCT2は異な
る半導体チップで構成しても、あるいは同一チップ上に
集積してもよい。
【００２７】図３は回路ブロックCT1と回路ブロックCT2
を同一チップ上に集積した実施例である。I/Oはチップ
外とのインターフェース回路、LG1からLG4は基板電圧を
制御させる回路ブロックで、低しきい値電圧VTトランジ
スタを含む回路で構成されている。SRAMはスタティック
メモリセルで構成されたメモリアレイSARYを含むスタテ
ィックメモリで、VCCSはメモリセルへの電力供給電源電
圧である。DRAMは１個のMOSFETとキャパシタから成るダ
イナミックメモリセルで構成されたメモリアレイDARYを
含むダイナミックメモリで、Vpはキャパシタ電極電圧で
ある。DL、/DLはデータ線で、WLはワード線である。
を同一チップ上に集積した実施例である。I/Oはチップ
外とのインターフェース回路、LG1からLG4は基板電圧を
制御させる回路ブロックで、低しきい値電圧VTトランジ
スタを含む回路で構成されている。SRAMはスタティック
メモリセルで構成されたメモリアレイSARYを含むスタテ
ィックメモリで、VCCSはメモリセルへの電力供給電源電
圧である。DRAMは１個のMOSFETとキャパシタから成るダ
イナミックメモリセルで構成されたメモリアレイDARYを
含むダイナミックメモリで、Vpはキャパシタ電極電圧で
ある。DL、/DLはデータ線で、WLはワード線である。
【００２８】とくに限定しないが、メモリアレイSARYお
よびメモリアレイDARYはここでは高しきい値VTトランジ
スタで構成されているものとする。VBは基板電圧発生回
路で、基板電圧制御回路CLGからのコントロール信号群
（φp、／φp、φ１、／φ１、φ２、／φ２、φ３、／
φ３、φ4、／φ4）によって制御されている。VBAはメ
モリアレーへの基板電圧発生回路であり、メモリアレイ
SARYおよびメモリアレイDARY内の基板電圧VPS、VNS、V
NDを供給している。これらの基板電圧VPS、VNS、VNDは
通常は直流電圧あるいは準直流電圧である。ここで基板
電圧発生回路ＶＢ、基板電圧制御回路ＣＬＧおよび基板
電圧発生回路VBAからなる回路ブロックCT1の主要部は高
しきい値電圧VT のMOSFETで構成されている。また、イ
ンターフェース回路I/Oおよび基板電圧発生回路VBには
高い電源電圧(Vcc1)が供給され、その他の回路ブロック
には低い電源電圧(Vcc2)が供給されている。
よびメモリアレイDARYはここでは高しきい値VTトランジ
スタで構成されているものとする。VBは基板電圧発生回
路で、基板電圧制御回路CLGからのコントロール信号群
（φp、／φp、φ１、／φ１、φ２、／φ２、φ３、／
φ３、φ4、／φ4）によって制御されている。VBAはメ
モリアレーへの基板電圧発生回路であり、メモリアレイ
SARYおよびメモリアレイDARY内の基板電圧VPS、VNS、V
NDを供給している。これらの基板電圧VPS、VNS、VNDは
通常は直流電圧あるいは準直流電圧である。ここで基板
電圧発生回路ＶＢ、基板電圧制御回路ＣＬＧおよび基板
電圧発生回路VBAからなる回路ブロックCT1の主要部は高
しきい値電圧VT のMOSFETで構成されている。また、イ
ンターフェース回路I/Oおよび基板電圧発生回路VBには
高い電源電圧(Vcc1)が供給され、その他の回路ブロック
には低い電源電圧(Vcc2)が供給されている。
【００２９】ここでメモリアレイSARYおよびメモリアレ
イDARYは他の回路とは異なる性質を持っているので、基
板電圧の与え方は異なっている。すなわち、メモリアレ
イ部はチップ全体に占める面積の割合が大きいので、一
般に高密度が望ましい。このためには素子間分離幅を狭
くしなければならない。これは一般にメモリアレイ全体
に一定の実質的に直流である基板電圧を与える基板バイ
アス方式と併用されて実現されることが多い。もしこの
部分の基板容量を駆動すると素子分離特性が劣化する以
外に、この基板容量が大きいためにチップ全体の消費電
力を増大するなどといった問題点が生じるためである。
したがって、通常はメモリアレイSARY内の基板電圧VNS
は0Vに、基板電圧VPSは電源電圧Vccsに等しく設定さ
れ、またメモリアレイDARYでは基板電圧VNDは−1.5V程
度の実質的に直流である電圧が与えられる。ここでメモ
リアレイSARY内のメモリセルはフリップフロップなの
で、それを構成するトランジスタのしきい値電圧VTが小
さすぎるとセル内のサブスレッショルド電流が増加す
る。メモリアレイSARYは多数のメモリセルで構成される
からメモリアレイSARY全体としてはこの電流は大きな値
となる。そこでこれらセル内トランジスタのしきい値電
圧VTは例えば0.5V程度と大きくし、その大きなしきい値
電圧VTに見合うだけの高い電源電圧Vccsに設定するとセ
ルは高速に動作する。例えば電源電圧Vccsは電源電圧Vc
c2(1.8V)よりも大きな電源電圧Vcc1(3.3V)にするのも電
源電圧の数を増やさないので有効である。
イDARYは他の回路とは異なる性質を持っているので、基
板電圧の与え方は異なっている。すなわち、メモリアレ
イ部はチップ全体に占める面積の割合が大きいので、一
般に高密度が望ましい。このためには素子間分離幅を狭
くしなければならない。これは一般にメモリアレイ全体
に一定の実質的に直流である基板電圧を与える基板バイ
アス方式と併用されて実現されることが多い。もしこの
部分の基板容量を駆動すると素子分離特性が劣化する以
外に、この基板容量が大きいためにチップ全体の消費電
力を増大するなどといった問題点が生じるためである。
したがって、通常はメモリアレイSARY内の基板電圧VNS
は0Vに、基板電圧VPSは電源電圧Vccsに等しく設定さ
れ、またメモリアレイDARYでは基板電圧VNDは−1.5V程
度の実質的に直流である電圧が与えられる。ここでメモ
リアレイSARY内のメモリセルはフリップフロップなの
で、それを構成するトランジスタのしきい値電圧VTが小
さすぎるとセル内のサブスレッショルド電流が増加す
る。メモリアレイSARYは多数のメモリセルで構成される
からメモリアレイSARY全体としてはこの電流は大きな値
となる。そこでこれらセル内トランジスタのしきい値電
圧VTは例えば0.5V程度と大きくし、その大きなしきい値
電圧VTに見合うだけの高い電源電圧Vccsに設定するとセ
ルは高速に動作する。例えば電源電圧Vccsは電源電圧Vc
c2(1.8V)よりも大きな電源電圧Vcc1(3.3V)にするのも電
源電圧の数を増やさないので有効である。
【００３０】図４は、図３の代表的なデバイス断面構造
の概略図である。スタティックメモリSRAMのメモリアレ
イ部ならびにダイナミックメモリDRAMのメモリアレイ部
のキャパシターについては図面を分かり易くするために
省略している。
の概略図である。スタティックメモリSRAMのメモリアレ
イ部ならびにダイナミックメモリDRAMのメモリアレイ部
のキャパシターについては図面を分かり易くするために
省略している。
【００３１】以下図３のチップを前提に、内部の各回路
ブロックに上述した発明を具体的に適用した例を述べ
る。
ブロックに上述した発明を具体的に適用した例を述べ
る。
【００３２】図５は図３の回路ブロック(LG1からLG4)内
部のサブ回路ブロックに適用した本発明の一実施例であ
る。回路ブロックCT2内の低しきい値電圧VT を有するMO
SFETの基板(NW、PW)電圧は、回路ブロックCT1および回
路ブロック/CT1によって制御されている。本実施例で
は、この制御をキャパシタ(CP,CN)を利用して行うこと
に特長がある。基板電圧発生・制御回路VBは、コントロ
ール信号（φp，φ，/φp，/φ）と基板バイアス電圧(V
BP，VBN)を高い電源電圧Vcc1(例えば3.3V)から発生し、
出力するようにされる。ｐチャネルトランジスタ(PMOSF
ET)QPPおよびｎチャネルトランジスタ(NMOSFET)QPNは高
しきい値電圧VTを有するトランジスタである。
部のサブ回路ブロックに適用した本発明の一実施例であ
る。回路ブロックCT2内の低しきい値電圧VT を有するMO
SFETの基板(NW、PW)電圧は、回路ブロックCT1および回
路ブロック/CT1によって制御されている。本実施例で
は、この制御をキャパシタ(CP,CN)を利用して行うこと
に特長がある。基板電圧発生・制御回路VBは、コントロ
ール信号（φp，φ，/φp，/φ）と基板バイアス電圧(V
BP，VBN)を高い電源電圧Vcc1(例えば3.3V)から発生し、
出力するようにされる。ｐチャネルトランジスタ(PMOSF
ET)QPPおよびｎチャネルトランジスタ(NMOSFET)QPNは高
しきい値電圧VTを有するトランジスタである。
【００３３】図６に図５の回路の動作を示す。基板バイ
アス電圧VBP，VBNは一般には基板電圧発生・制御回路VB
によって最初に投入された3.3Vをもとに作られるが、基
板バイアス電圧VBPとして直接Vcc1(3.3V)で代用する例
で説明する。まず、この基板バイアス電圧VBPを回路ブ
ロックCT2に与え、その後で低い電源電圧Vcc2を与え
る。したがって、低い電源電圧Vcc2を投入する過程で
は、回路ブロックCT2内のトランジスタのしきい値電圧V
Tは例えば、0.5Vと十分大きく、pn接合は順方向にバイ
アスされることはないので、各トランジスタからのサブ
スレッショルド電流が累積されて過大なチップ電流にな
ることはないし、ラッチアップを起こすこともない。通
常動作に移行する際には、制御信号φpおよび/φpをそ
れぞれ高い電圧('H')、低い電圧('L')レベルにしトラン
ジスタQPPおよびQPNをオフさせ，その後，制御信号φお
よび/φをそれぞれ'L'，'H'レベルにする。かくてキャ
パシタ(CP,CN)結合で基板(NW，PW)電圧は変化し、それ
ぞれ例えば2.3Vおよび-0.5V程度になる。基板の電圧が
浅くなるので、回路ブロックCT2内のトランジスタのし
きい値電圧VTが小さくなる。したがって、高速動作が可
能となる。次にこの状態からスタンバイ、スリープある
いはチップの非選択モードに移行するには、制御信号φ
pおよび/φpを'L'および'H'にしてトランジスタQPPおよ
びQPNをオンさせ、その後、制御信号φおよび/φをそれ
ぞれ'H'，'L'レベルに戻す。基板に深い電圧がかかるた
めに回路ブロックCT2内のトランジスタのしきい値電圧V
Tが例えば、0.5Vと大きくなる。したがって、サブスレ
ッショルド電流による消費電力増加をなくすことができ
る。
アス電圧VBP，VBNは一般には基板電圧発生・制御回路VB
によって最初に投入された3.3Vをもとに作られるが、基
板バイアス電圧VBPとして直接Vcc1(3.3V)で代用する例
で説明する。まず、この基板バイアス電圧VBPを回路ブ
ロックCT2に与え、その後で低い電源電圧Vcc2を与え
る。したがって、低い電源電圧Vcc2を投入する過程で
は、回路ブロックCT2内のトランジスタのしきい値電圧V
Tは例えば、0.5Vと十分大きく、pn接合は順方向にバイ
アスされることはないので、各トランジスタからのサブ
スレッショルド電流が累積されて過大なチップ電流にな
ることはないし、ラッチアップを起こすこともない。通
常動作に移行する際には、制御信号φpおよび/φpをそ
れぞれ高い電圧('H')、低い電圧('L')レベルにしトラン
ジスタQPPおよびQPNをオフさせ，その後，制御信号φお
よび/φをそれぞれ'L'，'H'レベルにする。かくてキャ
パシタ(CP,CN)結合で基板(NW，PW)電圧は変化し、それ
ぞれ例えば2.3Vおよび-0.5V程度になる。基板の電圧が
浅くなるので、回路ブロックCT2内のトランジスタのし
きい値電圧VTが小さくなる。したがって、高速動作が可
能となる。次にこの状態からスタンバイ、スリープある
いはチップの非選択モードに移行するには、制御信号φ
pおよび/φpを'L'および'H'にしてトランジスタQPPおよ
びQPNをオンさせ、その後、制御信号φおよび/φをそれ
ぞれ'H'，'L'レベルに戻す。基板に深い電圧がかかるた
めに回路ブロックCT2内のトランジスタのしきい値電圧V
Tが例えば、0.5Vと大きくなる。したがって、サブスレ
ッショルド電流による消費電力増加をなくすことができ
る。
【００３４】このように動作モードに応じて基板電圧を
変える動作は、コンデンサ(CP,CN)による容量結合で行
われるので瞬時に行える利点がある。しかし、ソースや
ドレインのpn接合リーク電流あるいはMOSFETの基板電流
によって基板電圧は徐々に浅くなる。特にこの基板電流
は、動作周波数に比例して大きくなる。図６の基板(ウ
ェル)リフレッシュはこれを2.3Vと -0.5Vに復帰させる
ための動作である。特に限定しないが、基板電圧をモニ
タしたり、あるいはタイマによって決められた時間でこ
のリフレッシュ動作を行う。このリフレッシュ動作は、
通常動作状態にある回路を、一度スタンバイ状態にして
再度通常動作状態に戻すという動作である。尚、チップ
を高速動作させる場合のリフレッシュ間隔を、低速動作
させる場合のそれよりも短くするといったように、基板
電流の大きさに応じてリフレッシュ間隔を可変にするこ
とも動作の信頼性を向上させるのに有効である。
変える動作は、コンデンサ(CP,CN)による容量結合で行
われるので瞬時に行える利点がある。しかし、ソースや
ドレインのpn接合リーク電流あるいはMOSFETの基板電流
によって基板電圧は徐々に浅くなる。特にこの基板電流
は、動作周波数に比例して大きくなる。図６の基板(ウ
ェル)リフレッシュはこれを2.3Vと -0.5Vに復帰させる
ための動作である。特に限定しないが、基板電圧をモニ
タしたり、あるいはタイマによって決められた時間でこ
のリフレッシュ動作を行う。このリフレッシュ動作は、
通常動作状態にある回路を、一度スタンバイ状態にして
再度通常動作状態に戻すという動作である。尚、チップ
を高速動作させる場合のリフレッシュ間隔を、低速動作
させる場合のそれよりも短くするといったように、基板
電流の大きさに応じてリフレッシュ間隔を可変にするこ
とも動作の信頼性を向上させるのに有効である。
【００３５】図７は図５のトランジスタ(QPP，QPN)及び
キャパシタ(CP，CN)のレイアウト例である。図８は図７
のレイアウトの断面図(B---B’断面)である。図３２は
図７のレイアウトの断面図(C---C’断面)である。基板
バイアス電圧VBP，VBNは第二配線層（第二金属配線層）
でトランジスタQPP及びQPNのソースに接続される。トラ
ンジスタQPP及びQPNのドレインは第二配線層に接続さ
れ、主要回路に給電する基板電圧NWおよびPWを出力す
る。また、キャパシタCP，CNはMOS容量によって形成さ
れている。
キャパシタ(CP，CN)のレイアウト例である。図８は図７
のレイアウトの断面図(B---B’断面)である。図３２は
図７のレイアウトの断面図(C---C’断面)である。基板
バイアス電圧VBP，VBNは第二配線層（第二金属配線層）
でトランジスタQPP及びQPNのソースに接続される。トラ
ンジスタQPP及びQPNのドレインは第二配線層に接続さ
れ、主要回路に給電する基板電圧NWおよびPWを出力す
る。また、キャパシタCP，CNはMOS容量によって形成さ
れている。
【００３６】図９は図５の応用例で、２個のサブ回路ブ
ロックCT2(1),CT2(2)のいずれか一方を選択駆動する例
である。ウエルブロック選択信号WBと起動クロックφに
よって選択サブ回路、例えば、サブ回路ブロックCT2(1)
に属する基板電圧発生回路CT1(1),/CT1(1)のみが選択駆
動され、それに属するウエルNW(1),PW(1)の電圧はCT2
(1)内のMOSFETのしきい値電圧VTを低下させるように駆
動される。一方非選択サブ回路ブロックCT2(2)のウエル
は駆動されないのでサブ回路ブロックCT2(2)内のMOSFET
のしきい値電圧VTは大きな値のままである。このように
分割選択駆動しないと、サブ回路ブロックCT2(1)とサブ
回路ブロックCT2(2)の全体のウエルを駆動する必要があ
るし、通常動作中に低しきい値電圧VTによって流れるサ
ブスレッショルド電流はサブ回路ブロックCT2(1)とサブ
回路ブロックCT2(2)内のすべてのMOSFETから流れる。し
たがって、本実施例ではパルス駆動に伴う電力もサブス
レッショルド電流も半減することになる。
ロックCT2(1),CT2(2)のいずれか一方を選択駆動する例
である。ウエルブロック選択信号WBと起動クロックφに
よって選択サブ回路、例えば、サブ回路ブロックCT2(1)
に属する基板電圧発生回路CT1(1),/CT1(1)のみが選択駆
動され、それに属するウエルNW(1),PW(1)の電圧はCT2
(1)内のMOSFETのしきい値電圧VTを低下させるように駆
動される。一方非選択サブ回路ブロックCT2(2)のウエル
は駆動されないのでサブ回路ブロックCT2(2)内のMOSFET
のしきい値電圧VTは大きな値のままである。このように
分割選択駆動しないと、サブ回路ブロックCT2(1)とサブ
回路ブロックCT2(2)の全体のウエルを駆動する必要があ
るし、通常動作中に低しきい値電圧VTによって流れるサ
ブスレッショルド電流はサブ回路ブロックCT2(1)とサブ
回路ブロックCT2(2)内のすべてのMOSFETから流れる。し
たがって、本実施例ではパルス駆動に伴う電力もサブス
レッショルド電流も半減することになる。
【００３７】図１０は、図９の例をメモリ(DRAM,SRAM)
の行デコーダとドライバに適用した例である。通常メモ
リアレーは多数のサブアレーに分割され、サブアレー対
応に行デコーダとワード線駆動回路(ワードドライバ)が
配置されている。しかし、実際に選択・駆動されるサブ
アレーは少数であることに着目すると、選択されるサブ
アレーに属する行デコーダとワードドライバ内のMOSFET
のウエルはしきい値電圧VTが小さくなるように駆動し、
他の大部分の非選択サブアレーのそれは駆動せずにしき
い値電圧VTが大きなままに保持しておけば、全体として
は消費電力もサブスレッショルド電流も激減する。
の行デコーダとドライバに適用した例である。通常メモ
リアレーは多数のサブアレーに分割され、サブアレー対
応に行デコーダとワード線駆動回路(ワードドライバ)が
配置されている。しかし、実際に選択・駆動されるサブ
アレーは少数であることに着目すると、選択されるサブ
アレーに属する行デコーダとワードドライバ内のMOSFET
のウエルはしきい値電圧VTが小さくなるように駆動し、
他の大部分の非選択サブアレーのそれは駆動せずにしき
い値電圧VTが大きなままに保持しておけば、全体として
は消費電力もサブスレッショルド電流も激減する。
【００３８】図１０では２個のサブアレーARY1,ARY2の
例を概念的に示した。サブアレー ARY1,ARY2はそれぞれ
128本のワード線(WL)と複数のデータ線DL(図中では簡単
のため１本のみ示した)から成り、その交点にメモリセ
ルMCが接続されている。それぞれのワード線(WL)にはCM
OSインバータ(QDP,QDN)から成るワードドライバdrvとワ
ード線を選択する行デコーダdecが接続されている。デ
コーダdecはNMOSFETが直列接続されたNAND論理で、それ
ぞれのゲートには内部アドレス信号ai,...ajなどが入力
されている。
例を概念的に示した。サブアレー ARY1,ARY2はそれぞれ
128本のワード線(WL)と複数のデータ線DL(図中では簡単
のため１本のみ示した)から成り、その交点にメモリセ
ルMCが接続されている。それぞれのワード線(WL)にはCM
OSインバータ(QDP,QDN)から成るワードドライバdrvとワ
ード線を選択する行デコーダdecが接続されている。デ
コーダdecはNMOSFETが直列接続されたNAND論理で、それ
ぞれのゲートには内部アドレス信号ai,...ajなどが入力
されている。
【００３９】外部クロックCLKが’H’(3.3V)の状態では
プリチャージされている。その後クロックCLKが’L’(0
V)になるとPMOSFET QPPはオフとなり、内部アドレス信
号は外部アドレスAi,...Ajの論理状態に応じて0Vから1.
8Vあるいは0Vとなる。例えば、ワード線WL1を選択する
アドレス信号の場合には、ワード線WL1に接続されたデ
コーダdecのNMOSFETのすべてがオンとなり、ワードドラ
イバdrvの入力は0Vに放電しPMOSFET QDPはオンする。こ
の結果ワード線WL1には1.8Vのパルス電圧が出力され
る。ここで選択されたワード線WL1を含む回路ブロックC
T2(1)内のウエルNW(1),PW(1)をしきい値電圧VTを小さく
するように駆動しておけば、デコーダdecからワード線W
L1にパルスが出力するまでの時間は高速化できる。また
非選択回路ブロックCT2(2)内のウエルは駆動されること
はないので、パルス駆動に伴う電力の増加やサブスレッ
ショルド電流の増加はない。ウエルブロックセレクタ
は、内部アドレス信号によっていずれの回路ブロックの
ウエルを駆動するかを選択する。
プリチャージされている。その後クロックCLKが’L’(0
V)になるとPMOSFET QPPはオフとなり、内部アドレス信
号は外部アドレスAi,...Ajの論理状態に応じて0Vから1.
8Vあるいは0Vとなる。例えば、ワード線WL1を選択する
アドレス信号の場合には、ワード線WL1に接続されたデ
コーダdecのNMOSFETのすべてがオンとなり、ワードドラ
イバdrvの入力は0Vに放電しPMOSFET QDPはオンする。こ
の結果ワード線WL1には1.8Vのパルス電圧が出力され
る。ここで選択されたワード線WL1を含む回路ブロックC
T2(1)内のウエルNW(1),PW(1)をしきい値電圧VTを小さく
するように駆動しておけば、デコーダdecからワード線W
L1にパルスが出力するまでの時間は高速化できる。また
非選択回路ブロックCT2(2)内のウエルは駆動されること
はないので、パルス駆動に伴う電力の増加やサブスレッ
ショルド電流の増加はない。ウエルブロックセレクタ
は、内部アドレス信号によっていずれの回路ブロックの
ウエルを駆動するかを選択する。
【００４０】図１１は図５の回路ブロックCT2を一個の
インバータにし、さらに制御信号φおよび/φを入力信
号INから生成した場合の実施例である。入力信号INが'
L'から'H'に変化すると、基板(NW、PW)の電圧はそれぞ
れキャパシタ(CP,CN)によるカップリングで高くなる。
したがって、PMOSFETのしきい値電圧VTは大きくなるの
でサブスレッショルド電流が小さくなる。また、NMOSFE
Tのしきい値電圧VTが低くなるのでインバータの負荷駆
動力が増加する。逆に、入力信号INが'H'から'L'に変化
すると、基板電圧は逆に低くなる。したがって、今度は
PMOSFETのしきい値電圧VTは低くなり、負荷駆動力が増
加し、また、NMOSFETのしきい値電圧VTが高くなるので
サブスレッショルド電流が小さくなる。このように入力
信号によって自動的にMOSFETのしきい値電圧VTが変化
し、サブスレッショルド電流を抑えながら、インバータ
の負荷駆動能力を増加させることができる。制御信号φ
pおよび/φpは電源投入時などあるいは前述したリフレ
ッシュに用いる。基板は図５と同様、基板(ウェル)リフ
レッシュが必要である。以上の動作の詳しいタイミング
チャートを図１２に示す。VTPならびにVTNはそれぞれPM
OSFETとNMOSFETのしきい値電圧VTで、ここでは区別して
表現している。ウェル(NW,PW)の最高電圧と最低電圧
は、トランジスタQPPとQPNがダイオードとして働くため
に、それぞれVBP＋VTP, VBN−VTNにクランプされる。
インバータにし、さらに制御信号φおよび/φを入力信
号INから生成した場合の実施例である。入力信号INが'
L'から'H'に変化すると、基板(NW、PW)の電圧はそれぞ
れキャパシタ(CP,CN)によるカップリングで高くなる。
したがって、PMOSFETのしきい値電圧VTは大きくなるの
でサブスレッショルド電流が小さくなる。また、NMOSFE
Tのしきい値電圧VTが低くなるのでインバータの負荷駆
動力が増加する。逆に、入力信号INが'H'から'L'に変化
すると、基板電圧は逆に低くなる。したがって、今度は
PMOSFETのしきい値電圧VTは低くなり、負荷駆動力が増
加し、また、NMOSFETのしきい値電圧VTが高くなるので
サブスレッショルド電流が小さくなる。このように入力
信号によって自動的にMOSFETのしきい値電圧VTが変化
し、サブスレッショルド電流を抑えながら、インバータ
の負荷駆動能力を増加させることができる。制御信号φ
pおよび/φpは電源投入時などあるいは前述したリフレ
ッシュに用いる。基板は図５と同様、基板(ウェル)リフ
レッシュが必要である。以上の動作の詳しいタイミング
チャートを図１２に示す。VTPならびにVTNはそれぞれPM
OSFETとNMOSFETのしきい値電圧VTで、ここでは区別して
表現している。ウェル(NW,PW)の最高電圧と最低電圧
は、トランジスタQPPとQPNがダイオードとして働くため
に、それぞれVBP＋VTP, VBN−VTNにクランプされる。
【００４１】図１３は図１１の回路のレイアウト例であ
る。図１４は図１１のレイアウトの断面図である。トラ
ンジスタQPP，QPNはウェルを分離して形成する必要があ
り、またキャパシタCP，CNは、基板を給電している表面
高濃度層までゲート電極を延長することで実現してい
る。
る。図１４は図１１のレイアウトの断面図である。トラ
ンジスタQPP，QPNはウェルを分離して形成する必要があ
り、またキャパシタCP，CNは、基板を給電している表面
高濃度層までゲート電極を延長することで実現してい
る。
【００４２】図１５は図１１の回路と同様の機能を持つ
他の実施例である。キャパシタCP,CNはインバータ列INV
を介して接続されている。このインバータ列INVは、そ
れらの消費電力を小さくするために高いきい値電圧VTの
MOSFETで構成されていてもよいし，あるいは低いきい値
電圧VTのMOSFETであるが、ゲート幅W/ゲート長Lの小さ
なMOSFETで構成されていてもよい。図１１ではインバー
タの入力容量はキャパシタCP,CNによって大きくなる
が、本実施例ではインバータがバッファになるのでそれ
を抑えることができる。図１６は２個のインバータ列IN
Vを一つにまとめた実施例で、入力容量と面積をさらに
小さくすることができる。
他の実施例である。キャパシタCP,CNはインバータ列INV
を介して接続されている。このインバータ列INVは、そ
れらの消費電力を小さくするために高いきい値電圧VTの
MOSFETで構成されていてもよいし，あるいは低いきい値
電圧VTのMOSFETであるが、ゲート幅W/ゲート長Lの小さ
なMOSFETで構成されていてもよい。図１１ではインバー
タの入力容量はキャパシタCP,CNによって大きくなる
が、本実施例ではインバータがバッファになるのでそれ
を抑えることができる。図１６は２個のインバータ列IN
Vを一つにまとめた実施例で、入力容量と面積をさらに
小さくすることができる。
【００４３】図１７は図１５の発明を複数のインバータ
列に適用した実施例、すなわち、インバータIV1、IV2、
IV3、IV4が直列に接続された回路の例である。トランジ
スタQPP，QPNとキャパシタCP,CNを複数のインバータで
共用しているので実効的に小面積になる。すなわち、導
通させるMOSFETのしきい値電圧VTを小さくし、非導通に
させるMOSFETのしきい値電圧VTは大きくさせるために、
基板(ウェル)は１個毎に結線した２種のウェル配線が必
要になるが、トランジスタQPP1，QPN1ならびにインバー
タ列INVとキャパシタＣｐはインバータIV2とIV4で、ま
たトランジスタQPP2，QPN2ならびにインバータ列INVと
キャパシタＣNはインバータIV1とIV3で共用している。
このような共用は図１１及び図１６の実施例にも適用で
きることは言うまでない。
列に適用した実施例、すなわち、インバータIV1、IV2、
IV3、IV4が直列に接続された回路の例である。トランジ
スタQPP，QPNとキャパシタCP,CNを複数のインバータで
共用しているので実効的に小面積になる。すなわち、導
通させるMOSFETのしきい値電圧VTを小さくし、非導通に
させるMOSFETのしきい値電圧VTは大きくさせるために、
基板(ウェル)は１個毎に結線した２種のウェル配線が必
要になるが、トランジスタQPP1，QPN1ならびにインバー
タ列INVとキャパシタＣｐはインバータIV2とIV4で、ま
たトランジスタQPP2，QPN2ならびにインバータ列INVと
キャパシタＣNはインバータIV1とIV3で共用している。
このような共用は図１１及び図１６の実施例にも適用で
きることは言うまでない。
【００４４】図１８は図１１の発明をNOR論理回路に応
用した例である。図中(a)、(b)はそれぞれPMOSFET、NMO
SFETで構成している。(a)では入力(I1,I2)の少なくても
一方が’L’になるとそれまで’L’であった出力Outに
は’H’が出力される。(b)では入力の少なくても一方
が’H’になるとそれまで’H’であった出力Outには’
L’が出力される。
用した例である。図中(a)、(b)はそれぞれPMOSFET、NMO
SFETで構成している。(a)では入力(I1,I2)の少なくても
一方が’L’になるとそれまで’L’であった出力Outに
は’H’が出力される。(b)では入力の少なくても一方
が’H’になるとそれまで’H’であった出力Outには’
L’が出力される。
【００４５】図１９は図１１の発明をNAND論理回路へ応
用した例である。出力Outは最初プリチャージ信号φPと
低しきい値電圧VTのPMOSFETで1.8Vにプリチャージさ
れ、入力(I1,I2)はすべて’L’(0V)である。その後入力
のすべてが’H’(1.8V)になると直列接続されたNMOSFET
はすべて導通し、フローティング’H’であった出力は0
Vに放電する。この回路は図１０の行デコーダにも応用
できる。(b)はウエルのプリチャージMOSFETを共有し面
積を減らした例である。ウエルの容量が(a)に比べて２
倍になっても入力I1と入力I2に接続された２個のキャパ
シタでウエルを駆動する。したがって、ウエル電位の変
化は(a)と同じとなって出力Outを高速に放電することが
できる。(c)はPMOSFETで構成したものである。入力I1，
I2が同時に’L’になると、それまで0Vにプリチャージ
されていた出力Outは’H’に充電される。
用した例である。出力Outは最初プリチャージ信号φPと
低しきい値電圧VTのPMOSFETで1.8Vにプリチャージさ
れ、入力(I1,I2)はすべて’L’(0V)である。その後入力
のすべてが’H’(1.8V)になると直列接続されたNMOSFET
はすべて導通し、フローティング’H’であった出力は0
Vに放電する。この回路は図１０の行デコーダにも応用
できる。(b)はウエルのプリチャージMOSFETを共有し面
積を減らした例である。ウエルの容量が(a)に比べて２
倍になっても入力I1と入力I2に接続された２個のキャパ
シタでウエルを駆動する。したがって、ウエル電位の変
化は(a)と同じとなって出力Outを高速に放電することが
できる。(c)はPMOSFETで構成したものである。入力I1，
I2が同時に’L’になると、それまで0Vにプリチャージ
されていた出力Outは’H’に充電される。
【００４６】次に図３のインタフェース回路I/Oへの応
用について述べる。図２０はチップ外からの入力(In)バ
ッファである。(a)は高い電流電圧3.3Vと高いきい値電
圧VTのMOSFETを用いたよく知られた回路である。(b)は
トランジスタQPとQNに小さなしきい値電圧VTのMOSFETを
用いた例である。トランジスタQPPとQPNは大きなしきい
値電圧VTでスイッチの役目をする。入力バッファが不必
要な時間帯はトランジスタQPP，QPNをオフにして、電源
電圧VCC1とアース間に流れるトランジスタQPとQNのサブ
スレッショルド電流を阻止する。有効な信号が入力され
る時間帯ではトランジスタQPP，QPNをオンにする。
用について述べる。図２０はチップ外からの入力(In)バ
ッファである。(a)は高い電流電圧3.3Vと高いきい値電
圧VTのMOSFETを用いたよく知られた回路である。(b)は
トランジスタQPとQNに小さなしきい値電圧VTのMOSFETを
用いた例である。トランジスタQPPとQPNは大きなしきい
値電圧VTでスイッチの役目をする。入力バッファが不必
要な時間帯はトランジスタQPP，QPNをオフにして、電源
電圧VCC1とアース間に流れるトランジスタQPとQNのサブ
スレッショルド電流を阻止する。有効な信号が入力され
る時間帯ではトランジスタQPP，QPNをオンにする。
【００４７】図２１は、インタフェース回路I/Oのデー
タ出力段に図１１の発明を適用したものである。汎用の
ダイナミックメモリ(DRAM)チップなどに多用されている
ように、CMOSラッチアップ等のノイズ耐性を向上するた
めに、インタフェース回路I/O内のデータ出力段を同極
性例えば、NMOSFETで構成し低電源電圧Vcc2で駆動した
例である。出力(Dout)部は、同じ様な出力バッファ回路
が複数個共通に接続されたWired OR（ワイアド・オア）
回路になっている。Wired OR接続では、ある１個の出力
回路が選択されて共通結線された出力Dout部にデータが
出力されている期間中は、他の出力バッファ回路は完全
にオフである必要がある。またすべての出力バッファ回
路が非選択の場合には共通出力(Dout)部は完全にオフで
なければならない。低電圧・低しきい値電圧VT動作のも
とでこれを実現するには上述した発明が有効である。図
ではトランジスタQN1およびQN2は低しきい値電圧VTの出
力段NMOSFETで、それらの基板(ウェル)電圧を与えるト
ランジスタQPN1およびQPN2は高しきい値電圧VTのPMOSFE
Tである。この回路の特長は、対となるデータ出力信号d
o，/doの情報に応じて出力段MOSFET(QN1,QN2)のしきい
値電圧VTを変えることにある。まず、トランジスタ
QPN1，QPN2をオンすることで基板PW1およびPW2を基板バ
イアス電圧VBNの電位にプリチャージする。この電位で
はトランジスタQN1,QN2QN間に流れるサブスレッショル
ド電流は無視できる値になるように設定しておく。その
後、出力信号do、/doが情報に応じて’H’と’L’，あ
るいは’L’と’H’の組み合わせになることで出力Dout
にデータが出力される。その際、導通する方のNMOSFET
の基板電圧はキャパシタによるカップリングでそのしき
い値電圧VTが低くなるので負荷駆動能力が向上し高速に
なる。駆動されない他方のNMOSFETのしきい値電圧VTは
高いままなのでサブスレッショルド電流は無視できる。
タ出力段に図１１の発明を適用したものである。汎用の
ダイナミックメモリ(DRAM)チップなどに多用されている
ように、CMOSラッチアップ等のノイズ耐性を向上するた
めに、インタフェース回路I/O内のデータ出力段を同極
性例えば、NMOSFETで構成し低電源電圧Vcc2で駆動した
例である。出力(Dout)部は、同じ様な出力バッファ回路
が複数個共通に接続されたWired OR（ワイアド・オア）
回路になっている。Wired OR接続では、ある１個の出力
回路が選択されて共通結線された出力Dout部にデータが
出力されている期間中は、他の出力バッファ回路は完全
にオフである必要がある。またすべての出力バッファ回
路が非選択の場合には共通出力(Dout)部は完全にオフで
なければならない。低電圧・低しきい値電圧VT動作のも
とでこれを実現するには上述した発明が有効である。図
ではトランジスタQN1およびQN2は低しきい値電圧VTの出
力段NMOSFETで、それらの基板(ウェル)電圧を与えるト
ランジスタQPN1およびQPN2は高しきい値電圧VTのPMOSFE
Tである。この回路の特長は、対となるデータ出力信号d
o，/doの情報に応じて出力段MOSFET(QN1,QN2)のしきい
値電圧VTを変えることにある。まず、トランジスタ
QPN1，QPN2をオンすることで基板PW1およびPW2を基板バ
イアス電圧VBNの電位にプリチャージする。この電位で
はトランジスタQN1,QN2QN間に流れるサブスレッショル
ド電流は無視できる値になるように設定しておく。その
後、出力信号do、/doが情報に応じて’H’と’L’，あ
るいは’L’と’H’の組み合わせになることで出力Dout
にデータが出力される。その際、導通する方のNMOSFET
の基板電圧はキャパシタによるカップリングでそのしき
い値電圧VTが低くなるので負荷駆動能力が向上し高速に
なる。駆動されない他方のNMOSFETのしきい値電圧VTは
高いままなのでサブスレッショルド電流は無視できる。
【００４８】図２２はウエル(NW)駆動回路の具体例であ
る。(a)は図５の制御信号φをCMOSインバータから発生
させる例である。ウエルの寄生容量とキャパシタCPの比
を調整することによって、例えば、図６のウエルNWの電
圧2.3Vを発生させることができる。(b)はキャパシタCP
を使わずに、直接2.3V電源電圧をウエルNWに印加する回
路である。制御信号φは0Vから3.3Vの電圧範囲をとり、
トランジスタQNのソース電圧は2.3Vである。したがっ
て、制御信号φが0VでトランジスタQNは低しきい値電圧
VTでもトランジスタQNは十分にカットオフできる。ま
た、制御信号φ3.3Vになると低しきい値電圧VTなので高
速にウエルNWを駆動できる。ここで2.3Vは、外部電圧3.
3Vをチップ内部で降圧させて作ることができる。
る。(a)は図５の制御信号φをCMOSインバータから発生
させる例である。ウエルの寄生容量とキャパシタCPの比
を調整することによって、例えば、図６のウエルNWの電
圧2.3Vを発生させることができる。(b)はキャパシタCP
を使わずに、直接2.3V電源電圧をウエルNWに印加する回
路である。制御信号φは0Vから3.3Vの電圧範囲をとり、
トランジスタQNのソース電圧は2.3Vである。したがっ
て、制御信号φが0VでトランジスタQNは低しきい値電圧
VTでもトランジスタQNは十分にカットオフできる。ま
た、制御信号φ3.3Vになると低しきい値電圧VTなので高
速にウエルNWを駆動できる。ここで2.3Vは、外部電圧3.
3Vをチップ内部で降圧させて作ることができる。
【００４９】図２３は本発明の他の実施例である。VB1,
VB2は電源電圧Vcc1からチップ内部で基板(ウェル)電圧
を発生させる回路（後述）である。大きなしきい値電圧
VTであるMOSFET(QPP, QPN)は、発生させた基板電圧を主
要回路のMOSFETの基板に給電するときにオンするスイッ
チの役目をする。例えば、前述したようにスタンバイ時
等である。キャパシタCBP，CBNは主要回路のMOSFETの基
板容量である。キャパシタCPP，CPBは、キャパシタCBP
およびCBNよりも十分大きな値に選ばれるようにされる
ので、上記スイッチがオンしても基板電圧の変動は小さ
い。これらのキャパシタは他の回路と同一チップ上に形
成してもよいし、チップ外で例えばタンタルコンデンサ
や電解コンデンサで形成してもよい。チップ外で形成す
る場合には図中のノードN1,N2がパッケージ端子とな
り、そこにキャパシタが外付けされるので端子数が増加
する。しかし容易に大きな容量を得ることができる。
このためキャパシタCPP,CPBに予め蓄えられた大量の電
荷のほんの一部をキャパシタCPB, CBNに移すだけでよい
ので、高速にスタンバイ状態に必要な基板電圧に設定で
きる。基板電圧発生回路VB1およびVB2の電源容量は一般
に小さいので、それらを通してキャパシタCBPおよびCBN
を充電するといった問題点はない。もちろん、基板電圧
発生回路VB1,VB2は使わずに、ノードN1,N2にチップ外部
からパッケージ端子を介して直接に所要基板電圧を印加
することもできる。
VB2は電源電圧Vcc1からチップ内部で基板(ウェル)電圧
を発生させる回路（後述）である。大きなしきい値電圧
VTであるMOSFET(QPP, QPN)は、発生させた基板電圧を主
要回路のMOSFETの基板に給電するときにオンするスイッ
チの役目をする。例えば、前述したようにスタンバイ時
等である。キャパシタCBP，CBNは主要回路のMOSFETの基
板容量である。キャパシタCPP，CPBは、キャパシタCBP
およびCBNよりも十分大きな値に選ばれるようにされる
ので、上記スイッチがオンしても基板電圧の変動は小さ
い。これらのキャパシタは他の回路と同一チップ上に形
成してもよいし、チップ外で例えばタンタルコンデンサ
や電解コンデンサで形成してもよい。チップ外で形成す
る場合には図中のノードN1,N2がパッケージ端子とな
り、そこにキャパシタが外付けされるので端子数が増加
する。しかし容易に大きな容量を得ることができる。
このためキャパシタCPP,CPBに予め蓄えられた大量の電
荷のほんの一部をキャパシタCPB, CBNに移すだけでよい
ので、高速にスタンバイ状態に必要な基板電圧に設定で
きる。基板電圧発生回路VB1およびVB2の電源容量は一般
に小さいので、それらを通してキャパシタCBPおよびCBN
を充電するといった問題点はない。もちろん、基板電圧
発生回路VB1,VB2は使わずに、ノードN1,N2にチップ外部
からパッケージ端子を介して直接に所要基板電圧を印加
することもできる。
【００５０】図２４〜図２６は、これまで使用を前提と
してきた基板バイアス電圧VBN，基板バイアス電圧VBP，
降圧電圧VCLを発生する電源回路の概念図である。詳細
は単行本「超LSIメモリ」（伊藤清男著，培風館、1994
年11月5日発行，239〜328頁）に記載されている。図２
４は3.3V電源をもとに負電圧（例えば、−1.5V）電源を
作る例である。リングオシレータとダイオード接続のMO
SFETから成る。図２５は3.3V電源をもとに3.3V以上の昇
圧電源を作る例である。チップ内のリングオシレータと
昇圧キャパシタを用いる。尚、これまではVBP=3.3Vを仮
定した説明が多かったが、この場合にはこのような昇圧
電源はもちろん不要である。しかし基板バイアス電圧V
BPなどの値はMOSFETの特性で決められるので、一般には
このうようなVCC1(3.3V)以上の昇圧電源が必要である。
図２６は3.3V電源を用いて降圧電圧VCL(2.3V)を得る例
である。降圧電圧VCLの値はチップ内で発生させた参照
電圧VREFとコンパレータで決めることができる。
してきた基板バイアス電圧VBN，基板バイアス電圧VBP，
降圧電圧VCLを発生する電源回路の概念図である。詳細
は単行本「超LSIメモリ」（伊藤清男著，培風館、1994
年11月5日発行，239〜328頁）に記載されている。図２
４は3.3V電源をもとに負電圧（例えば、−1.5V）電源を
作る例である。リングオシレータとダイオード接続のMO
SFETから成る。図２５は3.3V電源をもとに3.3V以上の昇
圧電源を作る例である。チップ内のリングオシレータと
昇圧キャパシタを用いる。尚、これまではVBP=3.3Vを仮
定した説明が多かったが、この場合にはこのような昇圧
電源はもちろん不要である。しかし基板バイアス電圧V
BPなどの値はMOSFETの特性で決められるので、一般には
このうようなVCC1(3.3V)以上の昇圧電源が必要である。
図２６は3.3V電源を用いて降圧電圧VCL(2.3V)を得る例
である。降圧電圧VCLの値はチップ内で発生させた参照
電圧VREFとコンパレータで決めることができる。
【００５１】以上、図３の内部回路への適用例を中心に
述べてきたが、本発明の適用はこれに限定されることは
ない。図２７は図３に示した実施例をより簡単に図示し
たもので、これをもとに他の実施例を述べる。インタフ
ェース回路I/Oはチップ外部とのインターフェースを行
い、主に高しきい値電圧VTのMOSFETで構成されており、
高い電源電圧Vcc1が印加されている。基板電圧発生回路
VBには、高い電源電圧Vcc1(＞ Vcc2)が印加され、基板
バイアス電圧VBPおよびVBNを発生するようにされる。主
要回路は低しきい値電圧VTのMOSFETで構成され、低い電
源電圧(Vcc2)が印加されている。当然ながら前述したよ
うに、I/Oは全てが高いVTのMOSFETで構成されていなく
てもよいし、主要回路の全てが低しきい値電圧VTのMOSF
ETで構成されている必要はない。また、基板電圧発生回
路VBの出力であるPMOSFETの基板バイアス電圧VBPは、主
要回路内のPMOSFETのしきい値電圧VTを十分高い値（実
際にはPMOSFETなのでしきい値電圧VTは絶対値）にでき
れば電源電圧Vcc1を直接基板バイアス電圧VBPとみなし
て使うこともできる。
述べてきたが、本発明の適用はこれに限定されることは
ない。図２７は図３に示した実施例をより簡単に図示し
たもので、これをもとに他の実施例を述べる。インタフ
ェース回路I/Oはチップ外部とのインターフェースを行
い、主に高しきい値電圧VTのMOSFETで構成されており、
高い電源電圧Vcc1が印加されている。基板電圧発生回路
VBには、高い電源電圧Vcc1(＞ Vcc2)が印加され、基板
バイアス電圧VBPおよびVBNを発生するようにされる。主
要回路は低しきい値電圧VTのMOSFETで構成され、低い電
源電圧(Vcc2)が印加されている。当然ながら前述したよ
うに、I/Oは全てが高いVTのMOSFETで構成されていなく
てもよいし、主要回路の全てが低しきい値電圧VTのMOSF
ETで構成されている必要はない。また、基板電圧発生回
路VBの出力であるPMOSFETの基板バイアス電圧VBPは、主
要回路内のPMOSFETのしきい値電圧VTを十分高い値（実
際にはPMOSFETなのでしきい値電圧VTは絶対値）にでき
れば電源電圧Vcc1を直接基板バイアス電圧VBPとみなし
て使うこともできる。
【００５２】図２８は図２で説明した本発明の電源投入
に関する発明を単一電源のチップに適用した例である。
基板バイアスモニタ回路DTは、電源投入時に基板電位が
十分安定に供給できたことを検出する回路である。その
検出出力によって高しきい値電圧VTのPMOSFETをオンさ
せ、インタフェース回路I/Oと主要回路に電源電圧Vccを
供給している。
に関する発明を単一電源のチップに適用した例である。
基板バイアスモニタ回路DTは、電源投入時に基板電位が
十分安定に供給できたことを検出する回路である。その
検出出力によって高しきい値電圧VTのPMOSFETをオンさ
せ、インタフェース回路I/Oと主要回路に電源電圧Vccを
供給している。
【００５３】図２９は降圧電源回路VDを用いた実施例で
ある。高い電源電圧Vccから低い電源電圧VcLを降圧電源
回路VDによって生成し、主要回路に給電している。この
場合、単一電源で、主要回路を構成するデバイスの最適
動作電圧になるように降圧電圧VCL、基板バイアス電圧V
BP，VBNを内部で調整できる利点がある。もちろんこの
場合にも基板バイアス電圧VBPとVBNが印加されてから降
圧電圧VCLを印加する。
ある。高い電源電圧Vccから低い電源電圧VcLを降圧電源
回路VDによって生成し、主要回路に給電している。この
場合、単一電源で、主要回路を構成するデバイスの最適
動作電圧になるように降圧電圧VCL、基板バイアス電圧V
BP，VBNを内部で調整できる利点がある。もちろんこの
場合にも基板バイアス電圧VBPとVBNが印加されてから降
圧電圧VCLを印加する。
【００５４】図３０は外部電源が２種(VCC1,VCC2)の場
合にでもユーザに電源投入順序に対する制約を与えない
方式例である。低しきい値電圧VTを多用する主要回路に
は図２８の発明を適用し低電圧(VCC2)電源で動作させ
る。一方、高しきい値電圧VTのMOSFETを多用するインタ
フェース回路I/Oは他の電源電圧（例えば、VCC1）で動
作させ。インタフェース回路I/Oと主要回路間には動作
電圧の差があるので小規模な電圧レベル変換回路が必要
であるが、電源電圧VCC1で動作する回路ブロックと電源
電圧VCC2で動作する回路ブロックはほぼ独立に動作し、
低しきい値電圧VTの主要回路のラッチアップも防げるか
ら、ユーザにとって使い易いチップが実現できる。
合にでもユーザに電源投入順序に対する制約を与えない
方式例である。低しきい値電圧VTを多用する主要回路に
は図２８の発明を適用し低電圧(VCC2)電源で動作させ
る。一方、高しきい値電圧VTのMOSFETを多用するインタ
フェース回路I/Oは他の電源電圧（例えば、VCC1）で動
作させ。インタフェース回路I/Oと主要回路間には動作
電圧の差があるので小規模な電圧レベル変換回路が必要
であるが、電源電圧VCC1で動作する回路ブロックと電源
電圧VCC2で動作する回路ブロックはほぼ独立に動作し、
低しきい値電圧VTの主要回路のラッチアップも防げるか
ら、ユーザにとって使い易いチップが実現できる。
【００５５】図３１はこの場合の内部回路の動作を示し
ている。図５に対応した回路である。本例ではインタフ
ェース回路I/Oは1.8Vの高電圧電源で動作し、主要回路
は1.2Vの低電圧電源で動作するものとしている。電源電
圧VCC2で動作する昇圧回路によって昇圧(VBP=2.7V)電源
を作り、制御信号φPは0Vから基板バイアス電圧VBPまで
のパルス振幅をとる。また、制御信号φ，/φは、例え
ば、0Vから基板バイアス電圧VBPまでのパルス振幅をと
る。負電圧電源回路によってVBN(-1.5V)がつくられ、制
御信号/φPは0Vから基板バイアス電圧VBPまでのパルス
振幅をとる。したがって、電源電圧VCC2が電源投入時に
トランジスタQPPとQPNがオンとなって低しきい値電圧VT
のトランジスタQP，QNに十分なウエル電圧が与えられて
から、図３０のトランジスタQがオンになって図３１の
低しきい値電圧VTの主要回路に電源電圧VCC2(VCC2印加
よりも遅れて印加されるのでVCC2と区別してある)が印
加される。
ている。図５に対応した回路である。本例ではインタフ
ェース回路I/Oは1.8Vの高電圧電源で動作し、主要回路
は1.2Vの低電圧電源で動作するものとしている。電源電
圧VCC2で動作する昇圧回路によって昇圧(VBP=2.7V)電源
を作り、制御信号φPは0Vから基板バイアス電圧VBPまで
のパルス振幅をとる。また、制御信号φ，/φは、例え
ば、0Vから基板バイアス電圧VBPまでのパルス振幅をと
る。負電圧電源回路によってVBN(-1.5V)がつくられ、制
御信号/φPは0Vから基板バイアス電圧VBPまでのパルス
振幅をとる。したがって、電源電圧VCC2が電源投入時に
トランジスタQPPとQPNがオンとなって低しきい値電圧VT
のトランジスタQP，QNに十分なウエル電圧が与えられて
から、図３０のトランジスタQがオンになって図３１の
低しきい値電圧VTの主要回路に電源電圧VCC2(VCC2印加
よりも遅れて印加されるのでVCC2と区別してある)が印
加される。
【００５６】以上の実施例では、トランジスタの構造お
よびその基板構造は特に限定しない。SOI(Silicon(Semi
conductor) on Insulator)構造のようなMOSFETを用いて
もよい。要は基板電圧によってしきい値電圧VTが制御で
きるような構造のトランジスタであればよい。また大き
な電源電圧(例えば、Vcc1)が印加されるMOSFETのゲート
酸化膜を、小さな電源電圧(例えば、Vcc2)が印加される
MOSFETのそれよりも厚くすれば、チップ全体として高信
頼性が保証されることは言うまでもない。また図３では
あらゆる機能ブロックをチップ内に集積した例を示した
が、それぞれ独立したチップ、例えば、ダイナミックメ
モリ(DRAM)チップ、スタティックメモリ(SRAM)チップあ
るいはマイクロプロセッサチップにでも本発明を適用で
きる。
よびその基板構造は特に限定しない。SOI(Silicon(Semi
conductor) on Insulator)構造のようなMOSFETを用いて
もよい。要は基板電圧によってしきい値電圧VTが制御で
きるような構造のトランジスタであればよい。また大き
な電源電圧(例えば、Vcc1)が印加されるMOSFETのゲート
酸化膜を、小さな電源電圧(例えば、Vcc2)が印加される
MOSFETのそれよりも厚くすれば、チップ全体として高信
頼性が保証されることは言うまでもない。また図３では
あらゆる機能ブロックをチップ内に集積した例を示した
が、それぞれ独立したチップ、例えば、ダイナミックメ
モリ(DRAM)チップ、スタティックメモリ(SRAM)チップあ
るいはマイクロプロセッサチップにでも本発明を適用で
きる。
【００５７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００５８】すなわち、高速・低消費電力で動作の安定
なCMOS回路、及びそれで構成されたCMOS LSIチップなら
びに半導体装置が実現できる。
なCMOS回路、及びそれで構成されたCMOS LSIチップなら
びに半導体装置が実現できる。
【図１】本発明によるCMOS半導体装置を示す。
【図２】本発明によるCMOS半導体装置の動作タイミング
を示す。
を示す。
【図３】本発明によるCMOS LSIチップを示す。
【図４】本発明によるCMOS LSIチップの断面の概略をを
示す。
示す。
【図５】本発明によるCMOS回路を示す。
【図６】本発明によるCMOS回路の動作タイミングを示
す。
す。
【図７】図５の回路のレイアウトを示す。
【図８】図５の回路のレイアウトの断面の概略を示す。
【図９】本発明による回路サブブロックの選択・駆動法
を示す。
を示す。
【図１０】本発明による行選択回路とその動作タイミン
グを示す。
グを示す。
【図１１】本発明によるCMOSインバータを示す。
【図１２】本発明によるCMOSインバータの動作タイミン
グを示す。
グを示す。
【図１３】図１１の回路のレイアウトならびにその断面
を示す。
を示す。
【図１４】図１１の回路のレイアウトの断面を示す。
【図１５】図１１の回路の変形例を示す。
【図１６】図１１の回路の変形例を示す。
【図１７】本発明をインバータ列に適用した例を示す。
【図１８】本発明によるNOR論理回路を示す。
【図１９】本発明によるNAND論理回路を示す。
【図２０】入力バッファ回路の例を示す。
【図２１】本発明によるデータ出力回路を示す。
【図２２】本発明によるウエル駆動回路を示す。
【図２３】本発明によるウエル電圧の印加方式をを示
す。
す。
【図２４】負電圧電源回路の従来例を示す。
【図２５】昇圧電源回路の従来例を示す。
【図２６】降圧電源回路の従来例を示す。
【図２７】本発明による２電源チップの構成を示す。
【図２８】本発明による単一電源チップを示す。
【図２９】本発明による単一電源チップを示す。
【図３０】本発明による２電源チップの構成を示す。
【図３１】本発明による２電源チップの内部回路を示
す。
す。
【図３２】図５の回路のレイアウトの別の断面の概略を
示す。
示す。
Φ，/Φ，ΦP，/ΦP…ウエル電圧制御信号、NW…PMOSFE
Tのウエル，PW…NMOSFETのウエル、VBP…PMOSFETのウエ
ル用電源電圧、VBN…NMOSFETのウエル用電源電圧。
Tのウエル，PW…NMOSFETのウエル、VBP…PMOSFETのウエ
ル用電源電圧、VBN…NMOSFETのウエル用電源電圧。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/00
Claims (12)
- 【請求項１】通常動作時には実質的に十分カットオフで
きないMOSFETから成るCMOS回路のウェルに該MOSFETがカ
ットオフできるようにウェル電圧を印加した後に、該CM
OS回路に電源電圧を印加することを特徴とした半導体装
置。 - 【請求項２】第１と第２の電源電圧から成り、第１の電
源電圧で動作する電圧変換回路を含む回路によって発生
された第３の電源電圧を、通常動作時には実質的に十分
カットオフできないMOSFETから成るCMOS回路のウェルに
該MOSFETがカットオフできるようにウェル電圧として印
加した後に、該CMOS回路に第２の電源電圧を印加するこ
とを特徴とした半導体装置。 - 【請求項３】同一チップ内に該電圧変換回路を含む回路
と該CMOS回路を内蔵し、第１の電源電圧は第２の電源電
圧よりも大きいことを特徴とする請求項２に記載の半導
体装置。 - 【請求項４】該電圧変換回路を含む回路はMOSFETから成
り、該MOSFETのしきい値電圧は該CMOS回路内のMOSFETの
しきい値電圧よりも大きいことを特徴とする請求項２あ
るいは請求項３のうちの１つに記載の半導体装置。 - 【請求項５】該電圧変換回路を含む回路は、チップ間の
入出力インターフェース回路を含むことを特徴とした請
求項２から４までのうちの１つに記載の半導体装置。 - 【請求項６】第２の電源電圧は2V以下であることを特徴
とした請求項２から５までのうちの１つに記載の半導体
装置。 - 【請求項７】第１の電源電圧を投入した後に、第２の電
源電圧を投入することを特徴とした請求項２から６まで
のうちの１つに記載の半導体装置。 - 【請求項８】通常動作時には実質的にカットオフできな
いMOSFETを含むCMOS回路のウェル電位を固定する回路
と、該CMOS回路の入力信号の変化に応じて該MOSFETのウ
ェル電位を容量結合によって変化させる回路を具備する
ことを特徴とする半導体装置。 - 【請求項９】フローティング状態の該MOSFETウェル電位
を該FETがよりカットオフに追い込まれる方向の電位に
リフレッシュすることを特徴とする請求項８に記載の半
導体装置。 - 【請求項１０】１個のMOSFETとキャパシタから成るダイ
ナミックメモリセルとCMOS回路を含む半導体装置であっ
て、通常動作中には、該CMOS回路を構成するMOSFETのウ
ェル電位はパルス変化させられるものであり、該ダイナ
ミックメモリセルの基板電圧は実質的に直流電源電圧で
あることを特徴とする半導体装置。 - 【請求項１１】大きな電圧で動作し、かつ大きなしきい
値電圧のMOSFETから成るスタティックメモリセルと小さ
な電圧で動作し、かつ小さなしきい値電圧のMOSFETから
成るCMOS回路を含む半導体装置に於いて、該CMOS回路内
のMOSFETのウェル電位をパルス変化させることを特徴と
する半導体装置。 - 【請求項１２】少なくとも一つのCMOS回路と、スタンバ
イ制御回路と、電圧変換回路を含み、該電圧変換回路よ
って発生された電圧を該スタンバイ制御回路に供給し、
該スタンバイ制御回路は該電圧を用いて該CMOS回路のウ
ェル電位を動作状態によって変化させる半導体装置にお
いて、該ウェル容量よりも大きな容量のキャパシタを該
電圧変換回路の出力に接続していることを特徴とした半
導体装置。
Priority Applications (9)
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|---|---|---|---|
| JP04523597A JP3732914B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体装置 |
| TW087102038A TW388120B (en) | 1997-02-28 | 1998-02-13 | Semiconductor device |
| US09/027,212 US6046627A (en) | 1997-02-28 | 1998-02-20 | Semiconductor device capable of operating stably with reduced power consumption |
| KR1019980005898A KR100574301B1 (ko) | 1997-02-28 | 1998-02-25 | 반도체장치 |
| US09/495,957 US6545525B2 (en) | 1997-02-28 | 2000-02-02 | Semiconductor device including interface circuit, logic circuit, and static memory array having transistors of various threshold voltages and being supplied with various supply voltages |
| US10/385,493 US20030155962A1 (en) | 1997-02-28 | 2003-03-12 | Semiconductor device |
| US10/851,156 US7176745B2 (en) | 1997-02-28 | 2004-05-24 | Semiconductor device |
| US11/649,766 US7560975B2 (en) | 1997-02-28 | 2007-01-05 | Semiconductor device |
| US12/412,781 US7772917B2 (en) | 1997-02-28 | 2009-03-27 | Semiconductor device |
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|---|---|---|---|
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| JP2005256930A Division JP3905909B2 (ja) | 2005-09-05 | 2005-09-05 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH10242839A true JPH10242839A (ja) | 1998-09-11 |
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|---|---|---|---|
| JP04523597A Expired - Fee Related JP3732914B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体装置 |
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