TW388120B - Semiconductor device - Google Patents

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TW388120B
TW388120B TW087102038A TW87102038A TW388120B TW 388120 B TW388120 B TW 388120B TW 087102038 A TW087102038 A TW 087102038A TW 87102038 A TW87102038 A TW 87102038A TW 388120 B TW388120 B TW 388120B
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Kiyoo Ito
Hiroyuki Mizuno
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Hitachi Ltd
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Description

A7 B7 五、發明説明（1 ) 發明锸域 本發明大《上關於半導髖裝置，特別關於可結合高速性能 及低耗電之半導髓裝匿· 相關技藝說明. 以基底偏屋控制減少耗電之實施例掲示於1 9 9 6 IEEE International Solid-State Circuit, Digest of Technical Papers, (1996), pp . 166-167 e 隨著低功率互補式金屬氧化物半導體L S I s ( CMO S大型積髏電路）之普及，隨著操作或供應電壓下 降，藉由減少MOSFE T的臨界電壓Vt以維持高速操作 已成爲趨勢·當供應電壓至2 V或更低且當臨界電壓Vt相 對地降至0 . 5 V或更低時，次臨界漏電流卻增加，因此 ，電晶體無法.完全地斷開。結果，L S I晶片的備用電流 會增加，這代表包含電池供《的CMOS LSI晶片之 系統的設計瓶頸· 經濟部中央揉率局貝工消费合作社印装 (請先閱讀背面之注$項再填寫本頁} 此外，在正常操作期間*電流也會隨著臨界電壓Vt增 加而增加· 爲突破瓶項，習知的系統藉由減少正常操作期間之晶 片中的每一MO S F E T之臨界電壓而取得高速操作，並 藉由增加備用時之臨界電壓而減少備用電流•然而，在此 系統中仍存在下述三問題： (1 )當電源開啓時會因佇鎖而f過電流•且隨著負 載超過電源的電容量，CMOS LS I晶片中的接線可 本纸張尺度適用中國國家樣準（CNS ) A4规格（210X297公釐）· 4 · A7 __B7___ 五、發明説明（2 ) 能熔斷或正常供應電壓變成無法應用•此問題係導因於電 路佈局及連接被設計成M OSFET的基底（井）及源極 並非處於同電位而造成的。 舉例而言，當ρ通道MOSFET(PMOSFET )用於施加正供應電壓（例如1, 8V)至源極（p餍） 時，由於井（η井）會維持在浮動〇V至直供應電壓爲止 ，所以源極與并之間的ρ η接面在順向時會被過度偏壓，
因而造成CMO S佇鎖•在傅統的2 V或更高的CMO S LSI產品中，由於MOSFET的井與源極係連接成二 * 者儘可能處於等位，所以，即使在施加供應電壓期間，當 處於梢後的Ε常操作中時，ρ η接面絕不會在順向中被偏 壓。此外，由於臨界電壓Vt—直固定在實際的〇.5V或 更髙，所以，不會有次臨界電流之問題。 經濟部中失揉率局負工消费合作社印«. (請先閱讀背面之注意事項再填寫本頁) 在η通道·M OSFET (NMOSFET)的情形中 ，問題並非如此嚴重•由於形成於汲極與井之間的ρ η接 面不會於順向中被偏壓，所以，當供應電壓施加至汲極時 ，MOS F Ε Τ的基底（ρ井）會處於浮動0V且源極會 固定於0V之地電位。但晕，當臨界電壓在0.5V或更 低時，會有次臨界電流在汲極與源極之間流動。藉由分別 控制并與源極，可降低COMS LSI中的臨界電壓。 (2)切換正常模式壓備用模式所需之時間及切換備 用模式至正常模式所需之時間相當長，爲# s等級•假設 基底電壓係於晶片上由抽取晶片中的ft容之電荷栗電路所 產生時，則输出電流會被限制於低準位•另—方面，晶片 本紙»：尺度適用中•國家揉準（CNS > A4規格（210X297公着）-5- 經濟部中央揉準局負工消费合作社印製 A7 _B7_ 五、發明説明（3 ) 中的m晶體係用以連接基底的複數電源端於共極，結果， 總基底電容具有相當大的値（IOOpF或更大）·因此 *大負載（基底）電容會由模式切換時電流驅動能力低之 基底電壓產生電路所鼷動，以致於響應時間傾向於變長· (3 )即使在CMO S電路中，次臨界電流仍會在每 處流動，因而增加整個晶片的操作電流。此問題係導因於 在非主動狀態中，cμ o s電路或m路區中的電晶《臨界 電壓於正常操作期間爲低。 發明槪述 本發明控制電晶髏的基底或井電壓以解決上述三問題 0 發明之目的係防止佇鎖，佇鎖係發生於供應電壓施加 至包含具有低.臨界電壓之CMOSFET之CMOS電路 ，或發生於斷開CMOS電路之供應電壓時。 發明之另一目的係減少正常操作期間之次臨界電流。 發明的又一目的係實現低耗電且維持髙操作速度之 2V或更低電壓操作之CMOS電路、CMOS LSI 、及使用CMOS電路之半導體裝置。 一般而言，當電源開啓或關閉時、及操作期間，藉由 控制cmo sm路的井電壓，本發明可取得這些及其它目 的。 在發明的一實施例中，其中CMp S電路包含正常操 作期間無法實際令人滿意地断開之MO S F E T，在井電 本纸張尺度適用中國·家揉率（CNS > A4洗格（210X297公釐) ---_-------ο裝-- (請先閱讀背面之注^•項再填寫本Κ) 訂 A7 ____B7_ 五、發明説明（4 ) 屋施加至CMO S電路的井以致於MO S F E T被斷開之 後，供應電壓會被施加至CMO S電路· 在另一實施例中，在第三供應電壓（由電壓轉換電路 從第一供應電屋產生）作爲井電壓施加至CMOS電路的 井之後，第二供應電壓會施加至CMO S電路。 在又另一實施例中，發明提供一電路以固定CMOS 電路的井電位，及一電路，根據ς Μ. 〇 S電路的输入訊號 變化而以電容耦合改變MO S F Ε Τ的井電位· 在又另一實施例中，發明提供包含動態記憶胞$半導 體裝置，包括M OSFET、電容器、及CMOS電路， 其中構成CM〇 S電路的MO S F E T之并電位會瘇受脈 沖變化，且其中動態記憶胞的基底電壓係實際的D C供應 電壓。‘ 在另一實.施例中，發明提供包含靜態記億胞之半導體 Φ 經濟部中央棣準局貝工消费合作社印製 (請先閱讀背面之注$項再填寫本頁) 裝置，其會以高電壓揉作且由具高臨界電壓之 MO S F E T所構成，及提供低電壓操作及由具有低臨界 電壓之MO S F E T構成的CMO S電路。構成CMO S 電路的MO S F E T之井電位會遭受脈沖變化· 在又另一實施例中，發明提供包含至少一 CMO S電 路、備用控制電路、及電屋轉換電路之半導髏裝置，其中 電壓轉換電路所產生的電壓會被供應至備用控制ft路，且 備用控制電路會視操作條件而使用電屋轉換電路的輸出以 改變CMO S電路的井電位•電容大聆井.電容之電容器會
•I 連接至電壓轉換電路的输出· 本紙張尺度逋用中國國家摞率（CNS ) A4规格（210 X 297公釐）_ 7 - 五、發明説明（5 ) 圖式箇沭 圖1係顯示根據本發明構成之C MO S半導《裝置； 躕2係用於圖1中所示S半導《裝置之時序
U 圖， 圖3係說明根據本發明揭示樣成的C Μ 0 S LSI 晶片； 圖4係說明圖3之CMOS LSI晶片之剖面： 圔5係說明根據本發明揭示梅成之C Μ 0 S電路： f * ’ HB 6係用於蘭5中所示之C Μ 0 S電路之時序圖： 圖7係說明圖5之電路的佈局； 亂8 ( a )係說明圖7中所示的齋局之V诅一Υ瓜剖 面視钃； 圖8 (b.)係說明圖5之電路的另一佈局之V m ’一 y皿’剖面視圖： 圖9係說明根據本發明之電路副方塊的選取及囅動； 一鼷1 0 ( a )係說明换選取電路： 經濟部中央橾率局-C工消费合作社印裝 <请先閱讀背面之注f項再填寫本頁) HI 0(b)係說明用於圖10 (a)的電路操作之 時序11 ; 圖1 1係顯示根據本發明揭示構成的C Μ 0 S反相器 t 圓1 2係甩於SB 1 1中所示之CMOS反相器的時序 圖； 、 i 圖1 3係用於圈1 1的電路之佈局； 本纸張尺度逍用中國困家揉準（CNS)A4規格（ 210X297公釐）-8· 路，鲶其中預％5的％0 A F E T會共用共同 2 0 (. im A7 B7 五、發明説明（6 ) 圓1 4係® 1 3中所示之佈局的X IV - X IV剖面視Η .圔1 5係扁示圓1 1中所敢的電路圖之修改： 圖16係麗示圖11的電路之另一修改； 圖1 7係顯示應用發明至反相券串聯之實施例；
圓1 8 ( a )係顯示根據本發明揭示構成的Ρ Μ 0 S .〆* NOR邏赓電路； 圖1 8 ( b )係顯示根據本發明揭示襻成的NMO S N 0 R邏輯電路：_ 圖1 9 ( a )係顯示根據本發明揭示構成的NMOS N A、N‘ D薄輯電路： 圖1 9 ( b )係顯示另一NMO名 NAND邏輯罨 e τ
If — 圖2 0 ( _!/係顯示使用低臨界電嚴M Q U I T與 高ΪΤ界屬壓MO S F E T作爲切換開關之输入緩衝器； 圖2 1 ( a )係顯示根據本發明揭示構成的資料输出 電路； 圖2 1 (b)係顯示用於圖2 1 (a)的電路之時序 圖； 圖22 (a)及22 (b)係顯示根據本發-示所p 成蔚井暖Jft電路； } 隱2 3係顯示根據本發明之施加井霉壓的技術； 本纸張尺度逋用中國國家揉準（CNS > Α4規格（210X297公着）-9 · <請先的讀背面之注意事項再填寫本買> 1-1 裝. Γ'' 订 Μ濟部中央揉準局貞工消费合作杜印装
之输入緩衝器 五、發明説明（7 ) 躕2 4係顯示傅統脱m置里供應電路； 圓2 5係勝示俥統的升壓電源供應電路： 圖2 6係顯示傅統的步降電壓電源供應電路； 圓2 7係顯示根嫌本發明揭示面構成的雙電源供應晶 片之配置； . 圓2 8係顯示根據本發明揭示而構成的單電源供應晶 片； 圓2 9係顯示根據本發明揭示而構成的另一單電源供 應日日斤， 圓3 0係顯示根據本發明揭示而携成的雙電源晶片之 另一配''置·•及， 圖3 1係顯示根據本發明揭示趾舅L成之雙亀源供應晶 片之內部電路。 較佳實施例詳述 經濟部中夬揉準局貝工消费合作社印装 (請先閱讀背面之注$項再填寫本茛) 在圖1中所示之較佳實施例中，以高供應電壓VCC1 (例如3.3V)操作的電路區CT1係採用操作期間均 具有高至諸如0 . 5 V的可選取臨界電壓VT之 MOSFET。由於供應（操作）電壓足夠高，所以可以 高速操作而不會降低臨界電壓至0.IV或附近。因此， 任何存在的次臨界電流小至足以忽略，而不用在正常操作 期間特別切換臨界電壓至備用電壓，因而電晶β的源極及 其基底可以連接在共同電壓。 j 圖1係顯示基底電壓產生及控制電路VB，其係以控 本紙張尺度逍用中國國家橾率（CNS > A4规格（210X297公釐）· 1〇 · A7 B7 經濟部中央橾率局貝工消费合作杜印製 五、發明説明（8 ) 制訊號φρ、+操作· 另一方面，以低供應電壓VCC2 (例如1 · 8V)操 作之電路區CT 2具有內部電晶髏*這些內部電晶fit在正 常操作期間藉由降低它們的臨界電壓至諸如0.IV而以 高速操作。在備用時，臨界電壓必須增加至諸如0 . 5V 以減少備用電流•藉由控制電晶髏的基底NW、 PW，執 行臨界電壓的控制·電路區C T 2中的電晶體之基底電壓 係如圖2所示般受控•基底NW、NP的電壓VBP、VBN 係依據起先施加作爲VCC123 .3V的偏屋而產竿的， 且電壓値係選取成足以使電路區C T 2中的電晶體在低電 壓操作期間被斷開•舉例而言，VBP可設定爲3 . 3 V， 而 V b N 爲一 1 . 5 V · 首先，基底電壓會施加至電路區CT2，然後，低供 應電壓VCC2.會施加至此·結果，由於在施加低供應電壓 期間，電路區CT2中的電晶體之臨界電壓變得足夠高， 所以，會因來自每一電晶體的次臨界電流累積而不會出現 過量的晶片電流，且因每一電晶體的供應電壓絕不會變成 約0V的浮動狀態而不會發佇鎖。 然後，藉由減少基底NW、PW的電壓Vbp、VBN( 舉例而言，降低至2 . 3V及一 Ο . 5V或附近）而使操 作改變至正常操作，以降低電路區CT2中的電晶«之臨 界電屋•當在睡眠時或在非選擇晶片時，停止電路®中的 時計時，藉由將備用時的基底電壓VBP、VBN升壓（舉例 I 而言，升至3 . 3V及一1 . 5V)，則可增加醮界電歷 <請先聞讀背面之注$項再填寫本頁 Q'裝· 订 本纸張尺度遢用中國國家揉準（CNS ) A4規格（210X297公釐）-11- A7 B7 五、發明说明（9 ) •因而使得導因於次臨界電流之電力消耗增加係可減少的 〇 ·· 當電源供應被切斷時，基底電壓Vbp、VBN會被充份 地升壓，然後，供應電壓VCC2會被關閉•此外，供應電 壓VcC1也會被關閉*因此，供應電壓的施加次序如下： 計時器設定跟隨在髙供應電壓7(：(：1施加之後的時距，然 後，输入低供應電壓VCC2。 電路區C T 1及C T 2可由不同的半導體晶片所構成 ，或者，它們可集成於單一晶片中· 圖3係顯示本發明的實施例，其中電路區CT 1及電 路區CT2係集成於一晶片上。在蹁3中，介面電路1/ 經濟部中夬橾率局貝工消费合作杜印製 (請先閱讀背面之注^.項再填寫本頁) 0會與晶片外面交介；電路EL G 1 — L G 4會控制基底 電壓且由包含低臨界電壓電晶體之電路所構成；靜態記億 髏S R A Μ包.含靜態記憶胞構成的記憧髖陣列SARY ; 電壓供應源V c c供應電力給記憶胞；及動態記億DRAM 包含動想記憶胞構成的記億镫陣列，每一動態記憶胞均具 有M OSFET及電容器，在其一電極上係電容器電極電 壓VP ·在靜態及動態記億胞中，DL，/DL代表資料線 ，而WL代表字線•記憶镫陣列SARY及DARY可由 具有高臨界電壓的電晶髏所構成，雖然這並非所需* VB代表基底電壓產生電路，其係由來自基底電屋控 制電路（：1^0 之一組訊號（♦!，/〇，♦!，/φί，φ2， /φ2 » φ3，/ +3，φ4 ’ / +4)所控制；及 VBA 係代表
I 基底電壓產生電路，用於供應記憶《陣列s ARY中及記 本紙張尺度適用中國國家揉準（CNS ) A4就格（210X297公釐）-12- A7 ____B7____ 五、發明説明（1〇 ) 憶髏陣列DARY中的基底電壓VPS、Vns、Vn。·每 一基底電壓Vps、Vns. Vnd通常是DC*：壓或半DC 電壓（亦即，具有AC漣波之DC電壓）· 包含基底ft壓產生電路VB、基底電壓控制電路 C L G、及基底電壓產生電路V E|A之電路區CT1的主 要部份係由具高臨界電壓的MO S F E T所構成•此外， 高供應電壓VCC1會供應至介面電路.I / 0及基底電壓產 生電路V B，而低供應電壓V c c 2會供應至其它電路區· 由於構成揮列的記憶胞之高密度（由於髙密度$列的 面積可佔整個晶片面稹之大百分比*所以高密度陣列通常 是較佳的），_所以，記憶體陣列SARY及DARY會以 不同方式接收它們的基底電壓*關於髙密度胞，元件隔離 寬度需爲窄。但是，由於基底偏壓系統一般會以實際的 D C電流授予周定的基底電壓，所以，整個晶片的耗電會 因大的基底電容而增加•因此，當此部份的電容被驅動時 ，元件隔離特性會變差。因此，記億髖陣列SARY中的 基底電壓VNS、Vps'會分別設定於0V及等於供應電壓 VCCS之電壓，且記憶«陣列DRAY中的基底電壓VND 實際上爲約一1.5V的DC電屋β 記億體陣列S ARY中的記億胞係正反器•假使形成 正反器之一的電晶«的臨界電壓太低，則記憶胞中的次臨 界電流會增加。由於記憶體陣列SARY係由一些胞所構 成，所以，用於記憶髏陣列SARYf需的竃流總量上爲 一大的値。結果，藉由不僅設定毎一胞中的電晶雔之臨界 本纸張尺度適用中國國家標準（CNS > A4规格（210X 297公釐）-13- {請先聞讀背面之注$項再填寫本頁 訂 經濟部中央搮準局負工消费合作社印製 A7 _ B7__ 五、發明説明（11 ) 電壓高至約0 . 5V，也設定對應於高臨界電壓之高供應 電壓Vccs，則可使胞以高速操作•舉例而言，由於電源 供應的數目並未增加，所以，供應電壓Vccs可有效地設 定至高於供應電屋vcc2 ( 1 · 8V)之供應電壓VCC1 (3 . 3 V ) ? . 鼷4係圖3的代表裝置之剖面結構•在圖4中，爲使 臞形易於瞭解，省略靜態記億髖SRAM的記億雔陣列部 份中及動態記憶《DRAM的記億髖陣列部份中的電容器 〇 接著，將說明發明應用至圖3中所示的每一內部電路 通β 圖5係說明應用至圖3的次電路®LG (例如， 經濟部中央橾準為篇工消费合作社印簟 (請先Μ讀背面之注f項再填寫本霣) LG 1 — LG4中的任一者）之本發明的一實施例•電路 區C T 2中的.低臨界電壓MO S F E T的基底電壓（基底 NW、 PW的）係由電路區CT1及電路區/CT1所控 制•根據本實施例，在控制中使用電容器•基底 電壓產生/控制電路VB會從高供應電壓Vecl (例如 3 . 3V)產生及输出控制訊號（φΡ、<h、/φΡ、/♦) 及基底偏壓（VBP、VBN) ·ρ通道電晶«( PMOSFET) Qpi» 及 η 通道電晶® (NMOSFET )Q P n具有高臨界電壓· 圖6之時序圖係解釋圖5中所示的電路之操作•基底 偏壓電壓VBP、乂！^通常是由基底電屋產生/控制電路 i VB以起先施加的3.3V爲依據而產生的，因此，將說 本纸張尺度適用中國國家揉準（CNS ) A4规格（210X297公釐）.14 · 經濟部中央揉準局負工消费合作社印轚 A7 __B7_ _ 五、發明説明（12 ) 明直接以VCC1(3 . 3V)取代基底偏壓VBP之實例· 首先，基底偏壓VBP施加至電路區CT2，接著，低 供應電壓V c c 2會施加至電路KCT2·因此，在施加低 供應電壓VCC2期間，電路蓝CT2中的每一電晶體之臨 界電壓會足夠高，舉例而言，高至0 . 5V。因此，pn 接面不會於順向中被偏壓。結果，來自個別電晶體的次臨 界電流並不會累稹及變成過電流*也不會發生佇鎖。 當電路進入正常操作時，控制訊號及/Φρ分別設定 於高電壓位準Η及低電壓位準L，以便關閉電晶體CJPP、 ;然後•控制訊號Φ»«及/Φ -分別設定於L及Η ·因此 ，電容器耦合（C -、C Ν )會使得基底NW、P W上的基 底電壓改變成分別爲諸如約2.3V及一〇.5V·由於 基底電壓減少，所以電路區CT2中的毎一電晶體之臨界 電壓也會減少.且能髙速操作。 爲改變從此狀態至備用、睡眠ν或非選取晶片之操作 ，控制訊號及/Φ·*分別設定於L及Η以開啓電晶餿QPP 、Q p N :然後，控制訊號Φ-及/φΡ會分別回覆至Η及L。 由於深電壓會施加至基底，所以，電路區C Τ 2中的每一 電晶體之臨界電壓變成高達0 . 5 V ·結果，可因次臨界 電流而防止耗電增加。 根據操作模式改變基底電壓係有利的，因爲其能經由 電容器C·»、CN而以電容耦合執行基底電壓改變·但是， 基底電壓會因源極與汲極的Ρ η接面漏電流或
I Μ 0 S F Ε Τ的基底電流而逐渐減少·特別是，基底電流 本纸張尺度埴用中國國家橾準（CNS > Α4規格（210Χ 297公釐）-15- Κ---„-------ο 装-- (請先W讀背面之注$項再填寫本頁) 訂 A7 _B7___ 五、發明説明（13 ) 會與操作頻成比例地變大。 圔6中所示的基底（井）更新係重新設定電位至 2.3V及一〇.5V之操作•更新操作係藉由監視基底 電壓而執行的，但並非侷限於此。或者，更新的時間可由 計時器決定。更新操作係將電路從正常操作狀態置於備用 狀態、然後再使電路回至正常的操作狀態》根據基底電流 的大小改變更新時距（舉例而言，可.使晶片要執行高速操 作時的更新時距比其要執行低速操作時的更新時距爲短） ，可有效地改進揉作的可靠度。 圖7係顯示圖5的電晶髓Q-p、Q-n及電容器CP、 Cn之佈局、圖8 (a)係圓7的VI I I — VI II剖面 視圖•圖8 (b)係圖7的VI I I’一 VI I I*剖面視圖 。基底偏壓VBP、VBN會經由第二接線層（第二金屬接線 餍）分別連接.至電晶體Qp·»、Qu的源極。電晶體 、〇»»(<的汲極會連接至第二接線層及输出基底電壓至主電 路的基底NW、PW·此外，電容器Cp、（^係河08電 容- 經濟部中夹揲率局負工消费合作社印氧 (請先Μ讀背面之注$項再填寫本買> 圖9係顯示鼷5的應用，於其中二次電路CT2 (1 )、CT2(2)會被選擇性地驅動•舉例而言，在選取 的次電路中，僅有與次電路區CT2 ( 1 )有關的基底電 壓產生電路CT1(1)、/CT1(1)會由并區選取 訊號WB及啓始時計Φ選擇性地鼷動，且所屬的井NW( 1 )、PW(1)的電屋會被驅動，以致於CT2(1)中 j 的MO S F E T之瞄界電壓會下降•另一方面*由於非選 本纸張尺度適用中困國家梂準（CNS ) A4規格（210X297公釐)-16- 經濟部中央橾率局貝工消费合作杜印製 A7 B7 五、發明説明（14 ) 取的次電路區CT ( 2 )之井不會被驅勖，所以，次電路 區CT2(2)中的MOSFET臨界電壓會保持高· 假使分割選取臛動並非如上述般執行，則整個次電路 區CT (2)及次電路區CT2 (2)的井需要驅動，且 在正常操作期間因低臨界電壓而流動之次臨界電流會從次 電路區CT2(1)及次電路區CT2(2)中所有的 MOSFET流動•因此，在發明的.本實施例中，伴隨脈 沖驅動之功率及次臨界電流也會減半。 圖1 0係顯示一實施例，於其中圖9的電路會_用於 記億體陣列SARY及DARY的記憶髏陣列的線性解碼 器及驅動器。_記億髋陣列通常會分割成一些次陣列，且線 解碼器及字-線驅動電路（字驅動器）會配置成對應_個別 的次陣列•由於僅有一些次陣列會被真正地選取及驅動， 所以，屬於所.選取的次陣列之線驅動器及字驅動器中的 MO S F E T的井會被驅動，以致於臨界電壓會減少*且 大部份的線解碼器及非選取的次陣列之井不會被驅動（以 維持髙臨界電壓），因而耗電童及次臨界電流整體地急降 〇 在圖1 0中，觀念性地顯示二範例次陣列ARY 1、 ARY2。次陣列ARY1、 ARY2具有128個字線 WL及多個資料線DL(爲簡化起見，僅顯示一個）·記 憶胞MC連接於字線與資料線交接處•字驅動器d r v及 線解碼器d e c係連接至每一字線·字驅動器d r v 包括CMOS反相器Qdj»、QDN·線解碼器dec係具有 本紙張尺度逋用中國國家樑率（CNS ) A4规格（210X297公釐）.-J7- ^^1· ^^1 I n m —4 I I {請先《讀背面之注f項再填寫本頁) 訂 經濟部中央揉準局貝工消费合作社印¾ A7 ___B7_五、發明説明（15 ) 串聯的MOSFET之NAND邏輯電路，且每一 Μ 0 S F E T的閘會被供應以內部位址訊號a i、…… a j等等· 當外部時計被確認（3 . 3 V)時，線解碼器會被預 充電。當時計CLK被改變至L(OV)時， PMOSFET Qpp會被關閉且內部位址訊號會視外部 位址A i、. . · A j的邏輯條件而.從〇 V改變至1 . 8 V或〇 V。舉例而言，在位址訊號用於選取字線WLi時， 連接至字線11^的解碼器d e c的所有NMOSFET及 字驅動器d r v的输入會放電至〇 V，以致於 PMOSFET Qdi·被開啓•結果，1 . 8V的脈沖電 壓會施加至字線WL i •當包含被選取的字線WL i之電路 區CT2(1)中的井NW(1)、 PW(1)被驅動以 致於臨界電壓.減少時，可減少直到脈沖從解碼器d e c施 加至字線WL :所需的時間。此外，由於非選取的電路區 CT2(2)中的井未被驅動，所以，電力及次路界電流 絕不會隨著脈衝驅動而增加》井區選取器會根據內部位址 訊號而選擇驅動複數電路面之一中的并· 圖11係以作爲圖5的電路區CT2之一反相器的形 式顯示本發明的實施例，其中控制訊號φ及/Φ係從輸入訊 號I η產生。當輸入訊號I η的位準從L改變至Η時，基 底（NW，PW)的電壓會因藉由個別電容器Cp、Cn耦 合而增加。因此，當NMO S F E Tp睡界電屋增加時， 次臨界電流會變小》此外，當NMOSFET的路界電屋 (*·先閱讀背面之注$項再填寫本頁) •ο裝· 订 本紙張尺度適用中國國家橾率（CNS > A4规格（210 X 297公釐）_ 8 - A7 B7 經濟部中央梂率局負工消费合作社印家 五、發明説明（16 ) 減少時，反相器的負載驩動能力會增加β 當輸入訊號I n的位準從Η變至L時，基底電壓會相 反地減少*因此，PMOSFET的醮界電壓會降低且負 載鼷動能力會增加·此外，NMO S F Ε Τ的臨界電壓會 增加，因而減少次臨界電流。因此，MO S F Ε Τ的臨界 電壓會自動地由输入訊號改變，且反相器的負載驪動能力 會增加而次臨界電流會被抑制。 如圖5所示，當電源開啓或用於更新基底（井）時， 使用控制訊號φρ及/ φρ · 圖1 2係顯示關於上述操作之詳細時序圖· VTP及 Vtn係個別P MO S F E T及NMO S F E T的臨界電壓 ，將於此分別解釋。由於電晶«Qpp、Qpn作爲二@體， 所以，井（NW、PW)的最高及最低電壓分別被嵌制於 Vbp + Vtp^ Vbn—Vtn。 圖1 3係顯示圖1 1的電路佈局之實施例•圖14係 圖11的佈局之XIV—XIV剖面視圖。電晶髏Q"、 Q-N分別由井形成，且藉由延伸每一閘電極至供應電力至 基底之高連接表面層以使電容器CP、 CN金屬化· 匾1 5係顯示本發明的另一電路實施例，其提供與圖 1 1的電路相同的功能·電容器Cp、Cn會經由反相器串 聯I NV而相連接。雖然閘寬W對閘長L的比例爲小，但 是，反相器串聯INV可由高VT MOSFET或低Vt MOSFET構成·雖然圖1 1的反相器之输入電容會 I 由電容器CP、CN增加，但是，由於反相器在發明的本實 (請先《讀背面之注$項再凑寫本頁) 本纸張尺度逋用中國困家橾率（CNS ) A4规格（210X297公釐）.-JQ _ Α7 Β7 五、發明説明（17 ) 施例中變成緩衝器，所以，可抑制輸入電容的增加· 圖1 6係顯示一實施例，於其中二反相器串聯I NV 會相結合，其中輸入電容及面稹會進一步減少· 圖1 7係顯示如圈1 5所示之多個反相器串聯之應用 。在圖1 7中？顯示一電路，於其中反相器I V 1、 IV2、IV3、IV4係串聯的•當電晶體Q”、 、及電容器Cp、CN由多個反相器串聯共用時，可有效地 達成較小的面稹。換言之，雖然基底需要二種井接線，使 每一井由一接線連接，以降低造成導通的M S 0 F p T臨 界電壓及增加造成不導通的臨界電壓，但是，反相器 I V 2及I Υ 4會共同使用電晶體Q p p t、Q ρ Ν 1、 I NV+電容器Cp之結合、及I NV+電容器CN之結合 ，而反相器I VI及I V3會共同使用電晶 Qpn2、IN.V+電容器C -之結合、及INV +電容器 CN之另一結合·如此之共同使用可應用至圖1 1及1 6中 所示的任一實施例· 圖18 (a) — 18 (b)係顯示應用圓11的電路 至NOR邏輯電路之實施例•在圖18(a)的PMOS 電路中，當输入（I :、1 2)中的至少一者之位準變成L 時，输出OUT會從L變至Η»在蹁18 (b)的 NΜ 0 S電路中，當输入（I i、12)中的至少一者的位 準變成Η時，輸出OUT會從Η變至L · 圖19 (a) — 19 (c)係顯示施加圖11的電路 f 至NAND邏輯電路之實施例》以預充電訊號φΡ、·及低臨 本紙張尺度逋用中國國家標率（CNS ) Α4规格（210X297公釐）-2〇 - <請先《讀背面之注意Ϋ項再填寫本買 卜1.裝· 訂 經濟部中央揉牟局晨工消费合作社印装 經濟部中央糅丰局負工消费合作社印装 A7 B7____五、發明説明（18 ) 界電屋之PMOSFET，以1 · 8V將输出OUT初始 地預充電，且输入（1^ 12)均爲L(〇V) ·然後， 當所有的輸入變成Η (1 . 8V)時，造成串聯的 Ν Μ 0 S F Ε Τ導通且輸出會放電至0V·此電路可應用 至圖1 0的線解碼器。 . Ί&外，圖19 (b)潁示藉由提供共用井予預充電的 MOSFET以減少面稹之情形•即.使當井的電容相較於 圖19 (a)爲變成二倍時，井仍然可由输入ΐι及連接至 輸入I 2的二電容器所驅動。因此，當井電位的變化等於圖 1 9 ( a )的井電位變化時，输出OUT可以快速地放電 〇 圖19 (c)的NAND電路係由PMOSFET構 成》當输入I:、 12同時變成L時，已預充電壓0V的輸 出0 U T會變.至Η。 將實際說明本發明應用於圖3的介面電路I/O· 圖20 (a)及20 (b)係從晶片外側顯示输入緩 衝器（In)·在圖20 (a)中，顯示使用一電路，其 使用3.3V電壓操作及具有高臨界電壓Vt之 MOSFET。在圖20(b)中，顯示用於電晶《QP、 Qn之具有低臨界電壓Vt的MO S F E T ·電晶髏QPP、 係作爲切換開關，並具有高臨界電壓*當不需要輸入 緩衝器時，電晶體Qp»、Qpn會保持關閉，且防止電晶髏 Qp、Qn的次臨界電流在供應電壓接地之間流動 。當有效訊號輸入時，電晶髏QPP、QPn會被關啓· {請先《讀背面之注$項再填寫本頁) 本紙張尺度適用中國國家橾準（CNS ) A4规格（210X297公釐} - 21 - 經濟部中央棣準局真工消费合作杜印It A7 B7五、發明説明（19 ) 圓21 (a)及21 (b)係顯示圖11的電路應用 至介面電路I/〇的資料输出級•當通常用於一般用途的 動態記憶髖（DRAM)晶片中時，介面電路I/O中的 資料输出級係由諸如相同極性的NMO S F E T所構成， 且於本實施例中由低供應電壓Vc.c 2腰動。输出（ D 〇 u t )部份係爲接線式0R電路，於其中多個類似的 输出緩衝電路會共同連接· . 在接線式OR連接的倩形中，當任一被選取的输出電 路正嫌送資料至共同連接的輸出部份D 〇 u t時，其它的 输出緩衝電路會完全關閉。當所有的输出緩衝電路被解除 選取時，共同输出（D o U t )部份會完全關閉·爲於低 操作電壓、低臨界電壓操作中完成此操作，上述發明是有 效的。 在圖2 1. (a)中，電晶體QN1、QN2係輸出級之低 V τ M0SFET，而用於施加基底（井）電壓至此的電 晶體Qpn!、QPN2係高臨界電壓的PM0SFET。此 電路特撤爲输出級M0SFET(QN1、QN2)之臨界電 壓會依據資料输出訊號對d 〇、/d 〇上的資訊而變化· 首先，藉由開啓電晶體QpN1、Qpn2，可將基底PW1 、PW2預充電至基底偏壓VBN的爾位。會於電晶髏QN1 .Qn2、Qn2間流動的次臨界電流會設定於可忽略之値 •然後，當输出訊號d 〇、/d 〇根據資訊而變成Η與L 或L與Η的結合時，資料會被嫌送至输出D 〇 u t ·然後 i ，導通的NMO S F E T之瞄界電壓會因電容的耦合而降 ----------- (請先閱讀背面之注意事項再填寫本頁) 訂 本纸張尺茂；適用中國國家標準（CNS ) A4規格（2丨0X297公釐）-22- 經濟部中央揉準局負工消费合作社印*. Α7 Β7 五、發明说明（20 ) 低，並改進負載驅動能力，確保高速操作•由於其它 NMOSFET(未被糴動）的臨界電壓保持在髙位準， 所以，次臨界電流可忽略。 圖22 (a)及22 (b)係顯示井（NW)驅動電 路的特定實施例。圖22(a)顳示一實施例，於其中 CMO S反相器會產生圖5的控制訊號Φ。藉由調整井的寄 生電容對電容器CP的電容之比値，則舉例而言，可產生圖 6的井W之電壓（2.3V)。圖22(b)係顯示一電 路，其用以直接施加2 . 3 V的供應電壓至井NW而不使 用電容器C·»。控制訊號φ係在0V至3 · 3V之範圍，且 電晶體Q n的舅極電壓係2 . 3V。因此，當控制訊號φ爲 0 V且電晶體Qn具有低臨界電壓時，可以令人滿意地斷開 電晶體Qn。當控制訊號φ的位準變成3 . 3 V時，由於低 臨界電壓，所.以可以以高速驅動井NW ·在此情形下，藉 由步降晶片內的外部電壓3.3V而產生2.3V的源電 壓。 圖2 3係顯示本發明的又另一實施例。VB 1 . VB 2係代表用以從晶片內的供應電壓丫《：(：1產生基底（ 井）電壓之電路（將於後說明之）·高VT MOSFET Q p p Q-n係作爲切換開關，它們會於因此產生的基底 電壓被施加至主電路中的MO S F E T之基底時（舉例而 言，在如上述之備用等時）被開啓·
此外，電容器CBP、CBN係主電路中的MOSFET j 之基底電容器•當電容器Cpp、CPB配置成所具有的値充 本纸張尺度適用中國β家揉率（CNS ) A4规格（210X297公釐）· 23 · L---r-----^Iο裝-- (請先閱讀背面之注f項再填寫本頁> 订 A7 B7 五、發明説明（21) 份大於電容器Cbp、Cbn之電容値時，即使上述開關被開 啓時，基底電壓的波動仍會最小•與其它電路一起，這些 電容器可安裝於相同的晶片上或實現成晶片外的鉅電容器 及電解電容器· 當這些電容器係形成於晶片之外時！圖2 3中的節點 Nl、 N2會作爲封裝端，且因爲電容器係以外部方式配 接於此，所以，端點數目會增加•但是，大電容變成容易 取得。結果，由於僅需傅送預先儲存於電容器Cpp、Cpb 中的大量電荷之一部份至電容器C BP、Cbn，所以，可快 速地設定備用狀態中所需的基底電壓。 由於基底電壓產生電路VB1、 VB2的霄源之電容 通常爲小，所以不會因經其充電電容器Cbp、CBNp產生 問題。所需的基底電懕也可經由封裝端從外部直接地施加 至節點N1、.N2，而無需使用基底電壓產生電路VB1 、V B 2。 經濟部中夬橾準局ί工消费合作社印装 (請先《讀背面之注$項再填窝本頁) 圖2 4 - 2 6係用於產生基底偏壓VBN、基底偏壓 VBP、及步降電壓Vil·之電源的觀念圓，其使用已說明於 上述中*此電路的詳述已說明於“Cho-eluesuai"(Sumio Itoh，published by Baifukan，1994 年 11 月 5 日， pp 23 9 - 328)。 圖2 4係顯示一電路，其使用環振盥器及二極髖連接. MOSFET，根據3 . 3V的電源，產生負供應電壓（ 例如-1 . 5 V ) · 圓2 5係顯示一電路，其使用晶片上的環振遒器以產 本紙張尺度適用中國國家揉率（CNS > A4規格（210 X 297公釐）»24- 經濟部中央標準局貝工消费合作杜印簟 A7 B7 五、發明説明（22 )
生3 · 3V或更高的升壓.供應電壓。雖然已說明關於VBP =3.3V之假設，但是，升壓電湄在本情形中是不需要 的*但是，當基底偏壓VBP的値由MO S F E T的特性決 定時，通常需要具有Vcc (3 . 3V)或更高之升E電源 〇 » * 圖26係顯示一電路•其係藉由使用3.3V電源而 取得步降電壓VCL (2 . 3V)。步降電壓VCL的値可由 晶片上產生的參考電壓VREF、及電容器所決定· 雖然，已針對圖3的內部電路之應用實施例舉0說明 ，但是，本發明並未侷限於這些範例。圖2 7係導因於簡 化圖3中所示之本發明的實施例而得之說明，將用以說明 又另一實施例· 在圖2 7中，介面電路I /O主要由具有髙臨界電壓 之MOS F E.T所構成，且被施加高供應電壓VCC1。也 會施加高供應電壓VCC1 (>VCC2)至基底電屋產生電 路VB以產生基底偏壓VBP、VBN·主電路係由低臨界電 壓之MO S F Ε Τ所構成，且被供應以低供應電屋（ V C C 2 )。 如上所述，介面電路I/O無需由髙Vt MO S F Ε T所構成，且主電路也無須總是由低Vt MO S F Ε T所構成•此外，假使主電路中的 PMO S F Ε T之臨界電壓VT足夠高時，供應電壓VCC1 可直接地施加至主電路以作爲基底偏，而取代供應 基底偏壓Vbp至所示的主電路· 本纸張尺度適用中國國家揲率（CNS)A4洗格（210X297公着）_25- ο裝II {請先BQ讀背面之注$項再填寫本頁) -訂 • «ι—fvk^ · d 經濟部中央樣率扃貝工消费合作杜印氧 A7 __B7___ 五、發明説明（23 ) 圖28係再參考圖2，顯示配置於單晶片上及使用單 一電源的本發明實施例•基底偏壓監視電路〇 T可用於偵 測基底電位，以便當電源被開啓時，確保足夠的穩定電源 •受測的输出會開啓高Vt PMOSFET，因此，會將 供應電壓V c C供應予介面電路I / 〇及主電路· 圖2 9係顯示一實施例，於其中使用步降電壓源電路 VD ·步降電壓源電路VD會從高供.應電壓V c c產生低供 應電壓Vci·，並供應電壓至主電路。根據單一電源Vcc， 可使步降電壓Vcl (在施君基底偏壓Vbp、Vbn之後施 加）及基底偏壓電壓VBP、VBN爲可內部調整，以致於可 對構成主電路之裝置取得最佳操作電壓。 圖3 0係顯示範例系統，其即使在採用二種外部電源 (V C C 1 . V CC2 )的情形下，仍可使使用者在開啓電源 之次序上沒有.限制》 使用低Vt MOSFET的主電路經常藉由應用圖 2 8中所示的本發明而以低電壓源（Vc«：2)操作。另一 方面，使用高臨界電屋Vt的MOSFET之介面電路1/ 〇會以其它供應電屋（例如，操作•當介面電路 I /0與主電路之間存有操作電壓的差異時，會需要小型 電壓位準轉換電路。但是，以供應電壓VCC1操作的電路 區及以供應電壓VCC2操作的電路區會實際獨立地搡作* 因此可防止主電路免於被佇鎖· 圖3 1係顯示用於圖3 0中所示的實施例之內部電路 i ，並對應圖5中所示之內部電路·在本實施例中，假設介 本纸張尺度逋用中國國家揉準（CNS ) A4规格（2丨0X297公着）-26 - ---------ο裝-- (請先閱讀背面之注f項再球寫本萸) 订 A7 B7_ _ 五、發明説明（24 ) 面電路I/O以1·8V的高電壓源操作且主電路以 1 · 2V低電壓源操作。升壓（VBP=2 · 7V)電源會 形成於以供應電壓Vecjj操作的升壓電路中，及控制訊號 φΡ具有〇 V至基底偏壓VB>範圍之脈沖寬度♦此外，舉例 而言，控制訊號Φ、/Φ具有從〇y至基底偏壓VBP之脈沖 寬度7 V BN(_1 · 5V)會由負電壓源電路產生，且控 制訊號/ Φ〇具有從0 V至基底偏壓V. B P之脈沖寬度•因此 ，當供應電壓VCC2及充份的井電壓被施加至低VT電晶體 Qp. Qn時，·電晶應Qpp、Qpn會.被開啓，因此，圓 3 0的電晶髏Q會被開啓且供應電壓VCC2會被施加至圔 3 1的低臨界電屋VT之主電路（當施加係在比VCC2的施 加還晚之後執行，則其會與V c c 2區別）。 經濟部中央揉準局貝工消费合作社印裝 {請先S讀背面之注$項再填寫本頁) 在上述本發明實施例中，基底結構與電晶體結構並非 特別受限。舉.例而言，只要臨界電壓VT可由基底電壓控制 ，則可使用SO I結構（矽（半導體）上絕緣器）之 MOSFET ·藉由使有高供應電壓（例如，VCC1)施 加的MO S F E T的閘氧化物膜之厚度大於有低供應電壓 (例如，Vcc2)施加的MOSFET之閘氧化物的厚度 ，則可整髏地確保晶片的高可靠度。 雖然，已顯示整合圖3中所有類型的功能區塊之實施 例，但是*本發明可應用至包含諸如動態記憶髓（ DRAM)晶片、靜態記憶« (SRAM)及微處理器晶 片之獨立晶片· | 對習於此技藝者而言，本發明的不同修改是顯然可知 本紙張尺度適用中國國家標準（CNS ) A4规格（210 X 297公釐）-27- A7 B7 五、發明说明（25 ) 的。在發明的精神及範圔內，基本上依靠本發明推進此技 藝狀態之揭示的這些修改已適當地被慮及。 經濟部中央搮準局貝工消费合作社印簟 (請先閱讀背面之注意事項再填寫本X ) 本紙張尺度適用中國國家揉準（CNS ) A4规格（210XM7公釐）· 28 -

Claims (1)

  1. 經濟部中央樣率扃貝工消费合作社印装 A8 B8 C8 __D8 六、申請專利範困 .1 ·一種半導體裝置，包括： 互補式金屬氧化物半導髏電路，具有多個金屬氧化物 半導IT場效電晶憧，該多個金屬氣化物半導《場效電晶體 分別具有小於或等於0 . 5 V之睡界電壓： ,井電思施加機構，用以施加井電壓至該__互補式金屬氧 化物半導體電路~的該聚多金屬氧化物半導髏場效電晶體的 每一金脈氧化物半導體I效電晶髏之井： 供應電壓施加機構，用以施加供應電壓至互補式金屬 解化物半導髏電路」 其中該-供癱電壓施加機構會在井電壓施加機構開始施 加并電壓之後，開始施加供應電壓《 «-·-------- - 2 ·如申請專利範圍第1項之半導體裝置，其中該互 — '^1' 補式金屬氧化物半導體電路的多個金羼氧化物半導體場效. 電晶體之臨界.電壓小於或等於0.3 5V。 3 . —種半導體裝置，包括： 互補式金屬氧化物半導髖電路，具有多r個金屬氧化物 泮導髏場效電晶镰，該多偃金屬氧化物半導镫場效電晶髖 分別具有4、於或等於〇 . 5V之臨界電壓： —電壓轉換電路，用以接收第一電壓作爲供應電壓及將 自該第一電壓導出的第二電壓作爲井電壓输出至該互補式 金屬氧化物半導髏電路的多個金屬氧化物半導《場效電晶 體之每一金屬氧化物半導髖場效電晶髏的井；及 供應電壓鞲加機構，用以將第三電思作爲供應電壓施 加至互補式金屬氧化物半導體電路； 本紙張尺度逋用中國國家鏢準（CNS ) A4洗格（210X297公釐)~-29- ~ -- (請先閱讀背面之注$項再稹寫本頁> 订 B8 C8 D8 六、申請專利範園 其中該供應電屋施加機邋會該電懕轉換電路收到第 —霉胜之後，開始施加第三電〔壓至互補式金屬氧化物半導 體電路·、 4 .如罕請尊利範圔第3項之半導《裝置，其中該電 壓轉換電路及該互補式金靥氧化物半導髏電路係包含於相 同的晶片上，、且其中第一霣壓大於第三電壓。 5 /如申請專利範睡第4項之半導磨裝置龙屬 路區’該電路®包含該黑壓轉換扈路，其中該電路區包括 複數個金腿氧I挤半導思場效電晶髏，該複歎JSi -氧龟 物半屬樓勝效電晶髖個別的臨界電壓大於該互補式金屬氧 化肩半導體電路中的多個M SOFET之藶界電壓。 6 ^如申請專利範圍第5項之半導髏裝置，其中該電 過展包含省片對晶片输入-输出介面電路· 7 .如申.請專利範圔第4項之半導髏裝置，更包括電 路®，該I路區包含孩電壓轉换電路，其中該電路區包含 晶片對晶片肩ί入-输出介面鼉路。 V '' 經濟部中夹橾率局貝工消费合作社印*. (請先聞讀背面之注項再填窝本賈) 8 .如申請專利範圔第3項之半導«裝置^更包括電 路區，該電路區包含該重壓轉換電路，其中該電路區包含 複數個金屬氧化物半導嫌場效電晶體，該複數個金屬氧化 物半導體場效電晶體的個別臨界.重垦大於該互補式金屬氧 化物半導鳙_、電鹿中的多個別金屬氧化物半導體場效m晶《 之臨界電壓· 9* .如申請專利範爾第3項之半導偃裝置，更包括電 路區，該電路面包含該電歷轉換電路，其中該電路.班包含_ 本紙張尺度逍國國家揉準（CNS ) A4规格（210X297公釐）-30- A8 B8 C8 D8 六、申請專利範困 晶片對晶片輸入-輸出介面電路· 1 〇 ·如申請《ίΓ#範園第3項之半導ίτ裝偃，其中該 第三電屋係2 ν或更低。 •1 1 .如申請專利範園第3項之半導《裝置，其中在 電壓轉換電路-開始施加井鴛屋至互捕式金屬氧化物半導體 -屬路之後，供應重壓施加機構開始施加第三電屋至互補式 余屬氧化物半導《電路。 12· —種半導體裝置，包括： 固定電路，甩以固定互補式金儒·氧化物半導髏電路的 共·.電位，該互補式金屬氧化物半導體電路具有多個金屬氧 化、物半導體場效電晶體，該多個金靥氧化物半導體場效電 晶體具有小於或等於0 . 5 V之個別臨界電壓：及 調變電路，根據該互補式金屬氧化物半蕙體電路的輸 入訊號變化，.藉由亀容務合以改變該多個金屬氧化物半導 « 體場效電晶體之井電位。 經濟部中央標率局Λ工消费合作社印*. (請先閱讀背面之注—項再填寫本霣) 1 3/如申請專利範圍第1 2項之半導髏裝置，更包 括更新電路，當該金羼氧化物半導嫌場效電晶體處於浮動 狀態中時，〜用以更新該金屬氧化物半導髖場效電晶體的井 電位至金屬氧化物半導體場效電晶髖的斷開方向上的電位 〇 1 4 · 一植半導體裝置，包括： 動態記憶胞，具有一金屬.氧化物半導«場效電晶《及 電容器；及 互補式金屬氧化物半導髏電路，具有多個金屬氧化物 本纸浪尺度適用中國國家雄準（CNS ) Α4规格（210X297公釐）-31 - 經濟部中夹揉車局Λ工消费合作社印装 Α8 Β8 C8 D8 六、申請專利範圍 半#體場效電晶髏，該多個金屬氣化物半導應場效電晶體 具有小於或等於〇 . 5 V之個別臨界電壓； 其中構成該互補式^金屬氧化物半導雔電路的金屬氧化 物半導髏場效電晶髏之井H會遭受脈衝變化：及 其中該動態記億胞的基底電壓實際爲D €供應電壓· 15. —種半導應裝置，包括： 靜態記憶胞，以邕一 _作電颸操作，該靜態記億胞包、 含具有第一臨界電壓之多個_金靥氧化物半導體場效電晶體 及 ► 互補式金屬氧化物半導體電路，以低於該第一操作電 壓之第二操作電壓操作、，該互補式金靥氧化物半導體電路， 包含多個1有小於該第一臨界電壓之第二臨界電壓之金屬 氧化物半導體場效電晶髏； 其中該互.補式金屬氧化物半導體電路中的金屬氧化物. 弟導應場效電晶《之井電位會受_脈沖變化· 16. —琿半導髖裝置，包括： 互補式金屬氧化物半導體電路； - f備用控制電路一； 電壓轉換電路； 其中褢電壓轉換電路所產生的输出電壓會被供應至該 備用控制電路，且其中等備、用控餅電路會視該半導髏裝爾 的操作JiJ牛而使用該输出電壓改變該互補式金夏氧化物半、 ·Τ" 3體電路的井電位：及 電#器*具者大於該井的電容之電容，該電容器係連 本纸張尺度逋用中β國家揲♦( CNS ) Α4规格（210X297公翁）-32- (請先閱饋背面之注$項再填寫本頁)
    經濟部t央揉準局Λ工消费合作社印*. A8 B8 C8 _____ D8 六、申請專利範圍 接至該m壓轉換電路的输出。 1 7 ·—種揉作半導髓裝置之方法，包_括下述步驟： 施加井電壓至互補式金黑氧化物半導應霉路的多個金 p氧化物半導懷場效電晶體，井，該多個金冊氧化物半導 體場效屢扇體具有小於或等於〇.5V的個別臨界電壓； 及 — 并電壓施加秦構開始施加井電壓之後，施加電壓至 ; · _該互補式金屬氧化物半導體電路。 1 8 .如申請專利範爵第-1 7項之操作半導髖裝置的 方法，其中該互補式金屬氧化物半導體電路的多個金亂氧 η 化物半導體場效電晶髓之臨界電壓小於或等於0.35V - i 厂―. . 9 1 9 . 一種操作半導體裝置之方法，包括下述步驟： * 律入第一.電至電壓轉換電路，及從其中输出導自該 第一電壓的第二電壓至互補式金屬氧化物半導髏電路的多 個金履.氧化物半導體場效電晶體之井，其中多個金屬氧化 物半導想場效電晶體具有小於或等於0 .5 V之個別臨界 電壓：及 三電壓作爲供應電壓施加至互補式金屬氧化物半 導體電路； 其中施加第三電壓至互補式金屬氧化物半導髏電路之 步驟係i第一電壓输入至ji壓轉換電路之後開始的· 2_〇 · 1 方法，其中該第一電壓係大於該第三電壓· 本纸張尺度逋用中••家樣準（CNS ) A4規格（210X297公釐)-33- " (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央樣率工消费合作社印装 B8 C8 _____ D8___ 六、申請專利範团 2 1 ·如申請專利範圍第1 9項之揉作半導髏裝置的 i.· — „方法+，其中施加至該互補式金屬氧^姻斗導髏電路的供應 電壓係2 V或更傳* 2 2 .如申請專利範圔第1 9項之操作半導髏裝置的 ...4^ 方法 <其中施加第三電壓至該互補式金屬氧化物半導體電 路之步驟係在該輸出步應禰始施加第二電屋至該互·補式金 屬氧化物半等暑電路的多個金屬氧化物半導應場效電晶體 之井之後才開始的· 2 β . —種操作半導體裝置的方法，包括下述f驟： 固定具有务個金翳每化物-半導髓場效麾晶髏的互補式 金屬氧化物％導體電路之井電位，該多個金属氧化物半導 .場效電晶體具有小於或等於0 . 5 V之個別睡界電壓； 及 根據該互.補式金屬氧化物半導體電路的輸入訊號之變 化^以霉容播告改變該多-假金册氧化物半導體場效電晶體 的井:電位· 2 4 ·如申請專利範困第23項之操作半寧體裝置的.. :方法，更包括更新步驟，當該金靨氧化物半導罂場效電晶. 體處理浮動·狀態中時，將骸金屬氧化物半導體勝效電晶應 的并電位更新至金屬氧化物半導髓場效電晶體的斷開方向 上的電位· 2 5 . —種操作半導《裝匿之方法，包括下述步驟： 霉壓觸L換電路供應输出電壓至備用控制電路；及， 從該備用控制電路输出輸出電歷至互補式金屬氧化物1 本紙張尺度適用中國躪家搞準（CNS)Α4規格（210x297公釐)-34- — — — — — — — 6^------#-----d (請先Μ讀背面之注$項再填窝本霣) 六、申請專利範圍 半3ί體電路，以視該半導髏裝置的操作條件而使甩該输出 電壓改變互補式金羼氧化物半導體電路的井電位； 其中，黎容大省激井的電容之屬容器會連接至該電壓 t 轉換電路的输出· (請先閱讀背面之注$項再填寫本頁) 經濟部中夬橾準局貝工消费合作社印氧 本紙張尺度適用中國家揉準（CNS ) A4规格（210 X 297公釐）-35-
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