JP4791581B2 - サブスレッショルドディジタルｃｍｏｓ回路のための電源電圧制御回路及び制御方法 - Google Patents

Description

本発明は、サブスレッショルドディジタルＣＭＯＳ回路のための電源電圧制御回路及び制御方法に関し、特に、サブスレッショルドディジタルＣＭＯＳ回路のオンチップの遅延バラツキを補正する電源電圧制御回路及び制御方法に関する。

近年、医療用埋め込みデバイスやセンサデバイスなどの多くのマイクロシステムの出現によってＬＳＩの消費電力は大幅な低電力化が必要となっている。これまで、ＣＭＯＳ回路の低消費電力化はデバイス素子の微細化と電源電圧の低減によって実現されてきた。特に、動作電力は電源電圧の２乗に比例することから、電源電圧の低減は低消費電力動作にとって極めて有効な手法とされている。

すなわち、ＣＭＯＳ回路の電源電圧をトランジスタのしきい値電圧以下（当該しきい値は、例えば０．３５Ｖであり、製造プロセスに依存して変化する。）に設定するサブスレッショルドＣＭＯＳ回路は、低電力を実現可能であり、電力制約の厳しい用途に有用とされる。例えば、図１に示されるような極低電力スマートセンサＬＳＩの場合、回路はセンサとアナログ／ディジタル回路ブロックのミックストシグナル回路で構成されている。この回路ブロックをサブスレッショルド領域で動作させることで低電力化を実現できる。

特開２００７−０３６９３４号公報。

しかし、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとによりインバータを構成し、サブスレッショルド領域で動作するＣＭＯＳ回路は、温度変化や製造プロセスバラツキによってＭＯＳＦＥＴのしきい値電圧が変動する。これにより、電流−電圧特性が大きく変動する問題が存在する。電流−電圧特性の変動はＣＭＯＳ回路の動作時間である遅延時間に影響を及ぼすことになり、特にサブスレッショルド領域における電流はしきい値電圧に対して指数関数に変動することから、遅延時間も指数関数に従って変動する。これにより、サブスレッショルドＣＭＯＳ回路は、強反転領域を前提としたＣＭＯＳ回路と比較して、遅延バラツキが大きく、あらかじめ設定した遅延制約内に処理が終わらない問題が発生する。このように、サブスレッショルドＣＭＯＳ回路は、しきい値電圧の変動でトランジスタ特性が変動し、これにより電流が変動し、サブスレッショルドＣＭＯＳ回路の動作特性が変動することになる。

上述したように、サブスレッショルドＣＭＯＳ回路の動作特性は、製造プロセスや温度変化の影響により変動する。しかし、従来技術では、製造プロセスや温度変化に伴うしきい値電圧の変動によるサブスレッショルドＣＭＯＳ回路の動作特性の予測や保証は困難である。従って、温度補償や回路設計アーキテクチャによるプロセスバラツキ補正を行う必要がある。

従来技術では、サブスレッショルドＣＭＯＳ回路の電源電圧を２種類の定電圧を使用して制御する方法や、クロック周波数を変化させる方法により、しきい値電圧の変動の影響を緩和し、回路動作の安定性を確保する技術が知られている。しかしながら、これらの技術では、使用する電圧やクロックがバラツキの原因に基づいたものではないため、バラツキの本質的な改善であるとは言えない。

また、サブスレッショルドＣＭＯＳ回路の入出力を短絡し、その信号を用いてトランジスタの基板バイアスを変化させることで、プロセス変動によるバラツキを改善する技術が知られている（例えば、特許文献１参照。）。しかしながら、基板バイアスに対するバラツキ改善の効果は基板電位の制御範囲が狭いことから小さいことが知られており、またフォワードバイアスでリーク電流による消費電流を増大させるといった問題もある。

上述したように、サブスレッショルドＣＭＯＳ回路は、低消費電力化を実現することができる一方で、サブスレッショルドＣＭＯＳ回路の遅延時間は、温度変化や製造プロセスにより変化するＭＯＳＦＥＴのしきい値電圧の変動の影響を大きく受けるといった問題がある。

本発明の目的は、サブスレッショルドディジタルＣＭＯＳ回路の遅延時間に対して、温度変化や製造プロセスにより変化するＭＯＳＦＥＴのしきい値電圧の変動の影響を大幅に軽減できる、サブスレッショルド領域で動作するサブスレッショルドディジタルＣＭＯＳ回路のための電源電圧制御回路及び制御方法を提供することにある。

本発明に係るサブスレッショルドディジタルＣＭＯＳ回路のための電源電圧制御回路は、
それぞれｐＭＯＳＦＥＴとｎＭＯＳＦＥＴにてなる複数のＣＭＯＳ回路を備えて所定の遅延時間でサブスレッショルド領域で動作するサブスレッショルドディジタルＣＭＯＳ回路に対して、制御出力電圧を制御された電源電圧として供給する電源電圧制御回路であって、
上記サブスレッショルドディジタルＣＭＯＳ回路は、
（Ａ）上記ＣＭＯＳ回路の遅延時間のうち、ｐＭＯＳＦＥＴの立ち上がり時間によって決定される割合ｗが実質的に１となる一方、ｎＭＯＳＦＥＴの立ち下がり時間によって遅延時間が決定される割合（１−ｗ）が実質的に０となるように、もしくは
（Ｂ）上記ＣＭＯＳ回路の遅延時間のうち、ｐＭＯＳＦＥＴの立ち上がり時間によって決定される割合ｗが実質的に０となる一方、ｎＭＯＳＦＥＴの立ち下がり時間によって遅延時間が決定される割合（１−ｗ）が実質的に１となるように、
ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が所定値以上に設定され、
上記電源電圧制御回路は、
電源装置の電源電圧に基づいて、所定の微小電流を発生する微小電流発生回路と、
上記発生された微小電流に基づいて、上記遅延時間のバラツキを補正するためのｐＭＯＳＦＥＴ又はｎＭＯＳＦＥＴのしきい値電圧の変化を含む制御出力電圧を発生して、制御された電源電圧として上記サブスレッショルドディジタルＣＭＯＳ回路に対して供給する制御出力電圧発生回路とを備えたことを特徴とする。

上記電源電圧制御回路において、上記サブスレッショルドディジタルＣＭＯＳ回路は、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が０．１Ｖ以上であるように設定されたことを特徴とする。

また、上記電源電圧制御回路において、上記微小電流発生回路は、
電源装置の電源電圧に基づいて所定の電流源を用いて上記微小電流を発生する電流源回路と、
上記電流源回路により発生された微小電流に対応しかつ実質的に同一の微小電流を発生するカレントミラー回路とを備えたことを特徴とする。

さらに、上記電源電圧制御回路において、上記電流源回路は、電流生成用ｎＭＯＳＦＥＴを備え、電子移動度に依存する出力電流の温度特性を有して第１の電流を生成する第１の電源回路を含むことを特徴とする。

またさらに、上記電源電圧制御回路において、上記電流源回路は、電流生成用ｐＭＯＳＦＥＴを備え、ホール移動度に依存する出力電流の温度特性を有して第２の電流を生成する第２の電源回路を含むことを特徴とする。

また、上記電源電圧制御回路において、上記電流源回路は、
電流生成用ｎＭＯＳＦＥＴを備え、電子移動度に依存する出力電流の温度特性を有して第１の電流を生成する第１の電源回路と、
電流生成用ｐＭＯＳＦＥＴを備え、ホール移動度に依存する出力電流の温度特性を有して第２の電流を生成する第２の電源回路と、
上記第１の電流から上記第２の電流を減算することにより基準電流を生成する電流減算回路とを備えたことを特徴とする。

さらに、上記電源電圧制御回路において、上記第１の電源回路と上記第２の電源回路はそれぞれスタートアップ回路をさらに備え、
上記スタートアップ回路は、
上記第１の電源回路と上記第２の電源回路の非動作時を検出する検出回路と、
上記検出回路により上記第１の電源回路と上記第２の電源回路の非動作時が検出されたとき、上記第１の電源回路と上記第２の電源回路に所定の電流を流すことにより上記第１の電源回路と上記第２の電源回路を起動する起動トランジスタ回路とを備えたことを特徴とする。

ここで、上記電源電圧制御回路において、上記第１の電源回路と上記第２の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する電流供給回路を備え、
上記電流供給回路は、
電源電圧から所定の微小電流を発生する微小電流発生回路と、
上記発生された微小電流に対応する微小電流をバイアス動作電流として発生する第３のカレントミラー回路とを備えたことを特徴とする。

また、上記電源電圧制御回路において、上記第１の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する第１の電流供給回路を備え、
上記第１の電流供給回路は、
電源電圧から所定の微小電流を発生する微小電流発生回路と、
上記発生された微小電流に対応する微小電流をバイアス動作電流として発生する第３のカレントミラー回路とを備え、
上記第２の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する第２の電流供給回路を備え、
上記第２の電流供給回路は、
上記第２の電源回路の起動後の動作電流に対応する電流をバイアス動作電流として発生する第４のカレントミラー回路とを備えたことを特徴とする。

上記電源電圧制御回路において、上記サブスレッショルドディジタルＣＭＯＳ回路のｐＭＯＳＦＥＴの典型値におけるしきい値電圧が、上記サブスレッショルドディジタルＣＭＯＳ回路のｎＭＯＳＦＥＴの典型値におけるしきい値電圧よりも高い場合であって、
上記制御出力電圧発生回路は、接地されたゲートと、接地されたドレインと、上記微小電流発生回路に接続されたソースとを有するｐＭＯＳＦＥＴを備えたことを特徴とする。

また、上記電源電圧制御回路において、上記サブスレッショルドディジタルＣＭＯＳ回路のｎＭＯＳＦＥＴの典型値におけるしきい値電圧が、上記サブスレッショルドディジタルＣＭＯＳ回路のｐＭＯＳＦＥＴの典型値におけるしきい値電圧よりも高い場合であって、
上記制御出力電圧発生回路は、上記微小電流発生回路に接続されたゲートと、上記微小電流発生回路に接続されたドレインと、上記微小電流発生回路に接続されたソースとを有するｎＭＯＳＦＥＴを備えたことを特徴とする。

さらに、上記電源電圧制御回路において、上記サブスレッショルドディジタルＣＭＯＳ回路のｐＭＯＳＦＥＴがｐタイプ高しきい値デバイスである場合であって、
上記制御出力電圧発生回路は、接地されたゲートと、接地されたドレインと、上記微小電流発生回路に接続されたソースとを有するｐタイプ高しきい値デバイスを備えたことを特徴とする。

またさらに、上記電源電圧制御回路において、上記サブスレッショルドディジタルＣＭＯＳ回路のｎＭＯＳＦＥＴがｎタイプ高しきい値デバイスである場合であって、
上記制御出力電圧発生回路は、上記微小電流発生回路に接続されたゲートと、上記微小電流発生回路に接続されたドレインと、上記微小電流発生回路に接続されたソースとを有するｎタイプ高しきい値デバイスを備えたことを特徴とする。

上記電源電圧制御回路はさらに、
上記制御出力電圧発生回路と上記サブスレッショルドディジタルＣＭＯＳ回路との間に挿入され、上記制御出力電圧に基づいて、上記制御出力電圧に対応する電源電圧を発生して上記サブスレッショルドディジタルＣＭＯＳ回路に対して供給する電圧バッファ回路を備えたことを特徴とする。

また、上記電源電圧制御回路はさらに、
上記制御出力電圧発生回路と上記サブスレッショルドディジタルＣＭＯＳ回路との間に挿入され、上記制御出力電圧に基づいて、上記制御出力電圧に対応する電圧を発生し、発生した電圧を調整し、調整された電源電圧を発生して上記サブスレッショルドディジタルＣＭＯＳ回路に対して供給するレギュレータ回路を備えたことを特徴とする。

上記電源電圧制御回路において、上記サブスレッショルドディジタルＣＭＯＳ回路は、製造プロセスにより、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が０．１Ｖ以上であるように設定されたことを特徴とする。

また、上記電源電圧制御回路において、上記サブスレッショルドディジタルＣＭＯＳ回路は、基板電圧を変化することにより、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が０．１Ｖ以上であるように設定されたことを特徴とする。

本発明に係るサブスレッショルドディジタルＣＭＯＳ回路のための電源電圧制御方法は、
それぞれｐＭＯＳＦＥＴとｎＭＯＳＦＥＴにてなる複数のＣＭＯＳ回路を備えて所定の遅延時間でサブスレッショルド領域で動作し、サブスレッショルドディジタルＣＭＯＳ回路に対して制御出力電圧を制御された電源電圧として供給する電源電圧制御方法であって、
上記サブスレッショルドディジタルＣＭＯＳ回路は、
（Ａ）上記ＣＭＯＳ回路の遅延時間のうち、ｐＭＯＳＦＥＴの立ち上がり時間によって決定される割合ｗが実質的に１となる一方、ｎＭＯＳＦＥＴの立ち下がり時間によって遅延時間が決定される割合（１−ｗ）が実質的に０となるように、もしくは
（Ｂ）上記ＣＭＯＳ回路の遅延時間のうち、ｐＭＯＳＦＥＴの立ち上がり時間によって決定される割合ｗが実質的に０となる一方、ｎＭＯＳＦＥＴの立ち下がり時間によって遅延時間が決定される割合（１−ｗ）が実質的に１となるように、
ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が所定値以上に設定され、
上記電源電圧制御方法は、
電源装置の電源電圧に基づいて所定の微小電流を発生するステップと、
上記発生された微小電流に基づいて、上記遅延時間のバラツキを補正するためのｐＭＯＳＦＥＴ又はｎＭＯＳＦＥＴのしきい値電圧の変化を含む制御出力電圧を発生して、制御された電源電圧として上記サブスレッショルドディジタルＣＭＯＳ回路に対して供給するステップとを含むことを特徴とする。

上記電源電圧制御方法において、上記微小電流を発生するステップは、
電流源回路を用いて、電源装置の電源電圧に基づいて上記微小電流を発生するステップと、
カレントミラー回路を用いて、上記電流源回路により発生された微小電流に対応しかつ実質的に同一の微小電流を発生するステップとを含むことを特徴とする。

また、上記電源電圧制御方法において、上記サブスレッショルドディジタルＣＭＯＳ回路のｐＭＯＳＦＥＴの典型値におけるしきい値電圧が、上記サブスレッショルドディジタルＣＭＯＳ回路のｎＭＯＳＦＥＴの典型値におけるしきい値電圧よりも高い場合であって、
上記制御出力電圧を発生するステップは、接地されたゲートと、接地されたドレインと、上記微小電流発生回路に接続されたソースとを有するｐＭＯＳＦＥＴを用いて、上記制御出力電圧を発生することを特徴とする。

さらに、上記電源電圧制御方法において、上記サブスレッショルドディジタルＣＭＯＳ回路のｎＭＯＳＦＥＴの典型値におけるしきい値電圧が、上記サブスレッショルドディジタルＣＭＯＳ回路のｐＭＯＳＦＥＴの典型値におけるしきい値電圧よりも高い場合であって、
上記制御出力電圧を発生するステップは、上記微小電流発生回路に接続されたゲートと、上記微小電流発生回路に接続されたドレインと、接地されたソースとを有するｎＭＯＳＦＥＴを用いて、上記制御出力電圧を発生することを特徴とする。

またさらに、電源電圧制御方法において、上記サブスレッショルドディジタルＣＭＯＳ回路のｐＭＯＳＦＥＴがｐタイプ高しきい値デバイスである場合であって、
上記制御出力電圧を発生するステップは、接地されたゲートと、接地されたドレインと、上記微小電流発生回路に接続されたソースとを有するｐタイプ高しきい値デバイスを用いて、上記制御出力電圧を発生することを特徴とする。

またさらに、上記電源電圧制御方法において、上記サブスレッショルドディジタルＣＭＯＳ回路のｎＭＯＳＦＥＴがｎタイプ高しきい値デバイスである場合であって、
上記制御出力電圧を発生するステップは、上記微小電流発生回路に接続されたゲートと、上記微小電流発生回路に接続されたドレインと、接地されたソースとを有するｎタイプ高しきい値デバイスを用いて、上記制御出力電圧を発生することを特徴とする。

上記電源電圧制御方法はさらに、
上記制御出力電圧を発生するステップの後において、電圧バッファ回路を用いて、上記制御出力電圧に基づいて、上記制御出力電圧に対応する電源電圧を発生して上記サブスレッショルドディジタルＣＭＯＳ回路に対して供給するステップを含むことを特徴とする。

また、上記電源電圧制御方法はさらに、
上記制御出力電圧を発生するステップの後において、レギュレータ回路を用いて、上記制御出力電圧に基づいて、上記制御出力電圧に対応する電圧を発生し、発生した電圧を調整し、調整された電源電圧を発生して上記サブスレッショルドディジタルＣＭＯＳ回路に対して供給するステップを含むことを特徴とする。

上記電源電圧制御方法において、上記サブスレッショルドディジタルＣＭＯＳ回路は、製造プロセスにより、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が０．１Ｖ以上であるように設定されたことを特徴とする。

また、上記電源電圧制御方法において、上記サブスレッショルドディジタルＣＭＯＳ回路は、基板電圧を変化することにより、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が０．１Ｖ以上であるように設定されたことを特徴とする。

本発明に係るサブスレッショルドディジタルＣＭＯＳ回路のための電源電圧制御回路及び方法によれば、電源装置の電源電圧に基づいて微小電流を発生する微小電流発生回路と、上記発生された微小電流に基づいて、上記遅延時間のバラツキを補正するためのｐＭＯＳＦＥＴ又はｎＭＯＳＦＥＴのしきい値電圧の変化を含む制御出力電圧を発生して、制御された電源電圧として上記サブスレッショルドディジタルＣＭＯＳ回路に対して供給する制御出力電圧発生回路とを備えたので、ＭＯＳＦＥＴのしきい値電圧をオンチップでモニタリングを行い、それをＣＭＯＳ回路の電源電圧に反映させることで、サブスレッショルド領域で動作するサブスレッショルドＣＭＯＳ回路の遅延バラツキを補正でき、全体の回路の消費電力を削減できる。また、本発明は、サブスレッショルドディジタルＣＭＯＳ回路への適用に限定されず、強反転動作かつしきい値電圧近傍の電源電圧で動作するＣＭＯＳ回路においても適用できる。

従来技術に係る極低電力スマートセンサＬＳＩのブロック図である。 サブスレッショルドＣＭＯＳ回路におけるサブスレッショルド領域動作の問題点を説明するためのグラフであって、しきい値電圧バラツキΔＶ_ＴＨに対する正規化電流バラツキを示すグラフである。 サブスレッショルドＣＭＯＳ回路におけるサブスレッショルド領域動作の問題点を説明するためのグラフであって、温度変化に対する正規化電流バラツキを示すグラフである。 サブスレッショルドＣＭＯＳ回路における正規化電流バラツキと正規化遅延時間の相関を示すグラフである。 サブスレッショルドＣＭＯＳ回路におけるしきい値電圧差（Ｖ_ＴＨＰ−Ｖ_ＴＨＮ）に対する重み係数ｗの計算値を示すグラフである。 本発明の第１の実施形態に係るサブスレッショルドディジタルＣＭＯＳ回路のための遅延バラツキ補正回路の構成を示すブロック図である。 図５の遅延バラツキ補正回路の第１の例の構成を示す回路図である。 図５の遅延バラツキ補正回路の第２の例の構成を示す回路図である。 図５の遅延バラツキ補正回路の第３の例の構成を示す回路図である。 図８ＡのサブスレッショルドディジタルＣＭＯＳ回路２−３の一例を示す回路図である。 図５の遅延バラツキ補正回路の第４の例の構成を示す回路図である。 図９ＡのサブスレッショルドディジタルＣＭＯＳ回路２−４の一例を示す回路図である。 図５の遅延バラツキ補正回路における温度に対する制御出力電圧Ｖ_ＲＥＦの相関を示すグラフである。 図５の遅延バラツキ補正回路のモンテカルロシミュレーションによる評価結果であって、温度に対する制御出力電圧Ｖ_ＲＥＦを示すグラフである。 図５の遅延バラツキ補正回路のモンテカルロシミュレーションによる評価結果であって、室温におけるｐＭＯＳＦＥＴのしきい値電圧のグローバルバラツキΔＶ_ＴＨに対する制御出力電圧Ｖ_ＲＥＦを示すグラフである。 図５の遅延バラツキ補正回路においてサブスレッショルドディジタルＣＭＯＳ回路がリング発振器であるときのモンテカルロシミュレーションによる補正の有無の評価結果であって、リング発振器の発振周波数のヒストグラムを示すグラフである。 図５の遅延バラツキ補正回路においてサブスレッショルドディジタルＣＭＯＳ回路がリング発振器であるときのシミュレーションによる補正の有無の評価結果であって、温度に対するリング発振器の発振周波数を示すグラフである。 図５の遅延バラツキ補正回路においてサブスレッショルドディジタルＣＭＯＳ回路が８ビット桁上げ伝播加算器（ＲＣＡ：Ripple Carry Adder）であるときのモンテカルロシミュレーションによる補正の有無の評価結果であって、温度に対する８ビットＲＣＡの遅延時間を示すグラフである。 ＭＯＳＦＥＴのサブスレッショルド領域及び強反転領域を示すゲート・ソース間電圧Ｖ_ＧＳに対する電流Ｉの関係を示すグラフである。 ＭＯＳＦＥＴのサブスレッショルド領域及び強反転領域を示すゲート・ソース間電圧Ｖ_ＧＳに対するｌｏｇＩの関係を示すグラフである。 強反転領域におけるＭＯＳＦＥＴのドレイン・ソース間電圧Ｖ_ＤＳに対する電流Ｉの関係を示すグラフである。 サブスレッショルド領域におけるＭＯＳＦＥＴのドレイン・ソース間電圧Ｖ_ＤＳに対する電流Ｉの関係を示すグラフである。 ＭＯＳＦＥＴのゲート・ソース間電圧Ｖ_ＧＳとドレイン・ソース間電圧Ｖ_ＤＳによる各動作領域を示すグラフである。 サブスレッショルド領域におけるＭＯＳＦＥＴのｅｘｐ（−Ｖ_ＤＳ／Ｖ_Ｔ）のドレイン・ソース間電圧Ｖ_ＤＳ依存性を示すグラフである。 ｐＭＯＳＦＥＴＱ９１及びｎＭＯＳＦＥＴＱ９２からなるＣＭＯＳインバータの構成を示す回路図である。 第２の実施形態において遅延バラツキの補正の有無の場合の８ビットＲＣＡの平均消費電流のシミュレーション結果を示す表である。 本発明の第３の実施形態に係るサブスレッショルドディジタルＣＭＯＳ回路のための遅延バラツキ補正回路の構成を示すブロック図である。 図２３等のサブスレッショルドディジタルＣＭＯＳ回路の一例であるリング発振器２Ａの構成を示す回路図である。 本発明の第４の実施形態に係るサブスレッショルドディジタルＣＭＯＳ回路のための遅延バラツキ補正回路の構成を示すブロック図である。 本発明の第５の実施形態に係るサブスレッショルドディジタルＣＭＯＳ回路のための遅延バラツキ補正回路の構成を示すブロック図である。 図５等の遅延バラツキ補正回路の変形例である第６の実施形態に係る遅延バラツキ補正回路の構成を示す回路図である。 本発明の第７の実施形態に係るサブスレッショルドディジタルＣＭＯＳ回路のための遅延バラツキ補正回路の構成を示すブロック図である。 本発明の第７の実施形態の第１の変形例に係るサブスレッショルドディジタルＣＭＯＳ回路のための遅延バラツキ補正回路の構成を示すブロック図である。 本発明の第７の実施形態の第２の変形例に係るサブスレッショルドディジタルＣＭＯＳ回路のための遅延バラツキ補正回路の構成を示すブロック図である。 本発明の第７の実施形態の第３の変形例に係るサブスレッショルドディジタルＣＭＯＳ回路のための遅延バラツキ補正回路の構成を示すブロック図である。 本発明の第７の実施形態の第４の変形例に係るサブスレッショルドディジタルＣＭＯＳ回路のための遅延バラツキ補正回路の構成を示すブロック図である。 本発明の第７の実施形態の第５の変形例に係るサブスレッショルドディジタルＣＭＯＳ回路のための遅延バラツキ補正回路の構成を示すブロック図である。 各実施形態で用いるサブスレッショルドディジタルＣＭＯＳ回路で用いるｐＭＯＳＦＥＴの構造を示す斜視図である。

以下、本発明の実施形態の一例を、図面を参照しながら詳細に説明してゆく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。

第１の実施形態．
まず、サブスレッショルド領域で動作するサブスレッショルドＣＭＯＳ回路の遅延バラツキ（以下、遅延時間バラツキを遅延バラツキという。）について説明する。サブスレッショルド領域で動作するＭＯＳＦＥＴに流れるドレイン電流Ｉは次式で表される。

ここで、Ｋ（＝Ｗ／Ｌ）はチャネル長Ｌとチャネル幅Ｗのアスペクト比である。また、Ｉ_０（＝μＣ_ＯＸ（η−１）Ｖ_Ｔ ^２）はサブスレッショルド電流の前置係数である。ここで、μはキャリア移動度であり、Ｃ_ＯＸ（＝ε_ＯＸ／ｔ_ＯＸ）は単位面積当たりの酸化膜容量である。また、ｔ_ＯＸは酸化膜厚、ε_ＯＸは酸化膜の誘電率、ηはサブスレッショルドスロープ係数、Ｖ_Ｔ（＝ｋ_ＢＴ／ｑ）は熱電圧、ｋ_Ｂはボルツマン係数、Ｔは絶対温度、ｑは電気素量、Ｖ_ＴＨはしきい値電圧である。

また、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴで構成されるＣＭＯＳインバータの伝播遅延時間τは次式で表される。

ここで、τ_ＨＬとτ_ＬＨはそれぞれ立ち上がり時間と立ち下がり時間、Ｃ_Ｌは負荷容量、Ｖ_ＤＤは電源電圧である。また、Ｉ_ＮとＩ_ＰはそれぞれｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのサブスレッショルド領域におけるオン電流である。負荷容量Ｃ_Ｌは次段のゲート容量で近似することができることから、αＬＷＣ_ＯＸと表すことができる（αは定数）。

上述したように、サブスレッショルドＣＭＯＳ回路では、ＭＯＳＦＥＴを流れるドレイン電流がプロセスバラツキや温度変化に対して指数関数に変動する。従って、サブスレッショルドＣＭＯＳ回路の遅延バラツキは対数正規分布に従う。

図２Ａ及び図２ＢはサブスレッショルドＣＭＯＳ回路におけるサブスレッショルド領域動作の問題点を説明するためのグラフであって、図２Ａはしきい値電圧バラツキΔＶ_ＴＨに対する正規化電流バラツキの一例を示すグラフであり、図２Ｂは温度変化に対する正規化電流バラツキの一例を示すグラフである。図２Ａ及び図２Ｂから明らかなように、サブスレッショルド電流はしきい値電圧バラツキ、温度変化に対して指数関数に変動していることが確認できる。

図３はサブスレッショルドＣＭＯＳ回路における正規化電流バラツキと正規化遅延時間の相関を示すグラフであり、同一のエネルギー（Ｅ＝ＣＶ_ＤＤ ^２：Ｃは容量である。）における電流と遅延バラツキの影響を示す。図３から明らかなように、ある遅延時間制約（破線）を想定すると、高エネルギーライン（Ｅ＝２．２５）の場合には、最悪の電流量（１０^−３）での遅延時間に合わせる設計とするため、遅延時間制約をほぼ満たしているが、電流量の多い状態では低エネルギーライン（Ｅ＝０．２５）の場合と比較して、ほとんどすべてのエネルギーを無駄にしていることがわかる。すなわち、遅延時間の制約と低消費電力（低エネルギー）の両方を満足するためには、電流と遅延時間を制御することが必要であることがわかる。

次に、本発明の第１の実施形態に係る遅延バラツキ補正回路について説明する。上記式（１）及び式（２）より各パラメータのバラツキを想定すると遅延バラツキΔτ／τは次式で表される。

ここで、ΔＰ_ｉは各パラメータの典型値からのバラツキである。チャネル長のバラツキ（ΔＬ／Ｌ）と移動度のバラツキ（Δμ_Ｎ／μ_Ｎ，Δμ_Ｐ／μ_Ｐ）は上記式中の他のパラメータと比較して十分に小さいことから無視できるものとする。ここで、典型値とは、所定の半導体プロセスにより製造されたデバイスにおいて推定される各パラメータの典型的な値（代表値又は模範値）であって、最大値と最小値との間の概ね平均値である。

チャネル長のバラツキと移動度のバラツキを無視することにより、上記の式（３）は次式で近似できることになる。

ここで、式中のｗは次式で表される重み係数である。

上記の式（３）及び式（４）から、遅延バラツキ（Δτ／τ）は、電源電圧の変動、しきい値電圧のバラツキ（ΔＶ_ＴＨＮ，ΔＶ_ＴＨＰ）と、典型値におけるしきい値電圧差（Ｖ_ＴＨＰ−Ｖ_ＴＨＮ）で決定される重み係数ｗに依存することがわかる。

サブスレッショルドＣＭＯＳ回路の遅延バラツキを補正するために、電源電圧制御方式を用いる。上記の式（４）より、電源電圧を式（６）のΔＶ_ＤＤだけ変化して制御すると遅延バラツキが０、すなわち、Δτ／τ＝０となることがわかる。

また、ηＶ_Ｔ≪Ｖ_ＤＤであるので、Ｖ_ＤＤ／（Ｖ_ＤＤ−ηＶ_Ｔ）はほぼ１と見なせるので、上記の式（６）は次式で近似できる。

上記式（７）は、それぞれ重み係数ｗと（１−ｗ）を付けられたｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのしきい値電圧のバラツキを、電源電圧に反映することで遅延バラツキを補正することができることを示している。

上記式（５）より、重み係数ｗは、典型値におけるｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのしきい値電圧差に依存することがわかる。すなわち、重み係数ｗは、しきい値電圧の典型値によって制御できることになる。

サブスレッショルドディジタルＣＭＯＳ回路２は例えば複数のＣＭＯＳインバータ回路が縦続に接続されて構成され、ＣＭＯＳインバータ回路はディジタルゲート回路ともいわれる。その遅延時間は、その構成要素のｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの充放電電流により決定される。ｎＭＯＳＦＥＴの電流により出力の電荷が放電されて立ち下がり時間が決まり、ｐＭＯＳＦＥＴの電流により出力の電荷が充電されて立ち上がり時間が決定される。ディジタルゲート回路の１段あたりの遅延時間は、この立ち上がり時間と立ち下がり時間の平均によって決定される。ここで、式（５）に示す遅延時間を決定する重み係数ｗは、ディジタルゲート回路の遅延時間のうち、ｐＭＯＳＦＥＴの立ち上がり時間によって決定される割合を示している。また、重み係数１−ｗは、ｎＭＯＳＦＥＴの立ち下がり時間によって遅延時間が決定される割合を示している。重み係数ｗが０になることは、ゲート回路の遅延時間がｐＭＯＳＦＥＴのみによって決まることを意味する。一方で、重み係数ｗが１になることは、ゲート回路の遅延時間がｎＭＯＳＦＥＴのみによって決まることを意味する。

図４に、Ｋ_ｎＩ_０ｎ＝Ｋ_ＰＩ_０Ｐとしたときのしきい値電圧差（Ｖ_ＴＨＰ−Ｖ_ＴＨＮ）に対する重み係数ｗの計算値をグラフに表したものを示す。図４より、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのしきい値電圧差が０．１Ｖよりも大きいとき（Ｖ_ＴＨＰ−Ｖ_ＴＨＮ＞０．１Ｖ）、重み係数ｗは０に近づく。一方、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのしきい値電圧差が、−０．１Ｖよりも小さいとき（Ｖ_ＴＨＰ−Ｖ_ＴＨＮ＜−０．１Ｖ）、重み係数ｗは１に近づく。すなわち、典型値におけるしきい値電圧Ｖ_ＴＨＰ，Ｖ_ＴＨＮの差の絶対値｜Ｖ_ＴＨＰ−Ｖ_ＴＨＮ｜が０．１Ｖ以上のとき、しきい値電圧の高いＭＯＳＦＥＴのみが遅延時間と遅延バラツキを決定することができる。なお、しきい値電圧Ｖ_ＴＨが例えば０．５Ｖであるとき、前者の場合は、好ましくは、０．５Ｖ＞Ｖ_ＴＨＰ−Ｖ_ＴＨＮ＞０．１Ｖであり、後者の場合は、−０．５Ｖ＜Ｖ_ＴＨＰ−Ｖ_ＴＨＮ＜−０．１Ｖである。

このことから、上記式（７）は次式で表すことができる。従って、典型値におけるしきい値電圧の高いＭＯＳＦＥＴのしきい値電圧バラツキのみをモニタし、そのモニタリング信号をサブスレッショルドＣＭＯＳ回路の電源電圧に反映することで遅延バラツキを補正することが可能であることがわかる。

しかしながら、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの典型値のしきい値電圧の値が同程度（すなわち、実質的に同一）のプロセスも存在する。このような場合、高しきい値電圧（ＨＶＴ）デバイス（通常のＭＯＳＦＥＴに比較して高いしきい値電圧を有する）と、低しきい値電圧（ＬＶＴ）デバイス（通常のＭＯＳＦＥＴに比較して低いしきい値電圧を有する）を使用する。例えば、ｎＭＯＳＦＥＴにＬＶＴデバイス、ｐＭＯＳＦＥＴにＨＶＴデバイスを使用する。これにより、しきい値電圧の高いＨＶＴデバイスのｐＭＯＳＦＥＴのしきい値電圧バラツキのみをモニタする。この際、サブスレッショルドＣＭＯＳディジタル回路は、ｎＭＯＳＦＥＴにＬＶＴデバイス、ｐＭＯＳＦＥＴにＨＶＴデバイスで構成する。又は、ｎＭＯＳＦＥＴにＨＶＴデバイス、ｐＭＯＳＦＥＴにＬＶＴデバイスを使用する。これにより、しきい値電圧の高いＨＶＴデバイスのｎＭＯＳＦＥＴのしきい値電圧バラツキのみをモニタする。この際、サブスレッショルドＣＭＯＳディジタル回路は、ｎＭＯＳＦＥＴにＨＶＴデバイス、ｐＭＯＳＦＥＴにＬＶＴデバイスで構成する。以下、ｐタイプ高しきい値電圧をｐ−ＨＶＴデバイスといい、ｎタイプ高しきい値電圧をｎ−ＨＶＴデバイスといい、ｐタイプ低しきい値電圧をｐ−ＬＶＴデバイスといい、ｎタイプ高しきい値電圧をｎ−ＬＶＴデバイスという。

また、基板バイアス制御によって、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの一方の基板電位を制御してあらかじめ典型値におけるしきい値電圧に０．１Ｖ以上の差電圧を持たせるように制御することでもよい。

次に、図５に本発明の第１の実施形態に係るサブスレッショルドＣＭＯＳ回路の遅延バラツキ補正回路の回路アーキテクチャを示す。遅延バラツキ補正回路は、しきい値電圧モニタ回路１と、電圧バッファ回路３と、サブスレッショルドディジタルＣＭＯＳ回路２とを備えて構成されている。しきい値電圧モニタ回路１は、電源装置の電源装置ＡＶ_ＤＤに基づいて、オンチップでＭＯＳＦＥＴのしきい値電圧Ｖ_ＴＨの状態をモニタし、その制御出力電圧Ｖ_ＲＥＦを電圧バッファ回路３を介してサブスレッショルドＣＭＯＳ回路２の電源電圧Ｖ_ＤＤに反映することで遅延バラツキを補正することが可能である。図５の遅延バラツキ補正回路では、しきい値電圧モニタ回路１からの制御出力電圧Ｖ_ＲＥＦの駆動電流容量が小さいときに、電圧バッファ回路３により制御出力電圧Ｖ_ＲＥＦと実質的に同一の電源電圧であってより大きな駆動電流容量を有する電源電圧Ｖ_ＤＤをサブスレッショルドディジタルＣＭＯＳ回路２に供給することができる。

以下では、本発明のサブスレッショルドＣＭＯＳ回路の遅延バラツキ補正回路となるしきい値電圧モニタ回路の回路アーキテクチャについて、幾つかの実施例を挙げながら説明を行う。

まず、実施例１では、補正対象のサブスレッショルドディジタルＣＭＯＳ回路２−１におけるＭＯＳＦＥＴの特性において、ｐＭＯＳＦＥＴがｎＭＯＳＦＥＴよりも典型値におけるしきい値電圧が高い場合（例えば式（８）の条件Ｖ_ＴＨＰ−Ｖ_ＴＨＮ＞０．１Ｖを満たす。）、すなわち、典型値におけるしきい値電圧の高い方がｐＭＯＳＦＥＴである場合に適用するしきい値電圧モニタ回路について説明する。図６は図５の遅延バラツキ補正回路の第１の例の構成を示す回路図である。但し、図６において、スタートアップ回路は省略している。

図６の回路構成図からわかるように、しきい値電圧モニタ回路１、すなわちサブスレッショルドディジタルＣＭＯＳ回路２−１のための遅延バラツキ補正回路は、アナログ回路ブロックから生成される微小電流を、カレントミラー部２１を介してｐＭＯＳＦＥＴ（ＭＰ１）Ｑ１２に供給する。

図６に示すしきい値電圧モニタ回路１−１は、電流源回路部１０と、カレントミラー部２１と、ｐＭＯＳＦＥＴ（ＭＰ１）Ｑ１２からなるしきい値電圧モニタ部２２とを備えて構成される。ここで、カレントミラー部２１と、しきい値電圧モニタ部２２とによりしきい値電圧モニタ回路部２０−１を構成する。ここで、電流源回路部１０は、それぞれサブスレッショルド領域で動作するｐＭＯＳＦＥＴＱ１〜Ｑ３及びｎＭＯＳＦＥＴＱ４〜Ｑ６と、強反転線形領域で動作する線形ＭＯＳ抵抗（ＭＲ）Ｑ７とを備えて構成され、電源装置の電源電圧ＡＶ_ＤＤに依存せずに実質的に一定の微小電流を発生することを特徴としている。また、カレントミラー部２１はｐＭＯＳＦＥＴＱ１１で構成され、電流源回路部１０が発生する微小電流（しきい値電圧Ｖ_{ＴＨＰ，Ｐ１}よりも小さいが０Ｖ以上である）に対応しかつ実質的に同一の微小電流をしきい値電圧モニタ部２２のｐＭＯＳＦＥＴ（ＭＰ１）Ｑ１２に供給する。従って、電流源回路部１０とカレントミラー回路部２１とにより、微小電流発生回路を構成しており、図７、図８Ａ及び図９Ａにおいても同様である。そして、ｐＭＯＳＦＥＴ（ＭＰ１）Ｑ１２のゲート電極及びドレイン電極はグランドと接続され、またソース電極はカレントミラー部２１の電流出力端子と接続され、ｐＭＯＳＦＥＴ（ＭＰ１）Ｑ１２のソース電極を制御出力電圧（Ｖ_ＲＥＦ）端子として、しきい値電圧モニタ部２２を構成している。

ここで、微小電流Ｉ_ＲＥＦの生成には、既知の様々な微小電流源を利用できる。例えば、微小電流源が、図６に示すごとく、サブスレッショルド領域で動作するＭＯＳＦＥＴＱ１〜Ｑ６と、強反転線形領域で動作する線形ＭＯＳ抵抗（ＭＲ）Ｑ７で構成されている場合、微小電流Ｉ_ＲＥＦは、Ｉ_ＲＥＦ＝ｎ^２μＣ_ＯＸＫ_ＲＶ_Ｔ ^２Ｋ_ｅｆｆと表される。ここで、ｎは低ドレイン電圧領域での補正項（ｎ＝β_ｌｉｎ／β_ｓａｔ）、Ｋ_Ｒはトランジスタのアスペクト比、Ｋ_ｅｆｆはＣＭＯＳ回路を構成するＭＯＳＦＥＴのアスペクト比によって決定される係数を表している。

ここで、微小電流Ｉ_ＲＥＦは、しきい値電圧の項を含まないことから、しきい値電圧バラツキに対して耐性を持つことになる。ｐＭＯＳＦＥＴ（図６中のＭＰ１）Ｑ１２で構成されるしきい値電圧モニタ回路１−１では、カレントミラー部２１を介して微小電流Ｉ_ＲＥＦを流すことで、ｐＭＯＳＦＥＴ（図６中のＭＰ１）Ｑ１２のゲート・ソース間電圧Ｖ_{ＧＳ，Ｐ１}である制御出力電圧Ｖ_ＲＥＦが生成されることになる。この制御出力電圧Ｖ_ＲＥＦは次式で表される。

上記式（１０）より、制御出力電圧Ｖ_ＲＥＦは、ｐＭＯＳＦＥＴ（ＭＰ１）Ｑ１２のしきい値電圧Ｖ_{ＴＨＰ，Ｐ１}（第１項）と対数関数（第２項）で調整される熱電圧の和で表されることがわかる。微小電流源より生成される微小電流Ｉ_ＲＥＦは、しきい値電圧バラツキに耐性を持つことから、上記式（１０）の右辺第２項はプロセスバラツキに対して安定となる。また、ＭＯＳＦＥＴのサイズを大きくすることにより、ｐＭＯＳＦＥＴ（ＭＰ１）Ｑ１２のしきい値電圧のランダムバラツキを抑制することが可能である。以上のことから、しきい値電圧モニタ回路部２０−１の制御出力電圧Ｖ_ＲＥＦはしきい値電圧の項を含み、また、温度に合わせて変化することから、しきい値電圧モニタ回路１−１を用いることで、ｐＭＯＳＦＥＴ（ＭＰ１）Ｑ１２のしきい値電圧の状態をモニタすることが可能となる。

さらに、図５及び図６の回路では、上記式（１０）から電源電圧Ｖ_ＤＤは次式で表される。

すなわち、ｐＭＯＳＦＥＴ（ＭＰ１）Ｑ１２のしきい値電圧Ｖ_{ＴＨＰ，Ｐ１}の状態をモニタし、電源電圧Ｖ_ＤＤに対応する制御出力電圧Ｖ_ＲＥＦを、しきい値電圧Ｖ_{ＴＨＰ，Ｐ１}の変動量ΔＶ_{ＴＨＰ，Ｐ１}に対応して変化するように制御することで、遅延時間が典型値に近づき遅延バラツキが実質的にゼロとなるように補正している。従って、しきい値電圧モニタ回路１−１は、遅延時間が典型値に近づき遅延バラツキが実質的にゼロとなるように電源電圧Ｖ_ＤＤを制御して制御出力電圧Ｖ_ＲＥＦを発生しているので電源電圧制御回路を構成している。

上述した実施例１のサブスレッショルドディジタルＣＭＯＳ回路２−１のためのしきい値電圧モニタ回路１−１は、補正対象のサブスレッショルドＣＭＯＳ回路２−１におけるＭＯＳＦＥＴの特性において、ｐＭＯＳＦＥＴがｎＭＯＳＦＥＴよりも典型値におけるしきい値電圧が高い場合（例えば式（８）の条件Ｖ_ＴＨＰ−Ｖ_ＴＨＮ＞０．１Ｖを満たす。）、すなわち、典型値におけるしきい値電圧の高い方がｐＭＯＳＦＥＴである場合に適用する回路である。

これに対して、補正対象のサブスレッショルドＣＭＯＳ回路２−２におけるＭＯＳＦＥＴの特性において、ｎＭＯＳＦＥＴがｐＭＯＳＦＥＴよりも典型値におけるしきい値電圧が高い場合（例えば式（９）の条件Ｖ_ＴＨＰ−Ｖ_ＴＨＮ＜−０．１Ｖを満たす。）、すなわち、典型値におけるしきい値電圧の高い方がｎＭＯＳＦＥＴである場合、しきい値電圧モニタ回路１−２は図７に示す回路になる。

図７に示す実施例２のしきい値電圧モニタ回路１−２は、電流源回路部１０と、カレントミラー部２１と、ｎＭＯＳＦＥＴ（図７中のＭＮ１）Ｑ１３からなるしきい値電圧モニタ部２３とを備えて構成される。ここで、カレントミラー部２１と、しきい値電圧モニタ部２３とによりしきい値電圧モニタ回路部２０−２を構成する。ここで、電流源回路部１０は図６と同様に構成される。また、カレントミラー部２１は図６と同様にｐＭＯＳＦＥＴＱ１１で構成される。そして、しきい値電圧モニタ部２３のｎＭＯＳＦＥＴ（ＭＮ１）Ｑ１３のソース電極はグランドと接続され、またゲート電極及びドレイン電極はカレントミラー部２１の電流出力端子と接続され、ｎＭＯＳＦＥＴ（ＭＮ１）Ｑ１３のゲート電極及びドレイン電極を制御出力電圧（Ｖ_ＲＥＦ）端子として、しきい値電圧モニタ部２３を構成している。

以上のように構成された実施例２では、ｎＭＯＳＦＥＴ（ＭＮ１）Ｑ１３のしきい値電圧Ｖ_{ＴＨＰ，Ｎ１}の状態をモニタし、電源電圧Ｖ_ＤＤに対応する制御出力電圧Ｖ_ＲＥＦを、しきい値電圧Ｖ_{ＴＨＮ，Ｎ１}の変動量ΔＶ_{ＴＨＮ，Ｎ１}に対応して変化するように制御することで、遅延時間が典型値に近づき遅延バラツキが実質的にゼロとなるように補正している。従って、しきい値電圧モニタ回路１−２は、遅延時間が典型値に近づき遅延バラツキが実質的にゼロとなるように電源電圧Ｖ_ＤＤを制御して制御出力電圧Ｖ_ＲＥＦを発生しているので電源電圧制御回路を構成している。

次に、サブスレッショルドＣＭＯＳ回路のしきい値電圧モニタ回路において、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのしきい値電圧が同程度のプロセスの場合に、高しきい値電圧デバイス（ＨＶＴデバイス）及び低しきい値電圧デバイス（ＬＶＴデバイス）を使用する回路に対して行う遅延バラツキを補正のための回路について説明する。

図８Ａに示す実施例３のしきい値電圧モニタ回路１−３は、サブスレッショルドディジタルＣＭＯＳ回路２−３において、ｐＭＯＳＦＥＴがｎＭＯＳＦＥＴよりも典型値におけるしきい値電圧が高い場合（例えば式（８）の条件Ｖ_ＴＨＰ−Ｖ_ＴＨＮ＞０．１Ｖを満たす。）、すなわち、典型値におけるしきい値電圧の高い方がｐＭＯＳＦＥＴである場合に適用する回路である。

図８Ａに示す実施例３のしきい値電圧モニタ回路は、電流源回路部１０と、カレントミラー部２１と、ＨＶＴデバイスのｐＭＯＳＦＥＴ（図８Ａ中のｐ−ＨＶＴ）Ｑ１４からなるしきい値電圧モニタ部２４とを備えて構成される。ここで、カレントミラー部２１と、しきい値電圧モニタ部２４とによりしきい値電圧モニタ回路部２０−３を構成する。ここで、電流源回路部１０は図６及び図７と同様に構成される。また、カレントミラー部２１は図６及び図７と同様にｐＭＯＳＦＥＴＱ１１で構成される。そして、しきい値電圧モニタ部２４のｐＭＯＳＦＥＴ（ｐ−ＨＶＴ）Ｑ１４のソース電極はカレントミラー部２１の電流出力端子と接続され、ｐＭＯＳＦＥＴ（ｐ−ＨＶＴ）Ｑ１４のゲート電極及びドレイン電極はグランドと接続され、ｐＭＯＳＦＥＴ（ｐ−ＨＶＴ）Ｑ１４のソース電極を制御出力電圧（Ｖ_ＲＥＦ）端子として、しきい値電圧モニタ部２４を構成している。

図８Ｂは図８ＡのサブスレッショルドディジタルＣＭＯＳ回路２−３の一例を示す回路図である。当該回路２−３の一例は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのしきい値電圧が同程度のプロセスにより製造された場合において、ｐＭＯＳＦＥＴがｎＭＯＳＦＥＴよりも典型値におけるしきい値電圧が高い場合（例えば式（８）の条件Ｖ_ＴＨＰ−Ｖ_ＴＨＮ＞０．１Ｖを満たす。）の一例を示しており、ｐ−ＨＶＴデバイスにてなるｐＭＯＳＦＥＴＱ９１ＨとｎＭＯＳＦＥＴＱ９２とで構成される複数のインバータを、端子Ｔ１と端子Ｔ２との間で従属接続して構成している。ここで、ｎＭＯＳＦＥＴＱ９２は通常のｎＭＯＳＦＥＴ又はｎ−ＬＶＴデバイスであってもよい。

以上のように構成された実施例３では、ｐＭＯＳＦＥＴ（図８Ａ中のｐ−ＨＶＴ）Ｑ１４のしきい値電圧Ｖ_{ＴＨＰ，Ｐ１}の状態をモニタし、電源電圧Ｖ_ＤＤに対応する制御出力電圧Ｖ_ＲＥＦを、しきい値電圧Ｖ_{ＴＨＰ，Ｐ１}の変動量ΔＶ_{ＴＨＰ，Ｐ１}に対応して変化するように制御することで、遅延時間が典型値に近づき遅延バラツキが実質的にゼロとなるように補正している。従って、しきい値電圧モニタ回路１−３は、遅延時間が典型値に近づき遅延バラツキが実質的にゼロとなるように電源電圧Ｖ_ＤＤを制御して制御出力電圧Ｖ_ＲＥＦを発生しているので電源電圧制御回路を構成している。

実施例４では、上述の実施例３と同様に、サブスレッショルドディジタルＣＭＯＳ回路２−４のためのしきい値電圧モニタ回路１−４において、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのしきい値電圧が同程度のプロセスの場合に、高しきい値電圧デバイス（ＨＶＴデバイス）及び低しきい値電圧デバイス（ＬＶＴデバイス）を使用する回路に対して行う遅延バラツキを補正のための回路について説明する。

図９Ａに示す実施例４のしきい値電圧モニタ回路１−４は、サブスレッショルドディジタルＣＭＯＳ回路２−４において、ｎＭＯＳＦＥＴがｐＭＯＳＦＥＴよりも典型値におけるしきい値電圧が高い場合（例えば式（９）の条件Ｖ_ＴＨＰ−Ｖ_ＴＨＮ＜−０．１Ｖを満たす。）、すなわち、典型値におけるしきい値電圧の高い方がｎＭＯＳＦＥＴである場合に適用する回路である。

図９Ａに示す実施例４のしきい値電圧モニタ回路は、電流源回路部１０と、カレントミラー部２１と、ＨＶＴデバイスのｎＭＯＳＦＥＴ（図９Ａ中のｎ−ＨＶＴ）から構成される。そして、ｎＭＯＳＦＥＴ（ｎ−ＨＶＴ）のソース電極はグランドと接続され、ｎＭＯＳＦＥＴ（ｎ−ＨＶＴ）のゲート電極及びドレイン電極はカレントミラー部２１の電流出力端子と接続され、ｎＭＯＳＦＥＴ（ｎ−ＨＶＴ）のゲート電極及びドレイン電極を制御出力電圧（Ｖ_ＲＥＦ）端子として、しきい値電圧モニタ部２５を構成している。

図９Ｂは図９ＡのサブスレッショルドディジタルＣＭＯＳ回路２−４の一例を示す回路図である。当該回路２−４の一例は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのしきい値電圧が同程度のプロセスにより製造された場合において、ｎＭＯＳＦＥＴがｐＭＯＳＦＥＴよりも典型値におけるしきい値電圧が高い場合の一例を示しており、ｐＭＯＳＦＥＴＱ９１と、ｎ−ＨＶＴデバイスにてなるｎＭＯＳＦＥＴＱ９２Ｈとで構成される複数のインバータを、端子Ｔ１と端子Ｔ２との間で従属接続して構成している。ここで、ｐＭＯＳＦＥＴＱ９１は通常のｐＭＯＳＦＥＴ又はｐ−ＬＶＴデバイスであってもよい。

実施例４に係るしきい値電圧モニタ回路１−４は、上述のしきい値電圧モニタ回路１−１〜１−３と同様に、遅延時間が典型値に近づき遅延バラツキが実質的にゼロとなるように電源電圧Ｖ_ＤＤを制御して制御出力電圧Ｖ_ＲＥＦを発生しているので電源電圧制御回路を構成している。

（遅延バラツキ補正回路のシミュレーション評価）
次に、本発明の遅延バラツキ補正回路の性能について、シミュレーションを用いて評価を行った結果について説明を行う。シミュレーションは、Ｃａｄｅｎｃｅ社のＳｐｅｃｔｒｅを用いて行った。また、使用した標準ＣＭＯＳパラメータは、０．３５μｍＣＭＯＳ２Ｐ４Ｍプロセスである。また、ＭＯＳＦＥＴのＳＰＩＣＥモデルはＢＳＩＭ３ｖ３ Ｌｅｖｅｌ５３を用いた。なお、典型値におけるｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのしきい値電圧は、それぞれ０．４６（Ｖ）と０．６８（Ｖ）である。また、アナログ回路用の電源電圧は３．３（Ｖ）とした。

ここで、ｐＭＯＳＦＥＴのしきい値電圧がｎＭＯＳＦＥＴのしきい値電圧より０．１Ｖ以上大きいＣＭＯＳプロセスであるため、先の議論からｐＭＯＳＦＥＴのしきい値電圧バラツキのみをモニタすればよい。そして、プロセス変動に対する影響を評価するために、グローバルバラツキ（一様分布：−０．１（Ｖ）＜ΔＶ_ＴＨ＜０．１（Ｖ））とランダムバラツキ（ガウス分布：

）を考慮したモンテカルロシミュレーションを実施した。

図１０に、温度−２０〜１００℃に対する制御出力電圧Ｖ_ＲＥＦを示す。上記式（１０）で示したように制御出力電圧Ｖ_ＲＥＦは、ｐＭＯＳＦＥＴのしきい値電圧と熱電圧の項を含むため、出力電圧は温度に合わせて変動する。すなわち、制御出力電圧Ｖ_ＲＥＦは温度によるバラツキをモニタできることがわかる。

図１１Ａ及び図１１Ｂに、モンテカルロシミュレーション５００回行ったときの制御出力電圧Ｖ_ＲＥＦを示す。図１１Ａは温度に対する出力電圧を示しており、それぞれの線が１回のモンテカルロシミュレーションの結果を表している。これらの結果はｐＭＯＳＦＥＴのしきい値電圧のグローバルバラツキと温度変化に起因している。すなわち、しきい値電圧のグローバルバラツキが±０．１（Ｖ）変動するため、ある温度において出力電圧が±０．１（Ｖ）変動していることがわかる。

また、ＭＯＳＦＥＴの温度係数κはプロセスバラツキに対して安定なパラメータであることが知られており、すべての結果において温度に対する制御出力電圧Ｖ_ＲＥＦの傾きはほとんど同じであることが確認できる。図１１Ｂは室温におけるｐＭＯＳＦＥＴのしきい値電圧のグローバルバラツキΔＶ_ＴＨに対する出力電圧の散布図を示している。それぞれの円がモンテカルロシミュレーション１回の結果を表している。制御出力電圧Ｖ_ＲＥＦは、上記式（１０）よりチップ内のｐＭＯＳＦＥＴのしきい値電圧を参照していることから、ｐＭＯＳＦＥＴのしきい値電圧に対して線形に変動することが確認できる。従って、しきい値電圧モニタ回路はチップ内の温度変化とプロセス変動に対するｐＭＯＳＦＥＴの状態をモニタしていることが可能である。

図５に示した遅延バラツキ補正回路の性能評価のために、サブスレッショルドＣＭＯＳ回路の例として、ＣＭＯＳインバータ５段のリング発振器の発振周波数のバラツキ補正を行った結果を説明する。室温において典型値における発振周波数を１０（ｋＨｚ）となるように調整し、補正なしとして固定電源電圧Ｖ_ＤＤ＝４００（ｍＶ）との比較を行った。

図１２に室温におけるモンテカルロシミュレーションを５００回行ったときの発振周波数のヒストグラム（（ａ）補正なし（ｂ）補正あり）を示す。補正なし（図１２（ａ））では、ＣＭＯＳインバータの伝播遅延は対数正規分布に従うことから発振周波数においても対数正規分布に従ってバラついていることがわかる。発振周波数は０．３５７〜２２８（ｋＨｚ）と大きく変動している。一方、補正あり（図１２（ｂ））では、遅延バラツキは大きく改善されて、発振周波数は正規分布に従ってバラついている。発振周波数は、１．８１〜１９．９（ｋＨｚ）の間に収まっている。補正あり（図１２（ｂ））の場合、発振周波数の変動係数（σ_ｆ／μ_ｆ）は３１％であった。ここで、μ_ｆとσ_ｆはそれぞれ発振周波数の平均値と標準偏差である。

図１３に温度−２０〜１００℃に対する補正なしと補正ありの発振周波数を示す。補正なしの場合、発振周波数は、０．２１３〜５２６（ｋＨｚ）まで大きく変化している。補正ありでは、発振周波数の変動が大きく抑えられ、７．２３〜１９．４（ｋＨｚ）の間に収まっていることが確認できる。

次に、ＣＭＯＳ回路の遅延バラツキ補正効果、消費電力削減効果を評価するために、８ビット桁上げ伝播加算器（ＲＣＡ：Ripple Carry Adder）の遅延バラツキ補正を行った。設定処理時間を５００μｓに設定し、遅延制約を満たすように設計を行った。補正なしの固定電源電圧は、６６５（ｍＶ）である。計算時間が最悪値となる（０００００００１）＋（１１１１１１１１）で評価した。

図１４に、−２０℃、２７℃、１００℃におけるモンテカルロシミュレーションを５００回行ったときの加算器の遅延時間を示す。補正なし、補正ありのそれぞれにおいて典型値における遅延時間とモンテカルロシミュレーションより求めた最も早い遅延時間と最も遅い遅延時間を示している。図１４より、補正なしの遅延時間は、３６．６（ｎｓ）〜４３２（μｓ）まで変化しているのに対して、補正ありの遅延時間は、４１．２（μｓ）〜４４３（μｓ）の間に抑えられている。補正なし／補正ありのすべての結果において遅延制約を満たしているが、補正なしの場合は大きく遅延時間がバラついていることが確認できる。

次に、遅延バラツキ補正なしと補正ありの消費電流を比較する。下記表１に遅延バラツキ補正なしと補正ありの消費電流を示す。

表１から、遅延バラツキ補正を行うことで遅延制約を満たす最小の電源電圧に設定することができることから、補正なしと比較して、サブスレッショルドＣＭＯＳ回路の消費電流を削減できていることが理解されよう。

上述の内容から、典型値におけるｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのしきい値電圧の差を利用し、一方のしきい値電圧のみをモニタリングし、その出力電圧を遅延バラツキを補正するサブスレッショルドＣＭＯＳ回路の電源電圧として利用し、プロセスバラツキや温度変化によるしきい値電圧の状態に合わせて電源電圧を変動させることにより、遅延バラツキを補正が可能となることが示された。

そして、上述のシミュレーション評価の結果で示されたように、本発明の遅延バラツキ補正回路をサブスレッショルドＣＭＯＳ回路に適用することにより、対数正規分布に従っていた遅延バラツキを大幅に抑制し、正規分布に抑えることが可能である。また、本発明の遅延バラツキ補正回路をサブスレッショルドＣＭＯＳ回路に適用することにより、しきい値電圧の状態に合わせて電源電圧を制御することになり、遅延制約を満たす最小の電源電圧を供給できることになるため、固定電源電圧と比較した場合に、サブスレッショルドＣＭＯＳ回路の消費電力をより削減できることになる。

第１の実施形態のまとめ．
本発明の第１の観点のサブスレッショルドＣＭＯＳ回路は、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧とｎＭＯＳＦＥＴの典型値におけるしきい値電圧の絶対値差を０．１Ｖ以上とし、典型値におけるしきい値電圧が高い方のＭＯＳＦＥＴのしきい値電圧を制御出力電圧とするしきい値電圧モニタ回路を備え、しきい値電圧モニタ回路の制御出力電圧を、サブスレッショルドＣＭＯＳ回路の電源ラインに供給する回路構成とされる。かかる構成によれば、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのしきい値電圧のバラツキをサブスレッショルドＣＭＯＳ回路本体の電源電圧に反映させることで遅延バラツキを補正することができる。具体的には、典型値におけるしきい値電圧が高いＭＯＳＦＥＴのしきい値電圧バラツキのみをモニタリングして、そのモニタリング信号をサブスレッショルドＣＭＯＳ回路の電源電圧に反映させる。例えば、ｐＭＯＳＦＥＴのしきい値電圧がｎＭＯＳＦＥＴのしきい値電圧より高い場合、ｐＭＯＳＦＥＴのしきい値電圧のみをモニタリングして遅延バラツキを補正する。

ここで、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧とｎＭＯＳＦＥＴの典型値におけるしきい値電圧の絶対値差を０．１Ｖ以上とすることは、典型値におけるしきい値電圧が高い方のＭＯＳＦＥＴのしきい値電圧のみをモニタリングするための必要条件である。

また、しきい値電圧モニタ回路の出力電圧を、サブスレッショルドＣＭＯＳ回路の電源ラインに供給する場合において、ディジタル回路の消費電流が低く、しきい値電圧モニタ回路の電流でディジタル回路の消費電流を供給可能な場合には、バッファ回路は不要である。

好ましくは、しきい値電圧モニタ回路の出力電圧を、バッファ回路を介してサブスレッショルドＣＭＯＳ回路の電源ラインに供給する。しきい値電圧モニタ回路が微小電流を生成することから、出力電圧を直接電源ラインとした場合、ディジタル回路の消費電流に応じて出力電圧が変動する可能性があるからである。

また、本発明の第２の観点のサブスレッショルドＣＭＯＳ回路は、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧とｎＭＯＳＦＥＴの典型値におけるしきい値電圧の絶対値差を０．１Ｖ未満とし、しきい値電圧の絶対値差が０．１Ｖ以上の高しきい値電圧デバイス（ＨＶＴデバイス）及び低しきい値電圧デバイス（ＬＶＴデバイス）を用い、しきい値電圧の高い方のデバイスを構成するＭＯＳＦＥＴでのしきい値電圧を制御出力電圧とするしきい値電圧モニタ回路を備え、しきい値電圧モニタ回路の制御出力電圧を、サブスレッショルドＣＭＯＳ回路の電源ラインに供給する回路構成とされる。かかる構成によれば、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのしきい値電圧が同程度のプロセスの場合に、高しきい値電圧デバイス（ＨＶＴデバイス）及び低しきい値電圧デバイス（ＬＶＴデバイス）を使用することにより、上記と同様に、典型値におけるしきい値電圧が高いＨＶＴデバイスのＭＯＳＦＥＴのしきい値電圧バラツキのみをモニタリングして、そのモニタリング信号をサブスレッショルドＣＭＯＳ回路の電源電圧に反映させることで遅延バラツキを補正することができる。

ここで、上記第１の観点のサブスレッショルドＣＭＯＳ回路のしきい値電圧モニタ回路の具体的構成態様としては、典型値におけるしきい値電圧の高い方がｐＭＯＳＦＥＴである場合、電流源回路部と、カレントミラー部と、ｐＭＯＳＦＥＴから構成され、ｐＭＯＳＦＥＴのソース電極はカレントミラー部の電流出力端子と接続され、ｐＭＯＳＦＥＴのゲート電極及びドレイン電極はグランドと接続され、ｐＭＯＳＦＥＴのソース電極を制御出力電圧（Ｖ_ＲＥＦ）端子とした構成とされる。

また、上記第１の観点のサブスレッショルドＣＭＯＳ回路のしきい値電圧モニタ回路の他の具体的構成態様としては、典型値におけるしきい値電圧の高い方がｎＭＯＳＦＥＴである場合、電流源回路部と、カレントミラー部と、ｎＭＯＳＦＥＴから構成され、ｎＭＯＳＦＥＴのソース電極はグランドと接続され、ｎＭＯＳＦＥＴのゲート電極及びドレイン電極はカレントミラー部の電流出力端子と接続され、ｎＭＯＳＦＥＴのゲート電極及び端子を制御出力電圧（Ｖ_ＲＥＦ）端子とした構成とされる。

また、上記第２の観点のサブスレッショルドＣＭＯＳ回路のしきい値電圧モニタ回路の具体的構成態様としては、ＨＶＴデバイスにおいて、典型値におけるしきい値電圧の高い方がｐＭＯＳＦＥＴである場合、電流源回路部と、カレントミラー部と、ＨＶＴデバイスのｐＭＯＳＦＥＴから構成され、ｐＭＯＳＦＥＴのソース電極はカレントミラー部の電流出力端子と接続され、ｐＭＯＳＦＥＴのゲート電極及びドレイン電極はグランドと接続され、ｐＭＯＳＦＥＴのソース電極を制御出力電圧（Ｖ_ＲＥＦ）端子とした構成とされる。

また、上記第２の観点のサブスレッショルドＣＭＯＳ回路のしきい値電圧モニタ回路の他の具体的構成態様としては、ＨＶＴデバイスにおいて、典型値におけるしきい値電圧の高い方がｎＭＯＳＦＥＴである場合、電流源回路部と、カレントミラー部と、ＨＶＴデバイスのｎＭＯＳＦＥＴから構成され、ｎＭＯＳＦＥＴのソース電極はグランドと接続され、ｎＭＯＳＦＥＴのゲート電極及びドレイン電極はカレントミラー部の電流出力端子と接続され、ｎＭＯＳＦＥＴのゲート電極及びドレイン電極を制御出力電圧（Ｖ_ＲＥＦ）端子とした構成とされる。

ここで、上記の電流源回路部は、例えば、サブスレッショルド領域で動作するＭＯＳＦＥＴと強反転線形領域で動作する線形ＭＯＳ抵抗（ＭＲ）で構成される回路が挙げられるが、これに限定されるものではない。また、カレントミラー部は、上記の電流源回路で生成した微小電流を、しきい値電圧をモニタするためのＭＯＳＦＥＴに供給する。

次に、本発明のサブスレッショルドＣＭＯＳ回路の遅延バラツキ補正回路は、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧とｎＭＯＳＦＥＴの典型値におけるしきい値電圧の絶対値差を０．１Ｖ以上となるサブスレッショルドＣＭＯＳ回路に付帯する回路であって、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧の方がｎＭＯＳＦＥＴの典型値におけるしきい値電圧より高い場合、電流源回路部と、カレントミラー部と、典型値におけるしきい値電圧が高い方のＭＯＳＦＥＴ、すなわちｐＭＯＳＦＥＴから構成され、ｐＭＯＳＦＥＴのソース電極はカレントミラー部の電流出力端子と接続され、ｐＭＯＳＦＥＴのゲート電極及びドレイン電極はグランドと接続され、ｐＭＯＳＦＥＴのソース電極を制御出力電圧（Ｖ_ＲＥＦ）端子とした構成とされる。かかる構成の遅延バラツキ補正回路によれば、ｐＭＯＳＦＥＴのしきい値電圧のみをモニタして、サブスレッショルドＣＭＯＳ回路の遅延バラツキを補正する。

また、本発明のサブスレッショルドＣＭＯＳ回路の遅延バラツキ補正回路は、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧とｎＭＯＳＦＥＴの典型値におけるしきい値電圧の絶対値差を０．１Ｖ以上となるサブスレッショルドＣＭＯＳ回路に付帯する回路であって、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の方がｐＭＯＳＦＥＴの典型値におけるしきい値電圧より高い場合、電流源回路部と、カレントミラー部と、典型値におけるしきい値電圧が高い方のＭＯＳＦＥＴ、すなわちｎＭＯＳＦＥＴから構成され、ｎＭＯＳＦＥＴのソース電極はグランドと接続され、ｎＭＯＳＦＥＴのゲート電極及びドレイン電極はカレントミラー部の電流出力端子と接続され、ｎＭＯＳＦＥＴのゲート電極及びドレイン電極を制御出力電圧（Ｖ_ＲＥＦ）端子とした構成とされる。かかる構成の遅延バラツキ補正回路によれば、ｎＭＯＳＦＥＴのしきい値電圧のみをモニタして、サブスレッショルドＣＭＯＳ回路の遅延バラツキを補正する。また、かかる構成によれば、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのしきい値電圧のバラツキをサブスレッショルドＣＭＯＳ回路本体の電源電圧に反映させることで遅延バラツキを補正することができる。典型値におけるしきい値電圧の高いＭＯＳＦＥＴのしきい値電圧バラツキのみをモニタリングして、そのモニタリング信号をサブスレッショルドＣＭＯＳ回路の電源電圧に反映させることで遅延バラツキを補正する。なお、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧とｎＭＯＳＦＥＴの典型値におけるしきい値電圧の絶対値差を０．１Ｖ以上としたのは、典型値におけるしきい値電圧が高い方のＭＯＳＦＥＴのしきい値電圧のみをモニタリングするための必要条件だからである。

また、本発明のサブスレッショルドＣＭＯＳ回路の遅延バラツキ補正回路は、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧とｎＭＯＳＦＥＴの典型値におけるしきい値電圧の絶対値差を０．１Ｖ未満とし、しきい値電圧の絶対値差が０．１Ｖ以上の高しきい値電圧デバイス（ＨＶＴデバイス）及び低しきい値電圧デバイス（ＬＶＴデバイス）を用いたサブスレッショルドＣＭＯＳ回路に付帯する回路であって、
電流源回路部と、カレントミラー部と、典型値におけるしきい値電圧が高い方のＭＯＳＦＥＴ、すなわちＨＶＴデバイスのｐＭＯＳＦＥＴから構成され、ｐＭＯＳＦＥＴのソース電極はカレントミラー部の電流出力端子と接続され、ｐＭＯＳＦＥＴのゲート電極及びドレイン電極はグランドと接続され、ｐＭＯＳＦＥＴのソース電極を制御出力電圧（Ｖ_ＲＥＦ）端子とした構成とされる。かかる構成の遅延バラツキ補正回路は、ｐＭＯＳＦＥＴのしきい値電圧がｎＭＯＳＦＥＴのしきい値電圧よりも高い場合に用いられる。

また、本発明のサブスレッショルドＣＭＯＳ回路の遅延バラツキ補正回路は、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧とｎＭＯＳＦＥＴの典型値におけるしきい値電圧の絶対値差を０．１Ｖ未満とし、しきい値電圧の絶対値差が０．１Ｖ以上の高しきい値電圧デバイス（ＨＶＴデバイス）及び低しきい値電圧デバイス（ＬＶＴデバイス）を用いたサブスレッショルドＣＭＯＳ回路に付帯する回路であって、電流源回路部と、カレントミラー部と、典型値におけるしきい値電圧が高い方のＭＯＳＦＥＴ、すなわちＨＶＴデバイスのｎＭＯＳＦＥＴから構成され、ｎＭＯＳＦＥＴのソース電極はグランドと接続され、ｎＭＯＳＦＥＴのゲート電極及びドレイン電極はカレントミラー部の電流出力端子と接続され、ｎＭＯＳＦＥＴのゲート電極及びドレイン電極を制御出力電圧（Ｖ_ＲＥＦ）端子とした構成とされる。かかる構成の遅延バラツキ補正回路は、ｎＭＯＳＦＥＴのしきい値電圧がｐＭＯＳＦＥＴのしきい値電圧よりも高い場合に用いられる。また、かかる構成によれば、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのしきい値電圧が同程度のプロセスの場合に、高しきい値電圧デバイス（ＨＶＴデバイス）及び低しきい値電圧デバイス（ＬＶＴデバイス）を使用することにより、典型値におけるしきい値電圧の高いＨＶＴデバイスのＭＯＳＦＥＴのしきい値電圧バラツキのみをモニタリングして、そのモニタリング信号をサブスレッショルドＣＭＯＳ回路の電源電圧に反映させることで遅延バラツキを補正することができる。

次に、本発明のサブスレッショルドＣＭＯＳ回路の遅延バラツキ補正方法は、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧とｎＭＯＳＦＥＴの典型値におけるしきい値電圧の絶対値差を０．１Ｖ以上とし、典型値におけるしきい値電圧が高い方のＭＯＳＦＥＴのしきい値電圧を制御出力電圧とし、該制御出力電圧をバッファ回路を介して前記サブスレッショルドＣＭＯＳ回路の電源ラインに供給する。かかる方法によれば、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのしきい値電圧のバラツキを、典型値におけるしきい値電圧の高いＭＯＳＦＥＴのしきい値電圧バラツキのみをモニタリングして、そのモニタリング信号をサブスレッショルドＣＭＯＳ回路の電源電圧に反映させることで遅延バラツキを補正することができる。

第２の実施形態．
第１の実施形態では、サブスレッショルドディジタルＣＭＯＳ回路における製造プロセス変動が及ぼす影響を考慮した遅延バラツキ補正回路について説明したが、第２の実施形態以降では、さらに温度変化が及ぼす影響を考慮した遅延バラツキ補正回路について詳細説明する。

まず、ＭＯＳＦＥＴの電流−電圧特性について以下に説明する。ＭＯＳＦＥＴのゲート・ソース間電圧Ｖ_ＧＳとドレイン電流Ｉの関係を図１５及び図１６に示す。図１５及び図１６において、ゲート・ソース間電圧Ｖ_ＧＳがＭＯＳＦＥＴのしきい値電圧Ｖ_ＴＨよりも高い領域を強反転領域と呼び、ゲート・ソース間電圧Ｖ_ＧＳがしきい値電圧Ｖ_ＴＨよりも低い領域をサブスレッショルド領域（弱反転領域）と呼ぶ。図１５より、強反転領域では、電流Ｉが電圧差（Ｖ_ＧＳ−Ｖ_ＴＨ）に依存して増加しているが、サブスレッショルド領域では電流Ｉが流れていないように見える。しかし、図１６に示すように、ドレイン電流Ｉを対数スケールで表すとサブスレッショルド領域での電流は０ではなく、微小な電流が流れていることがわかる。

ＭＯＳＦＥＴの強反転領域におけるドレイン・ソース間電圧Ｖ_ＤＳとドレイン電流Ｉの関係を図１７に示す。図１７において、点線の左側（Ｖ_ＤＳ＜Ｖ_ＧＳ−Ｖ_ＴＨ）の電流Ｉがドレイン・ソース間電圧Ｖ_ＤＳに依存する領域を線形領域（３極管領域）、点線の右側の（Ｖ_ＤＳ＜Ｖ_ＧＳ−Ｖ_ＴＨ）のドレイン電流Ｉがドレイン・ソース間電圧Ｖ_ＤＳにほとんど依存しない領域を飽和領域と呼ぶ。サブスレッショルド領域におけるドレイン・ソース間電圧Ｖ_ＤＳとドレイン電流Ｉの関係を図１８に示す。サブスレッショルド領域においても強反転領域と同様に、ドレイン電流Ｉがドレイン・ソース間電圧Ｖ_ＤＳに依存する領域とほとんど依存しない領域に分けることができ、サブスレッショルド領域においてドレイン電流Ｉがドレイン・ソース間電圧Ｖ_ＤＳに依存する領域（Ｖ_ＤＳ＞約１００ｍＶ）をサブスレッショルド飽和領域、サブスレッショルド領域においてドレイン電流Ｉがドレイン・ソース間電圧Ｖ_ＤＳにほとんど依存しない領域（Ｖ_ＤＳ＜約１００ｍＶ）をサブスレッショルド線形領域と呼ぶ。すなわち、ゲート・ソース間電圧Ｖ_ＧＳとドレイン・ソース間電圧Ｖ_ＤＳの関係によって図１９に示すような４領域に分けることができる。以下に各領域における特性について述べる。

まず、線形領域について以下に説明する。ＭＯＳＦＥＴのゲート・ソース間電圧Ｖ_ＧＳにしきい値電圧以上でバイアスすることで反転層電荷密度が上昇し、ゲート電極下に反転層が形成されることでドリフト電流が流れる。このとき、ＭＯＳＦＥＴを流れるドレイン電流Ｉは次式で表される。

ここで、μは移動度、Ｃ_ＯＸ（＝ε_ＯＸ／ｔ_ＯＸ）は単位面積当たりの酸化膜容量、ｔ_ＯＸは酸化膜厚、ε_ＯＸは酸化膜の誘電率、そしてＫ（＝Ｗ／Ｌ）はチャネル長Ｌとチャネル幅Ｗのアスペクト比である。ドレイン・ソース間電圧Ｖ_ＤＳが十分に低いとき、式（１３）は次式で近似することができる。

式（１４）より、線形領域におけるドレイン電流はＶ_ＤＳとともに線形に増大する性質を持つ。従って、線形領域におけるＭＯＳＦＥＴは、単にゲート・ソース間電圧Ｖ_ＧＳによって変調され、次式で表される抵抗Ｒのようにふるまう。

次いで、飽和領域について以下に説明する。式（１４）に示した線形領域におけるＭＯＳＦＥＴの線形性はドレイン・ソース間電圧Ｖ_ＤＳが十分小さいときのみであり、ドレイン・ソース間電圧Ｖ_ＤＳが増大するにつれ、２次項が無視できなくなる。従って、ドレイン・ソース間電圧Ｖ_ＤＳが増大すると電流は最大、あるいは飽和値に達するまで放物線状に増大する。これは、ドレイン・ソース間電圧Ｖ_ＤＳが増大すると、ドレイン電流Ｉは増大するものの、ドレイン端の反転層電荷密度が減少することに起因する。ドレイン・ソース間電圧Ｖ_ＤＳが電圧差（Ｖ_ＧＳ−Ｖ_ＴＨ）のとき、ドレイン端の反転層電荷密度が０になり、ドレイン電流は飽和する。このことをピンチオフ（pinch-off）と言い、ドレイン電流Ｉは次式で表される。

ドレイン・ソース間電圧Ｖ_ＤＳが飽和点を超えて増大するとピンチオフ点はソース側に移動するが、ドレイン電流はほとんど変化しない。

次いで、サブスレッショルド線形領域について以下に説明する。ＭＯＳＦＥＴのゲート・ソース間電圧Ｖ_ＧＳにしきい値Ｖ_ＴＨ以下でバイアスするとボルツマン分布に従い、ＭＯＳＦＥＴに拡散電流が流れる。このときドレイン電流Ｉは次式で表される。

ここで、Ｉ_０（＝μＣ_ＯＸ（η−１）Ｖ_Ｔ ^２）はサブスレッショルド電流の前置係数、Ｖ_Ｔ（＝ｋ_ＢＴ／ｑ）は熱電圧、ｋ_Ｂはボルツマン定数、Ｔは絶対温度、ｑは電子電荷である。ドレイン電圧が十分低いとき、式（１７）は次式で近似することができる。

すなわち、サブスレッショルド線形領域におけるＭＯＳＦＥＴは、次式で表される抵抗Ｒのようにふるまう。

次いで、サブスレッショルド飽和領域について以下に説明する。図２０に温度−２０°Ｃ、２７°Ｃ、１００°Ｃにおける式（１７）中の

のドレイン・ソース間電圧Ｖ_ＤＳ依存性の数値計算結果を示す。図２０より、ドレイン・ソース間電圧Ｖ_ＤＳが１００ｍＶ付近を超えるとほとんど０に収束することがわかる。すなわち、ドレイン・ソース間電圧Ｖ_ＤＳが１００ｍＶ以上のとき式（１７）は次式で近似することができる。

式（２１）から明らかなように、ドレイン電流Ｉはドレイン・ソース間電圧Ｖ_ＤＳにほとんど依存しない。サブスレッショルド回路はＭＯＳＦＥＴをサブスレッショルド飽和領域で動作させる回路が一般的であり、サブスレッショルドディジタルＣＭＯＳ回路中のＭＯＳＦＥＴもサブスレッショルド飽和領域で動作する。これ以降では、特に断りがない限り、サブスレッショルド領域とはサブスレッショルド飽和領域を、サブスレッショルド電流とはサブスレッショルド飽和領域におけるドレイン電流を指すものとする。

さらに、サブスレッショルド電流のプロセス・温度バラツキについて以下に説明する。以下では、製造プロセス変動と温度変化がサブスレッショルド電流に及ぼす影響について述べる。

まず、プロセス依存性について以下に説明する。式（２１）より、サブスレッショルド電流Ｉのプロセス依存性は、各パラメータＰ_ｉのバラツキΔＰ_ｉを想定すると次式で表される。

ここで、トランジスタの形状に起因するパラメータ（ΔＬ，ΔＷ，Δｔ_ＯＸ）と移動度のバラツキ（Δμ）は残りの項と比較して十分に小さいので、式（２２）は次式で近似することができる。

ここで、ゲート・ソース間電圧Ｖ_ＧＳが定電圧であると想定すると、右辺第２項のみが残る。すなわち、しきい値電圧のバラツキΔＶ_ＴＨが及ぼす影響が最も大きいことがわかる。

次いで、温度依存性について以下に説明する。ＭＯＳＦＥＴのキャリア移動度μとしきい値電圧Ｖ_ＴＨは温度Ｔに依存し、それぞれ次式で表される。

ここで、μ_０は室温Ｔ_０における移動度、ｍは移動度の温度係数、Ｖ_ＴＨ０は絶対零度におけるしきい値電圧、そしてκはしきい値電圧の温度係数である。式（２１）、式（２４）及び式（２５）より、サブスレッショルド電流の温度特性は次式で表される。

ここで、式（２６）の右辺第１項は残りの項と比較して十分に小さいことから、式（２６）は次式で近似することができる。

上記と同様に、ゲート・ソース間電圧Ｖ_ＧＳが定電圧であると想定すると、式（２７）の右辺括弧内の第１項と第３項が温度特性に影響を及ぼすことがわかる。ゲート・ソース間電圧Ｖ_ＧＳがしきい値電圧Ｖ_ＴＨよりも小さな定電圧である場合、式（２７）の右辺は正の値を持ち温度と共に電流量が増大することがわかる。また、ゲート・ソース間電圧Ｖ_ＧＳが低電圧であるほど温度依存性が大きくなることがわかる。

次いで、サブスレッショルド電流のバラツキについて以下に説明する。式（２３）及び式（２７）で示した通り、サブスレッショルド電流はプロセス変動や温度変化に対して敏感に変動する。サブスレッショルド電流のプロセス・温度バラツキ依存性の数値計算結果を図２Ａ及び図２Ｂに示す。バラツキのない典型値における電流値（図２Ａ：ΔＶ_ＴＨ＝０、図２Ｂ：Ｔ＝２７°Ｃにおける電流）で規格化している。サブスレッショルド電流は製造プロセス変動（ΔＶ_ＴＨ）や温度変化（Ｔ）によるしきい値変動により、３ないし４桁のオーダーで指数関数に変動することが確認できる。

さらに、サブスレッショルドディジタルＣＭＯＳ回路について以下に説明する。ここでは、まずＣＭＯＳディジタル回路の低消費電力技術についてまとめる。そして、電源電圧がＭＯＳＦＥＴのしきい値電圧以下であるサブスレッショルドディジタルＣＭＯＳ回路の特性について説明する。

ＣＭＯＳディジタル回路が消費する電力Ｐ_{ｔｏｔａｌ}は次式で表される。

式（２８）の第１項Ｐ_ｄｙｎは動作電力を表し、次式で表される。

ここで、ｐ_ｔはスイッチング確率、ｆはクロックの動作周波数、Ｃ_Ｌは負荷容量、Ｖ_ＤＤは電源電圧である。動作電力Ｐ_ｄｙｎはＣＭＯＳディジタル回路の出力が０から１に、又は、１から０にスイッチングするとき、すなわちトランジスタが動作する場合、負荷容量Ｃ_Ｌの充放電によって消費される電力で、スイッチングごとに発生する電力である。また、式（２８）の第２項Ｐ_ｓｃは貫通電力を表し、次式で表される。

ここで、Ｉｓｃは貫通電流、ｔｓｃは貫通電流の流れる時間である。貫通電力Ｐｓｃは、ディジタル回路の出力が遷移する過程で、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの両方がオン状態である期間に電源からＧＮＤまで流れる貫通電流によって消費される電力である。そして、式（２８）の第３項Ｐ_ｌｅａｋはリーク電力を表し、次式で表される。

リーク電力Ｐ_ｌｅａｋは回路動作に関わらずトランジスタを通って流れるリーク電流によって消費される電力である。

次いで、低消費電力化と問題点について以下に説明する。これまでのＣＭＯＳディジタル回路の低消費電力化は、デバイス素子の微細化とそれに伴う電源電圧の低減によって実現されてきた。これは式（２８）〜式（３１）が示すようにＣＭＯＳディジタル回路の消費電力が電源電圧に依存することに一致する。特に、動作電力は電源電圧の２乗に比例することから電源電圧の低減はＣＭＯＳディジタル回路の低消費電力化に極めて有効な手法である。しかし、その一方で、ディジタル回路のゲート伝播遅延ｔ_ｐｄは次式で近似することができる。

従って、電源電圧Ｖ_ＤＤを下げるだけではゲート伝播遅延の増加を引き起こす。ここで、ｋは定数である。速度を維持するには電源電圧Ｖ_ＤＤと同時にしきい値電圧Ｖ_ＴＨを低下させる必要があるが、しきい値電圧Ｖ_ＴＨの低下は式（３１）に示したようにリーク電力の増大を招く。すなわち両者はトレードオフの関係にある。このように、プロセスの微細化に伴う電源電圧、しきい値電圧の低減によりリーク電力の増加が深刻となり、結果的にＬＳＩの低消費電力化を妨げる要因となっている。

上述したように、ＣＭＯＳディジタル回路の低電力化には電源電圧の低減が有効な手段であるが、しきい値電圧を低下させることなく電源電圧を低減すると遅延時間が増大する。しかしながら、高速動作を要しないアプリケーション、例えば体内埋め込み型デバイスやセンサＬＳＩなどの低速・低電力用途にとって、電源電圧の低減は非常に有効な手段である。すなわち、電源電圧をＭＯＳＦＥＴのしきい値電圧以下に設定するサブスレッショルドディジタルＣＭＯＳ回路は超低消費電力化を実現することができる。

サブスレッショルドディジタルＣＭＯＳ回路を用いたセンサＬＳＩやＦＦＴ（Fast Fourier Transform）演算回路が提案されるなど、ブスレッショルド・ディジタル回路は超低消費電力化を実現する手段として非常に注目されている。しかし、上述したように、サブスレッショルド領域で動作するＭＯＳＦＥＴはプロセス変動、温度変化の影響を受け、電流−電圧特性が大きく変動する問題があり、その電流のバラツキは３ないし４桁のオーダーである。そこでまず、以下において、製造プロセス変動、温度変化がサブスレッショルドディジタルＣＭＯＳ回路に及ぼす影響について解析する。

まず、遅延時間のプロセス及び温度バラツキについて考えると、図２１に示すＣＭＯＳインバータの伝播遅延τは次式で表される。

ここで、τ_ＨＬとτ_ＬＨはそれぞれ立ち上がり時間と立ち下がり時間、そしてＩ_ＮとＩ_ＰはそれぞれｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのサブスレッショルド領域におけるオン電流（Ｖ_ＧＳ＝Ｖ_ＤＤ）である。負荷容量Ｃ_Ｌは次段のゲート容量で近似することができるため、Ｃ_Ｌ＝αＬＷＣ_ＯＸと表すことができる。ここで、αは定数である。

式（３３）よりプロセスバラツキによる遅延バラツキΔτ／τは次式で表される。

ここで、ｗは典型値におけるしきい値電圧の差（Ｖ_ＴＨＰ−Ｖ_ＴＨＮ）で決定される重み係数である。式（２３）及びＶ_ＤＤ≫ηＶ_Ｔの条件を用いて次式を得る。

すなわち、プロセスバラツキによる遅延バラツキ（Δτ／τ）は電源電圧の変動（ΔＶ_ＤＤ）、しきい値電圧のバラツキ（ΔＶ_ＴＨＮ、ΔＶ_ＴＨＰ）と重み係数ｗに依存する。

次いで、温度変化による遅延バラツキについて以下に説明する。式（３４）より、遅延時間τの温度特性

は次式で表される。

式（２７）及びＶ_ＤＤ≫ηＶ_Ｔの条件を用いて次式を得る。

式（３９）より、遅延時間の温度特性は、電源電圧Ｖ_ＤＤ、電源電圧の温度依存性、絶対零度におけるしきい値電圧と重み係数ｗに依存する。

さらに、遅延時間のバラツキについて考察する。図２Ａ及び図２Ｂに示した通り、サブスレッショルドディジタルＣＭＯＳ回路ではＭＯＳＦＥＴを流れる電流がプロセスバラツキや温度変化に対して指数関数に変動する。これが原因となり、遅延時間は式（３６）及び式（３８）に従って大きくばらつく。この遅延時間のバラツキは対数正規分布に従う。図３に電流バラツキが遅延バラツキに及ぼす影響を示す。電源電圧、すなわちエネルギー（Ｅ＝ＣＶ_ＤＤ ^２）をパラメータとしてプロットしている。指数関数にばらつく電流により、遅延時間も指数関数的にばらつく様子が確認できる。ここで、ある遅延制約（破線）を想定すると高エネルギーライン（Ｅ＝２．２５）では、最も少ない電流の場合においても遅延制約を満たすことができるが、電流の多い状態ではエネルギーを無駄に消費している。一方、低エネルギーライン（Ｅ＝０．２５）では、最も低いエネルギーで演算を行うことができるが、遅延制約を満たすことができない。すなわち、遅延制約と低エネルギーの両方を満たすためにはバラツキを制御する技術が必要となる。

次いで、本実施形態に係る遅延バラツキの補正技術について以下に説明する。

まず、電源電圧制御による遅延バラツキ補正について以下に説明する。遅延バラツキを補正する手法として、基板電位制御方式と電源制御方式の二通りが考えられる。本実施形態では、以下に示す理由を考慮した結果、電源制御方式を採用した。
（ｉ）基板電位制御方式ではｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの両者を補正しなければならないため補正回路規模が大きくなってしまう問題がある。
（ｉｉ）基板電位によるしきい値電圧の制御幅が鈍い。
（ｉｉｉ）順方向バイアス時における消費電力が増大する。

式（３６）よりプロセスバラツキに対して遅延バラツキを補正する（Δτ／τ＝０）ためには、電源電圧Ｖ_ＤＤを次式に従って制御すればよい。

また、式（４０）を用いて、温度変化に対して遅延バラツキを補正する、すなわち次式のごとく遅延時間の温度特性を０にするためには、

式（３９）の微分方程式を解くことで、次式のごとく電源電圧ＶＤＤに従って制御すればよいことがわかる。

ここで、Ｃは任意の積分定数である。従って、式（４０）及び式（４２）よりプロセスバラツキ、温度変化の両方に対する遅延バラツキを補正するには、電源電圧を次式に従って制御すればよい。

式（４３）より、遅延バラツキは、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのプロセスバラツキによるしきい値電圧のバラツキと絶対零度におけるしきい値電圧を係数ｗと１−ｗを重み付けして電源電圧に反映する。さらに、任意の係数Ｃに従って温度に合わせて電源電圧を制御することで補正可能であることを示している。

次いで、重み係数ｗの特性を用いた簡易化遅延バラツキ補正について以下に説明する。上述したように、式（４３）で表される電圧を生成し、これを電源電圧に反映されることで遅延バラツキを補正することができる。しかし、式（３５）に示す重み係数ｗを正確に生成するためには複雑な回路構成を要し、回路規模や消費電力の増大を招くため現実的ではない。そこで、式（４３）を実現するための簡略化モデルを検討した。

式（３５）より、重み係数ｗは、典型値におけるｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのしきい値電圧の差電圧に依存する。すなわち、重み係数ｗはしきい値電圧の典型値によって決まることを意味している。図４に、Ｋ_ＮＩ_０Ｎ＝Ｋ_ＰＩ_０Ｐとしたときのしきい値電圧差Ｖ_ＴＨＰ−Ｖ_ＴＨＮに対する重み係数ｗの計算結果を示す。図４より、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのしきい値電圧の差が０．１Ｖよりも大きい（Ｖ_ＴＨＰ−Ｖ_ＴＨＮ＞０．１Ｖ）とき、重み係数ｗは０に近づく。また、逆に、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのしきい値電圧差が−０．１Ｖよりも小さい（Ｖ_ＴＨＰ−Ｖ_ＴＨＮ＜−０．１Ｖ）とき、重み係数ｗは１に近づく。すなわち、典型値におけるしきい値電圧差（絶対値）が大きいとき、しきい値電圧の高いＭＯＳＦＥＴのみが重み係数ｗを決定することがわかる。以上の議論より、式（４３）は、次式の２通りに簡略化できることがわかる。

従って、プロセスバラツキと温度変化による遅延バラツキを補正するためには、典型値におけるしきい値電圧の高いＭＯＳＦＥＴのしきい値電圧をモニタし、そのモニタリング電圧をサブスレッショルドディジタルＣＭＯＳ回路の電源電圧に反映すればよい。発明者らが使用したプロセスは、上述のように、ｐＭＯＳＦＥＴのしきい値電圧がｎＭＯＳＦＥＴのしきい値電圧よりも約０．２Ｖ程度高いことから、式（３０）の重み係数ｗはほぼ０である。従って、式（４４）より、ｐＭＯＳＦＥＴの絶対零度におけるしきい値電圧から任意の温度係数を持った電源電圧を生成し、さらにｐＭＯＳＦＥＴのしきい値電圧バラツキをモニタし、電源電圧に反映させることで遅延バラツキ補正を実現できる。

しかしながら、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのしきい値電圧の値が同程度のプロセスも存在する。このような場合、高しきい値電圧（ＨＶＴ）デバイスと低しきい値電圧（ＬＶＴ）デバイスを併用する（例えば、ｎＭＯＳＦＥＴにＬＶＴデバイス、ｐＭＯＳＦＥＴにＨＶＴデバイスを使用する、又はｎＭＯＳＦＥＴにＨＶＴデバイス、ｐＭＯＳＦＥＴにＬＶＴデバイスを使用する）ことで実現できる。また、基板バイアス制御によってあらかじめ典型値におけるしきい値電圧を制御することでも実現可能である。

図５に提案する遅延バラツキ補正回路の基本構成を示し、図６、図７、図８Ａ及び図９Ａにそれらの詳細構成を示す。これらの回路構成は第１の実施形態と同様であり、その詳細説明を省略する。例えば図６において、電流源回路部１０により生成される微小電流を、カレントミラー部２１を介してしきい値電圧モニタ回路部２０−１に供給する。微小電流Ｉ_ＲＥＦの生成には、従来技術に係るオグエイ（Ｏｇｕｅｙ）らの電流源を利用している。微小電流源を流れる電流Ｉ_ＲＥＦはしきい値電圧の項を陽に含まないことから、しきい値電圧バラツキに対して耐性を持つ。しきい値電圧モニタ回路部２０−１では、カレントミラー部２１を介して電流をｐＭＯＳＦＥＴ（ＭＰ１）Ｑ１２にバイアスすることで、ｐＭＯＳＦＥＴ（ＭＰ１）Ｑ１２のゲート・ソース間電圧Ｖ_ＧＳである出力電圧Ｖ_ＲＥＦが生成される。ここで、出力電圧Ｖ_ＲＥＦは次式で表される。

式（４６）より、出力電圧Ｖ_ＲＥＦは、ｐＭＯＳＦＥＴ（ＭＰ１）Ｑ１２の絶対零度におけるしきい値電圧Ｖ_{ＴＨＰ，Ｐ１}と、ｐＭＯＳＦＥＴ（ＭＰ１）Ｑ１２のしきい値電圧Ｖ_{ＴＨＰ，Ｐ１}の温度係数と対数関数で任意に調整される温度に依存する項の和で表されることがわかる。微小電流源より生成される微小電流Ｉ_ＲＥＦはしきい値電圧バラツキに耐性を持つことから式（４６）の右辺第２項はプロセスバラツキに対して安定である。また、トランジスタのサイズを大きくすることでｐＭＯＳＦＥＴ（ＭＰ１）Ｑ１２のしきい値電圧Ｖ_{ＴＨＰ，Ｐ１}のランダムバラツキを抑制することが可能である。以上より、当該モニタ回路部２０−１の出力電圧Ｖ_ＲＥＦはしきい値電圧Ｖ_{ＴＨＰ，Ｐ１}の項を含み、また、温度に合わせて変化することから、本実施形態に係るしきい値電圧モニタ回路１−１を用いることで、ｐＭＯＳＦＥＴ（ＭＰ１）Ｑ１２のしきい値電圧Ｖ_{ＴＨＰ，Ｐ１}の製造プロセス状態及び動作温度状態をモニタすることが可能である。

なお、しきい値電圧モニタ回路１−１は、第１の実施形態と同様に、図７、図８Ａ及び図９Ａのいしきい値電圧モニタ回路１−２〜１−４であってもよい。

さらに、上記提案した遅延バラツキ補正回路について、シミュレーションによる評価を行い、考察を加える。提案した遅延バラツキ補正回路の特性を評価するためにＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）による回路シミュレーションを行った。使用したプロセスは０．３５μｍスタンダードＣＭＯＳプロセスであり、典型値におけるｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのしきい値電圧はそれぞれ０．４６Ｖと０．６８Ｖである。また、アナログ回路用の電源電圧は２．５Ｖとしている。プロセス変動に対する影響の評価では、グローバルバラツキ（一様分布：例えば、−０．１Ｖ＜ΔＶ_ＴＨ＜０．１Ｖ）とランダムバラツキ（ガウス分布：

）を考慮したモンテカルロシミュレーションを行った。

まず、温度依存性については、しきい値電圧モニタ回路１−１を−２０°Ｃから１００°Ｃまで変化させたときの出力電圧Ｖ_ＲＥＦの変化を図１０に示す。図１０から明らかなように、しきい値電圧モニタ回路１−１の出力電圧は温度上昇とともに線形に低下していることがわかる。これは、式（４６）に示したように、出力電圧はｐＭＯＳＦＥＴのしきい値電圧と熱電圧の項を含むためである。すなわち、出力電圧Ｖ_ＲＥＦは温度によるしきい値電圧バラツキをモニタすることができる。

次に、プロセスバラツキの依存性について以下に説明する。図１１Ａ及び図１１Ｂにモンテカルロシミュレーションを５００回行ったときの出力電圧Ｖ_ＲＥＦを示す。それぞれの線（点）が一回のモンテカルロシミュレーションの結果を表している。図１１Ａは、−２０°Ｃから１００°Ｃまでの温度変化に対する出力電圧の結果である。しきい値電圧がグローバルバラツキによって±０．１Ｖ変動するため、ある温度において出力電圧が±０．１Ｖ変動していることがわかる。また、ＭＯＳＦＥＴの温度係数κはプロセスバラツキに対して安定なパラメータであることから、すべての結果において温度に対する出力電圧の傾きはほぼ同一であることが確認できる。図１１Ｂは、室温２７°Ｃにおけるしきい値電圧のグローバルバラツキ量（ΔＶ_ＴＨＰ）に対する出力電圧Ｖ_ＲＥＦの結果である。出力電圧は式（４６）よりチップ内のｐＭＯＳＦＥＴのしきい値電圧を参照することから、ｐＭＯＳＦＥＴのしきい値電圧を参照することから、ｐＭＯＳＦＥＴのしきい値電圧バラツキ量に対して線形に変動する。評価結果もほぼ１の相関を示しており、解析通り動作する動作することが確認できる。また、出力電圧ＶＲＥＦがｐＭＯＳＦＥＴのしきい値電圧バラツキ量に対して広がりを持った相関結果を示している理由としては、バイアス電流のバラツキ、また、モニタトランジスタ（ＭＰ１）Ｑ１２のランダムバラツキが原因であると考えられる。

以上より、しきい値電圧モニタ回路１−１はチップ内の温度変化とプロセスバラツキに対するｐＭＯＳＦＥＴのしきい値電圧の状態をモニタすることができる。

さらに、リング発振器の発振周波数補正に関する結果と考察について以下に説明する。ここでは、遅延バラツキ補正アーキテクチャの特性評価のために、ＣＭＯＳインバータ５１段のリング発振器の発振周波数バラツキを補正なしと補正ありの場合で評価を行い、考察を加える。なお、室温、典型値における発振周波数は３．１ｋＨｚであった。

まず、プロセスバラツキに対する補正について、図１２に、室温におけるモンテカルロシミュレーションを５００回行ったときの発振周波数分布のヒストグラムを示す。図１２（ａ）は補正を行わない固定電源電圧（Ｖ_ＤＤ＝４６０ｍＶ）動作の結果であり、図１２（ｂ）は補正回路を用いた結果である。補正なし（図１２（ａ））では、リング発振器の発振周波数は対数正規分布に従って大きくばらついていることがわかる。これは、しきい値電圧のバラツキに対してＭＯＳＦＥＴを流れるサブスレッショルド電流、インバータの遅延時間が指数関数にばらつくため、遅延時間のバラツキは対数正規分布に従うためである。発振周波数は０．１５８ｋＨｚから６３．１ｋＨｚと幅広く分布している。一方、補正あり（図１２（ｂ））では、発振周波数のバラツキは大幅に改善され、正規分布に近い分布でばらついている。これは、プロセスバラツキによるしきい値電圧の変動に合わせてしきい値電圧モニタ回路の出力電圧が変動する。そして、このモニタ信号に合わせてリング発振器の電源電圧を式（４４）に示したように制御することで遅延バラツキを抑制するからである。発振周波数が広がりを持った原因は上述したようにしきい値電圧モニタ回路の出力電圧のバラツキとリング発振器を構成するＭＯＳＦＥＴのランダムバラツキの影響が考えられる。発振周波数は０．６７３ｋＨｚから７．７９ｋＨｚの間に分布する。補正ありの発振周波数の変動係数（μ_ｆ／σ_ｆ）は３６．８％であった。ここで、μ_ｆとσ_ｆはそれぞれ発振周波数の平均値と標準偏差である。

次いで、温度変化に対する補正について、図１３に−２０°Ｃから１００°Ｃまで温度を変化させたときの補正なしと補正ありの発振周波数を示す。補正なしの場合では、発振周波数は０．０９８７ｋＨｚから１０７ｋＨｚまで大きく変化している。これは、温度変化によるしきい値電圧の変動によって、ＭＯＳＦＥＴを流れるサブスレッショルド電流、インバータの遅延時間が指数関数にばらつくためである。補正ありの場合では、発振周波数の変動が大きく抑えられ、２．０３ｋＨｚから５．４４ｋＨｚの間に分布することが確認できる。補正ありの場合において温度上昇に従って、発振周波数がわずかに上昇している。これは、温度上昇に従ってＭＯＳＦＥＴのしきい値電圧、モニタ回路の出力電圧は低下する。これにより、温度上昇に伴ってリング発振器の電源電圧も低下するため、式（３３）に従って発振周波数が減少することが原因である。また、基準電流源回路より供給される微小電流が正の温度係数を持つことが原因であると考えられる。

以上より、提案する遅延バラツキ補正回路を用いることで、プロセスバラツキや温度変化による遅延時間のバラツキを補正することができる。

さらに、加算器の遅延バラツキ補正に関する結果と考察について以下に説明する。ここでは、ディジタル回路システムの遅延バラツキ補正効果、消費電力削減効果を評価するために、８ビットリプルキャリー加算器（ＲＣＡ）の遅延バラツキ補正の評価を行い、考察を加える。設定時間を５００μｓに設定し、遅延制約を満たすように設計を行っている。補正なしの固定電源電圧Ｖ_ＤＤは６６５ｍＶである。計算時間が最悪値となる演算パターン（００００００１）＋（１１１１１１１１）で評価し、最終ビットの演算処理が完了したときを遅延時間としている。

まず、プロセスバラツキ及び温度変化に対する遅延バラツキ補正について、図１４に−２０°Ｃから１００°Ｃまでの温度変化においてモンテカルロシミュレーションを５００回行ったときの加算器の遅延時間を示す。補正あり及び補正なしのそれぞれにおいて、典型値における遅延時間（典型値）、最も早い遅延時間（高速条件）、そして最も遅い遅延時間（低速条件）を抽出して示している。図１４から明らかなように、補正なしの場合では遅延時間は３８．１ｎｓから２１２μｓまで変化している。これはプロセスバラツキや温度変化によって加算器を構成するＭＯＳＦＥＴのしきい値電圧が変動することが原因である。一方、補正ありの遅延時間は２９．７μｓから４９４μｓの間に抑えられている。これは、補正アーキテクチャを用いることでプロセスバラツキ、温度変化によるしきい値電圧のバラツキを電源電圧に反映することで遅延バラツキを抑制したからである。すなわち、補正なし、補正ありのすべての結果において遅延制約を満たしているが、補正なしは遅延時間が大きくばらついていることが確認できる。

次いで、消費電流の評価について以下に説明する。図２２に−２０°Ｃから１００°Ｃまでの温度変化においてモンテカルロシミュレーションを５００回行ったときの遅延バラツキ補正なしと補正ありの平均消費電流を示す。遅延バラツキ補正を行うために新たにバッファ回路としきい値電圧モニタ回路が追加され、全体の消費電流は増加している。しかし、遅延バラツキ補正を行うことで遅延制約を満たす最小の電源電圧に設定することができるため、補正なしと比較して、サブスレッショルドディジタルＣＭＯＳ回路の消費電流を削減できていることが確認できる。

以上より、提案する遅延バラツキ補正回路を用いることで、プロセスバラツキや温度変化による遅延時間のバラツキを補正することができ、サブスレッショルドディジタルＣＭＯＳ回路の消費電流を削減することが可能となる。

第３の実施形態．
図２３は本発明の第３の実施形態に係るサブスレッショルドディジタルＣＭＯＳ回路のための遅延バラツキ補正回路の構成を示すブロック図である。また、図２４は図２３等（第３の実施形態に限らず、他の実施形態に適用できる。）のサブスレッショルドディジタルＣＭＯＳ回路の一例であるリング発振器２Ａの構成を示す回路図である。

図２３において、第３の実施形態に係る遅延バラツキ補正回路は、図５の遅延バラツキ補正回路に比較して、電圧バッファ回路３を無くし、しきい値電圧モニタ回路１からの出力電圧Ｖ_ＲＥＦをそのまま電源電圧Ｖ_ＤＤとしてサブスレッショルドディジタルＣＭＯＳ回路２に供給している。本実施形態では、しきい値電圧モニタ回路１の電流供給能力が大きく、サブスレッショルドディジタルＣＭＯＳ回路２の動作電流を十分にサポートできる場合は、図２３のごとく構成してもよい。

図２４において、サブスレッショルドディジタルＣＭＯＳ回路の一例であるリング発振器２Ａは、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴから構成されたＣＭＯＳ回路（例えば、図２１）にてなる５個のインバータ３１〜３５を端子Ｔ２１，Ｔ２２の間で縦続接続して構成される。

第４の実施形態．
図２５は本発明の第４の実施形態に係るサブスレッショルドディジタルＣＭＯＳ回路のための遅延バラツキ補正回路の構成を示すブロック図である。図２５において、電圧バッファ回路３は、オペアンプＡ１の反転入力端子と出力端子が接続されてなるボルテージフォロア回路４１で構成される。しきい値電圧モニタ回路１からの出力電圧Ｖ_ＲＥＦはオペアンプＡ１の非反転入力端子に入力され、オペアンプＡ１の出力端子から、出力電圧Ｖ_ＲＥＦに対応しかつ実質的に同一の電源電圧Ｖ_ＤＤが発生されてサブスレッショルドディジタルＣＭＯＳ回路２に供給される。本実施形態では、ボルテージフォロア回路４１により供給電流を増大させて電源電圧Ｖ_ＤＤを供給することができる。

第５の実施形態．
図２６は本発明の第５の実施形態に係るサブスレッショルドディジタルＣＭＯＳ回路のための遅延バラツキ補正回路の構成を示すブロック図である。図２６において、電圧バッファ回路３は、オペアンプＡ１と、ｐＭＯＳＦＥＴＱ５１０と、キャパシタＣ５１０とを備えて構成され、オペアンプＡ１の出力端子はｐＭＯＳＦＥＴＱ５１０のゲートに接続され、そのドレインはオペアンプＡ１の非反転入力端子及びキャパシタＣ５１０の一端に接続され、キャパシタＱ５１０の他端は接地される。しきい値電圧モニタ回路１からの出力電圧Ｖ_ＲＥＦはオペアンプＡ１の反転入力端子に入力され、オペアンプＡ１の出力端子から、出力電圧Ｖ_ＲＥＦに対応しかつ実質的に同一の電圧が発生された後、ｐＭＯＳＦＥＴＱ５１０を介して電源電圧Ｖ_ＤＤとして発生されてサブスレッショルドディジタルＣＭＯＳ回路２に供給される。本実施形態では、ボルテージフォロア回路４１により供給電流を増大させて電源電圧Ｖ_ＤＤを供給することができる。

第６の実施形態．
図２７は図５等の遅延バラツキ補正回路の変形例である第６の実施形態に係る遅延バラツキ補正回路の構成を示す回路図である。第６の実施形態に係る遅延バラツキ補正回路は、電流源回路部１０を基準電流源回路１０Ａで構成したことを特徴としている。図２７において、基準電流源回路１０Ａは、
（１）出力電流の温度特性が電子移動度によって決定されるｎＭＯＳ構成電源回路５１と、
（２）出力電流の温度特性がホール移動度によって決定されるｐＭＯＳ構成電源回路５２と、
（３）ｎＭＯＳ構成電源回路１からの出力電圧に基づいて出力電流Ｉ_ｎを生成し、ｐＭＯＳ構成電源回路２からの出力電圧に基づいて出力電流Ｉ_ｐを生成し、これらを減算してなる基準出力電流Ｉ_ｒ＝Ｉ_ｎ−Ｉ_ｐを出力する電流減算回路５３とを備えたことを特徴としている。

また、基準電流源回路１０Ａとカレントミラー部２１としきい値電圧モニタ回路部２０とにより、遅延バラツキ補正回路を構成するしきい値電圧モニタ回路１Ａを構成する。

図２７において、ｎＭＯＳ構成電源回路５１は、ｐＭＯＳＦＥＴＱ２１〜Ｑ２４及びｎＭＯＳＦＥＴＱ２５〜Ｑ３０を備えて構成され、主たる電流生成トランジスタはｎＭＯＳＦＥＴ（Ｍ_ＮＲ）Ｑ３０である。また、ｐＭＯＳ構成電源回路５２は、ｎＭＯＳＦＥＴＱ３１〜Ｑ３４及びｐＭＯＳＦＥＴＱ３５〜Ｑ４０を備えて構成され、主たる電流生成トランジスタはｐＭＯＳＦＥＴ（Ｍ_ＰＲ）Ｑ４０である。電流減算回路５３はｐＭＯＳＦＥＴＱ２１〜Ｑ２４及びｎＭＯＳＦＥＴＱ２５〜Ｑ３０を備えて構成される。電流減算回路５３において、ｐＭＯＳＦＥＴＱ４１はカレントミラー回路を構成しており、ｎＭＯＳ構成電源回路５１で生成される出力電流に対応しかつ実質的に同一の電流Ｉ_ｎを生成し、ｎＭＯＳＦＥＴＱ４２はカレントミラー回路を構成しており、ｐＭＯＳ構成電源回路５２で生成される出力電流に対応しかつ実質的に同一の電流Ｉ_ｐを生成する。電流減算回路５３は、差電流Ｉ_ｒ＝Ｉ_ｎ−Ｉ_ｐを生成し、カレントミラー部２１は差電流Ｉ_ｒに対応しかつ実質的に同一の基準電流（微小電流）Ｉ_ＲＥＦを生成してしきい値電圧モニタ回路部２０にバイアス電流として供給する。

一般に、基準電流源回路の出力電流の温度依存性は、電流生成トランジスタＭ_ＮＲ，Ｍ_ＰＲの移動度の温度係数ｍに依存している。上述したように、これらの出力電流の温度係数は常に正であるため、温度上昇とともに電流値が増大する。ここで、これらの回路の相補的な回路構成を考える。相補的な回路構成により、ｐＭＯＳのキャリア移動度を参照した回路を構成できる。これにより、電子とホールのキャリア移動度の温度特性に基づく電流がそれぞれ生成できる。電子とホールのキャリア移動度の温度係数は異なるため、これらの生成する電流の温度依存性も異なる。そこで、図２７のように、温度変化に対して実質的に一定の電流を生成する基準電流源回路を構成する。

ここで、ｎＭＯＳ構成電源回路５１の出力電流Ｉ_ｎの温度係数ＴＣ_Ｉｎと、ｐＭＯＳ構成電源回路５２の出力電流Ｉ_ｐの温度係数ＴＣ_Ｉｐとは、次式で表される。

ここで、ｍ_ｎはそれぞれｎＭＯＳＦＥＴの移動度の温度係数であり、ｍ_ｐはｐＭＯＳＦＥＴの移動度の温度係数を示す。式（４８）及び式（４９）から出力電流の温度変化に対する傾きはそれぞれ次式で表される。

上記式（５０）及び式（５１）から明らかなように、電流値Ｉ_ｎ，Ｉ_ｐによって変化する。電流減算回路５３によってこれら電流値の差をとることによって得られる基準出力電流Ｉ_ｒｅｆの温度変化に対する傾きは、次式で表される。

ここで、ｆ（Ｔ）は次式で表される。

ここで、電流値Ｉ_ｎ，Ｉ_ｐはそれぞれｎＭＯＳＦＥＴのサイズ及びｐＭＯＳＦＥＴのサイズで決定されるので、式（５３）のｆ（Ｔ）が一定になるように、ｎＭＯＳＦＥＴのサイズ及びｐＭＯＳＦＥＴのサイズで決定して設定することで温度変化に対して実質的に一定の電流Ｉ_ｒを生成することができる。そして、生成された電流Ｉ_ｒに基づいて、カレントミラー部２１は差電流Ｉ_ｒに対応しかつ実質的に同一の基準電流（微小電流）Ｉ_ＲＥＦを生成してしきい値電圧モニタ回路部２０にバイアス電流として供給する。従って、温度変化に対してほとんど変化しない基準電流Ｉ_ＲＥＦを発生して制御出力電圧Ｖ_ＲＥＦを生成できる。

第７の実施形態．
図２８は本発明の第７の実施形態に係るサブスレッショルドディジタルＣＭＯＳ回路のための遅延バラツキ補正回路の構成を示すブロック図である。第７の実施形態に係る遅延バラツキ補正回路の基準電流源回路１０Ａは、図２７の基準電流源回路１０Ａにおいて、スタートアップ回路１０１ＳＮ，１０１ＳＰをさらに備えたことを特徴としている。スタートアップ回路１０１ＳＮ，１０１ＳＰを設ける理由は以下の通りである。基準電流源回路１０Ａにおいて、ｎＭＯＳＦＥＴのゲートがすべて０Ｖであり、ｐＭＯＳＦＥＴのゲートがすべて電源電圧Ｖ_ＤＤとなる場合があり、この場合において、当該回路１０Ａには動作電流が流れず動作しない、当該回路１０Ａの非動作時の場合（以下、ゼロ電流状態時という。）がある。これを回避するためにスタートアップ回路１０１ＳＮ，１０１ＳＰを用いる。

図２８において、スタートアップ回路１０１ＳＮは、複数段のダイオード接続のｐＭＯＳＦＥＴＱ３０１〜Ｑ３０６と、カレントミラー回路を構成するｐＭＯＳＦＥＴＱ３０７と、インバータ９３を構成するｐＭＯＳＦＥＴＱ３０８及びｎＭＯＳＦＥＴＱ３０９と、動作電流を引き抜いて流すｎＭＯＳＦＥＴＱ３１０とを備えて構成される。また、スタートアップ回路１０１ＳＰは、複数段のダイオード接続のｎＭＯＳＦＥＴＱ４０１〜Ｑ４０６と、カレントミラー回路を構成するｎＭＯＳＦＥＴＱ４０７と、インバータ９４を構成するｐＭＯＳＦＥＴＱ４０８及びｎＭＯＳＦＥＴＱ４０９と、動作電流を強制的に流すｐＭＯＳＦＥＴＱ４１０とを備えて構成される。ここで、スタートアップ回路１０１ＳＮ，１０１ＳＰは上記ゼロ電流状態時のみ動作し、正常な動作点で動作している場合、動作しない。

スタートアップ回路１０１ＳＮにおいて、ｎＭＯＳＦＥＴＱ３２のソース電圧を、インバータ９３によりモニタすることによりｎＭＯＳ構成電源回路５１の非動作時を検出し、当該ソース電圧が０Ｖであるとき（非動作時）、インバータ９３の出力信号はハイレベルになり、当該ハイレベルの出力信号がｎＭＯＳＦＥＴＱ３１０のゲートに印加されて当該ｎＭＯＳＦＥＴＱ３１０がオンされる。これにより、ｎＭＯＳＦＥＴＱ３１０はｐＭＯＳＦＥＴＱ４８からの電流を引き抜き、これがｎＭＯＳ構成電源回路５１の起動電流となって回路１０１Ｎを起動させて安定に動作させる。一方、インバータ９３によるモニタ電圧が動作電圧ならば、インバータ９３の出力信号はローレベル（０Ｖ）になって、当該ローレベルの出力信号がｎＭＯＳＦＥＴＱ３１０のゲートに印加されて当該ｎＭＯＳＦＥＴＱ３１０はオフのままである。従って、ｎＭＯＳＦＥＴＱ３１０は電流を流さない。すなわち、正常動作時に回路動作に影響を与えない。なお、複数段のダイオード接続のｐＭＯＳＦＥＴＱ３０１〜Ｑ３０６により実質的に一定の微小電流を発生し、そのカレントミラー回路であるｐＭＯＳＦＥＴＱ３０７は上記微小電流に対応する微小電流をインバータ９３にバイアス動作電流として供給し、消費電力の低減のためにインバータ９３を流れる電流が大きくならないように制御している。

スタートアップ回路１０１ＳＰはスタートアップ回路１０１ＳＮと以下のように同様に動作する。スタートアップ回路１０１ＳＮにおいて、ｐＭＯＳＦＥＴＱ５２のソース電圧を、インバータ９４によりモニタすることによりｐＭＯＳ構成電源回路５２の非動作時を検出し、当該ソース電圧がハイレベル（電源電圧Ｖ_ＤＤ）であるとき（非動作時）、インバータ９４の出力信号はローレベルになり、当該ローレベルの出力信号がｐＭＯＳＦＥＴＱ４１０のゲートに印加されて当該ｐＭＯＳＦＥＴＱ４１０がオンされる。これにより、ｐＭＯＳＦＥＴＱ４１０はｎＭＯＳＦＥＴＱ６１に対して強制的に電流を流し、これがｐＭＯＳ構成電源回路５２の起動電流となって回路１０１Ｐを起動させて安定に動作させる。一方、インバータ９４によるモニタ電圧が０Ｖならば、インバータ９４の出力信号はハイレベルになって、当該ハイレベルの出力信号がｐＭＯＳＦＥＴＱ４１０のゲートに印加されて当該ｐＭＯＳＦＥＴＱ４１０はオフのままである。従って、ｐＭＯＳＦＥＴＱ４１０は電流を流さない。すなわち、正常動作時に回路動作に影響を与えない。なお、複数段のダイオード接続のｎＭＯＳＦＥＴＱ４０１〜Ｑ４０６により実質的に一定の微小電流を発生し、そのカレントミラー回路であるｎＭＯＳＦＥＴＱ４０７は上記微小電流に対応する微小電流をインバータ９４にバイアス動作電流として供給し、消費電力の低減のためにインバータ９４を流れる電流が大きくならないように制御している。

図２９は本発明の第７の実施形態の第１の変形例に係るサブスレッショルドディジタルＣＭＯＳ回路のための遅延バラツキ補正回路の構成を示すブロック図である。第７の実施形態の第１の変形例に係る遅延バラツキ補正回路の基準電流源回路１０Ａは、図２８の基準電流源回路１０Ａと比較して以下の点が異なる。
（１）スタートアップ回路１０１ＳＰに代えて、スタートアップ回路１０１ＳＰＡとしたこと。ここで、スタートアップ回路１０１ＳＰＡは、スタートアップ回路１０１ＳＰに比較して、複数段のダイオード接続のｎＭＯＳＦＥＴＱ４０１〜Ｑ４０６を用いず、基準電流源回路１０１Ｎの電流（具体的には、例えば、ｎＭＯＳＦＥＴＱ３４のソース電流）に対応する電流をカレントミラー回路のｎＭＯＳＦＥＴＱ４０７により発生して当該電流をインバータ９４のバイアス電流として用いたことを特徴とする。これにより、複数段のダイオード接続のｎＭＯＳＦＥＴＱ４０１〜Ｑ４０６を用いないので、回路規模を削減できるという効果を有する。

図３０は本発明の第７の実施形態の第２の変形例に係るサブスレッショルドディジタルＣＭＯＳ回路のための遅延バラツキ補正回路の構成を示すブロック図である。第７の実施形態の第２の変形例に係る遅延バラツキ補正回路は、スタートアップ回路１０１ＳＮ，１０１ＰＡと、図２９のｎＭＯＳ構成電源回路５１に対応するｎＭＯＳ構成電源回路５１Ａと、図２９のｐＭＯＳ構成電源回路５２に対応するｐＭＯＳ構成電源回路５２Ａと、図２９の電流減算回路２９に対応する電流減算回路５３Ａと、カレントミラー部２１と、しきい値電圧モニタ回路部２０とを備えて構成される。ここで、電流減算回路５３Ａは、ｐＭＯＳＦＥＴＱ４４，Ｑ５０１，Ｑ５０２と、ｎＭＯＳＦＥＴＱ５０３〜Ｑ５０８と備えて構成される。また、Ｍ_Ｒ１及びＭ_Ｒ２は主たる電流生成トランジスタであり、Ｍ_Ｂ１，Ｍ_Ｂ２は主たるバイアス電流生成トランジスタである。

図３０において、ｎＭＯＳ構成電源回路５１Ａは出力電流αＩ_ｎを出力し、ｐＭＯＳ構成電源回路５２Ａは出力電流βＩ_ｐを出力し、電流減算回路５３Ａは基準出力電流Ｉ_ｒｅｆ＝αＩ_ｎ−βＩ_ｐを出力する。カレントミラー部２１は基準出力電流Ｉ_ｒｅｆに対応する基準出力電流Ｉ_ＲＥＦを出力し、しきい値電圧モニタ回路部２０は基準出力電流Ｉ_ＲＥＦに対応する制御出力電圧Ｖ_ＲＥＦを発生して出力する。ここで、製造プロセスを変化させてトランジスタサイズなどを変化させることより、係数α、βを変化させて温度変化に対して基準出力電流Ｉ_ｒｅｆを一定にすることができる。

図３１は本発明の第７の実施形態の第３の変形例に係るサブスレッショルドディジタルＣＭＯＳ回路のための遅延バラツキ補正回路の構成を示すブロック図である。図３１に示すように、ｎＭＯＳ構成電源回路５１と、カレントミラー部２１と、しきい値電圧モニタ回路部２０とを備えて、遅延バラツキ補正回路であるしきい値電圧モニタ回路１Ｂを構成してもよい。

図３２は本発明の第７の実施形態の第４の変形例に係るサブスレッショルドディジタルＣＭＯＳ回路のための遅延バラツキ補正回路の構成を示すブロック図である。図３２に示すように、ｐＭＯＳ構成電源回路５２Ｂと、カレントミラー部２１と、しきい値電圧モニタ回路部２０とを備えて、遅延バラツキ補正回路であるしきい値電圧モニタ回路１Ｃを構成してもよい。

図３３は本発明の第７の実施形態の第４の変形例に係るサブスレッショルドディジタルＣＭＯＳ回路のための遅延バラツキ補正回路の構成を示すブロック図である。図３３に示すように、ｐＭＯＳ構成電源回路５２Ｃと、カレントミラー部２１と、しきい値電圧モニタ回路部２０とを備えて、遅延バラツキ補正回路であるしきい値電圧モニタ回路１Ｄを構成してもよい。

以上説明したように、微小電流発生回路として用いる基準電流源回路としては以下の２種類の電流源回路を用いることができる。
（Ａ）いわゆるオグエイらの電流源回路（例えば図６の電流源回路部１０）
出力電流の式にしきい値電圧が含まれないので、ある程度プロセスバラツキは抑えられる。温度依存性は残るが、ほとんど変わらないので、問題はほとんどないと考えられる。
（Ｂ）基準電流源（電子移動度依存電流とホール移動度依存電流とを用いる。例えば図２９及び図３０参照。）
出力電流はプロセスバラツキに対して安定である。また、電流の温度依存性もほとんどない。しかしながら、サブスレッショルドディジタルＣＭＯＳ回路２の電気特性により、温度変化に対して電流特性が変化する。すなわち、基準電流でバイアスしても若干の温度特性が残る。

以上のことより、微小電流源回路として以下の３つのタイプを用いることができる。
（Ａ）いわゆるオグエイらの電流源回路
既存の電流源回路であって、バラツキの問題が懸念されるが用いることができる。
（Ｂ）電子又はホール移動度依存電流源回路
既存の電流源回路であるが、バラツキ耐性が向上するという効果を有する。
（Ｃ）基準電流源回路を応用した温度依存性調整型電流源回路
電子移動度とホール移動度に依存する電流源回路を利用した既存の電流源回路であって、バラツキ耐性が向上し、温度特性も制御できるという効果を有する。ここで、基準電流を利用しても温度特性係数はプラスになる。逆に言うと、温度特性を一定にするためには、微小電流の温度特性を負にする必要がある。電子移動度とホール移動度に依存した電流を利用した基準電流源回路ではホール移動度に依存した電流を多めに引き算してやることで、負の依存性を示す電流を生成することができる。これを利用すれば、温度特性も制御できるようになる（例えば図３０の回路参照。）。

図３４は各実施形態で用いるサブスレッショルドディジタルＣＭＯＳ回路で用いるｐＭＯＳＦＥＴの構造を示す斜視図である。ここでは、ｐＭＯＳＦＥＴの製造プロセスの概要と、しきい値電圧の設定方法とについて以下に説明する。なお、以下ではｐＭＯＳＦＥＴについて説明しているが、ｎＭＯＳＦＥＴも同様であり、詳細説明を省略する。

図３４において、ｐ型半導体基板６０においてｎ＋型不純物を注入することによりｎウェル６１を生成した後、当該ｎウェル６１上にゲート酸化膜６２を形成し、その上にゲート幅Ｗのゲート電極６３を形成する。ゲート電極６３の両側に高濃度のｐ＋不純物を注入することによりソース電極６４及びドレイン６５を形成する。また、ｎウェル６１にｎ型の電源端子６６を形成する。各電極６３〜６５及び電源電極６６に所定の電圧を印加すると、ｎウェル６１であって電極６４，６５の直下には空乏層６７が形成されるとともに、ゲート酸化膜６２の直下に反転チャネル６８が形成される。ここで、しきい値電圧Ｖ_ＴＨは次式で表される。

ここで、Ｖ_ｆｂはフラットバンド電圧、φ_Ｂはフェルミ準位、ε_ｓｉは例えばシリコン基板にてなる誘電体基板６０の比誘電率、ｑは電荷量、Ｎａはチャネルの不純物量、Ｃ_ＯＸはゲート酸化膜６２の容量である。式（５４）から明らかなように、例えばパラメータＮａ、ε_ｓｉ、Ｃ_ＯＸを製造プロセスにより変化させることにより、しきい値電圧Ｖ_ＴＨを変化させて設定できる。また、基板電圧であるｎウェル６１の電圧をソース電圧Ｖ_Ｓよりも高くすることにより、例えばフェルミ準位を変化させることができ、これによりしきい値電圧Ｖ_ＴＨを変化させて設定できる。以上の方法を用いることにより、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値を例えば０．１Ｖ以上となるように設定することができる。

以上詳述したように、本発明に係るサブスレッショルドディジタルＣＭＯＳ回路のための電源電圧制御回路及び方法によれば、電源装置の電源電圧に基づいて、微小電流を発生する微小電流発生回路と、上記発生された微小電流に基づいて、上記遅延時間のバラツキを補正するためのｐＭＯＳＦＥＴ又はｎＭＯＳＦＥＴのしきい値電圧の変化を含む制御出力電圧を発生して、制御された電源電圧として上記サブスレッショルドディジタルＣＭＯＳ回路に対して供給する制御出力電圧発生回路とを備えたので、ＭＯＳＦＥＴのしきい値電圧をオンチップでモニタリングを行い、それをＣＭＯＳ回路の電源電圧に反映させることで、サブスレッショルド領域で動作するサブスレッショルドＣＭＯＳ回路の遅延バラツキを補正でき、全体の回路の消費電力を削減できる。

１，１−１〜１−４，１Ａ，１Ｂ，１Ｃ…しきい値電圧モニタ回路（遅延バラツキ補正回路）、
２…サブスレッショルドディジタルＣＭＯＳ回路、
３…電圧バッファ回路、
１０…電流源回路部、
１０Ａ…基準電流源回路、
２０、２０−１〜２０−４…しきい値電圧モニタ回路部、
２１…カレントミラー部、
２２，２３，２４，２５…しきい値電圧モニタ部、
３１〜３５…インバータ、
４１…ボルテージフォロア回路、
４２…レギュレータ回路、
５１，５１Ａ…ｐＭＯＳ構成電源回路、
５２，５２Ａ…ｎＭＯＳ構成電源回路、
５３，５３Ａ…電流減算回路、
６０…ｐ型半導体基板、
６１…ｎウェル、
６２…ゲート酸化膜、
６３…ゲート電極、
６４…ソース電極、
６５…ドレイン電極、
６６…電源電極、
６７…空乏層、
６８…反転チャネル、
１０１ＳＮ，１０１ＳＰ，１０１ＳＰＡ…スタートアップ回路、
２０１…微小電流発生回路、
Ａ１…オペアンプ、
Ｃ５１０…キャパシタ、
Ｑ１〜Ｑ５１０…ＭＯＳＦＥＴ、
ＭＰ１，Ｑ９１Ｈ…ｐチャンネルＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）、
ＭＮ１，Ｑ９２Ｈ…ｎチャンネルＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）、
Ｔ１〜Ｔ２２…端子、
ｐ−ＨＶＴ…ｐタイプ高しきい値電圧デバイス、
ｎ−ＨＶＴ…ｎタイプ高しきい値電圧デバイス。

Claims (27)

1. それぞれｐＭＯＳＦＥＴとｎＭＯＳＦＥＴにてなる複数のＣＭＯＳ回路を備えて所定の遅延時間でサブスレッショルド領域で動作するサブスレッショルドディジタルＣＭＯＳ回路に対して、制御出力電圧を制御された電源電圧として供給する電源電圧制御回路であって、
   上記サブスレッショルドディジタルＣＭＯＳ回路は、
   （Ａ）上記ＣＭＯＳ回路の遅延時間のうち、ｐＭＯＳＦＥＴの立ち上がり時間によって決定される割合ｗが実質的に１となる一方、ｎＭＯＳＦＥＴの立ち下がり時間によって遅延時間が決定される割合（１−ｗ）が実質的に０となるように、もしくは
   （Ｂ）上記ＣＭＯＳ回路の遅延時間のうち、ｐＭＯＳＦＥＴの立ち上がり時間によって決定される割合ｗが実質的に０となる一方、ｎＭＯＳＦＥＴの立ち下がり時間によって遅延時間が決定される割合（１−ｗ）が実質的に１となるように、
   ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が所定値以上に設定され、
   上記電源電圧制御回路は、
   電源装置の電源電圧に基づいて、所定の微小電流を発生する微小電流発生回路と、
   上記発生された微小電流に基づいて、上記遅延時間のバラツキを補正するためのｐＭＯＳＦＥＴ又はｎＭＯＳＦＥＴのしきい値電圧の変化を含む制御出力電圧を発生して、制御された電源電圧として上記サブスレッショルドディジタルＣＭＯＳ回路に対して供給する制御出力電圧発生回路とを備えたことを特徴とする、サブスレッショルドディジタルＣＭＯＳ回路のための電源電圧制御回路。
2. 上記サブスレッショルドディジタルＣＭＯＳ回路は、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が０．１Ｖ以上であるように設定されたことを特徴とする請求項１記載の電源電圧制御回路。
3. 上記微小電流発生回路は、
   電源装置の電源電圧に基づいて所定の電流源を用いて上記微小電流を発生する電流源回路と、
   上記電流源回路により発生された微小電流に対応しかつ実質的に同一の微小電流を発生するカレントミラー回路とを備えたことを特徴とする請求項１又は２記載の電源電圧制御回路。
4. 上記電流源回路は、電流生成用ｎＭＯＳＦＥＴを備え、電子移動度に依存する出力電流の温度特性を有して第１の電流を生成する第１の電源回路を含むことを特徴とする請求項３記載の電源電圧制御回路。
5. 上記電流源回路は、電流生成用ｐＭＯＳＦＥＴを備え、ホール移動度に依存する出力電流の温度特性を有して第２の電流を生成する第２の電源回路を含むことを特徴とする請求項３記載の電源電圧制御回路。
6. 上記電流源回路は、
   電流生成用ｎＭＯＳＦＥＴを備え、電子移動度に依存する出力電流の温度特性を有して第１の電流を生成する第１の電源回路と、
   電流生成用ｐＭＯＳＦＥＴを備え、ホール移動度に依存する出力電流の温度特性を有して第２の電流を生成する第２の電源回路と、
   上記第１の電流から上記第２の電流を減算することにより基準電流を生成する電流減算回路とを備えたことを特徴とする請求項３記載の電源電圧制御回路。
   
   
7. 上記第１の電源回路と上記第２の電源回路はそれぞれスタートアップ回路をさらに備え、
   上記スタートアップ回路は、
   上記第１の電源回路と上記第２の電源回路の非動作時を検出する検出回路と、
   上記検出回路により上記第１の電源回路と上記第２の電源回路の非動作時が検出されたとき、上記第１の電源回路と上記第２の電源回路に所定の電流を流すことにより上記第１の電源回路と上記第２の電源回路を起動する起動トランジスタ回路とを備えたことを特徴とする請求項６記載の電源電圧制御回路。
8. 上記第１の電源回路と上記第２の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する電流供給回路を備え、
   上記電流供給回路は、
   電源電圧から所定の微小電流を発生する微小電流発生回路と、
   上記発生された微小電流に対応する微小電流をバイアス動作電流として発生する第３のカレントミラー回路とを備えたことを特徴とする請求項７記載の電源電圧制御回路。
9. 上記第１の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する第１の電流供給回路を備え、
   上記第１の電流供給回路は、
   電源電圧から所定の微小電流を発生する微小電流発生回路と、
   上記発生された微小電流に対応する微小電流をバイアス動作電流として発生する第３のカレントミラー回路とを備え、
   上記第２の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する第２の電流供給回路を備え、
   上記第２の電流供給回路は、
   上記第２の電源回路の起動後の動作電流に対応する電流をバイアス動作電流として発生する第４のカレントミラー回路とを備えたことを特徴とする請求項７記載の基準電流源回路。
10. 上記サブスレッショルドディジタルＣＭＯＳ回路のｐＭＯＳＦＥＴの典型値におけるしきい値電圧が、上記サブスレッショルドディジタルＣＭＯＳ回路のｎＭＯＳＦＥＴの典型値におけるしきい値電圧よりも高い場合であって、
    上記制御出力電圧発生回路は、接地されたゲートと、接地されたドレインと、上記微小電流発生回路に接続されたソースとを有するｐＭＯＳＦＥＴを備えたことを特徴とする請求項１乃至９のうちのいずれか１つに記載の電源電圧制御回路。
11. 上記サブスレッショルドディジタルＣＭＯＳ回路のｎＭＯＳＦＥＴの典型値におけるしきい値電圧が、上記サブスレッショルドディジタルＣＭＯＳ回路のｐＭＯＳＦＥＴの典型値におけるしきい値電圧よりも高い場合であって、
    上記制御出力電圧発生回路は、上記微小電流発生回路に接続されたゲートと、上記微小電流発生回路に接続されたドレインと、接地されたソースとを有するｎＭＯＳＦＥＴを備えたことを特徴とする請求項１乃至９のうちのいずれか１つに記載の電源電圧制御回路。
12. 上記サブスレッショルドディジタルＣＭＯＳ回路のｐＭＯＳＦＥＴがｐタイプ高しきい値デバイスである場合であって、
    上記制御出力電圧発生回路は、接地されたゲートと、接地されたドレインと、上記微小電流発生回路に接続されたソースとを有するｐタイプ高しきい値デバイスを備えたことを特徴とする請求項１乃至９のうちのいずれか１つに記載の電源電圧制御回路。
13. 上記サブスレッショルドディジタルＣＭＯＳ回路のｎＭＯＳＦＥＴがｎタイプ高しきい値デバイスである場合であって、
    上記制御出力電圧発生回路は、上記微小電流発生回路に接続されたゲートと、上記微小電流発生回路に接続されたドレインと、接地されたソースとを有するｎタイプ高しきい値デバイスを備えたことを特徴とする請求項１乃至９のうちのいずれか１つに記載の電源電圧制御回路。
14. 上記電源電圧制御回路はさらに、
    上記制御出力電圧発生回路と上記サブスレッショルドディジタルＣＭＯＳ回路との間に挿入され、上記制御出力電圧に基づいて、上記制御出力電圧に対応する電源電圧を発生して上記サブスレッショルドディジタルＣＭＯＳ回路に対して供給する電圧バッファ回路を備えたことを特徴とする請求項１乃至１３のうちのいずれか１つに記載の電源電圧制御回路。
15. 上記電源電圧制御回路はさらに、
    上記制御出力電圧発生回路と上記サブスレッショルドディジタルＣＭＯＳ回路との間に挿入され、上記制御出力電圧に基づいて、上記制御出力電圧に対応する電圧を発生し、発生した電圧を調整し、調整された電源電圧を発生して上記サブスレッショルドディジタルＣＭＯＳ回路に対して供給するレギュレータ回路を備えたことを特徴とする請求項１乃至１３のうちのいずれか１つに記載の電源電圧制御回路。
16. 上記サブスレッショルドディジタルＣＭＯＳ回路は、製造プロセスにより、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が０．１Ｖ以上であるように設定されたことを特徴とする請求項１乃至１５のうちのいずれか１つに記載の電源電圧制御回路。
17. 上記サブスレッショルドディジタルＣＭＯＳ回路は、基板電圧を変化することにより、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が０．１Ｖ以上であるように設定されたことを特徴とする請求項１乃至１５のうちのいずれか１つに記載の電源電圧制御回路。
18. それぞれｐＭＯＳＦＥＴとｎＭＯＳＦＥＴにてなる複数のＣＭＯＳ回路を備えて所定の遅延時間でサブスレッショルド領域で動作し、サブスレッショルドディジタルＣＭＯＳ回路に対して制御出力電圧を制御された電源電圧として供給する電源電圧制御方法であって、
    上記サブスレッショルドディジタルＣＭＯＳ回路は、
    （Ａ）上記ＣＭＯＳ回路の遅延時間のうち、ｐＭＯＳＦＥＴの立ち上がり時間によって決定される割合ｗが実質的に１となる一方、ｎＭＯＳＦＥＴの立ち下がり時間によって遅延時間が決定される割合（１−ｗ）が実質的に０となるように、もしくは
    （Ｂ）上記ＣＭＯＳ回路の遅延時間のうち、ｐＭＯＳＦＥＴの立ち上がり時間によって決定される割合ｗが実質的に０となる一方、ｎＭＯＳＦＥＴの立ち下がり時間によって遅延時間が決定される割合（１−ｗ）が実質的に１となるように、
    ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が所定値以上に設定され、
    上記電源電圧制御方法は、
    電源装置の電源電圧に基づいて所定の微小電流を発生するステップと、
    上記発生された微小電流に基づいて、上記遅延時間のバラツキを補正するためのｐＭＯＳＦＥＴ又はｎＭＯＳＦＥＴのしきい値電圧の変化を含む制御出力電圧を発生して、制御された電源電圧として上記サブスレッショルドディジタルＣＭＯＳ回路に対して供給するステップとを含むことを特徴とする、サブスレッショルドディジタルＣＭＯＳ回路のための電源電圧制御方法。
19. 上記微小電流を発生するステップは、
    電流源回路を用いて、電源装置の電源電圧に基づいて上記微小電流を発生するステップと、
    カレントミラー回路を用いて、上記電流源回路により発生された微小電流に対応しかつ実質的に同一の微小電流を発生するステップとを含むことを特徴とする請求項１８記載の電源電圧制御方法。
20. 上記サブスレッショルドディジタルＣＭＯＳ回路のｐＭＯＳＦＥＴの典型値におけるしきい値電圧が、上記サブスレッショルドディジタルＣＭＯＳ回路のｎＭＯＳＦＥＴの典型値におけるしきい値電圧よりも高い場合であって、
    上記制御出力電圧を発生するステップは、接地されたゲートと、接地されたドレインと、上記微小電流発生回路に接続されたソースとを有するｐＭＯＳＦＥＴを用いて、上記制御出力電圧を発生することを特徴とする請求項１８又は１９記載の電源電圧制御方法。
21. 上記サブスレッショルドディジタルＣＭＯＳ回路のｎＭＯＳＦＥＴの典型値におけるしきい値電圧が、上記サブスレッショルドディジタルＣＭＯＳ回路のｐＭＯＳＦＥＴの典型値におけるしきい値電圧よりも高い場合であって、
    上記制御出力電圧を発生するステップは、上記微小電流発生回路に接続されたゲートと、上記微小電流発生回路に接続されたドレインと、接地されたソースとを有するｎＭＯＳＦＥＴを用いて、上記制御出力電圧を発生することを特徴とする請求項１８又は１９記載の電源電圧制御方法。
22. 上記サブスレッショルドディジタルＣＭＯＳ回路のｐＭＯＳＦＥＴがｐタイプ高しきい値デバイスである場合であって、
    上記制御出力電圧を発生するステップは、接地されたゲートと、接地されたドレインと、上記微小電流発生回路に接続されたソースとを有するｐタイプ高しきい値デバイスを用いて、上記制御出力電圧を発生することを特徴とする請求項１８又は１９記載の電源電圧制御方法。
23. 上記サブスレッショルドディジタルＣＭＯＳ回路のｎＭＯＳＦＥＴがｎタイプ高しきい値デバイスである場合であって、
    上記制御出力電圧を発生するステップは、上記微小電流発生回路に接続されたゲートと、上記微小電流発生回路に接続されたドレインと、接地されたソースとを有するｎタイプ高しきい値デバイスを用いて、上記制御出力電圧を発生することを特徴とする請求項１８又は１９記載の電源電圧制御方法。
24. 上記電源電圧制御方法はさらに、
    上記制御出力電圧を発生するステップの後において、電圧バッファ回路を用いて、上記制御出力電圧に基づいて、上記制御出力電圧に対応する電源電圧を発生して上記サブスレッショルドディジタルＣＭＯＳ回路に対して供給するステップを含むことを特徴とする請求項１８乃至２３のうちのいずれか１つに記載の電源電圧制御方法。
25. 上記電源電圧制御方法はさらに、
    上記制御出力電圧を発生するステップの後において、レギュレータ回路を用いて、上記制御出力電圧に基づいて、上記制御出力電圧に対応する電圧を発生し、発生した電圧を調整し、調整された電源電圧を発生して上記サブスレッショルドディジタルＣＭＯＳ回路に対して供給するステップを含むことを特徴とする請求項１８乃至２３のうちのいずれか１つに記載の電源電圧制御方法。
26. 上記サブスレッショルドディジタルＣＭＯＳ回路は、製造プロセスにより、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が０．１Ｖ以上であるように設定されたことを特徴とする請求項１８乃至２５のうちのいずれか１つに記載の電源電圧制御方法。
27. 上記サブスレッショルドディジタルＣＭＯＳ回路は、基板電圧を変化することにより、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が０．１Ｖ以上であるように設定されたことを特徴とする請求項１８乃至２５のうちのいずれか１つに記載の電源電圧制御方法。

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