JP2010206427A - Cmosインバータ回路 - Google Patents
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Abstract
【課題】低電圧CMOSインバータ回路における製造プロセスバラツキや温度バラツキの影響をオンチップで検知して、製造プロセスバラツキや温度バラツキの影響をキャンセル補正し、論理反転閾値のバラツキを大幅に抑制する低電圧CMOSインバータ回路を提供する。
【解決手段】pMOSFETの論理反転閾値とnMOSFETの論理反転閾値のプロセスバラツキによる変動の差電圧を、そのまま出力電圧変動とする閾値電圧差バラツキモニタ回路を備え、前記閾値電圧差バラツキモニタ回路の出力電圧をCMOSインバータの電源ラインに供給する。また、CMOSインバータ回路における出力電圧の後段に、さらに論理値レベル補正部が設けられ、電源電圧の変動を抑制する。
【選択図】図8
【解決手段】pMOSFETの論理反転閾値とnMOSFETの論理反転閾値のプロセスバラツキによる変動の差電圧を、そのまま出力電圧変動とする閾値電圧差バラツキモニタ回路を備え、前記閾値電圧差バラツキモニタ回路の出力電圧をCMOSインバータの電源ラインに供給する。また、CMOSインバータ回路における出力電圧の後段に、さらに論理値レベル補正部が設けられ、電源電圧の変動を抑制する。
【選択図】図8
Description
本発明は、CMOS(Complementary Metal Oxide Semiconductor)インバータの論理反転しきい値バラツキの補正回路技術に関するものである。
半導体集積回路(LSI)の消費電力を低くするために、n チャネルMOSとp チャネルMOSを同時に使ったCMOSディジタル回路が多用されており、携帯電話やディジタルカメラなど様々な製品に用いられている。CMOSディジタル回路では、更なる消費電力の要求から、低電力動作のCMOS回路が必要とされている。CMOSディジタル回路の消費電力Pは、P=α・fclk・CL・V2 DD (α:活性化率、fclk:クロック周波数、CL:負荷容量、VDD:電源電圧)で表される。従って、低消費電力を実現するためには、消費電力Pにおいて、電源電圧(VDD)を低下されるか、負荷容量(CL)を小さくするか、クロック(fclk)を遅くするか、活性化率(α)を下げる必要がある。CMOSディジタル回路の低消費電力化としては、電源電圧を低下させる傾向にある。しかしながら、CMOSディジタル回路では、低電圧動作時に動作がばらつく現象があり、特に、製造プロセスに起因するプロセスパラツキや、温度変化の影響に起因する温度バラツキは重要な問題である。
CMOSディジタル回路において最も基本的な回路である低電圧CMOSインバータ回路(論理反転回路)を図1に示す。図1(1)に示す回路において、VddとVssは電源線(VddはVssに対して、0.5〜1.0V程度の電位差を有する)で、VINが入力信号線であり、VOUTが出力信号線である。Vdd側がpMOSFET(p−channel Metal Oxide Semiconductor Field
Effect Transistor)MPであり、Vss側がnMOSFET(n−channel Metal Oxide Semiconductor Field
Effect Transistor)MNである。入力VINがVssと同じ電位を持つとき、上のPMOSFETがオンになり、下のnMOSFETがオフになる。このとき、出力VOUTの電位はVddとほぼ等しくなる。また、入力VINがVddと同じ電位を持つとき、上のpMOSFETがオフになり、下のnMOSFETがオンになる。このため、出力VOUTの電位はVssとほぼ等しくなる。このように、入力VINと反対の電位が出力VOUTに現れることになる。
Effect Transistor)MPであり、Vss側がnMOSFET(n−channel Metal Oxide Semiconductor Field
Effect Transistor)MNである。入力VINがVssと同じ電位を持つとき、上のPMOSFETがオンになり、下のnMOSFETがオフになる。このとき、出力VOUTの電位はVddとほぼ等しくなる。また、入力VINがVddと同じ電位を持つとき、上のpMOSFETがオフになり、下のnMOSFETがオンになる。このため、出力VOUTの電位はVssとほぼ等しくなる。このように、入力VINと反対の電位が出力VOUTに現れることになる。
低電圧CMOSインバータ回路の入出力特性を図1(2)に示す。この例では、電源電圧Vddは450mVである。図1(2)に示すように、この例では、入力VINの電位が0.15Vを超えた場合に、出力VOUTの電位が電源電圧Vddの0.45Vから0Vに変化する。すなわち、“0”と“1”の論理を判定する入力電位(論理反転閾値の入力電位)が0.15Vとなっている。
しかしながら、実際のところ、低電圧CMOSインバータ回路においては、製造プロセスバラツキや温度バラツキの影響で、図2に示されるように、論理反転閾値の変動がある。図2(1)は、製造プロセスバラツキを考慮したCMOSインバータ回路の論理反転閾値をモンテカルロシュミレーションにより測定した結果である。上記のモンテカルロシュミレーションは、半導体ベンダが供給する500パターンのプロセス条件を統計的確立に基づいて設定し、モンテカルロ法によりシュミレーションしたものである。図2(1)から、論理反転閾値には、入力電位が0.05〜0.25Vまでの約200mVの変動があることが理解できる。
また、図2(2)は、温度変化の影響によるCMOSインバータ回路の論理反転閾値の変動を示したものである。温度は、−20℃、27℃、100℃の3種類を測定している。温度変化の影響による論理反転閾値の変動は、図2(1)に示された製造プロセスバラツキほど大きくないが、変動していることが理解できる。
また、図2(2)は、温度変化の影響によるCMOSインバータ回路の論理反転閾値の変動を示したものである。温度は、−20℃、27℃、100℃の3種類を測定している。温度変化の影響による論理反転閾値の変動は、図2(1)に示された製造プロセスバラツキほど大きくないが、変動していることが理解できる。
上述したように、CMOSインバータ回路の論理反転閾値は、製造プロセスバラツキや温度バラツキの影響により変動する。しかし、製造プロセスバラツキや動作温度バラツキに伴う論理反転閾値の変動による回路動作特性の予測や保証は困難である。従って、温度補償や回路設計アーキテクチャによるプロセスバラツキ補正を行う必要がある。
従来技術では、CMOSインバータ回路の電源電圧を2種類の定電圧を使用して制御する方法や、クロック周波数を変化させる方法により、論理反転閾値の変動を少なくし、回路動作の安定性を確保する技術が知られている。しかしながら、これらの技術では、使用する電圧やクロックがバラツキの原因に基づいたものではないため、バラツキの本質的な改善であるとは言えない。
また、CMOSインバータ回路の入出力を短絡し、その信号を用いてトランジスタの基板電位を変化させることで、プロセス変動によるバラツキを改善する技術が知られている(例えば、特許文献1を参照)。しかしながら、基板電位に対するバラツキ改善の効果は小さいことが知られており、またリーク電流を増加させるといった問題点もある。
また、CMOSインバータ回路の入出力を短絡し、その信号を用いてトランジスタの基板電位を変化させることで、プロセス変動によるバラツキを改善する技術が知られている(例えば、特許文献1を参照)。しかしながら、基板電位に対するバラツキ改善の効果は小さいことが知られており、またリーク電流を増加させるといった問題点もある。
上記問題に鑑みて、本発明は、低電圧CMOSインバータ回路における製造プロセスバラツキや温度バラツキの影響をオンチップで検知して、製造プロセスバラツキや温度バラツキの影響をキャンセル補正し、論理反転閾値のバラツキを大幅に抑制する低電圧CMOSインバータ回路を提供することを目的とする。
本発明者らは、様々な検討を重ねた結果、本発明の低電圧CMOSインバータ回路を完成した。すなわち、上記問題を解決すべく、本発明のCMOSインバータ回路は、pMOSFETの論理反転閾値とnMOSFETの論理反転閾値のプロセスバラツキによる変動の差電圧を、そのまま出力電圧変動とする閾値電圧差バラツキモニタ回路を備え、前記閾値電圧差バラツキモニタ回路の出力電圧をCMOSインバータの電源ラインに供給する回路構成とされる。
かかる構成によれば、閾値電圧差バラツキモニタ回路がプロセスバラツキをオンラインで検知し、その出力電圧をCMOSインバータ回路の電源電圧として用いることにより、論理反転閾値の入力電圧のプロセスバラツキをキャンセル補正することができる。
また、本発明のCMOSインバータ回路における閾値電圧差バラツキモニタ回路は、具体的構成態様としては、
1)カレントミラー部と、電流源回路部と、閾値電圧差モニタ部と、から構成され、
2)閾値電圧差モニタ部は、
2−1)ドレイン端子が電源に接続され、ゲート端子が前記カレントミラー部の電流出力端子と接続され、ソース端子が回路の出力電圧VOUTと接続された第1のnMOSFETと、
2−2)ドレイン端子が回路の出力電圧VOUTと接続され、ゲート端子が前記電流源回路部と接続され、ソース端子がグランドと接続された第2のnMOSFETと、
2−3)ソース端子が前記カレントミラー部の電流出力端子と接続され、ゲート端子が制御用電圧VREFと接続され、ドレイン端子がグランドと接続された第1のpMOSFETと、から構成されており、
3)回路の出力電圧VOUTと、制御用電圧VREFと、第1のpMOSFETのゲート−ソース間電圧と、第2のnMOSFETのゲート−ソース間電圧とが、閉ループを構成するようになされている。
1)カレントミラー部と、電流源回路部と、閾値電圧差モニタ部と、から構成され、
2)閾値電圧差モニタ部は、
2−1)ドレイン端子が電源に接続され、ゲート端子が前記カレントミラー部の電流出力端子と接続され、ソース端子が回路の出力電圧VOUTと接続された第1のnMOSFETと、
2−2)ドレイン端子が回路の出力電圧VOUTと接続され、ゲート端子が前記電流源回路部と接続され、ソース端子がグランドと接続された第2のnMOSFETと、
2−3)ソース端子が前記カレントミラー部の電流出力端子と接続され、ゲート端子が制御用電圧VREFと接続され、ドレイン端子がグランドと接続された第1のpMOSFETと、から構成されており、
3)回路の出力電圧VOUTと、制御用電圧VREFと、第1のpMOSFETのゲート−ソース間電圧と、第2のnMOSFETのゲート−ソース間電圧とが、閉ループを構成するようになされている。
かかる構成によれば、回路の出力電圧VOUTは、論理反転閾値の差電圧を検知でき、プロセスバラツキや温度変化バラツキをオンチップで検出可能とすることができる。
また、本発明のCMOSインバータ回路は、好適には、閾値電圧差バラツキモニタ回路を備えたCMOSインバータ回路において、CMOSインバータ回路における出力電圧の後段に論理値レベル補正部が設けられ、電源電圧の変動を抑制する。
CMOSインバータ回路における出力電圧の論理値レベルの補正を行うことにより、CMOSインバータ回路の出力電圧VOUTのバラツキ変動を抑制することが可能である。
ここで、論理値レベル補正部は、少なくとも2セットのCMOSインバータ回路がカスケードに連結されたものであることが好ましい態様である。2セットのCMOSインバータ回路というシンプルな構成により、バラツキを補正できるからである。
ここで、論理値レベル補正部は、少なくとも2セットのCMOSインバータ回路がカスケードに連結されたものであることが好ましい態様である。2セットのCMOSインバータ回路というシンプルな構成により、バラツキを補正できるからである。
また、本発明のCMOSインバータ回路における閾値電圧差バラツキモニタ回路は、好適には、各LSIチップ内に1つ搭載される。閾値電圧差バラツキモニタ回路の搭載による面積オーバヘッドを低減するためである。
本発明によれば、低電圧CMOSインバータ回路における製造プロセスバラツキや温度バラツキの影響をキャンセル補正し、論理反転閾値のバラツキを大幅に抑制できるといった効果を有する。
以下、本発明の実施の形態について、図面を参照しながら詳細に説明していく。
先ず、低電圧CMOSインバータ回路の論理反転閾値のバラツキについて、図式を示しながら説明する。CMOSインバータ回路は、通常、MOSFETの強反転領域 (トランジスタのゲート・ソース間電圧が閾値電圧以上の電圧で動作する領域)の動作を前提としている。CMOSインバータ回路の通常動作においては、反転論理閾値の時点での入力電位VIN,THは、nMOSFETのドレイン電流IN(下記数式(1)を参照)と、pMOSFETのドレイン電流IP(下記数式(2)を参照)が等しくなることから、下記数式(3)で示される。
先ず、低電圧CMOSインバータ回路の論理反転閾値のバラツキについて、図式を示しながら説明する。CMOSインバータ回路は、通常、MOSFETの強反転領域 (トランジスタのゲート・ソース間電圧が閾値電圧以上の電圧で動作する領域)の動作を前提としている。CMOSインバータ回路の通常動作においては、反転論理閾値の時点での入力電位VIN,THは、nMOSFETのドレイン電流IN(下記数式(1)を参照)と、pMOSFETのドレイン電流IP(下記数式(2)を参照)が等しくなることから、下記数式(3)で示される。
上記の数式において、βP、βNはそれぞれpMOSFETの利得係数、nMOSFETの利得係数である。この利得係数は、基板やキャリアの種類、ゲート絶縁膜の厚さなどに関連し、プロセス技術に依存する。利得係数が大きいほどMOSFETの電流が流れやすくなる。また、VTHPやVTHNは、図3の低電圧CMOSインバータ回路の入出力特性に示すように、それぞれpMOSFETの論理反転閾値電位、nMOSFETの論理反転閾値電位である。
上記の数式(3)において、CMOSインバータ回路の通常動作における反転論理閾値の時点の入力電位VIN,THは、pMOSFETの利得係数(βP)、nMOSFETの利得係数(βN)が等しく設計されることにより、下記数式(4)のように近似できる。
また、低電圧CMOSインバータ回路において、サブスレッショルド領域(トランジスタのゲート・ソース間電圧が閾値電圧以下の電圧で動作する領域)動作を前提とした回路設計を行うことで低消費電力化を実現する試みがなされている。MOSFETのサブスレッショルド電流はナノアンペア(nA)オーダーの微小電流であるため、回路システムをマイクロワット(μW)オーダーの極低消費電力で構成することができる。
この低電圧CMOSインバータ回路のサブスレッショルド領域動作においては、反転論理閾値の時点での入力電位VIN,THは、nMOSFETのドレイン電流IN(サブスレッショルド領域動作の場合、下記数式(5)のようにサブスレッショルド電流は指数関数で近似できる)と、pMOSFETのドレイン電流IP(サブスレッショルド領域動作の場合、下記数式(6)のようにサブスレッショルド電流は指数関数で近似できる)が等しくなることから、下記数式(7)で示される。
この低電圧CMOSインバータ回路のサブスレッショルド領域動作においては、反転論理閾値の時点での入力電位VIN,THは、nMOSFETのドレイン電流IN(サブスレッショルド領域動作の場合、下記数式(5)のようにサブスレッショルド電流は指数関数で近似できる)と、pMOSFETのドレイン電流IP(サブスレッショルド領域動作の場合、下記数式(6)のようにサブスレッショルド電流は指数関数で近似できる)が等しくなることから、下記数式(7)で示される。
上記の数式において、I0P,I0Nは、それぞれpMOSFETのサブスレッショルド電流の前置係数、nMOSFETのサブスレッショルド電流の前置係数である。また、ηはゲート酸化膜容量と空乏層容量に起因するデバイス構造由来の定数であり、VTは熱電圧である。
上記の数式(7)において、CMOSインバータ回路のサブスレッショルド領域動作における反転論理閾値の時点の入力電位VIN,THは、pMOSFETのサブスレッショルド電流の前置係数(I0P)、nMOSFETのサブスレッショルド電流の前置係数(I0N)が等しく設計されることにより、第2項が無視でき、下記数式(8)のように近似できる。
以上より、低電圧CMOSインバータ回路の論理反転閾値の入力電位VIN,THは、上記の数式(4)や(8)に示されるように、nMOSFETの閾値電圧(VTHN),pMOSFETの閾値電圧(VTHP)によって決定されることが理解できる。
すなわち、低電圧CMOSインバータ回路の論理反転閾値電圧は、nMOSFETとpMOSFETの閾値電圧の差電圧に依存するのである。
すなわち、低電圧CMOSインバータ回路の論理反転閾値電圧は、nMOSFETとpMOSFETの閾値電圧の差電圧に依存するのである。
また、上述したように、MOSFETの論理反転動作は、製造プロセスバラツキや温度変化によるバラツキがあることから、MOSFETの閾値電圧を下記数式(9)で表現する。ここで、VTH,TYPは、閾値電圧におけるバラツキ変動が正規分布に従うとした場合の典型的な値を示す。
上記数式(9)で、κは温度係数であり、Tは絶対温度である。この数式(9)で表現されるnMOSFETの閾値電圧(VTHN),pMOSFETの閾値電圧(VTHP)を数式(4)や(8)に代入すると、下記数式(10)を導きだせる。数式(10)において、ΔVIN,THはCMOSインバータ回路の論理反転閾値の入力電位の変化項であり、またΔVTHN,ΔVTHPはそれぞれnMOSFETの閾値電圧(VTHN)の変化項,pMOSFETの閾値電圧(VTHP)の変化項である。またκN、κPは、それぞれnMOSFETの温度係数,pMOSFETの温度係数である。
また、V´DDは設計した論理閾値で、V´DD=VDD−VTHP,TYP+VTHN,TYPである。ここで、VTHP,TYP,VTHN,TYPは、それぞれnMOSFETの典型的な閾値電圧,pMOSFETの典型的な閾値電圧である。
また、V´DDは設計した論理閾値で、V´DD=VDD−VTHP,TYP+VTHN,TYPである。ここで、VTHP,TYP,VTHN,TYPは、それぞれnMOSFETの典型的な閾値電圧,pMOSFETの典型的な閾値電圧である。
上記数式(10)に示されるように、低電圧CMOSインバータ回路の論理反転閾値の変動は、プロセスバラツキ項(pMOSFETとnMOSFETのそれぞれの閾値電圧のバラツキの差)と温度変化項に依存する。このことを利用して、このプロセスバラツキ項と温度変化項のバラツキをオンチップで検出する閾値電圧差バラツキモニタ回路を設けて、この閾値電圧差バラツキモニタ回路の出力電圧を低電圧CMOSインバータ回路の電源電圧に用いることにより、論理反転閾値電圧のバラツキを補正するのである。
以下の実施例1では、この閾値電圧差バラツキモニタ回路の具体的な実施形態と、この閾値電圧差バラツキモニタ回路の出力電圧を低電圧CMOSインバータ回路の電源電圧に用いて、論理反転閾値電圧のバラツキを補正した回路について説明する。
また、実施例2では、実施例1における電源電圧の変動を改善するCMOSインバータ回路について説明する。
なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。
また、実施例2では、実施例1における電源電圧の変動を改善するCMOSインバータ回路について説明する。
なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。
実施例1では、閾値電圧差バラツキモニタ回路の具体的な実施形態と、閾値電圧差バラツキモニタ回路の出力電圧を低電圧CMOSインバータ回路の電源電圧に用いることにより、論理反転閾値電圧のバラツキを補正できることを詳細に説明する。
図4に、本発明の好適な一実施形態にかかる閾値電圧差バラツキモニタ回路を示す回路図である。図4に示すように、閾値電圧差バラツキモニタ回路1は、電流源回路部2と閾値電圧差モニタ部3とカレントミラー部4から構成される。
電流源回路部2は、nMOSFET(MN3,MN4,MN5,MN6)から構成され、カレントミラー部4と接続され電流を生成する。また、閾値電圧差モニタ部3は、pMOSFET(MP1,MP2)とnMOSFET(MN1,MN2)およびディジタル回路の典型的電源電圧(ターゲット電圧)の制御用電圧VREFから構成され、閾値電圧のプロセスバラツキや温度変化バラツキをオンチップで検出する。
なお、制御用電圧VREFを制御して、ディジタル回路の電源Vdd,digital(=
VREF + VTHP − VTHN)を設定値(設計値)にする。
図4に、本発明の好適な一実施形態にかかる閾値電圧差バラツキモニタ回路を示す回路図である。図4に示すように、閾値電圧差バラツキモニタ回路1は、電流源回路部2と閾値電圧差モニタ部3とカレントミラー部4から構成される。
電流源回路部2は、nMOSFET(MN3,MN4,MN5,MN6)から構成され、カレントミラー部4と接続され電流を生成する。また、閾値電圧差モニタ部3は、pMOSFET(MP1,MP2)とnMOSFET(MN1,MN2)およびディジタル回路の典型的電源電圧(ターゲット電圧)の制御用電圧VREFから構成され、閾値電圧のプロセスバラツキや温度変化バラツキをオンチップで検出する。
なお、制御用電圧VREFを制御して、ディジタル回路の電源Vdd,digital(=
VREF + VTHP − VTHN)を設定値(設計値)にする。
図4に示すように、閾値電圧差バラツキモニタ回路1におけるカレントミラー部4は、電流出力端子P1,P2,P3,P4に電流を生成する。カレントミラー部4は、同一サイズ(チャネル長、チャネル幅)の4つのpMOSFET(MP2,MP3,MP4,MP5)から構成される。それぞれのpMOSFET(MP2,MP3,MP4,MP5)のソース端子には電源電圧VDDが供給されている。また、それぞれのpMOSFET(MP2,MP3,MP4,MP5)のゲート端子は、pMOSFET(MP4)のドレイン端子に共通に接続されている。そして、各pMOSFET(MP2,MP3,MP4,MP5)のドレイン端子が、それぞれ、電流出力端子P1,P2,P3,P4に接続される。かかる回路構成により、電流出力端子P1,P2,P3,P4には、それぞれにほぼ等しい一定電流が供給される。
また、pMOSFET(MP2)により、pMOSFET(MP1)に電流が供給される。
また、pMOSFET(MP2)により、pMOSFET(MP1)に電流が供給される。
そして、電流源回路部2は、回路を構成しているnMOSFET(MN3,MN4,MN5,MN6)のうち、nMOSFET(MN3,MN5,MN6)のドレイン端子が、それぞれ電流出力端子P2,P3,P4に接続されている。また、nMOSFET(MN3,MN4)のそれぞれのゲート端子が、nMOSFET(MN3)のドレイン端子に共通に接続され、それぞれのソース端子はグランドに接続されている。
また、nMOSFET(MN5,MN6)のそれぞれのゲート端子が、nMOSFET(MN6)のドレイン端子に共通に接続され、nMOSFET(MN6)のソース端子はグランドに接続され、nMOSFET(MN5)のソース端子はnMOSFET(MN5)のドレイン端子に接続されている。
さらに、nMOSFET(MN5,MN6)のそれぞれのゲート端子は、閾値電圧差モニタ部3におけるnMOSFET(MN2)のゲート端子と接続されている。
また、nMOSFET(MN5,MN6)のそれぞれのゲート端子が、nMOSFET(MN6)のドレイン端子に共通に接続され、nMOSFET(MN6)のソース端子はグランドに接続され、nMOSFET(MN5)のソース端子はnMOSFET(MN5)のドレイン端子に接続されている。
さらに、nMOSFET(MN5,MN6)のそれぞれのゲート端子は、閾値電圧差モニタ部3におけるnMOSFET(MN2)のゲート端子と接続されている。
かかる回路構成により、閾値電圧差モニタ部3におけるnMOSFET(MN2)と、電流源回路部2におけるnMOSFET(MN6)とはカレントミラー回路を構成しており、また同一サイズ(チャネル長、チャネル幅)から構成されるため、nMOSFET(MN1)に電流が供給される。
この電流源回路部2の動作について説明する。
この電流源回路2は、電流生成トランジスタのnMOSFET(MN4)、nMOSFET(MN4)のドレインバイアスを生成するnMOSFET(MN6,MN5)、nMOSFET(MN4)のゲートバイアスを生成するnMOSFET(MN3)、そしてカレントミラー回路のpMOSFET(MP3,MP4,MP5)から構成される。
カレントミラー回路は、3つの電流パスに等しい電流を流している。このとき、nMOSFET(MN5)のトランジスタサイズをnMOSFET(MN6)のトランジスタサイズより大きくすることで、nMOSFET(MN4)のドレインバイアスを設定する。
また、nMOSFET(MN3)のチャネル長を大きく設計することで、nMOSFET(MN4)を強反転領域で動作するように設計する。これにより、回路を流れる電流はナノアンペアオーダーの微小電流とすることができ、低消費電力化を実現できる。
なお、この回路は Ogueyらによって提案された微小電流生成回路である(参考文献:H. J. Oguey et al., “CMOS Current Reference Without Resistance”,IEEE
Journal of Solid-State Circuits, Vol.32, No.7, pp.1132-1135, July 1997.)。この他の微小電流生成回路を使用してもかまわない。
この電流源回路2は、電流生成トランジスタのnMOSFET(MN4)、nMOSFET(MN4)のドレインバイアスを生成するnMOSFET(MN6,MN5)、nMOSFET(MN4)のゲートバイアスを生成するnMOSFET(MN3)、そしてカレントミラー回路のpMOSFET(MP3,MP4,MP5)から構成される。
カレントミラー回路は、3つの電流パスに等しい電流を流している。このとき、nMOSFET(MN5)のトランジスタサイズをnMOSFET(MN6)のトランジスタサイズより大きくすることで、nMOSFET(MN4)のドレインバイアスを設定する。
また、nMOSFET(MN3)のチャネル長を大きく設計することで、nMOSFET(MN4)を強反転領域で動作するように設計する。これにより、回路を流れる電流はナノアンペアオーダーの微小電流とすることができ、低消費電力化を実現できる。
なお、この回路は Ogueyらによって提案された微小電流生成回路である(参考文献:H. J. Oguey et al., “CMOS Current Reference Without Resistance”,IEEE
Journal of Solid-State Circuits, Vol.32, No.7, pp.1132-1135, July 1997.)。この他の微小電流生成回路を使用してもかまわない。
次に、閾値電圧差モニタ部3について説明する。図4に示すように、閾値電圧差モニタ部3では、pMOSFET(MP1)のソース端子は端子P1に接続され、そのドレイン端子はグランドに接続され、そのゲート端子にはディジタル回路の典型的電源電圧(ターゲット電圧)の制御用電圧VREFが供給される。また、nMOSFET(MN1)のドレイン端子には電源電圧VDDが供給され、そのゲート端子は端子P1に接続されている。また、nMOSFET(MN2)のドレイン端子はnMOSFET(MN1)のソース端子と接続され、nMOSFET(MN2)のソース端子はグランドと接続され、そのゲート端子はnMOSFET(MN5,MN6)のそれぞれのゲート端子と端子P4に接続されている。
そして、nMOSFET(MN2)のドレイン端子とnMOSFET(MN1)のソース端子の電位を出力電圧VOUTとして取り出している。
そして、nMOSFET(MN2)のドレイン端子とnMOSFET(MN1)のソース端子の電位を出力電圧VOUTとして取り出している。
ここで、出力電圧VOUTと、制御用電圧VREFと、pMOSFET(MP1)のゲート−ソース間電圧と、nMOSFET(MN2)のゲート−ソース間電圧とが、閉ループを構成する。
この閾値電圧差モニタ部3の動作について説明する。
pMOSFET(MP1)とnMOSFET(MN1)は、電流源回路からカレントミラー回路のpMOSFET(MP1)とnMOSFET(MN1)から電流を受けて、それぞれゲート・ソース間電圧を生成する。制御電圧VREFとこのゲート・ソース間電圧は、出力電圧VOUTと閉ループを構成する。これにより、出力電圧にはpMOSFETのしきい値電圧からnMOSFETのしきい値電圧を引いた電圧が出力される。
pMOSFET(MP1)とnMOSFET(MN1)は、電流源回路からカレントミラー回路のpMOSFET(MP1)とnMOSFET(MN1)から電流を受けて、それぞれゲート・ソース間電圧を生成する。制御電圧VREFとこのゲート・ソース間電圧は、出力電圧VOUTと閉ループを構成する。これにより、出力電圧にはpMOSFETのしきい値電圧からnMOSFETのしきい値電圧を引いた電圧が出力される。
ここで、出力電圧VOUTは、下記数式(11)で示される。
また、閾値電圧差モニタ部3のpMOSFET(MP1)とnMOSFET(MN1)がサブスレショルド領域で動作する場合には、VGS,P(pMOSFETのゲート−ソース電圧)とVGS,N(nMOSFETのゲート−ソース電圧)は、nMOSFETの閾値電圧(VTHN),pMOSFETの閾値電圧(VTHP),pMOSFETのサブスレッショルド電流の前置係数(I0P),nMOSFETのサブスレッショルド電流の前置係数(I0N),ゲート酸化膜容量と空乏層容量に起因するデバイス構造由来の定数(η),熱電圧(VT)を用いて下記数式(12)で示される。
また、閾値電圧差モニタ部3のpMOSFET(MP1)とnMOSFET(MN1)がサブスレショルド領域で動作する場合には、VGS,P(pMOSFETのゲート−ソース電圧)とVGS,N(nMOSFETのゲート−ソース電圧)は、nMOSFETの閾値電圧(VTHN),pMOSFETの閾値電圧(VTHP),pMOSFETのサブスレッショルド電流の前置係数(I0P),nMOSFETのサブスレッショルド電流の前置係数(I0N),ゲート酸化膜容量と空乏層容量に起因するデバイス構造由来の定数(η),熱電圧(VT)を用いて下記数式(12)で示される。
上記数式(12)に、プロセスバラツキ項と温度変化項を加味した数式(9)を代入する。また、pMOSFETのサブスレッショルド電流の前置係数(I0P)、nMOSFETのサブスレッショルド電流の前置係数(I0N)が等しく設計されることにより、最後の対数項は無視できることから、上記数式(12)は下記数式(13)となる。
この数式(13)において、VREF+VTHP,TYP−VTHN,TYPをVOUT,TYPとすると、下記数式(14)となる。
この数式(13)において、VREF+VTHP,TYP−VTHN,TYPをVOUT,TYPとすると、下記数式(14)となる。
以上説明したように、閾値電圧差バラツキモニタ回路1の出力電圧VOUTは、閾値電圧のプロセスバラツキや温度バラツキに依存しており、これらのバラツキがオンチップで検出可能である。
図5は、閾値電圧差バラツキモニタ回路1における出力電圧VOUTの静特性を示している。図5(1)は温度特性の一例を示しており、図5(2)は電源電圧依存性の一例を示している。温度特性は負の線形特性を有し、電源電圧依存性は電源電圧VDDが0−1(V)で非線形に増加していき、1(V)以上で一定となっている。なお、図5において、VREFは0.3Vとしている。
このVOUTに対し、製造プロセスバラツキを考慮した出力電圧のモンテカルロシミュレーションを行った結果を図6に示す。図6(1)は温度特性を示しており、図6(2)は スキャッタープロット(Scatter
plot;散布図)を示している。図6(2)に示すスキャッタープロットは、横軸がpMOSFETとnMOSFETの閾値電圧の差電圧であり、縦軸が出力電圧VOUTである。
plot;散布図)を示している。図6(2)に示すスキャッタープロットは、横軸がpMOSFETとnMOSFETの閾値電圧の差電圧であり、縦軸が出力電圧VOUTである。
図6(2)から、閾値電圧の変動に対して、VOUTは線形な出力特性を有することが理解できる。このことからも、閾値電圧差バラツキモニタ回路1の出力電圧VOUTは、閾値電圧のプロセスバラツキや温度バラツキをオンチップで検出可能であることが理解できる。
図7および下記数式(15)に示すように、低電圧CMOSインバータ回路における論理反転閾値電圧VIN,THは、上述したように、pMOSFETの閾値電圧の変動ΔVTHPとnMOSFETの閾値電圧の変動ΔVTHNの差電圧がバラツキの原因となっている。なお、温度変化項は温度変化が少ない場合は無視できるため、ここでは省略している。
図8に示すように、上述した閾値電圧差バラツキモニタ回路1の出力電圧11を、低電圧CMOSインバータ回路10の電源電圧として用いることで、論理反転閾値電圧のバラツキをキャンセルすることができ、論理反転閾値電圧のバラツキを低減することが可能となる。
図8に示すように、上述した閾値電圧差バラツキモニタ回路1の出力電圧11を、低電圧CMOSインバータ回路10の電源電圧として用いることで、論理反転閾値電圧のバラツキをキャンセルすることができ、論理反転閾値電圧のバラツキを低減することが可能となる。
ここで、閾値電圧差バラツキモニタ回路1の出力電圧VOUT(11)が下記数式(16)で表されるとすると、この出力電圧VOUTを電源電圧として用いたCMOSインバータ回路における論理反転閾値電圧VIN,THは、数式(16)のVOUTが数式(15)のV´DDに代入されて、下記数式(17)に示すように、閾値電圧のバラツキをキャンセルできることがわかる。
図9は、閾値電圧差バラツキモニタ回路の出力を低電圧CMOSインバータ回路の電源電圧として用いて、論理反転閾値電圧のバラツキを改善した結果を示すグラフである。このグラフはモンテカルロシュミレーションにより測定した結果である。
図9から、論理反転閾値の入力電圧VINは0.2(V)付近に集中しており、図2(1)で示した低電圧CMOSインバータ回路における約200mVの論理反転閾値の入力電圧の変動と比べて、大幅にバラツキを低減していることがわかる。
図9から、論理反転閾値の入力電圧VINは0.2(V)付近に集中しており、図2(1)で示した低電圧CMOSインバータ回路における約200mVの論理反転閾値の入力電圧の変動と比べて、大幅にバラツキを低減していることがわかる。
以上説明したように、本発明によれば、閾値電圧差バラツキモニタ回路がプロセスバラツキをオンラインで検知し、その出力を低電圧CMOSインバータ回路の電源電圧として用いることにより、論理反転閾値の入力電圧のプロセスバラツキをキャンセル補正することが可能となる。
実施例2では、上述の実施例1における電源電圧の変動を改善するCMOSインバータ回路について説明する。
上述の実施例1においては、閾値電圧差バラツキモニタ回路がプロセスバラツキをオンラインで検知し、その出力を低電圧CMOSインバータ回路の電源電圧として用いることにより、論理反転閾値の入力電圧のプロセスバラツキをキャンセルすることができた。しかしながら、論理反転閾値の差電圧の変動の影響により、図10に示すように、出力電圧VOUTが大きく変動する。
なお、かかる出力電圧VOUTの変動は、CMOSインバータとして論理値判定においては、論理値が0(V)と0.4(V)以上というように2値の判定が容易であることから特に影響はない。
上述の実施例1においては、閾値電圧差バラツキモニタ回路がプロセスバラツキをオンラインで検知し、その出力を低電圧CMOSインバータ回路の電源電圧として用いることにより、論理反転閾値の入力電圧のプロセスバラツキをキャンセルすることができた。しかしながら、論理反転閾値の差電圧の変動の影響により、図10に示すように、出力電圧VOUTが大きく変動する。
なお、かかる出力電圧VOUTの変動は、CMOSインバータとして論理値判定においては、論理値が0(V)と0.4(V)以上というように2値の判定が容易であることから特に影響はない。
図11は、かかる出力電圧VOUTの変動を改善する回路図を示している。図11に示すように、閾値電圧差バラツキモニタ回路1を備えた低電圧CMOSインバータ回路10において、低電圧CMOSインバータ回路10における出力電圧の後段に論理値レベル補正部が設けられる。論理値レベル補正部は、低電圧CMOSインバータ回路20と低電圧CMOSインバータ回路30から成り、CMOSインバータ回路10の出力電圧を、低電圧CMOSインバータ回路20の入力電圧に用い、さらにCMOSインバータ回路20の出力電圧を、低電圧CMOSインバータ回路30の入力電圧に用いる構成とされる。
かかる構成によれば、低電圧CMOSインバータ回路30の出力電圧VOUTのバラツキ変動を抑制することが可能である。すなわち、CMOSインバータ回路20とCMOSインバータ回路30のインバータ2セットをCMOSインバータ回路10の後段にカスケードに連結させることで、図10に示したような出力電圧VOUTの変動を失くすことが可能である。
かかる構成によれば、低電圧CMOSインバータ回路30の出力電圧VOUTのバラツキ変動を抑制することが可能である。すなわち、CMOSインバータ回路20とCMOSインバータ回路30のインバータ2セットをCMOSインバータ回路10の後段にカスケードに連結させることで、図10に示したような出力電圧VOUTの変動を失くすことが可能である。
図12に、実施例2のCMOSインバータ回路の入出力特性を示す。図12は、モンテカルロシュミレーションにより測定した結果であり、ディジタル回路の電源電圧Vddが450mVのものである。図12から、プロセスバラツキの変動を大幅に抑制できていることが理解できる。なお、論理反転閾値の入力電圧VINが0.2V付近でややバラツキがあるのは、プロセスバラツキによるものではなく、ドーパントの離散化の微粒子レベルの影響(ランダムバラツキ)によるものである。
図13は、実施例2のCMOSインバータ回路の入出力特性(温度特性)について、従来のCMOSインバータ回路の論理反転閾値電圧のバラツキと対比して示したものである。それぞれ−20℃、27℃、100℃の場合におけるCMOSインバータ回路の入出力特性を示している。図13は、モンテカルロシュミレーションにより測定した結果である。ここで、図13(1)が実施例2のCMOSインバータ回路の入出力特性(温度特性)であり、図13(2)が従来のCMOSインバータ回路の入出力特性(温度特性)である。
図13の結果から、実施例2のCMOSインバータ回路は安定に動作できることが確認できる。
図13の結果から、実施例2のCMOSインバータ回路は安定に動作できることが確認できる。
図14は、実施例2のCMOSインバータ回路の回路表記を通常のインバータの表記に合わせたものを示している。ここで、VCMPは、CMOSインバータを構成するpMOSFETとnMOSFETの閾値電圧の差電圧(バラツキ)をオンチップで検出して、CMOSインバータの閾値電圧のバラツキをキャンセル補正できる電源電圧である。また、Vdd,digは、後段のCMOSインバータ2セットに供給されるディジタル回路用電源電圧である。すなわち、実施例2のCMOSインバータ回路においては、VCMP,Vdd,digの2種類の電源が必要となる。
図15は、実施例2のCMOSインバータ回路が多数搭載された回路図を示している。ここで、閾値電圧差バラツキモニタ回路1は、各LSIチップに1つあれば足りる。閾値電圧差バラツキモニタ回路1の出力電圧を各CMOSインバータ回路のVCMPに共通に接続される。
本発明は、低電圧CMOSインバータ回路から構成されるSRAMメモリに有用である。本発明の回路を搭載することにより、プロセスバラツキや温度バラツキによる特性変動を補正することが可能であり、信頼性の高いメモリシステムを提供できる。
1 閾値電圧差バラツキモニタ回路
2 電流源回路部
3 閾値電圧差モニタ部
4 カレントミラー部
10,20,30 CMOSインバータ回路
2 電流源回路部
3 閾値電圧差モニタ部
4 カレントミラー部
10,20,30 CMOSインバータ回路
Claims (5)
- CMOSインバータにおいて、pMOSFETの論理反転閾値とnMOSFETの論理反転閾値のプロセスバラツキによる変動の差電圧を、そのまま出力電圧変動とする閾値電圧差バラツキモニタ回路を備え、前記閾値電圧差バラツキモニタ回路の出力電圧をCMOSインバータの電源ラインに供給することを特徴とするCMOSインバータ回路。
- 前記閾値電圧差バラツキモニタ回路は、カレントミラー部と、電流源回路部と、閾値電圧差モニタ部と、から構成され、
前記閾値電圧差モニタ部は、
ドレイン端子が電源に接続され、ゲート端子が前記カレントミラー部の電流出力端子と接続され、ソース端子が回路の出力電圧VOUTと接続された第1のnMOSFETと、
ドレイン端子が回路の出力電圧VOUTと接続され、ゲート端子が前記電流源回路部と接続され、ソース端子がグランドと接続された第2のnMOSFETと、
ソース端子が前記カレントミラー部の電流出力端子と接続され、ゲート端子が制御用電圧VREFと接続され、ドレイン端子がグランドと接続された第1のpMOSFETと、
から構成されており、
回路の出力電圧VOUTと、制御用電圧VREFと、第1のpMOSFETのゲート−ソース間電圧と、第2のnMOSFETのゲート−ソース間電圧とが、閉ループを構成するようにされていることを特徴とする請求項1に記載のCMOSインバータ回路。 - 前記閾値電圧差バラツキモニタ回路を備えたCMOSインバータ回路において、前記CMOSインバータ回路における出力電圧の後段に論理値レベル補正部が設けられ、電源電圧の変動を抑制することを特徴とする請求項1に記載のCMOSインバータ回路。
- 前記論理値レベル補正部は、少なくとも2セットのCMOSインバータ回路がカスケードに連結されたものであることを特徴とする請求項3に記載のCMOSインバータ回路。
- 前記閾値電圧差バラツキモニタ回路は、各LSIチップ内に1つ搭載されたことを特徴とする請求項1乃至4のいずれかに記載のCMOSインバータ回路。
Priority Applications (1)
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JP2009048641A JP2010206427A (ja) | 2009-03-02 | 2009-03-02 | Cmosインバータ回路 |
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JP2011055459A (ja) * | 2009-08-01 | 2011-03-17 | Semiconductor Technology Academic Research Center | サブスレッショルドディジタルcmos回路のための電源電圧制御回路及び制御方法 |
JP2012033235A (ja) * | 2010-07-30 | 2012-02-16 | Handotai Rikougaku Kenkyu Center:Kk | サブスレッショルドsramのための電源電圧制御回路及び制御方法 |
-
2009
- 2009-03-02 JP JP2009048641A patent/JP2010206427A/ja active Pending
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