JP2012033235A - サブスレッショルドsramのための電源電圧制御回路及び制御方法 - Google Patents
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Abstract
【解決手段】所定の遅延時間でサブスレッショルド領域で動作し、pMOSFETの典型値におけるしきい値電圧と、nMOSFETの典型値におけるしきい値電圧の差の絶対値が0.1V以上であるサブスレッショルドSRAMに対して制御出力電圧を電源電圧として供給する電源電圧制御回路であって、電源電圧に基づいて所定の微小電流を発生する微小電流発生回路と、発生された微小電流に基づいて遅延時間のバラツキを補正するためのpMOSFET又はnMOSFETのしきい値電圧の変化を含む制御出力電圧を発生して、制御された電源電圧としてサブスレッショルドSRAMに対して供給する制御出力電圧発生回路とを備えた。
【選択図】図35
Description
それぞれpMOSFETとnMOSFETにてなる複数のCMOS回路を備えて所定の遅延時間でサブスレッショルド領域で動作するサブスレッショルドSRAMに対して、制御出力電圧を制御された電源電圧として供給する電源電圧制御回路であって、
上記サブスレッショルドSRAMは、
(A)上記CMOS回路の遅延時間のうち、pMOSFETの立ち上がり時間によって決定される割合wが実質的に1となる一方、nMOSFETの立ち下がり時間によって遅延時間が決定される割合(1−w)が実質的に0となるように、もしくは
(B)上記CMOS回路の遅延時間のうち、pMOSFETの立ち上がり時間によって決定される割合wが実質的に0となる一方、nMOSFETの立ち下がり時間によって遅延時間が決定される割合(1−w)が実質的に1となるように、
pMOSFETの典型値におけるしきい値電圧と、nMOSFETの典型値におけるしきい値電圧の差の絶対値が所定値以上に設定され、
上記電源電圧制御回路は、
電源装置の電源電圧に基づいて、所定の微小電流を発生する微小電流発生回路と、
上記発生された微小電流に基づいて、上記遅延時間のバラツキを補正するためのpMOSFET又はnMOSFETのしきい値電圧の変化を含む制御出力電圧を発生して、制御された電源電圧として上記サブスレッショルドSRAMに対して供給する制御出力電圧発生回路とを備えたことを特徴とする。
電源装置の電源電圧に基づいて所定の電流源を用いて上記微小電流を発生する電流源回路と、
上記電流源回路により発生された微小電流に対応しかつ実質的に同一の微小電流を発生するカレントミラー回路とを備えたことを特徴とする。
電流生成用nMOSFETを備え、電子移動度に依存する出力電流の温度特性を有して第1の電流を生成する第1の電源回路と、
電流生成用pMOSFETを備え、ホール移動度に依存する出力電流の温度特性を有して第2の電流を生成する第2の電源回路と、
上記第1の電流から上記第2の電流を減算することにより基準電流を生成する電流減算回路とを備えたことを特徴とする。
上記スタートアップ回路は、
上記第1の電源回路と上記第2の電源回路の非動作時を検出する検出回路と、
上記検出回路により上記第1の電源回路と上記第2の電源回路の非動作時が検出されたとき、上記第1の電源回路と上記第2の電源回路に所定の電流を流すことにより上記第1の電源回路と上記第2の電源回路を起動する起動トランジスタ回路とを備えたことを特徴とする。
上記電流供給回路は、
電源電圧から所定の微小電流を発生する微小電流発生回路と、
上記発生された微小電流に対応する微小電流をバイアス動作電流として発生する第3のカレントミラー回路とを備えたことを特徴とする。
上記第1の電流供給回路は、
電源電圧から所定の微小電流を発生する微小電流発生回路と、
上記発生された微小電流に対応する微小電流をバイアス動作電流として発生する第3のカレントミラー回路とを備え、
上記第2の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する第2の電流供給回路を備え、
上記第2の電流供給回路は、
上記第2の電源回路の起動後の動作電流に対応する電流をバイアス動作電流として発生する第4のカレントミラー回路とを備えたことを特徴とする。
上記制御出力電圧発生回路は、接地されたゲートと、接地されたドレインと、上記微小電流発生回路に接続されたソースとを有するpMOSFETを備えたことを特徴とする。
上記制御出力電圧発生回路は、上記微小電流発生回路に接続されたゲートと、上記微小電流発生回路に接続されたドレインと、上記微小電流発生回路に接続されたソースとを有するnMOSFETを備えたことを特徴とする。
上記制御出力電圧発生回路は、接地されたゲートと、接地されたドレインと、上記微小電流発生回路に接続されたソースとを有するpタイプ高しきい値デバイスを備えたことを特徴とする。
上記制御出力電圧発生回路は、上記微小電流発生回路に接続されたゲートと、上記微小電流発生回路に接続されたドレインと、上記微小電流発生回路に接続されたソースとを有するnタイプ高しきい値デバイスを備えたことを特徴とする。
上記制御出力電圧発生回路と上記サブスレッショルドSRAMとの間に挿入され、上記制御出力電圧に基づいて、上記制御出力電圧に対応する電源電圧を発生して上記サブスレッショルドSRAMに対して供給する電圧バッファ回路を備えたことを特徴とする。
上記制御出力電圧発生回路と上記サブスレッショルドSRAMとの間に挿入され、上記制御出力電圧に基づいて、上記制御出力電圧に対応する電圧を発生し、発生した電圧を調整し、調整された電源電圧を発生して上記サブスレッショルドSRAMに対して供給するレギュレータ回路を備えたことを特徴とする。
それぞれpMOSFETとnMOSFETにてなる複数のCMOS回路を備えて所定の遅延時間でサブスレッショルド領域で動作し、サブスレッショルドSRAMに対して制御出力電圧を制御された電源電圧として供給する電源電圧制御方法であって、
上記サブスレッショルドSRAMは、
(A)上記CMOS回路の遅延時間のうち、pMOSFETの立ち上がり時間によって決定される割合wが実質的に1となる一方、nMOSFETの立ち下がり時間によって遅延時間が決定される割合(1−w)が実質的に0となるように、もしくは
(B)上記CMOS回路の遅延時間のうち、pMOSFETの立ち上がり時間によって決定される割合wが実質的に0となる一方、nMOSFETの立ち下がり時間によって遅延時間が決定される割合(1−w)が実質的に1となるように、
pMOSFETの典型値におけるしきい値電圧と、nMOSFETの典型値におけるしきい値電圧の差の絶対値が所定値以上に設定され、
上記電源電圧制御方法は、
電源装置の電源電圧に基づいて所定の微小電流を発生するステップと、
上記発生された微小電流に基づいて、上記遅延時間のバラツキを補正するためのpMOSFET又はnMOSFETのしきい値電圧の変化を含む制御出力電圧を発生して、制御された電源電圧として上記サブスレッショルドSRAMに対して供給するステップとを含むことを特徴とする。
電流源回路を用いて、電源装置の電源電圧に基づいて上記微小電流を発生するステップと、
カレントミラー回路を用いて、上記電流源回路により発生された微小電流に対応しかつ実質的に同一の微小電流を発生するステップとを含むことを特徴とする。
上記制御出力電圧を発生するステップは、接地されたゲートと、接地されたドレインと、上記微小電流発生回路に接続されたソースとを有するpMOSFETを用いて、上記制御出力電圧を発生することを特徴とする。
上記制御出力電圧を発生するステップは、上記微小電流発生回路に接続されたゲートと、上記微小電流発生回路に接続されたドレインと、接地されたソースとを有するnMOSFETを用いて、上記制御出力電圧を発生することを特徴とする。
上記制御出力電圧を発生するステップは、接地されたゲートと、接地されたドレインと、上記微小電流発生回路に接続されたソースとを有するpタイプ高しきい値デバイスを用いて、上記制御出力電圧を発生することを特徴とする。
上記制御出力電圧を発生するステップは、上記微小電流発生回路に接続されたゲートと、上記微小電流発生回路に接続されたドレインと、接地されたソースとを有するnタイプ高しきい値デバイスを用いて、上記制御出力電圧を発生することを特徴とする。
上記制御出力電圧を発生するステップの後において、電圧バッファ回路を用いて、上記制御出力電圧に基づいて、上記制御出力電圧に対応する電源電圧を発生して上記サブスレッショルドSRAMに対して供給するステップを含むことを特徴とする。
上記制御出力電圧を発生するステップの後において、レギュレータ回路を用いて、上記制御出力電圧に基づいて、上記制御出力電圧に対応する電圧を発生し、発生した電圧を調整し、調整された電源電圧を発生して上記サブスレッショルドSRAMに対して供給するステップを含むことを特徴とする。
まず、サブスレッショルド領域で動作するサブスレッショルドCMOS回路の遅延バラツキ(以下、遅延時間バラツキを遅延バラツキという。)について説明する。サブスレッショルド領域で動作するMOSFETに流れるドレイン電流Iは次式で表される。
次に、本発明の遅延バラツキ補正回路の性能について、シミュレーションを用いて評価を行った結果について説明を行う。シミュレーションは、Cadence社のSpectreを用いて行った。また、使用した標準CMOSパラメータは、0.35μmCMOS2P4Mプロセスである。また、MOSFETのSPICEモデルはBSIM3v3 Level53を用いた。なお、典型値におけるnMOSFETとpMOSFETのしきい値電圧は、それぞれ0.46(V)と0.68(V)である。また、アナログ回路用の電源電圧は3.3(V)とした。
本発明の第1の観点のサブスレッショルドCMOS回路は、pMOSFETの典型値におけるしきい値電圧とnMOSFETの典型値におけるしきい値電圧の絶対値差を0.1V以上とし、典型値におけるしきい値電圧が高い方のMOSFETのしきい値電圧を制御出力電圧とするしきい値電圧モニタ回路を備え、しきい値電圧モニタ回路の制御出力電圧を、サブスレッショルドCMOS回路の電源ラインに供給する回路構成とされる。かかる構成によれば、nMOSFETとpMOSFETのしきい値電圧のバラツキをサブスレッショルドCMOS回路本体の電源電圧に反映させることで遅延バラツキを補正することができる。具体的には、典型値におけるしきい値電圧が高いMOSFETのしきい値電圧バラツキのみをモニタリングして、そのモニタリング信号をサブスレッショルドCMOS回路の電源電圧に反映させる。例えば、pMOSFETのしきい値電圧がnMOSFETのしきい値電圧より高い場合、pMOSFETのしきい値電圧のみをモニタリングして遅延バラツキを補正する。
電流源回路部と、カレントミラー部と、典型値におけるしきい値電圧が高い方のMOSFET、すなわちHVTデバイスのpMOSFETから構成され、pMOSFETのソース電極はカレントミラー部の電流出力端子と接続され、pMOSFETのゲート電極及びドレイン電極はグランドと接続され、pMOSFETのソース電極を制御出力電圧(VREF)端子とした構成とされる。かかる構成の遅延バラツキ補正回路は、pMOSFETのしきい値電圧がnMOSFETのしきい値電圧よりも高い場合に用いられる。
第1の実施形態では、サブスレッショルドディジタルCMOS回路における製造プロセス変動が及ぼす影響を考慮した遅延バラツキ補正回路について説明したが、第2の実施形態以降では、さらに温度変化が及ぼす影響を考慮した遅延バラツキ補正回路について詳細説明する。
(i)基板電位制御方式ではnMOSFETとpMOSFETの両者を補正しなければならないため補正回路規模が大きくなってしまう問題がある。
(ii)基板電位によるしきい値電圧の制御幅が鈍い。
(iii)順方向バイアス時における消費電力が増大する。
図23は本発明の第3の実施形態に係るサブスレッショルドディジタルCMOS回路のための遅延バラツキ補正回路の構成を示すブロック図である。また、図24は図23等(第3の実施形態に限らず、他の実施形態に適用できる。)のサブスレッショルドディジタルCMOS回路の一例であるリング発振器2Aの構成を示す回路図である。
図25は本発明の第4の実施形態に係るサブスレッショルドディジタルCMOS回路のための遅延バラツキ補正回路の構成を示すブロック図である。図25において、電圧バッファ回路3は、オペアンプA1の反転入力端子と出力端子が接続されてなるボルテージフォロア回路41で構成される。しきい値電圧モニタ回路1からの出力電圧VREFはオペアンプA1の非反転入力端子に入力され、オペアンプA1の出力端子から、出力電圧VREFに対応しかつ実質的に同一の電源電圧VDDが発生されてサブスレッショルドディジタルCMOS回路2に供給される。本実施形態では、ボルテージフォロア回路41により供給電流を増大させて電源電圧VDDを供給することができる。
図26は本発明の第5の実施形態に係るサブスレッショルドディジタルCMOS回路のための遅延バラツキ補正回路の構成を示すブロック図である。図26において、電圧バッファ回路3は、オペアンプA1と、pMOSFETQ510と、キャパシタC510とを備えて構成され、オペアンプA1の出力端子はpMOSFETQ510のゲートに接続され、そのドレインはオペアンプA1の非反転入力端子及びキャパシタC510の一端に接続され、キャパシタC510の他端は接地される。しきい値電圧モニタ回路1からの出力電圧VREFはオペアンプA1の反転入力端子に入力され、オペアンプA1の出力端子から、出力電圧VREFに対応しかつ実質的に同一の電圧が発生された後、pMOSFETQ510を介して電源電圧VDDとして発生されてサブスレッショルドディジタルCMOS回路2に供給される。本実施形態では、レギュレータ回路42により供給電流を増大させて電源電圧VDDを供給することができる。
図27は図5等の遅延バラツキ補正回路の変形例である第6の実施形態に係る遅延バラツキ補正回路の構成を示す回路図である。第6の実施形態に係る遅延バラツキ補正回路は、電流源回路部10を基準電流源回路10Aで構成したことを特徴としている。図27において、基準電流源回路10Aは、
(1)出力電流の温度特性が電子移動度によって決定されるnMOS構成電源回路51と、
(2)出力電流の温度特性がホール移動度によって決定されるpMOS構成電源回路52と、
(3)nMOS構成電源回路1からの出力電圧に基づいて出力電流Inを生成し、pMOS構成電源回路2からの出力電圧に基づいて出力電流Ipを生成し、これらを減算してなる基準出力電流Ir=In−Ipを出力する電流減算回路53とを備えたことを特徴としている。
図28は本発明の第7の実施形態に係るサブスレッショルドディジタルCMOS回路のための遅延バラツキ補正回路の構成を示すブロック図である。第7の実施形態に係る遅延バラツキ補正回路の基準電流源回路10Aは、図27の基準電流源回路10Aにおいて、スタートアップ回路101SN,101SPをさらに備えたことを特徴としている。スタートアップ回路101SN,101SPを設ける理由は以下の通りである。基準電流源回路10Aにおいて、nMOSFETのゲートがすべて0Vであり、pMOSFETのゲートがすべて電源電圧VDDとなる場合があり、この場合において、当該回路10Aには動作電流が流れず動作しない、当該回路10Aの非動作時の場合(以下、ゼロ電流状態時という。)がある。これを回避するためにスタートアップ回路101SN,101SPを用いる。
(1)スタートアップ回路101SPに代えて、スタートアップ回路101SPAとしたこと。ここで、スタートアップ回路101SPAは、スタートアップ回路101SPに比較して、複数段のダイオード接続のnMOSFETQ401〜Q406を用いず、基準電流源回路101Nの電流(具体的には、例えば、nMOSFETQ34のソース電流)に対応する電流をカレントミラー回路のnMOSFETQ407により発生して当該電流をインバータ94のバイアス電流として用いたことを特徴とする。これにより、複数段のダイオード接続のnMOSFETQ401〜Q406を用いないので、回路規模を削減できるという効果を有する。
(A)いわゆるオグエイらの電流源回路(例えば図6の電流源回路部10)
出力電流の式にしきい値電圧が含まれないので、ある程度プロセスバラツキは抑えられる。温度依存性は残るが、ほとんど変わらないので、問題はほとんどないと考えられる。
(B)基準電流源(電子移動度依存電流とホール移動度依存電流とを用いる。例えば図29及び図30参照。)
出力電流はプロセスバラツキに対して安定である。また、電流の温度依存性もほとんどない。しかしながら、サブスレッショルドディジタルCMOS回路2の電気特性により、温度変化に対して電流特性が変化する。すなわち、基準電流でバイアスしても若干の温度特性が残る。
(A)いわゆるオグエイらの電流源回路
既存の電流源回路であって、バラツキの問題が懸念されるが用いることができる。
(B)電子又はホール移動度依存電流源回路
既存の電流源回路であるが、バラツキ耐性が向上するという効果を有する。
(C)基準電流源回路を応用した温度依存性調整型電流源回路
電子移動度とホール移動度に依存する電流源回路を利用した既存の電流源回路であって、バラツキ耐性が向上し、温度特性も制御できるという効果を有する。ここで、基準電流を利用しても温度特性係数はプラスになる。逆に言うと、温度特性を一定にするためには、微小電流の温度特性を負にする必要がある。電子移動度とホール移動度に依存した電流を利用した基準電流源回路ではホール移動度に依存した電流を多めに引き算してやることで、負の依存性を示す電流を生成することができる。これを利用すれば、温度特性も制御できるようになる(例えば図30の回路参照。)。
図35は、本発明の第8の実施形態に係るSRAM2Bのための遅延バラツキ補正回路の構成を示すブロック図であり、図36は、図35のSRAMセル2BCの構成を示す回路図であり、図37は、図35の遅延バラツキ補正回路の構成を示す回路図である。本実施形態は、第1の実施形態に比較して、しきい値電圧モニタ回路1−1からの制御出力電圧VREFを、電圧バッファ回路3を介して、サブスレッショルド領域で動作するSRAM2Bの電源電圧VDDに反映したことを特徴としている。
(a)記憶ノードNBに接続されたゲートと、接地されたソースと、記憶ノードNに接続されたドレインとを有するnMOSFETN1(以下、ドライバトランジスタN1ともいう。)と、
(b)記憶ノードNに接続されたゲートと、接地されたソースと、記憶ノードNBに接続されたドレインとを有するnMOSFETN2(以下、ドライバトランジスタN2ともいう。)と、
(c)ワードラインWLに接続されたゲートと、記憶ノードNに接続されたドレインと、ビットラインBLに接続されたソースとを有するnMOSFETN3(以下、アクセストランジスタN3ともいう。)と、
(d)ワードラインWLに接続されたゲートと、記憶ノードNBに接続されたドレインと、ビットラインBLBに接続されたソースとを有するnMOSFETN4(以下、アクセストランジスタN4ともいう。)と、
(e)記憶ノードNBに接続されたゲートと、記憶ノードNに接続されたドレインと、電圧バッファ回路3を介してしきい値電圧モニタ回路1−1に接続されたソースとを有するpMOSFETP1(以下、ロードトランジスタP1ともいう。)と、
(f)記憶ノードNに接続されたゲートと、記憶ノードNBに接続されたドレインと、電圧バッファ回路3を介してしきい値電圧モニタ回路1−1に接続されたソースとを有するpMOSFETP2(以下、ロードトランジスタP2ともいう。)とを備えて構成される。
次に、本発明の遅延バラツキ補正回路の性能について、シミュレーションを用いて評価を行った結果について説明を行う。シミュレーションは、Cadence社のSpectreを用いて行った。また、使用した標準CMOSパラメータは、0.35μmCMOS2P4Mプロセスである。また、MOSFETのSPICEモデルはBSIM3v3 Level53を用いた。なお、典型値におけるnMOSFETとpMOSFETのしきい値電圧は、それぞれ0.46(V)と0.68(V)である。また、アナログ回路用の電源電圧は0.5(V)とした。
図38A、図38B、図39A及び図39Bは、図35の遅延バラツキ補正回路のモンテカルロシミュレーションによる評価結果である。ここで、図38Aは、補正なしの場合の記憶ノードNBの電圧波形を示すグラフであり、図38Bは、補正なしの場合の記憶ノードNの電圧波形を示すグラフであり、図39Aは、補正ありの場合の記憶ノードNBの電圧波形を示すグラフであり、図39Bは、補正ありの場合の記憶ノードNの電圧波形を示すグラフである。各グラフにおいて、動作温度が−20°C、27°C及び100°Cのときの各電圧波形を示す。ここで、「補正なしの場合」の動作は、電源電圧DVDDをSRAM2Bに直接供給する従来技術に係る動作に対応している。また、「補正ありの場合」の動作は、図35のように電圧バッファ回路3からの電源電圧VDDをSRAM2Bに供給する本実施形態に係る動作に対応している。図38A及び図38Bに示すように、補正なしの場合、ローレベルからハイレベルに記憶ノードN又はNBの電位が変化するために要する立ち上がり時間は、温度によって大きく異なる。一方、図39A及び図39Bに示すように、補正ありの場合、温度によらず、実質的に等しい立ち上がり時間で記憶ノードN又はNBの電位が変化する。すなわち、補正ありの場合、SRAMセル2BCへの書き込み時間は、実質的に温度に依存しないことが確認できる。
次に、最小寸法(チャネル幅W=0.4μm、チャネル長L=0.35μm)のトランジスタサイズの場合の書き込み時間と、比較的大きい寸法(チャネル幅W=2μm、チャネル長L=2μm)のトランジスタサイズの場合の書き込み時間とを比較した。図40Aは、図35の遅延バラツキ補正回路のモンテカルロシミュレーションによる補正の有無の評価結果であって、最小寸法のトランジスタサイズにおける、温度に対する書き込み時間を示すグラフである。また、図40Bは、図35の遅延バラツキ補正回路のモンテカルロシミュレーションによる補正の有無の評価結果であって、比較的大きい寸法のトランジスタサイズにおける、温度に対する書き込み時間を示すグラフである。図40A及び図40Bにおいて破線で示すように、補正なしの場合、書き込み時間は動作温度に対して指数関数的に変化する。特に、トランジスタサイズが最小の場合(図40Aの破線)、低温において書き込み動作不良が起こる。これは、書き込み動作に必要なMOSFETの電流量が不足するためである。MOSFETのしきい値電圧は、低温時の方が高温時よりも高くなる。そのため、電源電圧DVDDに対して補正を行わない固定電源電圧のときには、低温においてMOSFETの電流量が小さくなる。また、最小寸法のMOSFETでは十分な電流量が得られない。これらの要因によって、低温において最小寸法のMOSFETの電流量が小さくなり、書き込み動作に失敗する。一方、図40A及び図40Bにおいて実線で示すように、補正ありの場合、書き込み時間は動作温度によらずほぼ一定になった。本実施形態によれば、動作温度に合わせて変化する電圧VREF(式(46)参照。)を、バッファ回路3を介して電源電圧VDDとしてSRAM2Bに供給するので、MOSFETの電流量が温度変化に対して一定となり、書き込み時間が一定となる。なお、この場合は、論理値“1”に対応する電圧レベルは、電源電圧VDDに応じて変動する(図39A及び図39B参照。)。論理値“1”に対応する電圧レベルは、製造プロセス条件及び動作温度によって変化する。
図41Aは、図35の遅延バラツキ補正回路のモンテカルロシミュレーションによる補正の有無の評価結果であって、最小寸法のトランジスタサイズにおける、書き込み時間のヒストグラムを示すグラフである。また、図41Bは、図35の遅延バラツキ補正回路のモンテカルロシミュレーションによる補正の有無の評価結果であって、比較的大きい寸法のトランジスタサイズにおける、書き込み時間のヒストグラムを示すグラフである。なお、図41A及び図41Bにおける動作温度は、27℃(室温)である。補正無しの場合、図41A及び図41Bにおいて破線で示すように、書き込み時間は対数正規分布に従って広く分布している。一方、補正ありの場合、図41A及び図41Bにおいて実線で示すように、書き込み時間の分布の広がりは、補正なしの場合よりも小さく抑えられている。下記表2に、遅延バラツキ補正なしと補正ありの書き込み動作のプロセスバラツキ依存性を示す。
ホールドスタティックノイズマージン(Hold Static Noise Margin(以下、HSNMという。)は、ビットラインBL,BLB及びワードラインWLにそれぞれローレベルの電圧を印加して測定したSNMであって、ホールド時におけるSRAMセルのデータ保持能力を表す指標である(非特許文献11参照。)。図42Aは、図35の遅延バラツキ補正回路のモンテカルロシミュレーションによる補正の有無の評価結果であって、最小寸法のトランジスタサイズにおける、HSNMのヒストグラムを示すグラフである。また、図42Bは、図35の遅延バラツキ補正回路のモンテカルロシミュレーションによる補正の有無の評価結果であって、比較的大きい寸法のトランジスタサイズにおける、HSNMのヒストグラムを示すグラフである。図42Bに示すように、比較的大きい寸法のトランジスタから構成されたSRAMセルの場合、補正ありのときのHSNMの最小値は、補正なしのときのHSNMの最小値よりも約30mVだけ向上している。図42Aに示すように、最小寸法のトランジスタから構成されたSRAMの場合、ランダムバラツキの影響を受けて、大きくHSNMが向上することはない。下記表3に、遅延バラツキ補正なしと補正ありのHSNMのプロセスバラツキ依存性を示す。
リードスタティックノイズマージン(Read Static Noise Margin(以下、RSNMという。)は、ビットラインBL,BLB及びワードラインWLにそれぞれハイレベルの電圧VDDを印加して測定したSNMであって、データ読み出しにおけるSRAMセルのデータ保持能力を表す指標である(非特許文献11参照。)。図43Aは、図35の遅延バラツキ補正回路のモンテカルロシミュレーションによる補正の有無の評価結果であって、最小寸法のトランジスタサイズにおける、RSNMのヒストグラムを示すグラフである。図43Bは、図35の遅延バラツキ補正回路のモンテカルロシミュレーションによる補正の有無の評価結果であって、比較的大きい寸法のトランジスタサイズにおける、RSNMのヒストグラムを示すグラフである。下記表4に、遅延バラツキ補正なしと補正ありのRSNMのプロセスバラツキ依存性を示す。
2…サブスレッショルドディジタルCMOS回路、
2B…SRAM、
2BC…SRAMセル、
3…電圧バッファ回路、
10…電流源回路部、
10A…基準電流源回路、
20、20−1〜20−4…しきい値電圧モニタ回路部、
21…カレントミラー部、
22,23,24,25…しきい値電圧モニタ部、
31〜35…インバータ、
41…ボルテージフォロア回路、
42…レギュレータ回路、
51,51A…pMOS構成電源回路、
52,52A…nMOS構成電源回路、
53,53A…電流減算回路、
60…p型半導体基板、
61…nウェル、
62…ゲート酸化膜、
63…ゲート電極、
64…ソース電極、
65…ドレイン電極、
66…電源電極、
67…空乏層、
68…反転チャネル、
101SN,101SP,101SPA…スタートアップ回路、
201…微小電流発生回路、
A1…オペアンプ、
C510…キャパシタ、
Q1〜Q510…MOSFET、
MP1,Q91H,P1,P2…pチャンネルMOSFET(pMOSFET)、
MN1,Q92H,N1,N2,N3,N4…nチャンネルMOSFET(nMOSFET)、
T1〜T22…端子、
p−HVT…pタイプ高しきい値電圧デバイス、
n−HVT…nタイプ高しきい値電圧デバイス、
BL,BLB…ビットライン、
WL…ワードライン、
N,NB…記憶ノード。
Claims (29)
- それぞれpMOSFETとnMOSFETにてなる複数のCMOS回路を備えて所定の遅延時間でサブスレッショルド領域で動作するサブスレッショルドSRAMに対して、制御出力電圧を制御された電源電圧として供給する電源電圧制御回路であって、
上記サブスレッショルドSRAMは、
(A)上記CMOS回路の遅延時間のうち、pMOSFETの立ち上がり時間によって決定される割合wが実質的に1となる一方、nMOSFETの立ち下がり時間によって遅延時間が決定される割合(1−w)が実質的に0となるように、もしくは
(B)上記CMOS回路の遅延時間のうち、pMOSFETの立ち上がり時間によって決定される割合wが実質的に0となる一方、nMOSFETの立ち下がり時間によって遅延時間が決定される割合(1−w)が実質的に1となるように、
pMOSFETの典型値におけるしきい値電圧と、nMOSFETの典型値におけるしきい値電圧の差の絶対値が所定値以上に設定され、
上記電源電圧制御回路は、
電源装置の電源電圧に基づいて、所定の微小電流を発生する微小電流発生回路と、
上記発生された微小電流に基づいて、上記遅延時間のバラツキを補正するためのpMOSFET又はnMOSFETのしきい値電圧の変化を含む制御出力電圧を発生して、制御された電源電圧として上記サブスレッショルドSRAMに対して供給する制御出力電圧発生回路とを備えたことを特徴とする、サブスレッショルドSRAMのための電源電圧制御回路。 - 上記サブスレッショルドSRAMは、pMOSFETの典型値におけるしきい値電圧と、nMOSFETの典型値におけるしきい値電圧の差の絶対値が0.1V以上であるように設定されたことを特徴とする請求項1記載の電源電圧制御回路。
- 上記微小電流発生回路は、
電源装置の電源電圧に基づいて所定の電流源を用いて上記微小電流を発生する電流源回路と、
上記電流源回路により発生された微小電流に対応しかつ実質的に同一の微小電流を発生するカレントミラー回路とを備えたことを特徴とする請求項1又は2記載の電源電圧制御回路。 - 上記電流源回路は、電流生成用nMOSFETを備え、電子移動度に依存する出力電流の温度特性を有して第1の電流を生成する第1の電源回路を含むことを特徴とする請求項3記載の電源電圧制御回路。
- 上記電流源回路は、電流生成用pMOSFETを備え、ホール移動度に依存する出力電流の温度特性を有して第2の電流を生成する第2の電源回路を含むことを特徴とする請求項3記載の電源電圧制御回路。
- 上記電流源回路は、
電流生成用nMOSFETを備え、電子移動度に依存する出力電流の温度特性を有して第1の電流を生成する第1の電源回路と、
電流生成用pMOSFETを備え、ホール移動度に依存する出力電流の温度特性を有して第2の電流を生成する第2の電源回路と、
上記第1の電流から上記第2の電流を減算することにより基準電流を生成する電流減算回路とを備えたことを特徴とする請求項3記載の電源電圧制御回路。 - 上記第1の電源回路と上記第2の電源回路はそれぞれスタートアップ回路をさらに備え、
上記スタートアップ回路は、
上記第1の電源回路と上記第2の電源回路の非動作時を検出する検出回路と、
上記検出回路により上記第1の電源回路と上記第2の電源回路の非動作時が検出されたとき、上記第1の電源回路と上記第2の電源回路に所定の電流を流すことにより上記第1の電源回路と上記第2の電源回路を起動する起動トランジスタ回路とを備えたことを特徴とする請求項6記載の電源電圧制御回路。 - 上記第1の電源回路と上記第2の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する電流供給回路を備え、
上記電流供給回路は、
電源電圧から所定の微小電流を発生する微小電流発生回路と、
上記発生された微小電流に対応する微小電流をバイアス動作電流として発生する第3のカレントミラー回路とを備えたことを特徴とする請求項7記載の電源電圧制御回路。 - 上記第1の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する第1の電流供給回路を備え、
上記第1の電流供給回路は、
電源電圧から所定の微小電流を発生する微小電流発生回路と、
上記発生された微小電流に対応する微小電流をバイアス動作電流として発生する第3のカレントミラー回路とを備え、
上記第2の電源回路の上記スタートアップ回路はさらに、上記検出回路にバイアス動作電流を供給する第2の電流供給回路を備え、
上記第2の電流供給回路は、
上記第2の電源回路の起動後の動作電流に対応する電流をバイアス動作電流として発生する第4のカレントミラー回路とを備えたことを特徴とする請求項7記載の電源電圧制御回路。 - 上記サブスレッショルドSRAMのpMOSFETの典型値におけるしきい値電圧が、上記サブスレッショルドSRAMのnMOSFETの典型値におけるしきい値電圧よりも高い場合であって、
上記制御出力電圧発生回路は、接地されたゲートと、接地されたドレインと、上記微小電流発生回路に接続されたソースとを有するpMOSFETを備えたことを特徴とする請求項1乃至9のうちのいずれか1つに記載の電源電圧制御回路。 - 上記サブスレッショルドSRAMのnMOSFETの典型値におけるしきい値電圧が、上記サブスレッショルドSRAMのpMOSFETの典型値におけるしきい値電圧よりも高い場合であって、
上記制御出力電圧発生回路は、上記微小電流発生回路に接続されたゲートと、上記微小電流発生回路に接続されたドレインと、接地されたソースとを有するnMOSFETを備えたことを特徴とする請求項1乃至9のうちのいずれか1つに記載の電源電圧制御回路。 - 上記サブスレッショルドSRAMのpMOSFETがpタイプ高しきい値デバイスである場合であって、
上記制御出力電圧発生回路は、接地されたゲートと、接地されたドレインと、上記微小電流発生回路に接続されたソースとを有するpタイプ高しきい値デバイスを備えたことを特徴とする請求項1乃至9のうちのいずれか1つに記載の電源電圧制御回路。 - 上記サブスレッショルドSRAMのnMOSFETがnタイプ高しきい値デバイスである場合であって、
上記制御出力電圧発生回路は、上記微小電流発生回路に接続されたゲートと、上記微小電流発生回路に接続されたドレインと、接地されたソースとを有するnタイプ高しきい値デバイスを備えたことを特徴とする請求項1乃至9のうちのいずれか1つに記載の電源電圧制御回路。 - 上記電源電圧制御回路はさらに、
上記制御出力電圧発生回路と上記サブスレッショルドSRAMとの間に挿入され、上記制御出力電圧に基づいて、上記制御出力電圧に対応する電源電圧を発生して上記サブスレッショルドSRAMに対して供給する電圧バッファ回路を備えたことを特徴とする請求項1乃至13のうちのいずれか1つに記載の電源電圧制御回路。 - 上記電源電圧制御回路はさらに、
上記制御出力電圧発生回路と上記サブスレッショルドSRAMとの間に挿入され、上記制御出力電圧に基づいて、上記制御出力電圧に対応する電圧を発生し、発生した電圧を調整し、調整された電源電圧を発生して上記サブスレッショルドSRAMに対して供給するレギュレータ回路を備えたことを特徴とする請求項1乃至13のうちのいずれか1つに記載の電源電圧制御回路。 - 上記サブスレッショルドSRAMは、製造プロセスにより、pMOSFETの典型値におけるしきい値電圧と、nMOSFETの典型値におけるしきい値電圧の差の絶対値が0.1V以上であるように設定されたことを特徴とする請求項1乃至15のうちのいずれか1つに記載の電源電圧制御回路。
- 上記サブスレッショルドSRAMは、基板電圧を変化することにより、pMOSFETの典型値におけるしきい値電圧と、nMOSFETの典型値におけるしきい値電圧の差の絶対値が0.1V以上であるように設定されたことを特徴とする請求項1乃至15のうちのいずれか1つに記載の電源電圧制御回路。
- 上記サブスレッショルドSRAMは、6トランジスタ型SRAMセルを含むことを特徴とする請求項1乃至17のうちのいずれか1つに記載の電源電圧制御回路。
- それぞれpMOSFETとnMOSFETにてなる複数のCMOS回路を備えて所定の遅延時間でサブスレッショルド領域で動作し、サブスレッショルドSRAMに対して制御出力電圧を制御された電源電圧として供給する電源電圧制御方法であって、
上記サブスレッショルドSRAMは、
(A)上記CMOS回路の遅延時間のうち、pMOSFETの立ち上がり時間によって決定される割合wが実質的に1となる一方、nMOSFETの立ち下がり時間によって遅延時間が決定される割合(1−w)が実質的に0となるように、もしくは
(B)上記CMOS回路の遅延時間のうち、pMOSFETの立ち上がり時間によって決定される割合wが実質的に0となる一方、nMOSFETの立ち下がり時間によって遅延時間が決定される割合(1−w)が実質的に1となるように、
pMOSFETの典型値におけるしきい値電圧と、nMOSFETの典型値におけるしきい値電圧の差の絶対値が所定値以上に設定され、
上記電源電圧制御方法は、
電源装置の電源電圧に基づいて所定の微小電流を発生するステップと、
上記発生された微小電流に基づいて、上記遅延時間のバラツキを補正するためのpMOSFET又はnMOSFETのしきい値電圧の変化を含む制御出力電圧を発生して、制御された電源電圧として上記サブスレッショルドSRAMに対して供給するステップとを含むことを特徴とする、サブスレッショルドSRAMのための電源電圧制御方法。 - 上記微小電流を発生するステップは、
電流源回路を用いて、電源装置の電源電圧に基づいて上記微小電流を発生するステップと、
カレントミラー回路を用いて、上記電流源回路により発生された微小電流に対応しかつ実質的に同一の微小電流を発生するステップとを含むことを特徴とする請求項19記載の電源電圧制御方法。 - 上記サブスレッショルドSRAMのpMOSFETの典型値におけるしきい値電圧が、上記サブスレッショルドSRAMのnMOSFETの典型値におけるしきい値電圧よりも高い場合であって、
上記制御出力電圧を発生するステップは、接地されたゲートと、接地されたドレインと、上記微小電流発生回路に接続されたソースとを有するpMOSFETを用いて、上記制御出力電圧を発生することを特徴とする請求項19又は20記載の電源電圧制御方法。 - 上記サブスレッショルドSRAMのnMOSFETの典型値におけるしきい値電圧が、上記サブスレッショルドSRAMのpMOSFETの典型値におけるしきい値電圧よりも高い場合であって、
上記制御出力電圧を発生するステップは、上記微小電流発生回路に接続されたゲートと、上記微小電流発生回路に接続されたドレインと、接地されたソースとを有するnMOSFETを用いて、上記制御出力電圧を発生することを特徴とする請求項19又は20記載の電源電圧制御方法。 - 上記サブスレッショルドSRAMのpMOSFETがpタイプ高しきい値デバイスである場合であって、
上記制御出力電圧を発生するステップは、接地されたゲートと、接地されたドレインと、上記微小電流発生回路に接続されたソースとを有するpタイプ高しきい値デバイスを用いて、上記制御出力電圧を発生することを特徴とする請求項19又は20記載の電源電圧制御方法。 - 上記サブスレッショルドSRAMのnMOSFETがnタイプ高しきい値デバイスである場合であって、
上記制御出力電圧を発生するステップは、上記微小電流発生回路に接続されたゲートと、上記微小電流発生回路に接続されたドレインと、接地されたソースとを有するnタイプ高しきい値デバイスを用いて、上記制御出力電圧を発生することを特徴とする請求項19又は20記載の電源電圧制御方法。 - 上記電源電圧制御方法はさらに、
上記制御出力電圧を発生するステップの後において、電圧バッファ回路を用いて、上記制御出力電圧に基づいて、上記制御出力電圧に対応する電源電圧を発生して上記サブスレッショルドSRAMに対して供給するステップを含むことを特徴とする請求項19乃至24のうちのいずれか1つに記載の電源電圧制御方法。 - 上記電源電圧制御方法はさらに、
上記制御出力電圧を発生するステップの後において、レギュレータ回路を用いて、上記制御出力電圧に基づいて、上記制御出力電圧に対応する電圧を発生し、発生した電圧を調整し、調整された電源電圧を発生して上記サブスレッショルドSRAMに対して供給するステップを含むことを特徴とする請求項19乃至24のうちのいずれか1つに記載の電源電圧制御方法。 - 上記サブスレッショルドSRAMは、製造プロセスにより、pMOSFETの典型値におけるしきい値電圧と、nMOSFETの典型値におけるしきい値電圧の差の絶対値が0.1V以上であるように設定されたことを特徴とする請求項19乃至26のうちのいずれか1つに記載の電源電圧制御方法。
- 上記サブスレッショルドSRAMは、基板電圧を変化することにより、pMOSFETの典型値におけるしきい値電圧と、nMOSFETの典型値におけるしきい値電圧の差の絶対値が0.1V以上であるように設定されたことを特徴とする請求項19乃至26のうちのいずれか1つに記載の電源電圧制御方法。
- 上記サブスレッショルドSRAMは、6トランジスタ型SRAMセルを含むことを特徴とする請求項19乃至28のうちのいずれか1つに記載の電源電圧制御方法。
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