JP2016158254A - パワードメインを横断するデータ転送 - Google Patents

パワードメインを横断するデータ転送 Download PDF

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Abstract

【課題】マルチパワードメインを横断して動作するマルチステージ・フリップフロップの性能を改善する。
【解決手段】マルチステージ回路１０ｃは、異なるパワードメインを横断してデータを転送するレベルシフタ６５ｃと一体化されたマスター・スレーブ・フリップフロップ回路として実装される。該フリップフロップ回路のマスター・ステージ２８ｃおよびスレーブ・ステージ４０ｃは、３Ｄ ＩＣの２つのティアを横断して分割され、フリップフロップ回路の範囲内に一体化された異なるパワードメインを横断するレベルシフタと、自己誘導電力崩壊技術によって短縮された書き込み時間遅延と、モノリシック３Ｄ ＩＣ技術を用いて異なるティアにおけるフリップフロップ電力供給を分割することと、３Ｄ ＩＣティア間のクロスパワードメインデータ転送と、を含む。
【選択図】図６

Description

米国特許法（３５Ｕ．Ｓ．Ｃ．§１１９）に基づく優先権主張
[0001]本特許出願は、下記の米国特許出願に対する優先権を主張し、ならびにこの譲受人に譲渡され、その結果、参照により本願に明確に組み込まれる。平成２４年１１月２８日に出願された「パワードメインを介したデータ転送」と題された米国仮特許出願番号６１／７３０，７６７。平成２４年１１月２８日に出願された「３Ｄ集積回路のためのクロック分配ネットワーク」と題される米国仮特許出願番号６１／７３０，７５５。
同時継続中の特許出願への言及
[0002]本願は、下記の同時係属中の米国特許出願に関する。平成２５年３月５日に出願された代理人整理番号１２３４１２を有するＹａｎｇ Ｄｕ， Ｊｉｎｇ ＸｉｅおよびＫａｍｂｉｚ Ｓａｍａｄｉによる「モノリシック３Ｄ ＩＣフリップフロップ設計」は、この譲受人に譲渡され、その結果、参照により本願に明確に組み込まれる。平成２５年３月７日に出願された代理人整理番号１２０６００を有するＹａｎｇ Ｄｕによる「半導体集積回路のモノリシック３次元統合」は、この譲受人に譲渡され、その結果、参照により本願に明確に組み込まれる。[****]に出願された代理人整理番号１２４３１８を有するＫａｍｂｉｚ Ｓａｍａｄｉ， Ｓｈｒｅｅｐａｄ Ｐａｎｔｈ， Ｊｉｎｇ Ｘｉｅ ａｎｄ Ｙａｎｇ Ｄｕによる「３Ｄ集積回路のためのクロック分配ネットワーク」は、この譲受人に譲渡され、その結果、参照により本願に明確に組み込まれる。
[0003]開示された実施例は、一般に、集積回路内のあるパワードメインから別の異なるパワードメインへの効率的なデータの転送に関する。さらに具体的には、開示された実施例は、エリア使用量、電力消費量、書き込み時間遅延、パワードメインを介したクロストーク、および他の性能パラメータを最適化する一方で、低電力集積回路内のあるパワードメインから別のパワードメインへデータを転送するためのシステムおよび方法に関する。
[0004]デジタル回路において、電線の２つの論理状態は、通常２つの異なる電圧によって表される。架線電圧が規定の閾値未満のとき、電線の信号は「ｌｏｗ」と読み取れる。架線電圧が予め決められた閾値を超えるとき、電線の信号は「ｈｉｇｈ」と読み取れる。論理高電圧はしばしばＶｄｄと称され、および論理低電圧はしばしばデジタル「接地」であるＶｓｓと称される。今日のデジタル論理システムにおいて、異なるＶｄｄレベルは、システム性能と電力消費量を管理するために異なる機能回路ブロックに利用される場合が多い。例えば、特定の回路ブロックは、他の回路ブロックと同様の早さで動作する必要はない。そのため、ある特定の回路ブロックについてのＶｄｄは、他の回路ブロックについてのＶｄｄとは異なるレベルに設定され得る。機能回路ブロックのＶｄｄレベルは、多くの場合、回路ブロックのパワードメインと称される。デジタル信号が、あるパワードメインで動作する回路ブロックから別のパワードメインで動作する回路ブロックへ転送されるとき、信号は、あるパワードメインから別のパワードメインへ変換される必要がある。レベルシフタ回路構成要素は、あるパワードメインから別のパワードメインへ信号をシフトさせ、およびパワードメインＡで動作する機能回路ブロックとパワードメインＢで動作する機能ブロックの間のインターフェースとしてよく用いられる。複数のパワードメインの提供にはまた、複数のパワーレールを必要とするので、それによって集積回路上のパワーレールの物理ル−ティングを密集させることになる。
[0005]電力消費量と面積効率は、昨今の小型で、高速、かつ高性能なモバイル・アプリケーションの重要課題である。いわゆるシステム・オン・チップ（ＳｏＣ）設計において、電力消費量を低減させるための共通の技術は、システムを異なるパワードメインに分割することである。例えば、粗いレベルで、コンピュータ論理とキャッシュは独自の供給電圧で動作するように設計され得る。同じチップに複数のプロセッシング・コアを提供するシステム（すなわち、マルチ・コア・システム）において、複数のパワードメインは、各コアについて動的電圧周波数スケーリング（ＤＶＦＳ）を容易にすることが求められている。一般に、微細な粒度のパワードメインを提供することは、システムの電力効率を低下させることで知られており、電力の壁問題への取組みへのおもしろいアプローチだと考えられる。上述されたように、マルチドメイン設計は、信頼できるクロスドメインデータ転送を保証し、ならびにクロスドメインデータトラヒックを管理するために、ドメイン境界にいくつかのタイプのレベルシフタ回路構成要素を必要とする。しかし、小型で、高速、かつ高性能のアプリケーションにレベルシフタ回路構成要素を提供するための既知の試みは、領域使用量、電力消費量、書き込み時間遅延、パワーレールの密集、などの種々の性能パラメータにおける非効率さが原因で非実用的であった。これらの取り組みは、微粒状のマルチパワードメインシステム設計の幅広く受け入れを妨げてきた。
[0006]マルチパワードメインを横断して動作するマルチステージ・フリップフロップ（例えば、マスター・スレーブ・フリップフロップ）とレベルシフタを一体化するための既知の試みの例は、Ｆｕｊｉｏ Ｉｓｈｉｈａ， Ｌｅｖｅｌ ｃｏｎｖｅｒｓｉｏｎ ｆｏｒ Ｄｕａｌ−Ｓｕｐｐｌｙ Ｓｙｓｔｅｍｓ， ｉｎ Ｔｒａｎｓ． ＶＬＳＩ Ｓｙｓｔｅｍ， ２００４、および、Ｈ． Ｍａｈｍｏｏｄｉ−Ｍｅｉｍａｎｄ， Ａ ｔｏｐ−ｄｏｗｎ ｌｏｗ ｐｏｗｅｒ ｄｅｓｉｇｎ ｔｅｃｈｎｉｑｕｅ ｕｓｉｎｇ
ｃｌｕｓｔｅｒｅｄ ｖｏｌｔａｇｅ ｓｃａｌｉｎｇ ｗｉｔｈ ｖａｒｉａｂｌｅ
ｓｕｐｐｌｙ -ｖｏｌｔａｇｅ ｓｃｈｅｍｅ， ｉｎ Ｐｒｏｃ． ＣＩＣＣ， １９９８を含む。しかし、誘発された領域の不利益とローカルセルレベル内にマルチ電力供給電圧を提供することの難しさが２Ｄ ＩＣ設計における幅広い受け入れを妨げている。これらの設計の欠陥は、（ｉ）パスゲートを経由する高電力ステージから低電力ステージまでのフィードバック信号パスの存在、（ｉｉ）レベルシフタステージ上の書き込み拡張の考慮の欠如を含んでおり、そのことが、遅延、漏電および動的電力を増加させることになる。これらの欠陥は、より小型のフェザーサイズ設計(feather size designs)においてはより深刻である。
[0007]従って、領域使用量、電力消費量、電力ドメインを介したクロストーク、書き込み時間遅延、パワーレールの密集、などを含む種々の性能パラメータに対処およびそれらを改良する集積回路レベルシフタ設計および実装技術を必要としている。
[0008]開示された実施例は、２つの異なるパワードメインで動作する記憶素子間で同期されたデータを確実かつ効率的に転送するクロスパワードメインインターフェースを実装するためのデバイスおよび方法を提供する。記憶素子は、マスター・フリップフロップが、あるパワードメインで動作し、ならびにスレーブ・フリップフロップが別のパワードメインで動作するマスター・スレーブ・フリップフロップ回路として実装され得る。あるパワードメインにおけるマスター・ステージは、フリップフロップセットアップ＆ホールドタイムを決定し、およびスレーブ・ステージは、ｃｌｏｃｋ−Ｑを決定し、また論理レベルシフタとしても機能する。スレーブ・フリップフロップとレベルシフタは、容易な書き込み、高速、および低い切り替えエネルギーに適した大きさにされ得るヘッダセルおよび６個のトランジスタ ＳＲＡＭセルとして実装され得る。開示された実施例は、第１のパワードメインと第２のパワードメインの間のデータパスにおいて共通のソースｎチャンネルＭＯＳＦＥＴの差動対として実装され得る分離回路構成要素を用いて分離の課題を解決する。書き込み拡張回路は、レベル変換効率（すなわち、ロジック１書き込み拡張(logic one write enhancement)）を拡張しおよび変換電力を低減するように提供される。ヘッダセルは、自己誘導電力（Ｖｄｄ）崩壊を提供する「常時ＯＮ」ＰチャンネルＭＯＳＦＥＴヘッダとして実装され得る書き込み拡張機能を含み得る。さらに利点は、双方向ティアモノリシック３Ｄ ＩＣにクロスパワードメインインターフェースを実装することによって実現される。クロスパワードメインインターフェースの２つの電力レールは、３Ｄ ＩＣの２つの区分されたティアに容易に配置され、その結果、電力レール物理ルーティング密集問題を低減する。
[0009]開示された実施例の１つの観点は、パワードメインＡで動作する第１のステージと、パワードメインＢで動作する第２のステージと、データを格納するための第１の手段を有する第１のステージと、データをレベルシフトおよび格納するための手段を有する第２のステージと、第１のティアと、第２のティアと、第１のティアは、第１のステージと電力を第１のステージに提供するための手段を備え、および第２のティアは、第２のステージと電力を第２のステージに提供するための手段を備える、を含むマルチステージ回路構成を有するマルチティア集積回路を提供する。第１のステージに電力を提供するための手段は、第１のパワーレールを備え得、および電力を第２のステージに提供するための手段は、第２のパワーレールを備え得る。マルチティア回路は、第１のステージと該第２のステージの間でデータを運搬するための手段を含み得、およびデータを運搬するための手段は、ヴィアのネットワークを備え得る。ヴィアは、モノリシック・インターティア・ヴィアを備え得る。
[0010]開示された実施例の別の観点は、マルチステージ回路を設計する方法を提供し、ステップは、パワードメインＡで動作する第１のステージ回路を設計することと、パワードメインＢで動作する第２のステージ回路を設計することと、レベルシフタ記憶回路構成要素を該第２のステージ回路に組み込むことと、ここにおいて、該レベルシフタ記憶回路構成要素は、パワードメインＢにパワードメインＡで受信されたデータをシフトし、および該シフトされたデータを該レベルシフタ記憶回路構成要素に書き込む、第１のステージ回路と第１のステージパワーレールをマルチティア構成の第１のティアに設置することと、および該第２のステージ回路と第２のステージパワーレールを該マルチティア構成の第２のティアに設置することを備える。
[0011]開示された実施例の別の観点は、マルチステージ回路を設計する方法を提供し、ステップは、パワードメインＡで動作する第１のステージ記憶回路を設計することと、パワードメインＢで動作する第２のステージ回路構成要素を設計することと、レベルシフタ記憶回路構成要素を該第２のステージ回路構成要素に組み込むことと、ここにおいて、該レベルシフタ記憶回路構成要素は、パワードメインＢにパワードメインＡから受信されたデータをシフトし、および該シフトされたデータを該レベルシフタ記憶回路構成要素に書き込むレベルシフト機能を含む、書き込み拡張機能を該レベルシフタ記憶回路構成要素に組み込むことと、ここにおいて、該書き込み拡張回路構成要素は、該シフトされたデータを該レベルシフタ記憶回路構成要素に書き込む効率を向上する、該レベルシフタ記憶回路構成要素のサイズと電力消費量を低減することと、分離回路構成要素を該第２の記憶回路構成要素に組み込むことと、ここにおいて、該分離回路構成要素は、パワードメインＡで動作する該第１のステージ記憶回路構成要素とパワードメインＢで動作する該第２のステージ回路構成要素の間のクロストークを制限する、必要に応じて、該レベルシフタ記憶回路構成要素の該サイズまたは電力消費量を低減または該設計をさらに調整することと、必要に応じて、該分離回路構成要素の該設計、サイズおよび／または電力消費量を調整することを備える。方法は、該第２のステージ回路構成要素の該サイズ、電力消費量、および／または書き込み効率が最適化されているかを評価し、必要に応じて、該レベルシフタ記憶回路構成要素の該サイズまたは電力消費量を低減または該設計をさらに調整し、および必要に応じて、該分離回路構成要素の該設計、サイズ、および／または電力消費量を調整するステップをさらに含む。
[0012]添付の図面は、開示された実施例の説明の助けとなるように提示され、および単に実施例の例示のために提供されるものであってそれらを限定するものではない。
[0013]図１は、開示された実施例のブロック図である。 [0014]図２は、種々の性能パラメータが開示された実施例によってどのように改善され得るかを示す表である。 [0015]図３は、開示された実施例の２つのティアの例を示すブロック図である。 [0016]図４は、開示された実施例の方法を示すフロー図である。 [0017]図５は、開示された実施例の別の方法を示すフロー図である。 [0018]図６は、図１に示されたブロック図のより詳細の実装である。 [0019]図６ａは、図６に示された回路について、時間の経過に伴う特定の電圧信号のパスを示したグラフである。 [0020]図７は、モノリシック集積回路として開示された実施例のフリップフロップの実装の横断面図である。
詳細な説明
[0021]本発明の観点は、下記の説明において開示され、ならびに、関連する図面は、本発明の特定の実施例に関する。代わりの実施例は、本発明の範囲から逸脱することなく考案され得る。さらに、本発明の周知の要素は、詳細に説明されないか、あるいは本発明の関連する詳細を曖昧にしないために省略されるであろう。
[0022]用語「例示的」は、「例、実例、または図解としての役割を果たすことを」を意味するためにここで用いられる。「例示的な」とここに記載された任意の実施例は、他の実施例よりも必ずしも好適であるまたは利点があるとして解釈されるべきではない。同様に、用語「本発明の実施例」は、本発明の全ての実施例が、論じられた特徴、動作の利点またはモードを含むことを必要としていない。
[0023]ここで用いられた用語は、特定の具体例のみを記載する目的のためのものであって、ならびに本発明の実施例を限定することを意図するものではない。ここで用いられたように、単数形の「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が別段明らかに示唆していないのであれば、複数形も含むことを意図している。「備える（comprises）」、「備える（comprising）」、「含む（includes）」および／または「含む（including）が、」ここで用いられる場合、決まった特徴、整数、ステップ、動作、要素、および／または構成要素の存在を特定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を除外するものではない。
[0024]さらに、多くの実施例が、例えば、計算デバイスの要素によって実行される一連の動作の観点から説明される。ここで説明される種々の動作は、特定の回路（例えば、アプリケーション特定集積回路（ＡＳＩＣ））、１つまた複数のプロセッサによって実行されるプログラム命令、またはその両方の組合せによって実行され得ることが認識されるだろう。さらに、ここに記載される一連の動作は、実行されると、関連のプロセッサにここに記載された機能を実行させるコンピュータ命令の対応するセットを記憶しているコンピュータ可読記憶媒体の任意の形式の範囲内で全体に具体化されると考えられ得る。したがって、本発明の種々の観点は、多数の異なる形式において具体化され得、その全てが請求された主題の範囲内であると考えられる。さらに、ここで説明される実施例のそれぞれについて、任意のこういった実施例の対応形式は、例えば、説明された動作を実行する「ように構成された論理」として説明され得る。
[0025]次に関連の動作環境の概要に関して、細粒状のマルチパワードメインは、パフォーマンスおよび電力管理のための最新のＳｏＣ（すなわちシステム・オン・チップ）設計において有利である。パワードメインを横断して同期されたデータ転送は、論理レベルシフタを必要とする。クロスドメインレベルシフタは、相当量のエリアペナルティとドメイン間を交差するＶｄｄを導き得る異なる電源をさらに必要とする。さらに、これらのパワードメインを介したデータ転送は、例えば、（１）追加のレベルシフタを必要とすることが、かなり大きな領域を使用する結果となる、（２）クロスドメインレベルシフタは、Ｖｄｄが領域間をトリッピングする危険を冒す、（３）ローカルセルレベルにある複数の電力供給レールもまた、さらなるエリアペナルティを引き起こす、を含む多くの課題を課す。これらおよび他の課題を克服するために、開示された実施例は、コンパクトなクロスドメインデータ転送インターフェースとして集積レベルシフタを有する記憶素子を提案する。開示された実施例はさらに、電源を区分されたティアに分割するために３Ｄ集積回路技術を用い、それによってローカルパワーレールの密集を回避し、さらにはクロストークを最小限にする。
[0026]下記でさらに詳細に説明しかつ例示するように、記憶素子は、モノリシック３Ｄ技術を用いる異なるパワードメインを横断してデータを転送するレベルシフタと一体化されたフリップフロップ回路として実装され得る。実施例は一般的に、低電力デジタル集積回路（ＩＣ）および３Ｄ ＩＣ設計の分野に含まれる。さらに具体的に、本開示は、マスター・スレーブ・フリップフロップの内部にレベルシフタを一体化する、ならびに、（ｉ）フリップフロップ（ＦＦ）回路、（ｉｉ）ＦＦ回路の範囲内に一体化された異なるパワードメインを横断するレベルシフタ、（ｉｉｉ）自己誘導電力崩壊技術(self-induced power collapsing technique)による書き込み時間遅延を短縮する、（ｉｖ）モノリシック３Ｄ ＩＣ技術を用いてＦＦ電源を異なる複数のティアに分割すること、（ｖ）３Ｄ ＩＣのティア間のクロスパワードメインデータ転送、を包含する異なる複数の３Ｄ ＩＣティアに配列された異なるパワードメインを横断するデータパスを提供する、ことによる、クロスドメインデータ転送インターフェースの回路トポロジーとモノリシック３Ｄ ＩＣの実装を説明する。
[0027]次に、特定の開示された実施例について、図１は、開示された実施例のマルチステージ回路１０のブロック図である。示されたように、マルチステージ回路１０は、パワードメインＢで動作する第２のステージ４０と共にパワードメインＡで動作する第１のステージ２６を含む。パワードメインＡは、パワードメインＢとは異なる。論理回路は、マルチステージ回路１０の中へ入るおよび出るデータ（例えば、Ｄ、Ｍｓｎｄ、Ｍｓｎｄ＿ｎ、Ｑ）を伝達する。クロック回路構成要素８０は、論理１２、１４とマルチステージ回路１０の種々の同期コンポーネントにクロック信号（ｃｌｋ）を提供する。データパス１６、１８、２０、２２、２４は、種々の回路にデータとクロック信号を送信するために提供される。第１のステージ２６は、パワードメインＡで動作する記憶回路構成要素２８を含む。第２のステージ４０は、分離回路構成要素４２および記憶機能６１を有するレベルシフタ記憶回路構成要素（ＬＳＳＣ）６０、レベルシフト機能６３および／または書き込み拡張機能６５を含み、全てはパワードメインＢで動作する。
[0028]ＬＳＳＣ６０は、レベルシフトおよびデータ記憶機能の両方を実行する。さらに具体的に、ＬＳＳＣ６０は、パワードメインＢにパワードメインＡから受信されたデータをシフトし、該シフトされたパワードメインＢのデータをＬＳＳＣ６０に書き込む。分離回路構成要素４２は、パワードメインＡの電圧信号とパワードメインＢの電圧信号の間を分離し、それによって、パワードメインＡの信号とパワードメインＢの信号の間のクロストークに関する可能性を下げる。書き込み拡張機能６５は、ＬＳＳＣ６０にシフトされた、パワードメインＢのデータを書き込むのに要する時間によって生じる遅延（すなわち、書き込み時間遅延）を短縮することによって全体の効率を向上させる。
[0029]開示された実施例の１つの重要な観点、および特に図１に示される実施例、は、それらが主要な回路の構成部品（例えばＬＳＳＣ６０）のサイズが縮小されるのを可能にすることである。開示されたＬＳＳＣ６０が、（図６および図７に示され、かつ下記でさらに詳細に示されるように）金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のアレイとして実装される場合、重要なパフォーマンスの利益（例えば、電力消費量と領域使用量）は、ＭＯＳＦＥＴのサイズが縮小されるのにしたがって実現され得る。
[0030]第２のステージ４０とその構成部品（４２、６０）は、第２のステージ４０が、ＬＳＳＣ６０を、既知のレベルシフタ記憶回路構成要素のパフォーマンスペナルティ（例えば、領域使用量、電力消費量、書き込み遅延、など）なしに実装され得るのに十分な小さいサイズにすることを可能にする。下記でさらに詳細に記載されるように、開示された第２のステージ４０は、従来のスレーブ・ステージのフットプリントと実質的に同じくらい縮小され得る。分離回路構成要素４２は、パワードメインＡおよびＢの間のクロストークを除去し、それによってＬＳＳＣ６０のサイズが既知のレベルシフタ記憶回路の実装よりも十分に縮小されることを可能にする。ＬＳＳＣ６０のサイズを縮小することによって、全体の領域、および、第２のステージ４０の電力消費量を低減する。ＬＳＳＣ６０の相対的により小さい領域とより少ない電力消費量のおかげで、データの書き込み速度と効率が改良される。ＬＳＳＣ６０へのデータ書き込みをより簡単かつ早くするために、書き込み拡張機能６５に対してもさらに改良が行われる。分離回路構成要素４２と書き込み拡張機能６５は、ほんの僅かなアクティブ素子を有するシンプルな設計として実装され得、その結果、それらの電力消費量および領域使用量を相対的に低く設定する。したがって、分離回路構成要素４２と書き込み拡張６５が効率（より少ないクロストーク、より優れた書き込み速度）を向上する一方で、ＬＳＳＣ６０のサイズを縮小することは領域使用量と電力消費量を低減させる。第２のステージ４０に比較的単純な分離回路構成要素４２と比較的単純な書き込み拡張回路構成要素６５を追加することによる領域使用量と電力消費量のわずかな増加は、ＬＳＳＣ６０のサイズとフットプリントを縮小しかつ分割された論理レベルシフタの必要性を除去することによる領域と電力の節約による短所を補って余りある。
[0031]したがって、ここに記載および例示された回路構成を利用すると、ＬＳＳＣ６０の領域使用量と電力消費量が著しく低減することが理解され得る。例えば、下記に開示される実施例の後（図６に示される）６Ｔ（６個のトランジスタ）書き込み拡張ＳＲＡＭ（ＷＥＳ）構成６０ｃとしてＬＳＳＣ６０を実装する場合、６Ｔ ＳＲＡＭのフットプリント領域は、クロス・カップル・インバータ・ラッチを縮小することによって、既定の技術のノードにある従来のビットセル・フットプリントの８０％以下になり得る。このことは、入力信号（ｍｓｎｄ）がｈｉｇｈにあり（その一方で、相補的な入力ｍｓｎｄ＿ｎはｌｏｗにある）、かつ内部のＮｏｄｅ Ｂｉｔをｈｉｇｈ（パワードメインＢのＶｄｄ）にチャージすることをラッチセルにさせるときに、内部のＮｏｄｅ Ｂｉｔ＿ｎを接地に引き寄せる差動ｎチャネルＭＯＳＦＥＴ入力トランジスタ（４４、４６）によって提供される付加的なプルダウン強度によって実現され、その結果、ＬＳＳＣ６０ｃ内のトランジスタは、書き込み動力と効率を向上させるために比例して縮小され得る。
[0032]図２は、図１に示された第２のステージ回路４０を用いて実現され得る電力消費量、領域使用量およびＩＣ遅延の利益の例を示す表である。図２は、図１に示された第２のステージ回路４０に対して、従来の第２のステージレベルシフタと記憶回路の電力消費量、領域使用量およびＩＣ遅延を比較する。例示の目的のために、従来の設計の記憶回路構成要素はフリップフロップ（ＦＦ）回路である。同じく例示と比較の目的のために、従来のレベルシフタ＋ＦＦ設計の第２のステージ電力消費量全体への貢献は、任意に１．００に設定され、従来のレベルシフタ＋ＦＦ設計の領域使用量全体への貢献は、任意に１．００に設定され、および、ＩＣ遅延への貢献は１．００に任意に設定される。第２のステージレベルシフタと記憶素子６１、６３は、それらの電力消費量が、例えば、０．５０になり、ならびにそれらの領域使用量が、例えば、０．５０になるまで継続的に低減される。分離回路構成要素４２は、それが、あまり大量の追加の電力消費を誘発しないように、わずかなアクティブ素子を有する単純な回路として実装され、かつその領域使用量は、例えば、０．１２５である。書き込み拡張６５は、それが、影響を及ぼす量の付加的な電力消費を誘発しないように、わずかなアクティブ素子を有する単純な回路として実装され、かつその領域使用量は、例えば、０．１２５である。下記で説明されるさらに詳細な実施例において、書き込み拡張はレベルシフタによって提供されるため、これらの実施例に関して、領域使用量への書き込み拡張の貢献は実質的にゼロである。さらに、書き込み拡張６５は、第２のステージの記憶装置６１のための書き込み時間が、例えば、０．５０となるように書き込み遅延を低減させる。したがって、結合された第２のステージ回路構成要素４０は、全体で０．５０の電力消費量、全体で０．７５の領域使用量、および全体で０．５０の書き込み時間遅延を有する。そのため、開示された実施例にしたがった結合された第２のステージ回路構成要素４０は、上述された、改良された書き込み効率と共に、電力消費量および領域使用量の節約を実現する。上述された実施例は、レベルシフトおよび記憶回路構成要素に、マルチステージ回路１０の全体の回路構成要素領域の約／およそ７０％以下を備えることを可能にし、ならびにレベルシフタ統合マスター・スレーブ・フリップフロップ設計の全体は、従来のＦＦ＋シフタ設計のフットプリント全体の約／およそ５０％以下を備える。マルチステージ回路構成要素の回路構成要素領域全体は各ステージの回路構成要素領域の和と称されることが留意されるべきである。
[0033]図３は、パワードメインＢで動作する第２のティア１０４と共にパワードメインＡで動作する第１のティア１０２を有するマルチティア回路１００に実装されるマルチステージ回路構成要素１０ａを示す。マルチティア回路１０ａの第１のステージ２６ａは第１のティア１０２にあり、マルチティア回路１０ａの第２のステージ４０は第２のティア１０４上にある。第２のステージ４０ａは、図１に示された第２のステージ回路構成要素（４２、６５）を含んでもよいし含まなくてもよい。各パワードメインＡおよびＢは一般に、それ自体の所有するパワーレール１０６、１０８を必要とする。マルチステージ回路１００に実装されたマルチステージ回路構成要素１０ａは、パワーレール１０６が第１のティア１０２に実装され、ならびにパワーレール１０８が第２のティア１０４に実装されることを可能にする。ティアごとのパワーレールの密集は、マルチステージ回路構成要素１０ａの単一のティアよりも低減される。
[0034]図４および図５は、開示された実施例の設計技法をさらに示す工程のフロー図である。図４は、図１に示された回路トポロジーのための設計技法２００をさらに示し、図５は、図３に示された回路トポロジーのための設計技法３００をさらに示す。図４および図５に示された一連の設計のステップは、例示の目的のためだけに示されており、実際の実施において、このステップは、示された順番で実行されても良いし、されなくても良い。例えば、ＬＳＳＣ６０のサイズを縮小することは、設計の過程における他のステップより前、後、あるいは同時に実行され得る反復し継続する評価である。図４に示すように、ステップ２０２における設計技法２００は、パワードメインＡで動作する第１のステージ記憶回路構成要素（ＦＳＳＣ）２６、２８を選択および／または設計する。ステップ２０４は、パワードメインＢで動作する第２のステージ回路構成要素（ＳＳＣ）４０を設計および／または選択する。ステップ２０６は、記憶機能６１とレベルシフト機能６３をＳＳＣ４０に組み込み、そこにおいて、レベルシフト６３は、パワードメインＢにパワードメインＡから受信されたデータをシフトし、そして記憶装置６１に該データを書き込む。ステップ２０８は、ＬＳＳＣ６０のサイズおよび電力消費量を低減させる。ステップ２１０は、ＳＳＣ４０に分離回路構成要素４２を組み込み、そこにおいて、分離回路構成要素４２は、パワードメインＡで動作するＦＳＳＣ２６、２８およびパワードメインＢで動作するＳＳＣ４０の間のクロストークを制限する。ステップ２１２はＳＳＣ４０に書き込み拡張（ＷＥ）６５を組み込み、そこにおいて、ＷＥ６５はＬＳＳＣ６０にデータを書き込む効率を向上させる。ステップ２１４は、必要に応じて、ＬＳＳＣ６０のサイズおよび／または電力消費量を低減および／または設計をさらに調整する。ステップ２１６は、必要に応じて、分離回路構成要素４２の設計、サイズおよび／または電力消費量を調整する。ステップ２２０は、ＳＳＣ４０のフットプリント、電力消費量および／または書き込み効率が最適化されているかどうかを評価する。最適化されていない場合、設計技法２００は、ステップ２１４に戻り、必要に応じて、ＬＳＳＣ６０のサイズおよび／または電力消費量を低減および／または設計をさらに調整する。ステップ２２０における問い合わせへの回答がｙｅｓの場合、設計技法２００は、ステップ２２２へと続き、ＦＳＳＣ２６とそれと関連する第１のパワーレールＡ１０６をマルチティア構成１００の第１のティア１０２に設置する。ステップ２２４は、ＳＳＣ４０とそれと関連する第２のパワーレール１０８をマルチティア構成１００の第２のティア１０４に設置する。
[0035]図５は、図３に示された回路トポロジー１００に関する例示的な設計技法３００を示す。図５に示されたように、ステップ３０２は、パワードメインＡで動作するＦＳＣ２６を選択および／または設計する。ステップ３０４は、パワードメインＢで動作するＳＳＣ４０ａを選択および／または設計する。ステップ３０６は、ＬＳＳＣ６０ａをＳＳＣ４０ａに組み込み、そこにおいて、ＬＳＳＣ６０ａはパワードメインＢにパワードメインＡで受信されたデータをシフトしかつシフトされたデータをＬＳＳＣ６０ａに書き込む。ステップ３０８は、ＦＳＣ２６ａとそれと関連する第１のステージパワーレール１０６をマルチティア構成１００の第１のティア１０２に設置する。最後に、ステップ３１０は、マルチティア構成１００の第２のティア１０４にＳＳＣ４０ａとそれと関連する第２のステージパワーレール１０８を設置する。
[0036]図６は、図１に示されたマルチステージ回路１０のより詳細な実装であるマルチステージ回路１０ｃを示す。マルチステージ回路１０ｃは、マスター・スレーブ・フリップフロップ構成において示され、そこにおいて、第１のステージ記憶回路２８ｃは、パワードメインＡで動作するマスター・フリップフロップ回路として実装され、第２のステージ記憶回路４０ｃは、スレーブ・フリップフロップ構成６１ｃ、分離回路構成４２ｃ、および書き込み拡張回路構成６５ｃとして実装され、全てはパワードメインＢで動作する。クロック回路構成要素８０ｃは、マルチステージ回路１０ｃの種々の同期コンポーネントにクロック信号（ｃｌｋ）を提供する。
[0037]マスター・フリップフロップ回路２８ｃは、図示のように構成された、第１のインバータ３０、第２のインバータ３４、および第３のインバータ３６を含む。スレーブ記憶回路４０ｃは、マスター・フリップフロップ２８ａからデータ（Ｍｓｎｄ）を同期的に受信し、パワードメインＢにパワードメインＡからその受信されたデータをシフトさせ、かつそのデータを記憶回路構成要素６１ｃに書き込む。分離回路構成要素４２ｃは、第１の入力ｎチャネルＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）４４、第２の差動入力ｎチャネルＭＯＳＦＥＴ４６、および、データを正しい出力Ｑ状態に変換し、かつ図示のように構成された出力Ｑに分離を提供するインバータ４８を含む。書き込み拡張６５ｃは、図示のように構成された第１のＰチャネルＭＯＳＦＥＴ５２として実装される。レベルシフタ記憶回路６０ａは、図示のように構成された第２のＰチャネルＭＯＳＦＥＴ６２、第３のＰチャネルＭＯＳＦＥＴ６４、第３のｎチャネルＭＯＳＦＥＴ６６、第４のｎチャネルＭＯＳＦＥＴ６８、第５のｎチャネルＭＯＳＦＥＴ７０および第６のｎチャネルＭＯＳＦＥＴ７２を含む６Ｔ ＳＲＡＭ構成として実装される。クロック回路構成要素８０ａは、図示のように構成された、圧電結晶すなわちパスゲート３２、第４のインバータ７４および第５のインバータ７６として実装される。
[0038]マルチステージ回路１０ｃの動作は次に、図６および図６ａに示される電圧／時間グラフと関連して説明される。動作において、入力データＤは、パワードメインＡ内のマスター・フリップフロップ２８ｃに同期的に格納される。パワードメインＡ内のマスター・フリップフロップ２８ｃは、ＦＦセットアップ＆ホールドタイムを決定する。データＤ（０または１）は、ＤをＤ＿ｎへ反転し、かつ入力に対して電圧分離の役割をするインバータ３０に到達する。クロック信号がｈｉｇｈ（１）に向かうと、パスゲート３２がターンオンされ、データＤ＿ｎは、データＤ＿ｎをＤに戻すように書き換えるインバータ３４に伝播し、かつ「Ｍｓｎｄ」における出力状態Ｄをスレーブ・ステージにおけるｎチャネルＭＯＳＦＥＴ４４のゲートに提示する。相補的なＤ＿ｎはまた、ｎチャネルＭＯＳＦＥＴ４６のゲートにＭｓｎｄ＿ｎにおいて提示される。次に、クロック信号がｌｏｗ（０）に向かうと、パスゲート３２はオフされる。同時に、インバータ３６は、共役クロック信号によってイネーブルされ、バック・ツー・バック・インバータ・ラッチループを遮断し、そして記憶機能が生じるのをイネーブルする。データＤは次に、次のクロックサイクルまでインバータ３０に提示される任意の後続のデータの状態（０または１）に関わらず、マスター・ステージに格納される。この点について、全ての動作は、パワードメインＡにおいて行われ、その結果、格納されおよび出力されたデータは全て、パワードメインＡの電圧レベルによって定義される。
[0039]Ｍｓｎｄデータは、第１のｎチャネルＭＯＳＦＥＴ４４に提供され、ならびに相補的なＭｓｎｄ＿ｎは、第２のｎチャネルＭＯＳＦＥＴ４６に提供される。Ｍｓｎｄデータがパスゲートトランジスタ７０に配される従来のアプローチとは異なり、ｎチャネルＭＯＳＦＥＴ（４４、４６）は、（１）ドメインＡとドメインＢの間の電源供給を分離し、（２）スレーブ・ステージデータ入力ポートとして機能し、（３）入力信号が、改良された書き込み性能を用いて縮小されることを記憶ユニット６１ｃに可能にするｈｉｇｈにある時に、追加のプルダウン強度を提供する、役割を果たす。
[0040]ＭｓｎｄデータＤがパワードメインＡのＶｄｄレベルにおいてｈｉｇｈ（１）である場合、ｎチャネルＭＯＳＦＥＴ４４はターンオンされ、その一方で、アクセストランジスタ７０はクロック信号（ｃｌｋ）によってターンオンされる（選択される）。この組み合わされた動作は、図６に示されるように、「ｂｉｔ＿ｎ」をｌｏｗ（０）に引き寄せる役割をする。ｂｉｔ＿ｎがｌｏｗまで移動するので、それは、Ｖｄｄ−Ｖｂｉｔ＿ｎがＰチャネルＭＯＳＦＥＴ６４の閾値電圧より高くなるときに、ＰチャネルＭＯＳＦＥＴ６４をターンオンし、およびＶｂｉｔ＿ｎがｎチャネルＭＯＳＦＥＴ６８の閾値電圧より低くなるときに、ｎチャネルＭＯＳＦＥＴ６８をシャットオフする。その結果、ノード「ｂｉｔ」は、電源Ｖｄｄによってチャージされ、および「ビット」レベル（電圧）がＶｄｄに向かって上昇し続けるのにつれて、それは順番に、ＰチャネルＭＯＳＦＥＴ６２をシャットオフし、ｎチャネルＭＯＳＦＥＴ６６をターンオンし、正のフィードバックラッチがその結果イネーブルされ、「ビット」をＶｄｄにプッシュする一方で、「ｂｉｔ＿ｎ」を接地にすばやく引き寄せる。その結果、データＤによって定義された新しい状態は、記憶セル６１ｃに記録される（書き込まれる）。インバータ４８は次に、ｌｏｗ（０）にある「ｂｉｔ＿ｎ」をｈｉｇｈ（１）にあるＱに反転する役割をする。動作のこの部分はパワードメインＢにおいて行われるので、出力ｈｉｇｈはまた、ドメインＢの正確なＶｄｄレベルを有する。この時点で、パワードメインＡの電圧レベルにある入力ｈｉｇｈ（Ｄ＝１）は、パワードメインＢの電圧レベルにある出力ｈｉｇｈ（Ｑ＝１）に成功裏に転送される。同様に、ＭｓｎｄデータＤがｌｏｗ（０）である場合、Ｍｓｎｄ＿ｎはｈｉｇｈ（１）にある。ｎチャネルトランジスタ４６とＰチャネルトランジスタ６２がターンオンされると、ｂｉｔ＿ｎをＶｄｄによってチャージされようにしむけ、データを記憶セル６１ｃに書き込み、次には、高いｂｉｔ＿ｎ信号（１）を正確な低出力データ（Ｑ＝０）にコンバートする。
[0041]したがって、マルチステージ回路１０ｃは、２つの異なるパワードメインを横断して入力データＤを正確な出力Ｑ状態に転送する。書き込み効率の付加的な拡張は、記憶回路構成要素６１ｃと電源を接続するＰチャネルＭＯＳＦＥＴ５２に常駐する自己誘導電力崩壊（ＳＩＰＣ）回路構成要素を用いて提供される。上述されたように、記憶回路構成要素６１ｃは、例えば、「ｂｉｔ＿ｎ」をｈｉｇｈ（１）からｌｏｗ（０）に切り替えるおよび「ｂｉｔ」をｌｏｗ（０）からｈｉｇｈ（１）に切り替えるなどのように記憶状態を設定するためにラッチ関数を提供する。切替え速度は、どれくらい速く「ｂｉｔ＿ｎ」電圧が引き下げられ得るかによって最初に決定される。しかし、「ｂｉｔ」電圧がＶｄｄからＶｂｉｔ＿ｎまでチャージアップされない初期トランジェントの間、トランジスタ６２は「ｂｉｔ＿ｎ」をチャージし続けるオン状態にある。「ｂｉｔ＿ｎ」の電圧は、Ｐチャネルトランジスタ６２によるプルアップおよびｎチャネルトランジスタ４４および６６によるプルダウンによる相反する力によって決定されるものではない。ＳＩＰＣは、トランジスタ６２および６４に負荷をかけるノードＳにある内部バイアシング電圧を抑制することによってトランジェント（過渡）問題を克服する。トランジェント期間に、電流は、Ｐチャネルトランジスタ５２に常に伝導している。トランジスタは、トランジェントにあるＶｄｄ供給から十分な電圧降下、例えば、２０％−３０％の電圧降下を配するが、記憶セルが図６ａに示されるようなラッチを開始するときにＶｄｄに回復するような大きさにされる。このような拡張だけでｃｌｋ−ｔｏ−Ｑ遅延に対しておおよそ２０％の改良を実現する。
[0042]図７は、パワードメインＡで動作する第１のティア１０２ｄとパワードメインＢで動作する第２のティア１０４ｄを有するモノリシック３Ｄ集積回路１００ｄに実装された図６のマスター・スレーブ・ＦＦ回路１０ｃの一部の例示的な横断面図を示す。断面図は、全ての相互接続を示すことを意図する実装例ではない。例示された設計は、モノリシック３Ｄ集積回路で用いられ、それは、マルチパワードメインデータ転送インターフェースを実現するために各ティアに単一のパワーレール（不図示）を必要とするだけである。これは、配置領域を大幅に縮小し、かつ物理設計の複雑さを低減することができる。マスター・ステージとスレーブ・レベルシフタステージは、類似したトランジスタの全体幅を有し、およびより良いフットプリント効率のために均等に２つのティア１０２および１０４に分割される。図７は、設計のマスターおよびスレーブ・ステージがモノリシックインターティアのヴィアによって接続されるかどうかの例を表す。ＭＩＶ１（１１２）は、図６のティア０におけるマスター・ステージのパスゲートトランジスタ３０のドレイン（Ｄ）からティア１におけるスレーブ・ステージの入力トランジスタ４６（不図示）への接続を示し、Ｍｓｎｄ＿ｎへのクロスティアデータパスを提供する。ＭＩＶ２（１１６）は、図６のティア０におけるインバータ３４の出力からティア１におけるスレーブ・ステージの入力トランジスタ４４（不図示）への接続を示し、Ｍｓｎｄｎへのクロスティアデータパスを提供する。ＭＩＶ３（１１４）は、図６のクロック・ジェネレータ・ブロック８０によって供給されるクロックへのリンクであり得る。各ティアにおけるＮＭＯＳとＰＭＯＳおよび接点であるＭ１、Ｍ２、Ｖ１は、マスターおよびスレーブ・ステージの対応する回路構成要素の回路を接続する構成部分である。１つの実施例は、図７に示される接続のために金属製の２つの層を使用する。
[0043]したがって、開示された実施例は、パワードメインを横断して効率的に動作する非常にコンパクトで、信頼性が高く、かつ低電力な構成部品および回路であること理解できる。開示された実施例は、遅延の改善とエネルギー節約の両方をさらに提供する。１つの実施例において、それは既知のアプローチに比べて４０％のｃｌｏｃｋ−Ｑ遅延の低減および５０％を超える電力節約を実現する。エネルギー−遅延の積は５５％低減される。改良された性能パラメータと低減された構成部品のフットプリントは、設計の耐性を確かなものにし、かつ３Ｄ集積回路の実装技術は、今後のマルチパワードメイン３Ｄ ＩＣシステムにおけるクロスティア、クロスドメイン同期データの転送(cross domain synchronized data transfer)にとって必須である。さらに、レベルシフタ記憶装置の縮小化はまた、書き込み速度と効率に寄与する。全体的な書き込み拡張技術はしたがって、２つの主要な構成部分、（１）自己誘導電力崩壊技術(self-induced power collapsing technique)（例えば、ＰチャネルＭＯＳＦＥＴヘッダセル）、それによって書き込みの動力および時間を低減する、（２）レベルシフタ記憶装置ラッチペアのフットプリントを縮小する、これによって、チャージ容量を低減し、これは差動入力トランジスタ（分離のための）が書き込み動作中の余分なプルダウン強度を提供するため可能である、を含む。
[0044]前述の開示と例示は、本発明の実施を示し、その一方で、様々な変更および修正が添付の請求項によって定義されるような本発明の範囲から逸脱することなくここで行われることが留意されるべきである。例えば、ここに記載された本発明の実施例にしたがった方法の請求項の機能、ステップおよび／または動作は、任意の特定の順序で実行される必要はない。さらに、本発明の要素は、単数で記載または請求され得るが、単数への限定が明らかに述べられていない場合、複数が検討される。
[0045]当業者はまた、ここで開示された実施例に関連して記載された種々の例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子機器、コンピュータソフトウェアまたはそれらの組合せとして実装され得ることを理解するだろう。ハードウェアとソフトウェアのこの互換性を明示的に例示するために、様々な例示的な部品、ブロック、モジュール、回路、およびステップが、それらの機能の観点から一般的に上記で説明されてきた。こういった機能が、ハードウェアまたはプロセッサとして実装されるかどうかは、特定のアプリケーションおよび全体のシステムに課せられた設計の制限に依存する。当業者は、各特定のアプリケーションに関する様々な点で記載された機能を実施し得るが、こういった実施の決定は、本発明の範囲から逸脱の原因になると解釈されるべきではない。
[0046]ここに開示された実施例に関連して記載された方法、シーケンス、および／またはアルゴリズムは、プロセッサによって実行されるハードウェア、ソフトウェアモジュールまたはその２つの組合せにおいて直接具体化され得る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、リムーバブル・ディスク、ＣＤ−ＲＯＭ、または当技術分野において周知の記憶媒体の任意の他の形式に属し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し、および記憶媒体へ情報を書き出すためにプロセッサに結合される。代わりに、記憶媒体は、プロセッサに統合され得る。従って、本発明の実施例は、開示および請求された実施例を実行するための方法を具体化するコンピュータ可読媒体を含み得る。従って、本発明は、例示された具体例に限定されることはなく、かつここに記載された機能を実行するための手段は、本発明の実施例に含まれる。
[0046]ここに開示された実施例に関連して記載された方法、シーケンス、および／またはアルゴリズムは、プロセッサによって実行されるハードウェア、ソフトウェアモジュールまたはその２つの組合せにおいて直接具体化され得る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、リムーバブル・ディスク、ＣＤ−ＲＯＭ、または当技術分野において周知の記憶媒体の任意の他の形式に属し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し、および記憶媒体へ情報を書き出すためにプロセッサに結合される。代わりに、記憶媒体は、プロセッサに統合され得る。従って、本発明の実施例は、開示および請求された実施例を実行するための方法を具体化するコンピュータ可読媒体を含み得る。従って、本発明は、例示された具体例に限定されることはなく、かつここに記載された機能を実行するための手段は、本発明の実施例に含まれる。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
マルチティア集積回路（１００）であって、
パワードメインＡで動作する第１のステージ（２６ａ）とパワードメインＢで動作する第２のステージ（４０ａ）を備えるマルチステージ回路構成（１０ａ）と、
データを格納するための第１の手段（２８）を備える前記第１のステージと、
データをレベルシフトおよび格納するための手段（６０ａ）を備える前記第２のステージと、
第１のティア（１０２）と、
第２のティア（１０４）と、
前記第１のステージと前記第１のステージに電力を提供するための手段（１０６）を備える前記第１のティアと、および
前記第２のステージと前記第２のステージに電力を提供するための手段（１０８）を備える前記第２のティアと、
を備える、集積回路。
［Ｃ２］
前記第１のステージに電力を提供するための前記手段は第１のパワーレールを備え、および、
前記第２のステージに電力を提供するための前記手段は第２のパワーレールを備える、
Ｃ１に記載の集積回路。
［Ｃ３］
前記第１のステージと前記第２のステージの間でデータを運搬するための手段（１１０）をさらに備える、Ｃ２に記載の集積回路。
［Ｃ４］
データを運搬するための前記手段は、ヴィアのネットワークを備える、Ｃ３に記載の集積回路。
［Ｃ５］
ヴィアの前記ネットワークは、モノリシック・インターティア・ヴィアを備える、Ｃ４に記載の集積回路。
［Ｃ６］
マルチステージ回路構成（１０）であって、
パワードメインＡで動作する第１のステージ（２６）と、
データを格納するための第１の手段（２８）を備える前記第１のステージと、
パワードメインＢで動作する第２のステージ（４０）と、
パワードメインＢで動作する前記第２のステージからパワードメインＡで動作する前記第１のステージを分離するための手段（４２）を備える前記第２のステージと、および、
パワードメインＢにデータをレベルシフトおよび格納するための手段（６１、６３）をさらに備える前記第２のステージと、
を備える、構成。
［Ｃ７］
レベルシフトおよび格納するための前記手段は、レベルシフトおよび格納するための前記手段にデータ書き込みを拡張するための手段（６５）をさらに備える、
Ｃ６に記載の構成。
［Ｃ８］
第１のティア（１０２）および第２のティア（１０４）と、
前記第１のステージと前記第１のステージに電力を提供するための手段（１０６）を備える前記第１のティアと、および
前記第２のステージと前記第２のステージに電力を提供するための手段（１０８）を備える前記第２のティアと、
をさらに備える、Ｃ７に記載の構成。
［Ｃ９］
前記第１のステージに電力を提供するための前記手段は第１のパワーレールを備え、および、
前記第２のステージに電力を提供するための前記手段は第２のパワーレールを備える、
Ｃ８に記載の構成。
［Ｃ１０］
前記第１のステージと前記第２のステージの間でデータを運搬するための手段（１１０）をさらに備える、Ｃ９に記載の構成。
［Ｃ１１］
データを運搬するための前記手段は、ヴィアのネットワークを備える、Ｃ１０に記載の構成。
［Ｃ１２］
ヴィアの前記ネットワークは、モノリシック・インターティア・ヴィアを備えるＣ１１に記載の構成。
［Ｃ１３］
データを格納するための前記手段は、マスター・フリップフロップ（２８ｃ）を備え、
データをレベルシフトおよび格納するための前記手段は、スレーブ・フリップフロップとレベルシフタ回路構成要素（４０ｃ）を備える、
Ｃ７に記載の構成。
［Ｃ１４］
前記スレーブ・フリップフロップとレベルシフタは、複数のＳＲＡＭトランジスタ（６１ｃ）を備える、Ｃ１３に記載の構成。
［Ｃ１５］
データをレベルシフトおよび格納するための前記手段は、前記マルチステージ回路構成の回路構成要素領域全体のおよそ７０％より少なくを占める、
Ｃ１３に記載の構成。
［Ｃ１６］
分離するための前記手段は、共通のソースｎチャネルＭＯＳＦＥＴ（４４、４６）を備える、Ｃ６に記載の構成。
［Ｃ１７］
拡張するための前記手段は、常時動作を行うＰチャネルＭＯＳＦＥＴヘッダ（５２）を備える、Ｃ７に記載の構成。
［Ｃ１８］
マルチステージ回路構成（１０ｃ）であって、
パワードメインＡで動作する第１のステージ（２８ｃ）と、
パワードメインＢで動作する第２のステージ（４０ｃ）と、
レベルシフタ記憶回路構成要素（６１ｃ、６５ｃ）を備える前記第２のステージと、および、
分離回路構成要素（４２ｃ）をさらに備える前記第２のステージと、
を備える、構成。
［Ｃ１９］
前記レベルシフタ記憶回路構成要素は、書き込み拡張機能（５２）をさらに備える、Ｃ１８に記載の構成。
［Ｃ２０］
第１のティア（１０２）および第２のティア（１０４）と、
前記第１のステージと第１のステージパワーレール（１０６）を備える前記第１のティアと、および、
前記第２のステージと第２のステージパワーレール（１０８）を備える前記第２のティアと、
をさらに備える、Ｃ１９に記載の構成。
［Ｃ２１］
前記第１のステージと前記第２のステージの間でデータを送信するためのヴィアのネットワークをさらに備える、Ｃ２０に記載の構成。
［Ｃ２２］
ヴィアの前記ネットワークは、モノリシック・インターティア・ヴィアを備える、Ｃ２１に記載の構成。
［Ｃ２３］
前記第１のステージは、第１のフリップフロップ回路（２８ｃ）を備え、および、
前記レベルシフタ記憶回路構成要素は、第２のフリップフロップ回路（４０ｃ）を備える、
Ｃ１９に記載の構成。
［Ｃ２４］
前記第１のフリップフロップ回路は、マスター・フリップフロップ構成を備え、および
前記第２のフリップフロップ回路は、スレーブ・フリップフロップ構成を備える、
Ｃ１８に記載の構成。
［Ｃ２５］
前記スレーブ・フリップフロップ構成は、ＳＲＡＭセル（６１ｃ）を備える、Ｃ２４に記載の構成。
［Ｃ２６］
前記分離回路構成要素は、パワードメインＡで動作する前記第１のステージとパワードメインＢで動作する前記レベルシフタ記憶回路構成要素の間のクロストークを制限する、Ｃ１８に記載の構成。
［Ｃ２７］
前記分離回路構成要素は、差動ｎチャネルＭＯＳＦＥＴ（４４、４６）を備える、Ｃ２６に記載の構成。
［Ｃ２８］
前記書き込み拡張は、前記レベルシフタ記憶回路構成要素に前記データを書き込む前記効率を向上する、Ｃ１９に記載の構成。
［Ｃ２９］
前記書き込み拡張は、ＰチャネルＭＯＳＦＥＴ（５２）を備える、Ｃ２８に記載の構成。
［Ｃ３０］
マルチステージ回路を設計する方法であって、
ステップは、
パワードメインＡで動作する第１のステージ回路を設計すること（３０２）と、
パワードメインＢで動作する第２のステージ回路を設計すること（３０４）と、
前記第２のステージ回路にレベルシフタ記憶回路構成要素を組み込むこと（３０６）と、ここにおいて、前記レベルシフタ記憶回路は、パワードメインＢにパワードメインＡで受信されたデータをシフトし、および、前記レベルシフタ記憶に前記シフトされたデータを書き込む、
マルチティア構成の第１のティアに前記第１のステージ回路と第１のステージパワーレールを設置すること（３０８）と、および
前記マルチティア構成の第２のティアに前記第２のステージ回路と第２のステージパワーレールを設置すること（３１０）と、
を備える、
方法。
［Ｃ３１］
マルチステージ回路を設計する方法（２００）であって、
ステップは、
パワードメインＡで動作する第１のステージ記憶回路を設計すること（２０２）と、
パワードメインＢで動作する第２のステージ回路構成要素を設計すること（２０４）と、
前記第２のステージ回路構成要素にレベルシフタ記憶回路構成要素を組み込むこと（２０６）と、ここにおいて、前記レベルシフタ記憶回路構成要素は、パワードメインＢにパワードメインＡから受信されたデータをシフトし、および、前記レベルシフタ記憶回路構成要素に前記シフトされたデータを書き込む、
前記レベルシフタ記憶回路構成要素に書き込み拡張を組み込むこと（２１２）と、ここにおいて、前記書き込み拡張は、前記レベルシフタ記憶回路構成要素に前記シフトされたデータを書き込む効率を向上する、
前記レベルシフタ記憶回路構成要素のサイズと電力消費量を低減すること（２０８）と、
前記第２の記憶回路構成要素に分離回路構成要素を組み込むこと（２１０）と、ここにおいて、前記分離回路構成要素は、パワードメインＡで動作する前記第１のステージ記憶回路構成要素とパワードメインＢで動作する前記第２のステージ回路構成要素の間のクロストークを制限する、
必要に応じて、前記レベルシフタ記憶回路構成要素の前記サイズまたは電力消費量を低減することまたは前記設計をさらに調整すること（２１４）、
必要に応じて、前記分離回路構成要素の前記設計、サイズおよび／または電力消費量を調整すること（２１６）、
を備える、
方法。
［Ｃ３２］
前記第２のステージ回路構成要素の前記サイズ、電力消費量、および／または書き込み効率が最適化されているかを評価する（２２０）、
必要に応じて、前記レベルシフタ記憶回路構成要素の前記サイズまたは電力消費量を低減することまたは前記設計をさらに調整する、および、
必要に応じて、前記分離回路構成要素の前記設計、サイズ、および／または電力消費量を調整する、
ステップを、
さらに備える、Ｃ３１に記載の方法。
［Ｃ３３］
マルチティア構成の第１のティアに前記第１のステージ記憶回路構成要素と第１のステージパワーレールを設置する（２２２）、および、
前記マルチティア構成の第２のティアに前記第２の記憶回路と第２のステージパワーレールを設置する（２２４）、
ステップを、
さらに備える、Ｃ３２に記載の方法。
［Ｃ３４］
前記第１のステージは、第１のフリップフロップ回路（２８ｃ）を備え、および、
前記レベルシフタ記憶回路構成要素は、第２のフリップフロップ回路（４０ｃ）を備える、
Ｃ３１に記載の方法。
［Ｃ３５］
前記第１のフリップフロップ回路は、マスター・フリップフロップ構成を備え、および、
前記第２のフリップフロップ回路は、スレーブ・フリップフロップ構成を備える、
Ｃ３４に記載の方法。
［Ｃ３６］
前記スレーブ・フリップフロップ構成は、ＳＲＡＭセル（６１ｃ）を備える、Ｃ３５に記載の方法。
［Ｃ３７］
前記分離回路構成要素は、パワードメインＡで動作する前記第１のステージとパワードメインＢで動作する前記レベルシフタ記憶回路構成要素の間のクロストークを制限する、
Ｃ３４に記載の方法。
［Ｃ３８］
前記分離回路構成要素は、差動ｎチャネルＭＯＳＦＥＴ（４４、４６）を備える、
Ｃ３７に記載の方法。
［Ｃ３９］
前記書き込み拡張は、前記レベルシフタ記憶回路構成要素に前記データを書き込む効率を向上する、Ｃ３１に記載の方法。
［Ｃ４０］
前記書き込み拡張は、ＰチャネルＭＯＳＦＥＴ（５２）を備える、Ｃ３９に記載の方法。

Claims (40)

  1. マルチティア集積回路（１００）であって、
    パワードメインＡで動作する第１のステージ（２６ａ）とパワードメインＢで動作する第２のステージ（４０ａ）を備えるマルチステージ回路構成（１０ａ）と、
    データを格納するための第１の手段（２８）を備える前記第１のステージと、
    データをレベルシフトおよび格納するための手段（６０ａ）を備える前記第２のステージと、
    第１のティア（１０２）と、
    第２のティア（１０４）と、
    前記第１のステージと前記第１のステージに電力を提供するための手段（１０６）を備える前記第１のティアと、および
    前記第２のステージと前記第２のステージに電力を提供するための手段（１０８）を備える前記第２のティアと、
    を備える、集積回路。
  2. 前記第１のステージに電力を提供するための前記手段は第１のパワーレールを備え、および、
    前記第２のステージに電力を提供するための前記手段は第２のパワーレールを備える、
    請求項１に記載の集積回路。
  3. 前記第１のステージと前記第２のステージの間でデータを運搬するための手段（１１０）をさらに備える、請求項２に記載の集積回路。
  4. データを運搬するための前記手段は、ヴィアのネットワークを備える、請求項３に記載の集積回路。
  5. ヴィアの前記ネットワークは、モノリシック・インターティア・ヴィアを備える、請求項４に記載の集積回路。
  6. マルチステージ回路構成（１０）であって、
    パワードメインＡで動作する第１のステージ（２６）と、
    データを格納するための第１の手段（２８）を備える前記第１のステージと、
    パワードメインＢで動作する第２のステージ（４０）と、
    パワードメインＢで動作する前記第２のステージからパワードメインＡで動作する前記第１のステージを分離するための手段（４２）を備える前記第２のステージと、および、
    パワードメインＢにデータをレベルシフトおよび格納するための手段（６１、６３）をさらに備える前記第２のステージと、
    を備える、構成。
  7. レベルシフトおよび格納するための前記手段は、レベルシフトおよび格納するための前記手段にデータ書き込みを拡張するための手段（６５）をさらに備える、
    請求項６に記載の構成。
  8. 第１のティア（１０２）および第２のティア（１０４）と、
    前記第１のステージと前記第１のステージに電力を提供するための手段（１０６）を備える前記第１のティアと、および
    前記第２のステージと前記第２のステージに電力を提供するための手段（１０８）を備える前記第２のティアと、
    をさらに備える、請求項７に記載の構成。
  9. 前記第１のステージに電力を提供するための前記手段は第１のパワーレールを備え、および、
    前記第２のステージに電力を提供するための前記手段は第２のパワーレールを備える、
    請求項８に記載の構成。
  10. 前記第１のステージと前記第２のステージの間でデータを運搬するための手段（１１０）をさらに備える、請求項９に記載の構成。
  11. データを運搬するための前記手段は、ヴィアのネットワークを備える、請求項１０に記載の構成。
  12. ヴィアの前記ネットワークは、モノリシック・インターティア・ヴィアを備える請求項１１に記載の構成。
  13. データを格納するための前記手段は、マスター・フリップフロップ（２８ｃ）を備え、
    データをレベルシフトおよび格納するための前記手段は、スレーブ・フリップフロップとレベルシフタ回路構成要素（４０ｃ）を備える、
    請求項７に記載の構成。
  14. 前記スレーブ・フリップフロップとレベルシフタは、複数のＳＲＡＭトランジスタ（６１ｃ）を備える、請求項１３に記載の構成。
  15. データをレベルシフトおよび格納するための前記手段は、前記マルチステージ回路構成の回路構成要素領域全体のおよそ７０％より少なくを占める、
    請求項１３に記載の構成。
  16. 分離するための前記手段は、共通のソースｎチャネルＭＯＳＦＥＴ（４４、４６）を備える、請求項６に記載の構成。
  17. 拡張するための前記手段は、常時動作を行うＰチャネルＭＯＳＦＥＴヘッダ（５２）を備える、請求項７に記載の構成。
  18. マルチステージ回路構成（１０ｃ）であって、
    パワードメインＡで動作する第１のステージ（２８ｃ）と、
    パワードメインＢで動作する第２のステージ（４０ｃ）と、
    レベルシフタ記憶回路構成要素（６１ｃ、６５ｃ）を備える前記第２のステージと、および、
    分離回路構成要素（４２ｃ）をさらに備える前記第２のステージと、
    を備える、構成。
  19. 前記レベルシフタ記憶回路構成要素は、書き込み拡張機能（５２）をさらに備える、請求項１８に記載の構成。
  20. 第１のティア（１０２）および第２のティア（１０４）と、
    前記第１のステージと第１のステージパワーレール（１０６）を備える前記第１のティアと、および、
    前記第２のステージと第２のステージパワーレール（１０８）を備える前記第２のティアと、
    をさらに備える、請求項１９に記載の構成。
  21. 前記第１のステージと前記第２のステージの間でデータを送信するためのヴィアのネットワークをさらに備える、請求項２０に記載の構成。
  22. ヴィアの前記ネットワークは、モノリシック・インターティア・ヴィアを備える、請求項２１に記載の構成。
  23. 前記第１のステージは、第１のフリップフロップ回路（２８ｃ）を備え、および、
    前記レベルシフタ記憶回路構成要素は、第２のフリップフロップ回路（４０ｃ）を備える、
    請求項１９に記載の構成。
  24. 前記第１のフリップフロップ回路は、マスター・フリップフロップ構成を備え、および
    前記第２のフリップフロップ回路は、スレーブ・フリップフロップ構成を備える、
    請求項１８に記載の構成。
  25. 前記スレーブ・フリップフロップ構成は、ＳＲＡＭセル（６１ｃ）を備える、請求項２４に記載の構成。
  26. 前記分離回路構成要素は、パワードメインＡで動作する前記第１のステージとパワードメインＢで動作する前記レベルシフタ記憶回路構成要素の間のクロストークを制限する、請求項１８に記載の構成。
  27. 前記分離回路構成要素は、差動ｎチャネルＭＯＳＦＥＴ（４４、４６）を備える、請求項２６に記載の構成。
  28. 前記書き込み拡張は、前記レベルシフタ記憶回路構成要素に前記データを書き込む前記効率を向上する、請求項１９に記載の構成。
  29. 前記書き込み拡張は、ＰチャネルＭＯＳＦＥＴ（５２）を備える、請求項２８に記載の構成。
  30. マルチステージ回路を設計する方法であって、
    ステップは、
    パワードメインＡで動作する第１のステージ回路を設計すること（３０２）と、
    パワードメインＢで動作する第２のステージ回路を設計すること（３０４）と、
    前記第２のステージ回路にレベルシフタ記憶回路構成要素を組み込むこと（３０６）と、ここにおいて、前記レベルシフタ記憶回路は、パワードメインＢにパワードメインＡで受信されたデータをシフトし、および、前記レベルシフタ記憶に前記シフトされたデータを書き込む、
    マルチティア構成の第１のティアに前記第１のステージ回路と第１のステージパワーレールを設置すること（３０８）と、および
    前記マルチティア構成の第２のティアに前記第２のステージ回路と第２のステージパワーレールを設置すること（３１０）と、
    を備える、
    方法。
  31. マルチステージ回路を設計する方法（２００）であって、
    ステップは、
    パワードメインＡで動作する第１のステージ記憶回路を設計すること（２０２）と、
    パワードメインＢで動作する第２のステージ回路構成要素を設計すること（２０４）と、
    前記第２のステージ回路構成要素にレベルシフタ記憶回路構成要素を組み込むこと（２０６）と、ここにおいて、前記レベルシフタ記憶回路構成要素は、パワードメインＢにパワードメインＡから受信されたデータをシフトし、および、前記レベルシフタ記憶回路構成要素に前記シフトされたデータを書き込む、
    前記レベルシフタ記憶回路構成要素に書き込み拡張を組み込むこと（２１２）と、ここにおいて、前記書き込み拡張は、前記レベルシフタ記憶回路構成要素に前記シフトされたデータを書き込む効率を向上する、
    前記レベルシフタ記憶回路構成要素のサイズと電力消費量を低減すること（２０８）と、
    前記第２の記憶回路構成要素に分離回路構成要素を組み込むこと（２１０）と、ここにおいて、前記分離回路構成要素は、パワードメインＡで動作する前記第１のステージ記憶回路構成要素とパワードメインＢで動作する前記第２のステージ回路構成要素の間のクロストークを制限する、
    必要に応じて、前記レベルシフタ記憶回路構成要素の前記サイズまたは電力消費量を低減することまたは前記設計をさらに調整すること（２１４）、
    必要に応じて、前記分離回路構成要素の前記設計、サイズおよび／または電力消費量を調整すること（２１６）、
    を備える、
    方法。
  32. 前記第２のステージ回路構成要素の前記サイズ、電力消費量、および／または書き込み効率が最適化されているかを評価する（２２０）、
    必要に応じて、前記レベルシフタ記憶回路構成要素の前記サイズまたは電力消費量を低減することまたは前記設計をさらに調整する、および、
    必要に応じて、前記分離回路構成要素の前記設計、サイズ、および／または電力消費量を調整する、
    ステップを、
    さらに備える、請求項３１に記載の方法。
  33. マルチティア構成の第１のティアに前記第１のステージ記憶回路構成要素と第１のステージパワーレールを設置する（２２２）、および、
    前記マルチティア構成の第２のティアに前記第２の記憶回路と第２のステージパワーレールを設置する（２２４）、
    ステップを、
    さらに備える、請求項３２に記載の方法。
  34. 前記第１のステージは、第１のフリップフロップ回路（２８ｃ）を備え、および、
    前記レベルシフタ記憶回路構成要素は、第２のフリップフロップ回路（４０ｃ）を備える、
    請求項３１に記載の方法。
  35. 前記第１のフリップフロップ回路は、マスター・フリップフロップ構成を備え、および、
    前記第２のフリップフロップ回路は、スレーブ・フリップフロップ構成を備える、
    請求項３４に記載の方法。
  36. 前記スレーブ・フリップフロップ構成は、ＳＲＡＭセル（６１ｃ）を備える、請求項３５に記載の方法。
  37. 前記分離回路構成要素は、パワードメインＡで動作する前記第１のステージとパワードメインＢで動作する前記レベルシフタ記憶回路構成要素の間のクロストークを制限する、
    請求項３４に記載の方法。
  38. 前記分離回路構成要素は、差動ｎチャネルＭＯＳＦＥＴ（４４、４６）を備える、
    請求項３７に記載の方法。
  39. 前記書き込み拡張は、前記レベルシフタ記憶回路構成要素に前記データを書き込む効率を向上する、請求項３１に記載の方法。
  40. 前記書き込み拡張は、ＰチャネルＭＯＳＦＥＴ（５２）を備える、請求項３９に記載の方法。
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