CN104885085A - 跨电源域的数据传输 - Google Patents

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Abstract

所公开的实施例包括跨不同电源域(A，B)进行操作的多级电路(10)。可以将所述多级电路实施为与电平移位器(65c)集成的主从触发器电路(10c)，所述电平移位器(65c)跨不同电源域传输数据。触发器的主级和从级可以拆分成3D IC的两个层(102，104)，并且可以包括(i)集成在触发器电路内的跨不同电源域的电平移位器，(ii)由自感应功率下降技术来减小的单个状态写入延迟，(iii)使用单片3D IC技术将触发器电源分开在不同层中，以及(iv)3D IC层之间的跨电源域数据传输。

Description

跨电源域的数据传输
根据35 U.S.C§119的优先权要求
本专利申请要求如下申请的优先权：
2012年11月28日提交的标题为“DATA TRANSFER ACROSS POWERDOMAINS”、并被转让给本申请的受让人的临时申请No.61/730767，并且由此通过引用的方式被明确地并入本文。
2012年11月28日提交的标题为“CLOCK DISTRIBUTION NETWORKFOR 3D INTEGRATED CIRCUIT”、并被转让给本申请的受让人的临时申请No.61/730755，并且由此通过引用的方式被明确地并入本文。
对共同未决专利申请的参考
本专利申请涉及以下共同未决美国专利申请：
2013年3月5日提交的Yang Du、Jing Xie和Kambiz Samadi的“MONOLITHIC 3D IC FLIP-FLOP DESIGN”，代理人案号No.123412，被转让给本申请的受让人，并且通过引用的方式被明确地并入本文；
2013年3月7日提交的Yang Du的“MONOLITHIC THREEDIMENSIONAL INTEGRATION OF SEMICONDUCTOR INTEGRATEDCIRCUITS”，代理人案号No.120600，被转让给本申请的受让人，并且通过引用的方式被明确地并入本文；以及
[****]提交的Kambiz Samadi、Shreepad Panth、Jing Xie和Yang Du的“CLOCK DISTRIBUTION NETWORK FOR 3D INTEGRATED CIRCUIT”，代理人案号No.124318，被转让给本申请的受让人，并且通过引用的方式被明确地并入本文。
技术领域
所公开的实施例总体上涉及集成电路中的从一个电源域到另一个不同电源域的有效率的数据传输。更具体地，所公开的实施例涉及用于在使面积消耗、功率消耗、写入时间延迟、电源域间串扰和其它性能参数最优化的同时进行低功率集成电路中的从一个电源域到另一个电源域的数据传输的系统和方法。
背景技术
在数字电路中，通常由两个不同的电压来表示导线的两种逻辑状态。在导线电压低于预定阈值时，导线上的信号被读作“低”。在导线电压高于预定阈值时，导线上的信号被读作“高”。逻辑高电压常常被称为Vdd，并且逻辑低电压常常被称为Vss，其为数字“地”。在现代数字逻辑系统中，不同的Vdd电平常常用于不同的功能电路块来管理系统性能和功率消耗。例如，某些电路块不需要像其它电路块那样快地进行操作。因此，可以将某些电路块的Vdd设定在与其它电路块的Vdd不同的电平。功能电路块的Vdd电平常常被称为电路块的电源域。当数字信号从在一个电源域中进行操作的电路块传输到在另一个电源域中进行操作的电路块时，需要将信号从一个电源域转换到另一个电源域。电平移位器电路将信号从一个电源域移位到另一个，并且常常被用作在电源域A中进行操作的功能电路块与在电源域B中进行操作的功能电路块之间的接口。提供多个电源域还需要多个电源轨，这增大了集成电路上的电源轨物理布线拥塞。
功率消耗和面积效率在当今的小型、高速、高性能移动应用中是关键问题。在所谓的片上系统(SoC)设计中，降低功率消耗的常用技术是将系统分成不同的电源域。例如，在粗的层级上，可以将计算逻辑和高速缓冲存储器设计为以其自己的电源电压进行操作。在向同一芯片上提供多个处理内核的系统(即，多核系统)中，需要多个电源域来方便每个内核的动态电压和频率缩放(DVFS)。通常，已知提供更精细粒度的电源域可以有效减小系统功率，并且这被认为是解决功率墙问题的有吸引力的方式。如上所述，多域设计在域边界处需要一些类型的电平移位器电路，以确保可靠的跨域数据传输并且管理跨域数据流量。然而，由于诸如面积消耗、功率消耗、写入时间延迟，电源轨拥塞等的各种性能参数的低效率，在小型、高速、高性能应用中提供电平移位器电路的已知尝试都是不切实际的。这些挑战已经妨碍了精细粒度的多电源域系统设计被广泛接受。
将电平移位器与跨多个电源域进行操作的多级触发器(例如，主从触发器)集成的已知尝试的示例包括：2004年Fujio Ishiha在Trans.VLSISystem中的Level conversion for Dual-Supply Systems；以及1998年H.Mahmoodi-Meimand在Proc.CICC中的A top-down low power design technique using clustered voltage scaling with variable supply–voltage scheme。然而，在局部单元层级内提供多个电源电压导致的面积损失和困难抑制了2D IC设计的广泛接受。这些设计的不足之处包括(i)存在从高功率级通过传送门(pass gate)到低功率级的反馈信号，以及(ii)在电平移位器级上缺乏写入增强考虑，这增大了延迟、泄漏和动态功率。这些不足之处在较小特征尺寸设计中更加严重。
因此，需要解决并改善包括面积消耗、功率消耗、电源域之间的串扰、写入时间延迟、电源轨拥塞等的各种性能参数的集成电路电平移位器设计和实施方式。
发明内容
所公开的实施例提供了用于实施跨电源域接口的设备和方法，该接口在以两个不同电源域进行操作的存储元件之间可靠且有效地传输同步数据。可以将存储元件实施为主从触发器电路，其中主触发器在一个电源域中进行操作，并且从触发器在另一个电源域中进行操作。一个电源域中的主级确定触发器设定&保持时间，并且从级确定时钟Q并且还用作逻辑电平移位器。从触发器和电平移位器可以被实施为头端单元(header cell)和6晶体管SRAM单元，其尺寸可以被设定为实现容易写入、高速和低切换能量。所公开的实施例使用隔离电路来解决隔离问题，可以将隔离电路实施为第一电源域与第二电源域之间的数据路径中的共源极n沟道MOSFET的差动对。提供写入增强电路以增强电平转换效率(即，逻辑一写入增强)并减小转换功率。头端单元可以包括写入增强功能，其可以被实施为“始终接通”的p沟道MOSFET头端，其提供自感应功率(Vdd)下降。通过在双层单片3D IC中实施跨电源域接口来实现其它优点。容易在3D IC的两个单独的层中布置跨电源域接口的两个电源轨，由此减小电源轨物理布线拥塞问题。
所公开的实施例的一个方面提供了具有多级电路构造的多层集成电路，多级电路构造包括：在电源域A中进行操作的第一级；在电源域B中进行操作的第二级；具有用于存储数据的第一装置的第一级；具有用于电平移位和存储数据的装置的第二级；第一层；第二层；包括第一级和向第一级提供功率的装置的第一层；以及包括第二级和向第二级提供功率的装置的第二层。用于向第一级提供功率的装置可以包括第一电源轨，并且用于向第二级提供功率的装置可以包括第二电源轨。多层电路可以包括用于在第一级与所述第二级之间传输数据的装置，并且用于传输数据的装置可以包括通孔的网络。通孔可以包括单片层间通孔。
所公开的实施例的另一个方面提供了设计多级电路的方法，该方法的步骤包括：设计在电源域A中进行操作的第一级电路；设计在电源域B中进行操作的第二级电路；将电平移位器存储电路合并到所述第二级电路中，其中所述电平移位器存储电路将在电源域A处接收的数据移位到电源域B，并向所述电平移位器存储电路写入所述移位数据；将所述第一级电路和第一级电源轨设置在多层构造的第一层上；以及将所述第二级电路和第二级电源轨设置在所述多层构造的第二层上。
所公开的实施例的另一个方面提供了设计多级电路的方法，该方法的步骤包括：设计在电源域A中进行操作的第一级存储电路；设计在电源域B中进行操作的第二级电路；将电平移位器存储电路合并到所述第二级电路中，其中所述电平移位器存储电路包括电平移位功能，其将所接收的数据从电源域A移位到电源域B，并向所述电平移位器存储电路写入所述移位数据；将写入增强功能合并到所述电平移位器存储电路中，其中所述写入增强电路改善向所述电平移位器存储电路写入所述移位数据的效率；减小所述电平移位器存储电路的尺寸和功率消耗；将隔离电路合并到所述第二存储电路中，其中所述隔离电路限制在电源域A中进行操作的所述第一级存储电路与在电源域B中进行操作的所述第二级电路之间的串扰；如有必要，进一步调整所述设计或减小所述电平移位器存储电路的所述尺寸或功率消耗；以及如有必要，调整所述隔离电路的所述设计、尺寸和/或功率消耗。该方法还包括如下步骤：评估所述第二级电路的所述尺寸、功率消耗和/或写入效率是否得到优化；如有必要，进一步调整所述设计或减小所述电平移位器存储电路的所述尺寸或功率消耗；以及如有必要，调整所述隔离电路的所述设计、尺寸和/或功率消耗。
附图说明
给出附图以辅助描述所公开的实施例，并且附图仅是出于说明实施例而非限制实施例的目的而提供的。
图1是所公开的实施例的方框图；
图2是示出所公开的实施例可以如何改进各种性能参数的表格；
图3是示出所公开的实施例的2层示例的方框图；
图4是示出所公开的实施例的方法的流程图；
图5是示出所公开的实施例的另一种方法的流程图；
图6是图1所示的方框图的更详细的实施方式；
图6a是示出针对图6中所示的电路的特定电压信号随时间变化的路径的曲线图；以及
图7是所公开的实施例的作为单片3D集成电路的触发器实施方式的截面图。
具体实施方式
在以下描述和涉及本发明的具体实施例的相关附图中公开了本发明的各方面。可以在不脱离本发明的范围的情况下构思替代的实施例。另外，本发明的公知元件将不会被详细描述或将被省略，以避免使本发明的相关细节难以理解。
本文使用词语“示例性”来表示“用作示例、实例或例证”。本文被描述为“示例性”的任何实施例不一定被解释为相对于其它实施例是优选或有利的。同样地，术语“本发明的实施例”不需要本发明的所有实施例都包括所论述的特征、优点或操作模式。
本文使用的术语仅仅是出于描述特定实施例的目的，并且并不是要限制本发明的实施例。如本文所用，除非上下文另外明确指示，否则单数形式“一”和“该”旨在也包括复数形式。要进一步理解的是，在本文中使用时，术语“包括”、“包含”指定所论述的特征、整体、步骤、操作、元件和/或部件的存在，但不排除存在或增加一个或多个其它特征、整数、步骤、操作、元件、部件和/或其组合。
此外，根据要由例如计算设备的元件执行的动作的顺序来描述许多实施例。将要认识到，可以由特定电路(例如，特殊应用集成电路(ASIC))、由被一个或多个处理器执行的程序指令、或由两者的组合来执行本文描述的各种动作。另外，本文描述的动作的顺序可以被认为完全体现于任何形式的计算机可读存储介质内，该存储介质中存储了对应的计算机指令集，该指令集在被执行时会使相关联的处理器执行本文描述的功能。因此，本发明的各方面可以以许多不同形式来体现，所有形式都被认为是处于所要求保护的主题的范围内。另外，对于本文中描述的实施例中的每一个，例如，任何这种实施例的对应形式在本文中可以被描述为“被配置为”执行所述动作的“逻辑”。
现在转到相关操作环境的概述，在现代SoC(即，片上系统)设计中，精细粒度多电源域对于性能和功率管理是有利的。跨电源域的同步数据传输需要逻辑电平移位器。跨域电平移位器还需要不同电源，这可能导致显著的面积损失和域之间的Vdd交叉。另外，跨这些电源域的数据传输提出了很多挑战，包括例如(1)需要额外的电平移位器导致显著的面积消耗；(2)跨域电平移位器存在域之间的Vdd跳闸的风险；(3)本地单元层级处的多个电源轨还导致进一步的面积损失。为了克服这些和其它问题，所公开的实施例提出了具有集成电平移位器的存储元件作为紧凑的跨域数据传输接口。所公开的实施例还采用3D集成电路技术来将电源分成单独的层，由此避免局部电源轨拥塞并进一步使串扰最小化。
如下文所更详细描述和示出的，可以将存储元件实施为与电平移位器集成的触发器电路，该电平移位器利用单片3D技术来跨不同的电源域传输数据。实施例通常在低功率数字集成电路(IC)和3D IC设计的领域中。更具体地，本公开内容描述了通过将电平移位器集成在主从触发器内部并且提供跨越布置在不同3D IC层中的不同电源域的数据路径来实现的跨域数据传输接口的电路拓扑结构和单片3D IC实施方式，包括(i)触发器(FF)电路，(ii)跨FF电路内集成的不同电源域的电平移位器，(iii)通过自感应功率下降技术减少写入时间延迟，(iv)使用单片3D IC技术将FF电源分开在不同层中，以及(v)在3D IC层之间的跨电源域数据传输。
现在转到具体的所公开的实施例，图1是所公开的实施例的多级电路10的方框图。如图所示，多级电路10包括在电源域A中进行操作的第一级26、在电源域B中进行操作的第二级40。电源域A与电源域B不同。逻辑电路将数据(例如D、msnd、msnd_n、Q)传输进入以及离开多级电路10。时钟电路80为逻辑12、14和多级电路10的各种同步部件提供时钟信号(clk)。提供数据路径16、18、20、22、24用于向各种电路发送数据和时钟信号。第一级26包括在电源域A中进行操作的存储电路28。第二级40包括隔离电路42和具有存储功能61、电平移位功能63和/或写入增强功能65的电平移位器存储电路(LSSC)60，它们全都在电源域B中进行操作。
LSSC 60执行电平移位和数据存储功能。更具体地，LSSC 60将所接收的数据从电源域A移位到电源域B，并向LSSC 60写入经移位的电源域B数据。隔离电路42在电源域A电压信号与电源域B电压信号之间提供隔离，由此减小在电源域A信号与电源域B信号之间发生串扰的可能。写入增强功能65通过减少由于向LSSC 60写入经移位的电源域B数据所使用的时间而产生的延迟(即，写入时间延迟)来提高总效率。
所公开的实施例，并且尤其是图1所示的实施例的一个重要方面在于，它们允许减小关键电路部件(例如，LSSC 60)的尺寸。如果所公开的LSSC60被实施为金属氧化物半导体场效应晶体管(MOSFET)的阵列(如图6和7中所示并且如下文所更详细描述的)，随着MOSFET尺寸按比例缩小，能够获得显著的性能优点(例如，功率和面积消耗)。
第二级40及其部件(42，60)允许LSSC 60的尺寸被减小到足以在没有已知电平移位器存储电路的性能损失(例如，面积消耗，功率消耗、写入延迟等)的情况下实施第二级40。如下文更详细描述的，所公开的第二级40的尺寸可以小到大体上与常规从级的占地面积相同。隔离电路42消除了电源域A、B之间的串扰，由此允许LSSC 60的尺寸从已知电平移位器存储电路的实施方式显著减小。减小LSSC 60的尺寸减小了第二级40的总面积和功率消耗。由于LSSC 60的相对较小的面积和功率消耗，提高了数据写入速度和效率。写入增强功能65中还提供了其它改进，以更容易且更快地向LSSC 60中写入数据。可以将隔离电路42和写入增强功能65实施为仅有几个有源元件的简单设计，由此将其功率和面积消耗设定得相对较低。因此，减小LSSC 60的尺寸减小了面积和功率消耗，而隔离电路42和写入增强功能65提高了效率(较少串扰、较高的写入速度)。由于在第二级40中增加相对简单的隔离电路42和相对简单的写入增强电路65而产生的面积和功率消耗的轻微增加被由于减小LSSC 60的尺寸和占用面积并且消除对单独逻辑电平移位器的需求而获得的面积和功率节省充分抵消。
因此，能够看出，利用本文描述并示出的电路构造可以显著减小LSSC60的面积和功率消耗。例如，在根据所公开的实施例将LSSC 60实施为6T(六晶体管)写入增强SRAM(WES)构造60c(图6所示)时，通过缩小交叉耦合倒相器锁存器的尺寸，6T SRAM的占用面积可以是给定技术节点处的典型位单元占用面积的80％或小于该位单元。这是通过由差动n沟道MOSFET输入晶体管(44，46)提供的额外下拉强度来获得的，该晶体管在输入信号(msnd)处于高电平(而互补输入msnd_n处于低电平)时将内部节点bit_n拉到地电平，并且强迫锁存器单元将内部节点位充电到高电平(电源域B的Vdd)，从而可以将LSSC 60c内的晶体管的尺寸成比例地缩小以提高写入功率和效率。
图2是示出能够使用图1所示的第二级电路40获得的功率消耗、面积消耗和IC延迟益处的示例的表格。图2比较了常规第二级电平移位器和存储电路相对于图1所示的第二级电路40的功率消耗、面积消耗和IC延迟。出于说明的目的，常规设计的存储电路为触发器(FF)电路。同样出于说明和比较的目的，将对常规电平移位器+FF设计的总第二级功率消耗的贡献任意设定为1.00，将对常规电平移位器+FF设计的总面积消耗的贡献任意设定为1.00，并将对IC延迟的贡献任意设定为1.00。不断减小第二级电平移位器和存储元件61、63，直到其功率消耗例如为0.50，并且其面积消耗例如为0.50。隔离电路42被实施为仅具有几个有源元件的简单电路，以使其不会引起显著的额外功率消耗，并且其面积消耗例如为0.125。写入增强65被实施为仅具有几个有源元件的简单电路，以使其不会引起显著的额外功率消耗，并且其面积消耗例如为0.125。在以下描述的更详细的实施例中，由电平移位器提供写入增强，从而对于这些实施例，写入增强对面积消耗的贡献将大体上为零。另外，写入增强65减小了写入延迟，以使第二级储存器61的写入时间例如为0.50。因此，组合的第二级电路40具有0.50的总功率消耗、0.75的总面积消耗、以及0.50的总写入时间延迟。由此，根据所公开的实施例的组合的第二级电路40提供了功率和面积消耗节省、以及上述提高的写入效率。上述实施例允许电平移位和存储电路包括少于多级电路10的总电路面积的近似/大约70％，并且整个电平移位器集成的主从触发器设计包括少于常规FF+移位器设计的总占用面积的近似/大约50％。应当注意，多级电路的总电路面积是指每级的电路面积的总和。
图3示出了在多层电路100中实施的多级电路10a，多层电路100具有在电源域A中进行操作的第一层102、以及在电源域B中进行操作的第二层104。多层电路10a的第一级26a在第一层102上，并且多层电路10a的第二级40a在第二层104上。第二级40a可以或可以不包括图1中所示的第二级电路(42，65)。每个电源域A和B通常都需要其自己的电源轨106、108。在多层构造100上实施的多级电路10a允许在第一层102上实施电源轨106、并且在第二层104上实施电源轨108。因此，相对于多级电路10a的单层实施方式而减小了每层的电源轨拥塞。
图4和5是进一步示出所公开的实施例的设计技术的工艺流程图。图4进一步示出了用于图1中所示的电路拓扑结构的设计技术200，并且图5进一步示出了用于图3中所示的电路拓扑结构的设计技术300。图4和5中所示的设计步骤的顺序仅出于说明的目的，并且在实际实践中，可以或可以不按照所示次序执行步骤。例如，减小LSSC 60的尺寸是可以在设计工艺中的其它步骤之前、之后或同时执行的迭代连续评估。如图4所示，步骤202处的设计技术200选择和/或设计在电源域A中进行操作的第一级存储电路(FSSC)26、28。步骤204设计和/或选择在电源域B中进行操作的第二级电路(SSC)40。步骤206将存储功能61和电平移位功能63结合到SSC 40中，其中电平移位63将所接收的数据从电源域A移位到电源域B，并向储存器61中写入数据。步骤208减小LSSC 60的尺寸和功率消耗。步骤210将隔离电路42结合到SSC 40中，其中隔离电路42对在电源域A中进行操作的FSSC 26、28与在电源域B中进行操作的SSC 40之间的串扰进行限制。步骤212将写入增强(WE)65结合到SSC 40中，其中WE 65提高了向LSSC 60写入数据的效率。如有必要，步骤214进一步调整LSSC 60的设计和/或减小其尺寸和/或功率消耗。如有必要，步骤216调整隔离电路42的设计、尺寸和/或功率消耗。步骤220评估SSC 40的占用面积、功率消耗和/或写入效率是否最优。如果没有，则设计技术200返回到步骤214，并且如有必要，则进一步调整LSSC 60的设计和/或减小其尺寸和/或功率消耗。如果对步骤220处的询问的回答为是，则设计技术200继续到步骤222并且将FSSC 26及其相关联的第一电源轨A 106设置在多层构造100的第一层102上。步骤224将SSC 40及其相关联的第二电源轨108设置在多层构造100的第二层104上。
图5示出了用于图3中所示的电路拓扑结构100的示例性设计技术300。如图5所示，步骤302选择和/或设计在电源域A中进行操作的FSC 26a。步骤304选择和/或设计在电源域B中进行操作的SSC 40a。步骤306将LSSC60a结合到SSC 40a中，其中LSSC 60a将在电源域A接收的数据移位到电源域B，并向LSSC 60a中写入经移位的数据。步骤308将FSC 26a及其相关联的第一级电源轨106设置在多层构造100的第一层102上。最后，步骤310将SSC 40a及其相关联的第二级电源轨108设置在多层构造100的第二层104上。
图6示出了作为图1所示的多级电路10的更详细的实施方式的多级电路10c。多级电路10c被示为主从触发器构造，其中第一级存储电路28c被实施为在电源域A中进行操作的主触发器电路，并且第二级存储电路40c被实施为从触发器构造61c、隔离电路构造42c和写入增强电路构造65c，它们全部在电源域B中进行操作。时钟电路80c为多级电路10c的各种同步部件提供时钟信号(clk)。
主触发器电路28c包括如图所示构造的第一倒相器30、第二倒相器34和第三倒相器36。从存储电路40c从主触发器28a同步接收数据(msnd)、将所接收的数据从电源域A移位到电源域B、并且向存储电路61c写入数据。隔离电路42c包括第一输入n沟道MOSFET(金属氧化物半导体场效应晶体管)44、第二差动输入n沟道MOSFET 46、以及倒相器48，倒相器48将数据转换成正确的输出Q状态并向如图所示构造的输出Q提供隔离。写入增强65c被实施为如图所示构造的第一p沟道MOSFET 52。电平移位器存储电路60a被实施为如图所示构造的6T SRAM构造，其包括第二p沟道MOSFET 62、第三p沟道MOSFET 64、第三n沟道MOSFET 66、第四n沟道MOSFET 68、第五n沟道MOSFET 70和第六n沟道MOSFET 72。时钟电路80a被实施为如图所示构造的压电晶体或传送门32、第四倒相器74和第五倒相器76。
现在将结合图6以及图6a中所示的电压/时间曲线来描述多级电路10c的操作。在操作中，输入数据D被同步存储在电源域A处的主触发器28c中。电源域A中的主触发器28c确定了FF设定和占用时间。数据D(0或1)到达倒相器30，倒相器30将D转换为D_n,并且用作至输入的电压隔离。在时钟信号变高(1)时，传送门32接通，并且数据D_n传输到倒相器34中，倒相器34将数据D_n转换回D并且将处于“msnd”的输出状态D传递到从级中的n沟道MOSFET 44的栅极。还将处于msnd_n的互补D_n传递到n沟道MOSFET 46的栅极。现在，如果时钟信号变低(0)，则传送门32关闭。同时，倒相器36由共轭时钟信号来启用，该共轭时钟信号关闭背对背倒相器锁存器环并且使存储功能能够出现。数据D现在被存储在主级中，而不论传递到倒相器30的任何后续数据状态(0或1)如何，直到下一个时钟循环。为此，所有操作都在电源域A中执行，并且因此，所存储和输出的数据全部由电源域A电压电平来限定。
Msnd数据被提供给第一n沟道MOSFET 44，并且互补的msnd_n被提供给第二n沟道MOSFET 46。与将msnd数据递送到传送门晶体管70的常规方法不同，n沟道MOSFET(44，46)用来(1)隔离电源域A与电源域B之间的电源；(2)用作从级数据输入端口；(3)在输入信号为高时提供额外的下拉强度，允许减小存储单元61c的尺寸，并且提高写入性能。
如果msnd数据D在电源域A的Vdd电平下为高(1)，则n沟道MOSFET44接通，而接入晶体管70被时钟信号(clk)接通(选择)。该组合动作用来将“bit_n”拉到低电平(0)，如图6所示。由于bit_n向低电平移动，则其在Vdd-Vbit_n大于p沟道MOSFET 64的阈值电压时会接通p沟道MOSFET 64，在Vbit_n低于n沟道MOSFET 68的阈值电压时会关断n沟道MOSFET 68。因此，节点“bit”被电源Vdd充电并且随着“bit”电平(电压)继续向Vdd升高，这又关断了p沟道MOSFET 62并接通n沟道MOSFET66，从而启用了正反馈锁存器，将“bit_n”迅速拉到地，同时将“bit”推到Vdd。因此，在存储单元61c中记录(写入)了由数据D限定的新状态。倒相器48现在用来将处于低(0)的“bit_n”倒相到处于高(1)的Q。由于操作的该部分处于电源域B中，所以输出高也具有域B的正确Vdd电平。此时，电源域A电压电平处的输入高(D＝1)被成功传输到电源域B电压电平处的输出高(Q＝1)。类似地，如果msnd数据D为低(0)，则msnd_n为高(1)。n沟道晶体管46和p沟道晶体管62被接通，使bit_n被Vdd充电，并向存储单元61c写入数据，并且又将高bit_n信号(1)转换为正确的低输出数据(Q＝0)。
因此，多级电路10c将输入数据D跨越2个不同电源域传输到正确的输出Q状态。使用自感应功率下降(SIPC)电路提供了写入效率的额外增强，该电路是连接存储电路61c与电源的始终接通的p沟道MOSFET 52。如上所述，存储电路61c提供锁存功能以设定存储状态，例如，将“bit_n”从高(1)切换到低(0)，并且将“bit”从低(0)切换到高(1)。切换速度主要由“bit_n”电压可以被多快下拉来确定。然而，在未将“bit”电压充电到Vdd-Vbit_n时的初始瞬态期间，晶体管62仍然接通，这将继续对“bit_n”充电。“bit_n”的电压不是由p沟道晶体管62的上拉和n沟道晶体管44和66的下拉的竞争力来确定的。SIPC通过抑制为晶体管62和64加载的节点S处的内部偏置电压来克服该瞬态问题。在瞬变周期中，电流通过始终接通的p沟道晶体管52来传导。晶体管的尺寸被设定为使其从瞬态时的Vdd电源传递足够大的电压降，例如20-30％的电压降，但在存储单元开始锁存时恢复到Vdd，如图6a所示。这种增强自身获得了clk到Q的延迟的大约20％的改进。
图7示出了在单片3D集成电路100d中实施的图6的主从FF电路10c的一部分的示例性截面图，集成电路100d具有在电源域A中进行操作的第一层102d和在电源域B中进行操作的第二层104d。该截面是实施方式示例，其并不是要显示所有互连。所示设计用于单片3D集成电路中，其在每层上仅需要单个电源轨(未示出)以实现多电源域数据传输接口。这可以大大减小布局面积并减小物理设计复杂性。主级和从电平移位器级具有相似的总晶体管宽度，并且被均匀分隔成两层102、104，以实现更好的占用效率。图7描绘了设计的主级和从级通过单片层间通孔来连接的示例。MIV1(112)示出了从层0中的主级的传送门晶体管30的漏极(D)到图6的层1中的从级(未示出)的输入晶体管46的连接，为msnd_n提供了跨层数据路径。MIV2(116)示出了从层0中的倒相器34的输出到图6的层1(未示出)中的从级的输入晶体管44的连接，为msnd提供了跨层数据路径。MIV3(114)可以是用于由图6的时钟发生器方框80馈送的时钟的链接。每层中的NMOS和PMOS以及接触部M1、M2、V1都是连接主级和从级的对应电路的电路的部件。一个实施例使用2层金属来进行连接，如图7中所示。
因此，能够看出，所公开的实施例是跨电源域而有效率地进行操作的高度紧凑、高度可靠并且低功率的部件和电路。所公开的实施例还提供了延迟改进和能量节约。在一个实施例中，与已知方式相比，其获得了40％的时钟-Q延迟减小和超过50％的功率节省。能量-延迟乘积减小了55％。改进的性能参数和减小的部件占用面积确保了设计的鲁棒性，并且3D集成电路实施方式技术对于未来的多电源域3D IC系统中的跨层、跨域同步数据传输是必不可少的。此外，缩小电平移位器储存器的尺寸还有助于写入速度和效率。因此整个写入增强技术包括2个主要成分：(1)自感应功率下降技术(例如，p沟道MOSFET头端单元)，由此减少了写入功率和时间；(2)减小电平移位器存储锁存器对的占用面积，由此减小了充电电容，这是可能的，因为差动输入晶体管(用于隔离)在写入操作期间提供了额外的下拉强度。
尽管前述公开内容和说明显示了本发明的实施例，但应当注意，可以在不脱离由所附权利要求限定的本发明的范围的情况下对本文做出各种改变和修改。例如，不必按照任何特定次序来执行根据本文描述的发明的实施例的方法权利要求的功能、步骤和/或动作。此外，尽管可以采用单数形式来描述或要求保护本发明的元件，但是除非明确指出限制为单数，否则也考虑了复数形式。
相关领域的技术人员还将领会，可以将结合本文中所公开的实施例所描述的各种说明性的逻辑块、装置、电路和算法实施为电子硬件、计算机软件、或两者的组合。为了清楚地示出硬件与软件的该互换性，上文总体上在其功能方面对各种说明性部件、方框、装置、电路和步骤进行了描述。这种功能被实施为硬件或软件取决于特定应用和施加在整体系统上的设计约束。对于每个特定应用，技术人员可以采用不同方式来实施所描述的功能，但是这种实施方式决策不应该被理解为脱离本发明的范围。
结合本文中公开的实施例所描述的方法、序列和/或算法可以直接体现在硬件、由处理器执行的软件装置、或两者的组合中。软件装置可以存在于RAM存储器、闪速存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移除磁盘、CD-ROM、或本领域中已知的任何其它形式的存储介质中。示例性存储介质耦合到处理器，以使处理器能够从存储介质读取信息并向其写入信息。在替代方案中，存储介质可以与处理器是一体的。因此，本发明的实施例可以包括体现用于执行所公开并要求保护的实施例的方法的计算机可读介质。因此，本发明不限于所示示例，并且用于执行本文所述功能的任何装置都包括在本发明的实施例中。

Claims (40)

1.一种多层集成电路(100)，包括：
多级电路构造(10a)，其包括在电源域A中进行操作的第一级(26a)和在电源域B中进行操作的第二级(40a)；
所述第一级包括用于存储数据的第一装置(28)；
所述第二级包括用于电平移位和存储数据的装置(60a)；
第一层(102)；
第二层(104)；
所述第一层包括所述第一级和用于向所述第一级提供功率的装置(106)；以及
所述第二层包括所述第二级和用于向所述第二级提供功率的装置(108)。
2.根据权利要求1所述的集成电路，其中：
用于向所述第一级提供功率的所述装置包括第一电源轨；并且
用于向所述第二级提供功率的所述装置包括第二电源轨。
3.根据权利要求2所述的集成电路，还包括用于在所述第一级与所述第二级之间传输数据的装置(110)。
4.根据权利要求3所述的集成电路，其中，用于传输数据的所述装置包括通孔网络。
5.根据权利要求4所述的集成电路，其中，所述通孔网络包括单片层间通孔。
6.一种多级电路构造(10)，包括：
在电源域A中进行操作的第一级(26)；
所述第一级包括用于存储数据的第一装置(28)；
在电源域B中进行操作的第二级(40)；
所述第二级包括用于将在电源域A中进行操作的所述第一级与在电源域B中进行操作的所述第二级隔离的装置(42)；以及
所述第二级还包括用于在电源域B中进行电平移位和存储数据的装置(61，63)。
7.根据权利要求6所述的构造，其中，用于电平移位和存储的所述装置还包括用于增强至用于电平移位和存储的所述装置的数据的写入的装置(65)。
8.根据权利要求7所述的构造，还包括：
第一层(102)和第二层(104)；
所述第一层包括所述第一级和用于向所述第一级提供功率的装置(106)；以及
所述第二层包括所述第二级和用于向所述第二级提供功率的装置(108)。
9.根据权利要求8所述的构造，其中，
用于向所述第一级提供功率的所述装置包括第一电源轨；并且
用于向所述第二级提供功率的所述装置包括第二电源轨。
10.根据权利要求9所述的构造，还包括用于在所述第一级与所述第二级之间传输数据的装置(110)。
11.根据权利要求10所述的构造，其中，用于传输数据的所述装置包括通孔网络。
12.根据权利要求11所述的构造，其中，所述通孔网络包括单片层间通孔。
13.根据权利要求7所述的构造，其中：
用于存储数据的所述装置包括主触发器(28c)；
用于电平移位和存储数据的所述装置包括从触发器和电平移位器电路(40c)。
14.根据权利要求13所述的构造，其中，所述从触发器和电平移位器包括多个SRAM晶体管(61c)。
15.根据权利要求13所述的构造，其中，用于电平移位和存储数据的所述装置包括少于多级电路构造的总电路面积的大约70％的面积。
16.根据权利要求6所述的构造，其中，用于隔离的所述装置包括共源极n沟道MOSFET(44，46)。
17.根据权利要求7所述的构造，其中，用于增强的所述装置包括始终接通的p沟道MOSFET头端(52)。
18.一种多级电路构造(10c)，包括：
在电源域A中进行操作的第一级(28c)；
在电源域B中进行操作的第二级(40c)；
所述第二级包括电平移位器存储电路(61c，65c)；以及
所述第二级还包括隔离电路(42c)。
19.根据权利要求18所述的构造，其中，所述电平移位器存储电路还包括写入增强功能(52)。
20.根据权利要求19所述的构造，还包括：
第一层(102)和第二层(104)；
所述第一层包括所述第一级和第一级电源轨(106)；以及
所述第二层包括所述第二级和第二级电源轨(108)。
21.根据权利要求20所述的构造，还包括用于在所述第一级与所述第二级之间传输数据的通孔网络。
22.根据权利要求21所述的构造，其中，所述通孔网络包括单片层间通孔。
23.根据权利要求19所述的构造，其中：
所述第一级包括第一触发器电路(28c)；并且
所述电平移位器存储电路包括第二触发器电路(40c)。
24.根据权利要求18所述的构造，其中：
所述第一触发器电路包括主触发器构造；并且
所述第二触发器电路包括从触发器构造。
25.根据权利要求24所述的构造，其中，所述从触发器构造包括SRAM单元(61c)。
26.根据权利要求18所述的构造，其中，所述隔离电路对在电源域A中进行操作的所述第一级与在电源域B中进行操作的所述电平移位器存储电路之间的串扰进行限制。
27.根据权利要求26所述的构造，其中，所述隔离电路包括差动n沟道MOSFET(44，46)。
28.根据权利要求19所述的构造，其中，所述写入增强提高了向所述电平移位器存储电路写入数据的效率。
29.根据权利要求28所述的构造，其中，所述写入增强包括p沟道MOSFET(52)。
30.一种设计多级电路的方法(300)，步骤包括：
设计(302)在电源域A中进行操作的第一级电路；
设计(304)在电源域B中进行操作的第二级电路；
将电平移位器存储电路合并(306)到所述第二级电路中，其中，所述电平移位器存储电路将在电源域A处接收的数据移位到电源域B，并且向所述电平移位器储存器写入所述移位数据；
将所述第一级电路和第一级电源轨设置(308)在多层构造的第一层上；以及
将所述第二级电路和第二级电源轨设置(310)在所述多层构造的第二层上。
31.一种设计多级电路的方法(200)，步骤包括：
设计(202)在电源域A中进行操作的第一级存储电路；
设计(204)在电源域B中进行操作的第二级电路；
将电平移位器存储电路合并(206)到所述第二级电路中，其中，所述电平移位器存储电路将所接收的数据从电源域A移位到电源域B，并且向所述电平移位器存储电路写入所述移位数据；
将写入增强合并(212)到所述电平移位器存储电路中，其中，所述写入增强提高了向所述电平移位器存储电路写入所述移位数据的效率；
减小(208)所述电平移位器存储电路的尺寸和功率消耗；
将隔离电路合并(210)到所述第二存储电路中，其中，所述隔离电路对在电源域A中进行操作的所述第一级存储电路与在电源域B中进行操作的所述第二级电路之间的串扰进行限制；
如有必要，进一步调整(214)所述设计或减小所述电平移位器存储电路的所述尺寸或功率消耗；以及
如有必要，调整(216)所述隔离电路的所述设计、尺寸和/或功率消耗。
32.根据权利要求31所述的方法，还包括如下步骤：
评估(220)所述第二级电路的所述尺寸、功率消耗和/或写入效率是否得到优化；
如有必要，进一步调整所述设计或减小所述电平移位器存储电路的所述尺寸或功率消耗；以及
如有必要，调整所述隔离电路的所述设计、尺寸和/或功率消耗。
33.根据权利要求32所述的方法，还包括如下步骤；
将所述第一级存储电路和第一级电源轨设置(222)在多层构造的第一层上；以及
将所述第二存储电路和第二级电源轨设置(224)在所述多层构造的第二层上。
34.根据权利要求31所述的方法，其中：
所述第一级包括第一触发器电路(28c)；并且
所述电平移位器存储电路包括第二触发器电路(40c)。
35.根据权利要求34所述的方法，其中：
所述第一触发器电路包括主触发器构造；并且
所述第二触发器电路包括从触发器构造。
36.根据权利要求35所述的方法，其中，所述从触发器构造包括SRAM单元(61c)。
37.根据权利要求34所述的方法，其中，所述隔离电路对在电源域A中进行操作的所述第一级与在电源域B中进行操作的所述电平移位器存储电路之间的串扰进行限制。
38.根据权利要求37所述的方法，其中，所述隔离电路包括差动n沟道MOSFET(44，46)。
39.根据权利要求31所述的方法，其中，所述写入增强提高了向所述电平移位器存储电路写入数据的效率。
40.根据权利要求39所述的方法，其中，所述写入增强包括p沟道MOSFET(52)。
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