CN101430922A - 在存储器操作期间控制单元电压的存储器电路与方法 - Google Patents
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Abstract
一种电路与方法，包括：由第一供给电压供电的第一电路以及由第二供给电压供电的第二电路。在第一电路与第二电路之间耦合电平移位器。该电平移位器被配置来根据输入信号选择用于电路的、包括第一供给电压与第二供给电压之一供给电压输出，其中所述输入信号依赖于要执行的操作与执行该操作的组件中的至少一个。
Description
技术领域
本发明涉及存储器电路，更具体地，涉及具有/利用用于在存储器操作期间控制单元电压的电平移位器的存储器电路与方法。
背景技术
静态随机存取存储器(SRAM)为半导体处理器与计算机系统中的关键组件之一。随着技术进步以及半导体芯片中的印刷特征变得越来越小，SRAM设计正在面临源于每个SRAM单元中工艺参数的统计变化的难题。传统上，SRAM设计依赖于SRAM单元的对称性质。当由于工艺参数的局部变化而破坏了对称性时，SRAM设计变得易受稳定性问题的影响，其中SRAM单元如此不均衡，并且作为结果，不再正确地执行读取或者写入操作的功能。
SRAM设计的另一挑战是跟上不断增加的操作频率。随着技术进步，SRAM单元中的器件变得比先前技术中的更小。因为工艺技术越新面临的问题越困难，所以器件性能可能不再以与特征扩展相同的速度扩展。结果，较新工艺技术中流行的SRAM单元趋向于比先前技术更弱。这意味着与先前技术相比，SRAM性能可能不太好。
人们采用的技术之一为分离到SRAM阵列以及可能的SRAM阵列外设的电源，并且将一个电源升压到比其他芯片更高的值。通过这种方式，SRAM稳定性问题减少，并且同时SRAM设计可以提高速度。但是，随着引入具有不同电势的分离的电源会出现问题。当电势差足够小时，该问题可以被忽略。但是，当电势差变得足够大时，在两个电源边界处的电路可能会出现故障，或者可能会经历诸如过量泄漏的问题。
发明内容
本公开处理具有不同电势电源的电路的问题。即，通过插入新颖的电平移位器，处理在不同电源边界处的电路所经受的问题。
一种电路与方法，包括：由第一供给电压供电的第一电路以及由第二供给电压供电的第二电路。电平移位器耦合在第一电路与第二电路之间。该电平移位器被配置来根据输入信号选择用于电路的、包括第一供给电压与第二供给电压之一的供给电压输出，其中所述输入信号取决于要执行的操作与执行该操作的组件中的至少一个。
另一种存储器电路包括地址解码器电路，其被配置来解码存储器地址以激活存储器单元。该地址解码器电路具有第一供给电压。字线驱动器电路被配置来根据所解码的存储器地址激活字线。电平移位器被耦合到地址解码器电路与字线驱动器电路。该电平移位器被配置来根据输入信号选择包括第一供给电压与第二供给电压之一的供给电压输出，其中所述输入信号取决于要执行的操作与执行该操作的组件中的至少一个。
一种选择性减少功率的方法，包括：提供耦合在第一电路与第二电路之间的电平移位器，其中第一电路由第一供给电压供电，并且第二电路由第一供给电压与第二供给电压之一供电；以及根据输入信号，利用第一供给电压与第二供给电压之一选择性地激活第二电路，以在性能与节能之间平衡。
从以下结合附图阅读的本发明说明性实施例的详细描述，这些以及其他特征与优点将变得更明显。
附图说明
本公开将在以下参照附图的优选实施例的描述中提供细节，附图中：
图1为显示根据一个实施例的SRAM存储器电路中在各电源域(domain)(例如VDD与VCS)之间的电平移位器的示意图；
图2为显示根据一个实施例的具有不同电源电压的SRAM存储器电路的示意图；
图3为显示根据一个实施例的具有用于对差分设计的差分输入的电平移位器的示意图；
图4为显示根据一个实施例的具有自关闭机制反馈回路的电平移位器的示意图；
图5为显示根据一个实施例的具有自关闭机制反馈回路的电平移位器的示意图，其中电平移位器响应于局部时钟脉冲；
图6为显示根据一个实施例的具有动态预充电输入的电平移位器的示意图；
图7为显示根据另一个实施例的提供和采用电平移位器以在节能与性能之间平衡的方框图；以及
图8为在半导体设计、制造、和/或测试中使用的设计处理的流程图。
具体实施方式
根据本发明的原理，为存储器电路提供电平移位器，其通过以下工作：当要使器件(例如，晶体管)截止时，将一个电压电势转换为第二电压电势，同时维持栅极到源极电压差基本等于预定量(例如，0V)。
当栅极到源极电压的幅度为非零时，该器件可能开始导通，并且电流开始流动。当所希望的结果为该器件截止时，使用非零的栅极到源极电压，可能经历漏电流增加，并且功耗随之增加。
另外，漏电流使得栅极的输出电压转变时间增加。随着两个源极之间的电压差增加，输出节点将不完全充电/放电。这可能导致对电压供给与分布的更严格的要求，以维持恒定的电压电势。供给电势的局部变化将改变常规电路的延迟，并且使得硬件以降低的频率运行，以保证正确的操作。
静态随机存取存储器(SRAM)设计采用非常大的器件宽度，用于驱动字线信号。用于字线驱动器的大器件宽度加重了泄漏(leakage)问题，因为泄漏量与器件宽度成比例。刚好在器件驱动地址字线信号到SRAM阵列单元之前，出现电压供给边界。
根据本发明的原理，放置电平移位器减轻由具有多于一个的电压源导致的问题。此外，大大降低了漏电流与功耗。电平移位器允许阵列字线的电压升压，增加了SRAM单元中传输晶体管(pass transistor)的最大电流。被升压的字线增加了阵列的读取性能，并且当扩展特征尺寸时，允许SRAM设计获得与其他逻辑一样的性能改进。
本公开将根据涉及SRAM存储器电路的说明性示例描述本发明的原理。应该理解，其他电路与存储器技术也可以受益于此处呈现的教导。例如，本发明的原理可适用于动态随机存取存储器(DRAM)、闪存、只读存储器、处理器等。
本发明的实施例可以采用全部硬件实施例、全部软件实施例、或者包括硬件与软件元件的实施例的形式。在优选实施例中，本发明以软件实现，其包括但不限于固件、驻留软件、微代码等。例如，本发明的原理可以并入电路设计工具或者电路分析工具。
另外，本发明可以采用计算机程序产品的形式，其可以从提供程序代码的计算机可用或者计算机可读介质访问，用于由计算机或者结合计算机或任何指令执行系统使用。对于本说明书的目的，计算机可用或者计算机可读介质可以为任何装置，其可以包括、存储、通信、传播、或者传输该程序，以由指令执行系统、装置、或者器件使用或者与其结合使用。该介质可以为电的、磁的、光学的、电磁的、红外的、或者半导体系统(或者装置或器件)或者传播介质。计算机可读介质的示例包括半导体或者固态存储器、磁带、可移除计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和光盘。光盘的当前示例包括致密盘-只读存储器(CD-ROM)、致密盘-读/写存储器(CD-R/M)、以及DVD。
适于存储和/或执行程序代码的数据处理系统可以包括至少一个通过系统总线与存储器元件直接或者间接耦合的处理器。存储器元件可以包括在程序代码的实际执行期间使用的局部存储器、大型存储装置、以及高速缓冲存储器，其提供对至少某些程序代码的临时存储，以减少在执行期间从大型存储装置检索代码的次数。输入/输出或者I/O器件(包括但不限于键盘、显示器、定点设备等)可以直接或通过中间的I/O控制器耦合到该系统。
也可以将网络适配器耦合到该系统，以使数据处理系统能够通过中间的私有或者公共网络变得耦合到其他数据处理系统或远程打印机或者存储设备。调制解调器、电缆调制解调器、以及以太网卡仅是当前可用的网络适配器的几个类型。
此处描述的电路可以为用于集成电路芯片的设计的一部分。芯片设计可以图形计算机编程语言创建，并且存储在计算机存储介质(如盘、带、物理硬驱动器、或者虚拟硬驱动器(如在存储访问网络中))中。如果设计者不制造芯片或者用于制造芯片的光刻掩膜，则设计者将作为结果的设计通过物理手段(例如，通过提供存储该设计的存储介质的拷贝)或者电子手段(例如，通过因特网)直接或者间接地发送给这种实体。然后，将所存储的设计转换为适当格式(例如，用于光刻掩膜的制造的图形数据系统II(GDSII))，其典型地包括要在晶片上形成的当前芯片设计的多个拷贝。利用光刻掩膜来限定要蚀刻或者以其他方式处理的晶片(和/或其上的层)的区域。
作为结果的集成电路芯片可以由制造者以原始晶片的形式(即，作为具有多个未封装芯片的单个晶片)作为裸模或者以封装形式分发。在后一种情况下，芯片被安装在单芯片封装(如具有附接于母板的引脚的塑料载体，或者其他较高级的载体)中、或者在多芯片封装(如陶瓷载体，其具有表面互连或者埋入的互连之一或者两者)中。在任何情况下，芯片然后与其他芯片、分立电路元件、和/或其他信号处理器件集成，作为(a)中间产品(如母板)或者(b)最终产品的一部分。最终产品可以为任何产品，包括集成电路芯片，其范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
现在参照附图，其中相同的标记代表相同或者类似的元件，首先参照图1，说明性地显示了在SRAM设计100中使用电平移位器的一种实现。显示SRAM设计100是用于说明性目的；但是，可以采用任何电路或者存储器技术。在所示的示例性实施例中，在地址解码器电路104与字线驱动器106之间采用电平移位器102。这在两个电压电势(VDD与VCS)之间提供了清晰和一致的边界110。VDD是用于芯片的通常供给电压。VCS为交流(alternate)电压供给，其可以服务SRAM的存储器元件和字线驱动器，但是不服务SRAM内的解码电路与其他支持电路。
用于字线信号的电平移位器102允许将字线升压到高于标准逻辑电压VDD的电压电势。将电平移位器102置于该位置允许性能与功耗的最优平衡，尽管也可以将电平移位器102置于其他位置。
连接到VCS的电路(如字线驱动器和阵列核心108中的存储器单元访问器件)将比连接到VDD的电路消耗更多的功率。但是，使用VCS来改进选择性电路性能允许总体芯片级节能。代替必须提高越过整个芯片的VDD电压，可以增加VCS电压以选择性地改进最慢的电路路径，而对总体芯片功耗仅有最小的影响。
当将器件扩展到较小的尺寸时，先进技术中的SRAM单元性能没有以与逻辑门相同的速度提高。因此SRAM单元性能变为可能限制整体芯片性能的因素。
参照图2，由电平移位器(102)提供的字线202上的升压电压通过增加可以流经SRAM单元200的传输晶体管204的最大电流，改进了读取性能。然后，预充电的位线206将被该单元更迅速地拉下，从而减少读取访问时间。单元200的晶体管212与214中存储的逻辑值对应于VCS的单元电势。在读取操作期间，位线206被充电至较低电势VDD，也减少了拉低位线所需的时间。
电平移位器通过以下工作：将用于第一组电路的电压电势从用于分离组电路的第二电压电势隔离。参照图3，显示了差分电平移位器302，其可以被并入电路设计中。输入信号304被分割，以生成真(true)和互补(complement)信号(304a、304b)，并且每个差分信号304a与304b分别控制NMOS下拉器件306与308。差分信号之一的最大值为VDD。用于PMOS交叉耦合器件310与312的栅极节点的高电势值从VCS导出。在功能上，交叉耦合PMOS器件之一(310或312)保证为完全截止，因此不会发生由于部分激活的器件造成的过量泄漏。
该差分实现在生成差分信号时具有时间延迟问题。存在最少三个由电平移位器路径中的晶体管造成的栅极延迟。输出330包括VCS。反相器电路320、322和324包括PMOS晶体管325与NMOS晶体管327。
参照图4，说明性地描述了根据另一实施例的自关闭电平移位器402。电平移位器402包括单个输入404(不需要差分信号)，其在进入VCS域之前被延迟作为延迟输入405。反馈控制的VDD上拉栈(stack)420采用来自反馈回路408的反馈来调节输出信号406，并且提供分离的器件410来完成输出信号406到VCS的转变。当输入405为低时，输出406初始为VDD，并且输出330为低。器件410导通以将输出406上拉到VCS，并且反馈反相器414截止晶体管440，该晶体管440从输出406断开VDD。现在，器件444的栅极与源极都是VCS。器件444与446形成反相器448。与图3的设计的三个延迟相比，电平移位器402的自关闭实现仅有两个栅极延迟滞后。
参照图5，说明性地描述了根据另一实施例的另一自关闭电平移位器455。电平移位器455包括单个数据输入462(不需要差分信号)，其被耦合到电平移位器455的晶体管栈457。栈457包括晶体管458、459。根据局部时钟(lclk)信号464，启用或者禁用晶体管458。只有当被晶体管458根据时钟信号464允许这样做时，数据460才进入VCS域。
该实施例描述了使用局部时钟(lclk)信号464选通数据462。当在评估模式下lclk 464与数据462为“高”时，节点408达到“低”(节点408为反馈回路)。在此之后，反相器472(VCS为反相器472供电)到字线的输出330高。节点408的低值使晶体管410“导通”。当lclk为“低”(备用)时，那么用于lclk464的输入节点为低，并且将所连接的晶体管459“导通”。串联晶体管456已经“导通”。这两个“导通”的晶体管(458与456)将节点406预充电为“高”。当节点406导通时，其由晶体管410保持导通，同时反馈晶体管456被截止。这允许更高的VDD-VCS差。
反馈控制的VDD上拉栈457采用来自反馈回路节点408的反馈来调节输出信号406，并且提供器件410来将输出信号406保持到VCS。当输入数据462为低时，输出406初始为VDD，而输出330为低。器件410导通以将输出406上拉到VCS，并且反相器449截止晶体管456，该晶体管456将VDD从输出406断开。现在，器件470的栅极与源极都是VCS。电平移位器452的自关闭实现有三个栅极延迟滞后。应该理解此处描述的根据本发明原理的任何实施例都可以被改变以具有用来启用/禁用到电平移位器的输入的时钟信号464。
参照图6，说明性地显示了电平移位器502的动态实现。电平移位器502的动态实现包括作为时钟的precharge_vcs信号510。输入信号504可以是静态的或者脉冲的，其使输入405为静态的或者脉冲的。
precharge_vcs信号510由反相器321与323延迟，以提供预充电信号512给晶体管514与516。晶体管514与516根据预充电信号512以及晶体管518上的输入信号405控制输出520。提供器件410来完成输出信号520到VCS的转变。
存在两个延迟滞后，但是动态实现减少了内部电容性加载，导致与先前实现相比更快的电路。precharge_vcs信号510应该从VCS导出，因此可以实现第二电平移位器(未显示)以生成该信号。
参照图7，说明性地描述了用于选择性减少功率的方法。在块602中，提供电平移位器并且将其耦合在第一电路与第二电路之间，其中第一电路由第一供给电压供电，而第二电路由第一供给电压与第二供给电压之一供电。在块604中，根据输入信号，用第一供给电压与第二供给电压之一选择性地激活第二电路，以在性能与节能之间平衡。
第二电路的选择性激活可以包括：在块606中，采用自关闭反馈回路以在第一供给电压与第二供给电压之间选择，或者采用预充电信号以选通输入信号，从而执行供给电压输出的选择。在块608中，第二电路可以包括字线驱动器，并且可以执行存储器操作期间的字线升压。
在一个实施例中，电平移位器可以输入字或位，以便选择性地控制到多个不同电路的供给功率。例如，在第一条件下，可能需要全部功率，所以可以用VDD为所有电路供电。在第二条件下，可能需要升压功率，以便对组件过充电。在该情况下，可以为特定电路采用VCS。在另一条件下，可以采用小于VDD的供给电压以减少功耗。
到电平移位器的输入可以包括条件的指示，使得可以在块610中达到性能与节能之间的平衡。
参照图8，显示了用于例如半导体设计、制造、和/或测试的示例性设计流程900的方框图。设计流程900可以取决于所设计的集成电路(IC)的类型而变化。例如，用于构造专用IC(ASIC)的设计流程900可能不同于用于设计标准组件的设计流程900。设计结构920优选地为到设计处理910的输入，并且可能来自IP供应商、核心开发商、或者其他设计公司，或者可以由设计流程的操作者生成，或者从其他来源生成。设计结构920包括以图表或HDL(硬件描述语言，例如Verilog、VHDL、C等等)的形式如图3-6所示的本发明的实施例。设计结构920可以被包括在一个或多个机器可读介质上。例如，设计结构920可以为如图3-6所示的本发明的实施例的文本文件或者图形表示。设计处理910优选地合成(或者转换)如图3-6所示的本发明的实施例为网表(netlist)980，其中网表980为例如布线、晶体管、逻辑门、控制电路、I/O、模型等的列表，其描述到集成电路设计中其他元件和电路的连接，并且被记录在至少一个机器可读介质之上。这可以为叠代处理，其中依赖于电路的设计规范以及参数，网表980被重新合成一次或多次。
设计处理910可以包括使用多种输入；例如来自库元件930的输入，对于给定的制造技术(例如不同的技术节点，32nm、45nm、90nm等等)，库元件930可能装有一组常用元件、电路、以及器件，其包括模型、布线图、以及符号表示；以及来自设计规范940、特性数据950、验证数据960、设计规则970、以及测试数据文件985(其可以包括测试模式以及其他测试信息)的输入。设计处理910还可以包括例如标准电路设计处理，如时序分析、验证、设计规则检查、位置与路线操作等。集成电路设计领域的普通技术人员可以理解在不偏离本发明的范围与精神的情况下用于设计处理910的可能的电子设计自动化工具以及应用的范围。本发明的设计结构不限于任何特定设计流程。
优选地，设计处理910将如图3-6所示的本发明的实施例连同任何附加的集成电路设计或者数据(如果适用的话)一起转换为第二设计结构990。设计结构990以用于交换集成电路的布线数据的数据格式和/或符号数据格式(例如，存储在GDSII(GDS2)、GL1、OASIS、映射文件中的信息、或者用来存储这种设计结构的任何其他适当格式)驻留在存储介质之上。设计结构990可以包括诸如以下的信息，例如符号数据、映射文件、测试数据文件、设计内容文件、制造数据、布线参数、配线、金属层、通路、形状、用于通过生产线路由的数据、以及半导体制造商生产如图3-6所示的本发明的实施例所需的任何其他数据。然后，设计结构990可以行进到阶段995，其中例如设计结构990：行进到产品定案(tape-out)、发放到制造、发放给掩膜厂、送往另一设计室、送回给客户等。
已经描述了电平移位器的优选实施例以及升压字线电压与存储器单元性能的方法(其意在说明而不是限定)，应该注意，本领域技术人员在以上教导之下可以进行修改与变化。因此应该理解，可能对所公开的特定实施例进行权利要求所概括的本发明的范围与精神内的改变。已经用专利法所要求的细节与具体情况如此描述了本发明的各方面，在权利要求中列出本专利所主张以及期望保护的内容。
Claims (20)
1.一种存储器电路，包括：
由第一供给电压供电的第一电路以及由第二供给电压供电的第二电路；以及
耦合在第一电路与第二电路之间的电平移位器，该电平移位器被配置来根据输入信号选择用于电路的、包括第一供给电压与第二供给电压之一的供给电压输出，其中所述输入信号依赖于要执行的操作与执行该操作的组件中的至少一个。
2.如权利要求1所述的电路，其中所述电平移位器包括差分电路。
3.如权利要求1所述的电路，其中所述电平移位器包括自关闭机制以选择所述供给电压输出。
4.如权利要求3所述的电路，其中所述自关闭机制包括来自被配置来激活所述供给电压输出的输出的反馈回路。
5.如权利要求4所述的电路，其中所述反馈回路包括被配置来辅助各供给电压之间的转变的分离器件。
6.如权利要求1所述的电路，其中所述电平移位器包括预充电输入，其中采用预充电信号来选通所述输入信号，以执行供给电压输出的选择。
7.如权利要求6所述的电路，还包括被配置来辅助供给电压之间的转变的分离器件。
8.如权利要求1所述的电路，其中要执行的操作包括读取与写入操作之一，并且执行该操作的组件包括存储器器件的字线。
9.如权利要求1所述的电路，其中第一供给电压与第二供给电压之一包括字线升压电压。
10.如权利要求1所述的电路，还包括被配置来通过采用时钟信号启用到所述电平移位器的输入的器件。
11.一种存储器电路，包括：
地址解码器电路，被配置来解码存储器地址以激活各存储器单元，所述地址解码器电路具有第一供给电压；
字线驱动器电路，被配置来根据所解码的存储器地址激活字线；以及
耦合到所述地址解码器电路与所述字线驱动器电路的电平移位器，该电平移位器被配置来根据输入信号选择包括第一供给电压与第二供给电压之一的供给电压输出，其中所述输入信号依赖于要执行的操作与执行该操作的组件中的至少一个。
12.如权利要求11所述的电路，其中所述电平移位器包括自关闭机制，该自关闭机制包括来自被配置来激活所述供给电压输出的输出的反馈回路，并且该反馈回路包括被配置来辅助各供给电压之间的转变的分离器件。
13.如权利要求11所述的电路，其中所述电平移位器包括预充电输入，其中采用预充电信号来选通所述输入信号，以执行供给电压输出的选择。
14.如权利要求11所述的电路，其中要执行的操作包括读取与写入操作之一，并且所述执行该操作的组件包括存储器器件的字线。
15.如权利要求11所述的电路，还包括被配置来通过采用时钟信号启用到所述电平移位器的输入的器件。
16.一种用于选择性减少功率的方法，包括：
提供耦合在第一电路与第二电路之间的电平移位器，其中所述第一电路由第一供给电压供电，并且所述第二电路由所述第一供给电压与第二供给电压之一供电；以及
根据输入信号，利用所述第一供给电压与所述第二供给电压之一选择性地激活所述第二电路，以便在性能与节能之间平衡。
17.如权利要求16所述的方法，其中选择性地激活所述第二电路包括采用自关闭反馈回路，以便在所述第一供给电压与所述第二供给电压之间选择。
18.如权利要求16所述的方法，其中选择性地激活所述第二电路包括采用预充电信号来选通所述输入信号，以便选择供给电压输出。
19.如权利要求16所述的方法，其中所述第二电路包括字线驱动器，并且所述方法还包括在存储器操作期间执行字线升压。
20.如权利要求16所述的方法，其中选择性地激活所述第二电路包括采用时钟信号来选通所述输入信号，以便选择供给电压输出。
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