JP6490612B2 - パワードメインを横断するデータ転送 - Google Patents
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Description
clustered voltage scaling with variable
supply -voltage scheme, in Proc. CICC, 1998を含む。しかし、誘発された領域の不利益とローカルセルレベル内にマルチ電力供給電圧を提供することの難しさが2D IC設計における幅広い受け入れを妨げている。これらの設計の欠陥は、(i)パスゲートを経由する高電力ステージから低電力ステージまでのフィードバック信号パスの存在、(ii)レベルシフタステージ上の書き込み拡張の考慮の欠如を含んでおり、そのことが、遅延、漏電および動的電力を増加させることになる。これらの欠陥は、より小型のフェザーサイズ設計(feather size designs)においてはより深刻である。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[C1]
マルチティア集積回路(100)であって、
パワードメインAで動作する第1のステージ(26a)とパワードメインBで動作する第2のステージ(40a)を備えるマルチステージ回路構成(10a)と、
データを格納するための第1の手段(28)を備える前記第1のステージと、
データをレベルシフトおよび格納するための手段(60a)を備える前記第2のステージと、
第1のティア(102)と、
第2のティア(104)と、
前記第1のステージと前記第1のステージに電力を提供するための手段(106)を備える前記第1のティアと、および
前記第2のステージと前記第2のステージに電力を提供するための手段(108)を備える前記第2のティアと、
を備える、集積回路。
[C2]
前記第1のステージに電力を提供するための前記手段は第1のパワーレールを備え、および、
前記第2のステージに電力を提供するための前記手段は第2のパワーレールを備える、
C1に記載の集積回路。
[C3]
前記第1のステージと前記第2のステージの間でデータを運搬するための手段(110)をさらに備える、C2に記載の集積回路。
[C4]
データを運搬するための前記手段は、ヴィアのネットワークを備える、C3に記載の集積回路。
[C5]
ヴィアの前記ネットワークは、モノリシック・インターティア・ヴィアを備える、C4に記載の集積回路。
[C6]
マルチステージ回路構成(10)であって、
パワードメインAで動作する第1のステージ(26)と、
データを格納するための第1の手段(28)を備える前記第1のステージと、
パワードメインBで動作する第2のステージ(40)と、
パワードメインBで動作する前記第2のステージからパワードメインAで動作する前記第1のステージを分離するための手段(42)を備える前記第2のステージと、および、
パワードメインBにデータをレベルシフトおよび格納するための手段(61、63)をさらに備える前記第2のステージと、
を備える、構成。
[C7]
レベルシフトおよび格納するための前記手段は、レベルシフトおよび格納するための前記手段にデータ書き込みを拡張するための手段(65)をさらに備える、
C6に記載の構成。
[C8]
第1のティア(102)および第2のティア(104)と、
前記第1のステージと前記第1のステージに電力を提供するための手段(106)を備える前記第1のティアと、および
前記第2のステージと前記第2のステージに電力を提供するための手段(108)を備える前記第2のティアと、
をさらに備える、C7に記載の構成。
[C9]
前記第1のステージに電力を提供するための前記手段は第1のパワーレールを備え、および、
前記第2のステージに電力を提供するための前記手段は第2のパワーレールを備える、
C8に記載の構成。
[C10]
前記第1のステージと前記第2のステージの間でデータを運搬するための手段(110)をさらに備える、C9に記載の構成。
[C11]
データを運搬するための前記手段は、ヴィアのネットワークを備える、C10に記載の構成。
[C12]
ヴィアの前記ネットワークは、モノリシック・インターティア・ヴィアを備えるC11に記載の構成。
[C13]
データを格納するための前記手段は、マスター・フリップフロップ(28c)を備え、
データをレベルシフトおよび格納するための前記手段は、スレーブ・フリップフロップとレベルシフタ回路構成要素(40c)を備える、
C7に記載の構成。
[C14]
前記スレーブ・フリップフロップとレベルシフタは、複数のSRAMトランジスタ(61c)を備える、C13に記載の構成。
[C15]
データをレベルシフトおよび格納するための前記手段は、前記マルチステージ回路構成の回路構成要素領域全体のおよそ70%より少なくを占める、
C13に記載の構成。
[C16]
分離するための前記手段は、共通のソースnチャネルMOSFET(44、46)を備える、C6に記載の構成。
[C17]
拡張するための前記手段は、常時動作を行うPチャネルMOSFETヘッダ(52)を備える、C7に記載の構成。
[C18]
マルチステージ回路構成(10c)であって、
パワードメインAで動作する第1のステージ(28c)と、
パワードメインBで動作する第2のステージ(40c)と、
レベルシフタ記憶回路構成要素(61c、65c)を備える前記第2のステージと、および、
分離回路構成要素(42c)をさらに備える前記第2のステージと、
を備える、構成。
[C19]
前記レベルシフタ記憶回路構成要素は、書き込み拡張機能(52)をさらに備える、C18に記載の構成。
[C20]
第1のティア(102)および第2のティア(104)と、
前記第1のステージと第1のステージパワーレール(106)を備える前記第1のティアと、および、
前記第2のステージと第2のステージパワーレール(108)を備える前記第2のティアと、
をさらに備える、C19に記載の構成。
[C21]
前記第1のステージと前記第2のステージの間でデータを送信するためのヴィアのネットワークをさらに備える、C20に記載の構成。
[C22]
ヴィアの前記ネットワークは、モノリシック・インターティア・ヴィアを備える、C21に記載の構成。
[C23]
前記第1のステージは、第1のフリップフロップ回路(28c)を備え、および、
前記レベルシフタ記憶回路構成要素は、第2のフリップフロップ回路(40c)を備える、
C19に記載の構成。
[C24]
前記第1のフリップフロップ回路は、マスター・フリップフロップ構成を備え、および
前記第2のフリップフロップ回路は、スレーブ・フリップフロップ構成を備える、
C18に記載の構成。
[C25]
前記スレーブ・フリップフロップ構成は、SRAMセル(61c)を備える、C24に記載の構成。
[C26]
前記分離回路構成要素は、パワードメインAで動作する前記第1のステージとパワードメインBで動作する前記レベルシフタ記憶回路構成要素の間のクロストークを制限する、C18に記載の構成。
[C27]
前記分離回路構成要素は、差動nチャネルMOSFET(44、46)を備える、C26に記載の構成。
[C28]
前記書き込み拡張は、前記レベルシフタ記憶回路構成要素に前記データを書き込む前記効率を向上する、C19に記載の構成。
[C29]
前記書き込み拡張は、PチャネルMOSFET(52)を備える、C28に記載の構成。
[C30]
マルチステージ回路を設計する方法であって、
ステップは、
パワードメインAで動作する第1のステージ回路を設計すること(302)と、
パワードメインBで動作する第2のステージ回路を設計すること(304)と、
前記第2のステージ回路にレベルシフタ記憶回路構成要素を組み込むこと(306)と、ここにおいて、前記レベルシフタ記憶回路は、パワードメインBにパワードメインAで受信されたデータをシフトし、および、前記レベルシフタ記憶に前記シフトされたデータを書き込む、
マルチティア構成の第1のティアに前記第1のステージ回路と第1のステージパワーレールを設置すること(308)と、および
前記マルチティア構成の第2のティアに前記第2のステージ回路と第2のステージパワーレールを設置すること(310)と、
を備える、
方法。
[C31]
マルチステージ回路を設計する方法(200)であって、
ステップは、
パワードメインAで動作する第1のステージ記憶回路を設計すること(202)と、
パワードメインBで動作する第2のステージ回路構成要素を設計すること(204)と、
前記第2のステージ回路構成要素にレベルシフタ記憶回路構成要素を組み込むこと(206)と、ここにおいて、前記レベルシフタ記憶回路構成要素は、パワードメインBにパワードメインAから受信されたデータをシフトし、および、前記レベルシフタ記憶回路構成要素に前記シフトされたデータを書き込む、
前記レベルシフタ記憶回路構成要素に書き込み拡張を組み込むこと(212)と、ここにおいて、前記書き込み拡張は、前記レベルシフタ記憶回路構成要素に前記シフトされたデータを書き込む効率を向上する、
前記レベルシフタ記憶回路構成要素のサイズと電力消費量を低減すること(208)と、
前記第2の記憶回路構成要素に分離回路構成要素を組み込むこと(210)と、ここにおいて、前記分離回路構成要素は、パワードメインAで動作する前記第1のステージ記憶回路構成要素とパワードメインBで動作する前記第2のステージ回路構成要素の間のクロストークを制限する、
必要に応じて、前記レベルシフタ記憶回路構成要素の前記サイズまたは電力消費量を低減することまたは前記設計をさらに調整すること(214)、
必要に応じて、前記分離回路構成要素の前記設計、サイズおよび/または電力消費量を調整すること(216)、
を備える、
方法。
[C32]
前記第2のステージ回路構成要素の前記サイズ、電力消費量、および/または書き込み効率が最適化されているかを評価する(220)、
必要に応じて、前記レベルシフタ記憶回路構成要素の前記サイズまたは電力消費量を低減することまたは前記設計をさらに調整する、および、
必要に応じて、前記分離回路構成要素の前記設計、サイズ、および/または電力消費量を調整する、
ステップを、
さらに備える、C31に記載の方法。
[C33]
マルチティア構成の第1のティアに前記第1のステージ記憶回路構成要素と第1のステージパワーレールを設置する(222)、および、
前記マルチティア構成の第2のティアに前記第2の記憶回路と第2のステージパワーレールを設置する(224)、
ステップを、
さらに備える、C32に記載の方法。
[C34]
前記第1のステージは、第1のフリップフロップ回路(28c)を備え、および、
前記レベルシフタ記憶回路構成要素は、第2のフリップフロップ回路(40c)を備える、
C31に記載の方法。
[C35]
前記第1のフリップフロップ回路は、マスター・フリップフロップ構成を備え、および、
前記第2のフリップフロップ回路は、スレーブ・フリップフロップ構成を備える、
C34に記載の方法。
[C36]
前記スレーブ・フリップフロップ構成は、SRAMセル(61c)を備える、C35に記載の方法。
[C37]
前記分離回路構成要素は、パワードメインAで動作する前記第1のステージとパワードメインBで動作する前記レベルシフタ記憶回路構成要素の間のクロストークを制限する、
C34に記載の方法。
[C38]
前記分離回路構成要素は、差動nチャネルMOSFET(44、46)を備える、
C37に記載の方法。
[C39]
前記書き込み拡張は、前記レベルシフタ記憶回路構成要素に前記データを書き込む効率を向上する、C31に記載の方法。
[C40]
前記書き込み拡張は、PチャネルMOSFET(52)を備える、C39に記載の方法。
Claims (13)
- マルチステージ回路構成であって、
パワードメインAで動作する第1のステージと、
データを格納するための第1の手段を備える前記第1のステージと、
パワードメインBで動作する第2のステージと、
パワードメインBで動作する前記第2のステージからパワードメインAで動作する前記第1のステージを分離するための手段を備える前記第2のステージと、および、
パワードメインBにデータをレベルシフトおよび格納するための手段をさらに備える前記第2のステージと、
を備え、
レベルシフトおよび格納するための前記手段は、レベルシフトおよび格納するための前記手段にデータを書き込むとき、書き込みデータ遅延を低減するための自己誘導電力崩壊(SIPC)回路のための手段をさらに備え、
データを格納するための前記手段は、フリップフロップのマスターステージを備え、データをレベルシフトおよび格納するための前記手段は、フリップフロップのスレーブステージおよびレベルシフタ回路構成要素を備え、前記フリップフロップの前記スレーブステージおよび前記レベルシフタ回路構成要素は、6T SRAM構成として実装されており、
分離するための前記手段は、共通のソースnチャネルMOSFETおよびインバータを備え、
前記共通のソースnチャネルMOSFETは、第1の入力nチャネルMOSFETおよび第2の差動入力nチャネルMOSFETを備え、
前記第1のステージの出力データMsndは、前記第1の入力nチャネルMOSFETのゲートに提供され、
前記Msndの反転されたデータMsnd_nは、前記第2の差動入力nチャネルMOSFETのゲートに提供され、
前記第1の入力nチャネルMOSFETのドレインは、前記インバータ、ならびにレベルシフトおよび格納するための前記手段に接続され、
前記第2の差動入力nチャネルMOSFETのドレインは、レベルシフトおよび格納するための前記手段に接続され、
前記第1の入力nチャネルMOSFETは、前記Msndがhighにあるとき、書き込み動作中の追加のプルダウン強度を提供し、
前記第2の差動入力nチャネルMOSFETは、前記Msnd_nがhighにあるとき、書き込み動作中の追加のプルダウン強度を提供し、
自己誘導電力崩壊回路のための前記手段は、前記フリップフロップの前記スレーブステージと電源を接続するpチャネルMOSFETを備え、前記pチャネルMOSFETは、前記フリップフロップの前記スレーブステージがラッチを開始するときに前記電源の電圧Vddに回復するような大きさにされる、構成。 - 第1のティアおよび第2のティアと、
前記第1のステージと前記第1のステージに電力を提供するための手段を備える前記第1のティアと、および
前記第2のステージと前記第2のステージに電力を提供するための手段を備える前記第2のティアと、
をさらに備える、請求項1に記載の構成。 - 前記第1のステージに電力を提供するための前記手段は第1のパワーレールを備え、および、
前記第2のステージに電力を提供するための前記手段は第2のパワーレールを備える、
請求項2に記載の構成。 - 前記第1のステージと前記第2のステージの間でデータを運搬するための手段をさらに備える、請求項3に記載の構成。
- データを運搬するための前記手段は、ヴィアのネットワークを備える、請求項4に記載の構成。
- ヴィアの前記ネットワークは、モノリシック・インターティア・ヴィアを備える請求項5に記載の構成。
- フリップフロップの前記スレーブステージと前記レベルシフタ回路構成要素は、複数のSRAMトランジスタを備える、請求項1に記載の構成。
- データをレベルシフトおよび格納するための前記手段は、前記マルチステージ回路構成の回路構成要素領域全体のおよそ70%より少なくを占める、
請求項1に記載の構成。 - マルチステージ回路構成であって、
パワードメインAで動作する第1のステージと、
パワードメインBで動作する第2のステージと、
を備え、
前記第2のステージは、レベルシフタ記憶回路構成要素を備え、
前記第2のステージは、分離回路構成要素をさらに備え、
前記レベルシフタ記憶回路構成要素は、前記レベルシフタ記憶回路構成要素にデータを書き込むとき、書き込みデータ遅延を低減するための自己誘導電力崩壊(SIPC)回路構成要素をさらに備え、
前記第1のステージは、フリップフロップ回路の第1のステージを備え、
前記レベルシフタ記憶回路構成要素は、フリップフロップ回路の第2のステージおよびレベルシフタを備え、前記フリップフロップ回路の前記第2のステージおよび前記レベルシフタは、6T SRAM構成として実装されており、
前記分離回路構成要素は、共通のソースnチャネルMOSFETおよびインバータを備え、
前記共通のソースnチャネルMOSFETは、第1の入力nチャネルMOSFETおよび第2の差動入力nチャネルMOSFETを備え、
前記第1のステージの出力データMsndは、前記第1の入力nチャネルMOSFETのゲートに提供され、
前記Msndの反転されたデータMsnd_nは、前記第2の差動入力nチャネルMOSFETのゲートに提供され、
前記第1の入力nチャネルMOSFETのドレインは、前記インバータおよび前記レベルシフタ記憶回路構成要素に接続され、
前記第2の差動入力nチャネルMOSFETのドレインは、前記レベルシフタ記憶回路構成要素に接続され、
前記第1の入力nチャネルMOSFETは、前記Msndがhighにあるとき、書き込み動作中の追加のプルダウン強度を提供し、
前記第2の差動入力nチャネルMOSFETは、前記Msnd_nがhighにあるとき、書き込み動作中の追加のプルダウン強度を提供し、
前記自己誘導電力崩壊回路構成要素は、前記フリップフロップ回路の前記第2のステージと電源を接続するpチャネルMOSFETを備え、前記pチャネルMOSFETは、前記フリップフロップ回路の前記第2のステージがラッチを開始するときに前記電源の電圧Vddに回復するような大きさにされる、構成。 - フリップフロップ回路の前記第1のステージは、フリップフロップ構成のマスターステージを備え、および
フリップフロップ回路の前記第2のステージは、フリップフロップ構成のスレーブステージを備える、
請求項9に記載の構成。 - フリップフロップ構成の前記スレーブステージは、SRAMセルを備える、請求項10に記載の構成。
- 前記分離回路構成要素は、パワードメインAで動作する前記第1のステージとパワードメインBで動作する前記レベルシフタ記憶回路構成要素の間のクロストークを制限する、請求項9に記載の構成。
- マルチステージ回路を設計するコンピュータ実装された方法であって、
ステップは、
前記コンピュータが、パワードメインAで動作する第1のステージ記憶回路を設計することと、
前記コンピュータが、パワードメインBで動作する第2のステージ回路構成要素を設計することと、
前記コンピュータが、前記第2のステージ回路構成要素にレベルシフタ記憶回路構成要素を組み込むことと、ここにおいて、前記レベルシフタ記憶回路構成要素は、パワードメインBにパワードメインAから受信されたデータをシフトし、および、前記レベルシフタ記憶回路構成要素に前記シフトされたデータを書き込み、
前記コンピュータが、前記レベルシフタ記憶回路構成要素に自己誘導電力崩壊(SIPC)回路構成要素を組み込むことと、ここにおいて、前記自己誘導電力崩壊回路構成要素は、前記レベルシフタ記憶回路構成要素に前記シフトされたデータを書き込むとき、書き込みデータ遅延を低減し、
前記コンピュータが、前記第2のステージ回路構成要素に分離回路構成要素を組み込むことと、
ここにおいて、前記第1のステージ記憶回路は、フリップフロップ回路の第1のステージを備え、前記レベルシフタ記憶回路構成要素は、フリップフロップ回路の第2のステージおよびレベルシフタを備え、前記フリップフロップ回路の前記第2のステージおよび前記レベルシフタは、6T SRAM構成として実装されており、
を備え、
前記分離回路構成要素は、共通のソースnチャネルMOSFETおよびインバータを備え、
前記共通のソースnチャネルMOSFETは、第1の入力nチャネルMOSFETおよび第2の差動入力nチャネルMOSFETを備え、
前記第1のステージの出力データMsndは、前記第1の入力nチャネルMOSFETのゲートに提供され、
前記Msndの反転されたデータMsnd_nは、前記第2の差動入力nチャネルMOSFETのゲートに提供され、
前記第1の入力nチャネルMOSFETのドレインは、前記インバータおよび前記レベルシフタ記憶回路構成要素に接続され、
前記第2の差動入力nチャネルMOSFETのドレインは、前記レベルシフタ記憶回路構成要素に接続され、
前記第1の入力nチャネルMOSFETは、前記Msndがhighにあるとき、書き込み動作中の追加のプルダウン強度を提供し、
前記第2の差動入力nチャネルMOSFETは、前記Msnd_nがhighにあるとき、書き込み動作中の追加のプルダウン強度を提供し、
前記自己誘導電力崩壊回路構成要素は、前記フリップフロップ回路の前記第2のステージと電源を接続するpチャネルMOSFETを備え、前記pチャネルMOSFETは、前記フリップフロップ回路の前記第2のステージがラッチを開始するときに前記電源の電圧Vddに回復するような大きさにされる、
方法。
Applications Claiming Priority (8)
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