JP6490612B2 - パワードメインを横断するデータ転送 - Google Patents

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Description

米国特許法（３５Ｕ．Ｓ．Ｃ．§１１９）に基づく優先権主張
[0001]本特許出願は、下記の米国特許出願に対する優先権を主張し、ならびにこの譲受人に譲渡され、その結果、参照により本願に明確に組み込まれる。平成２４年１１月２８日に出願された「パワードメインを介したデータ転送」と題された米国仮特許出願番号６１／７３０，７６７。平成２４年１１月２８日に出願された「３Ｄ集積回路のためのクロック分配ネットワーク」と題される米国仮特許出願番号６１／７３０，７５５。
同時継続中の特許出願への言及
[0002]本願は、下記の同時係属中の米国特許出願に関する。平成２５年３月５日に出願された代理人整理番号１２３４１２を有するＹａｎｇ Ｄｕ， Ｊｉｎｇ ＸｉｅおよびＫａｍｂｉｚ Ｓａｍａｄｉによる「モノリシック３Ｄ ＩＣフリップフロップ設計」は、この譲受人に譲渡され、その結果、参照により本願に明確に組み込まれる。平成２５年３月７日に出願された代理人整理番号１２０６００を有するＹａｎｇ Ｄｕによる「半導体集積回路のモノリシック３次元統合」は、この譲受人に譲渡され、その結果、参照により本願に明確に組み込まれる。[****]に出願された代理人整理番号１２４３１８を有するＫａｍｂｉｚ Ｓａｍａｄｉ， Ｓｈｒｅｅｐａｄ Ｐａｎｔｈ， Ｊｉｎｇ Ｘｉｅ ａｎｄ Ｙａｎｇ Ｄｕによる「３Ｄ集積回路のためのクロック分配ネットワーク」は、この譲受人に譲渡され、その結果、参照により本願に明確に組み込まれる。
[0003]開示された実施例は、一般に、集積回路内のあるパワードメインから別の異なるパワードメインへの効率的なデータの転送に関する。さらに具体的には、開示された実施例は、エリア使用量、電力消費量、書き込み時間遅延、パワードメインを介したクロストーク、および他の性能パラメータを最適化する一方で、低電力集積回路内のあるパワードメインから別のパワードメインへデータを転送するためのシステムおよび方法に関する。
[0004]デジタル回路において、電線の２つの論理状態は、通常２つの異なる電圧によって表される。架線電圧が規定の閾値未満のとき、電線の信号は「ｌｏｗ」と読み取れる。架線電圧が予め決められた閾値を超えるとき、電線の信号は「ｈｉｇｈ」と読み取れる。論理高電圧はしばしばＶｄｄと称され、および論理低電圧はしばしばデジタル「接地」であるＶｓｓと称される。今日のデジタル論理システムにおいて、異なるＶｄｄレベルは、システム性能と電力消費量を管理するために異なる機能回路ブロックに利用される場合が多い。例えば、特定の回路ブロックは、他の回路ブロックと同様の早さで動作する必要はない。そのため、ある特定の回路ブロックについてのＶｄｄは、他の回路ブロックについてのＶｄｄとは異なるレベルに設定され得る。機能回路ブロックのＶｄｄレベルは、多くの場合、回路ブロックのパワードメインと称される。デジタル信号が、あるパワードメインで動作する回路ブロックから別のパワードメインで動作する回路ブロックへ転送されるとき、信号は、あるパワードメインから別のパワードメインへ変換される必要がある。レベルシフタ回路構成要素は、あるパワードメインから別のパワードメインへ信号をシフトさせ、およびパワードメインＡで動作する機能回路ブロックとパワードメインＢで動作する機能ブロックの間のインターフェースとしてよく用いられる。複数のパワードメインの提供にはまた、複数のパワーレールを必要とするので、それによって集積回路上のパワーレールの物理ル−ティングを密集させることになる。
[0005]電力消費量と面積効率は、昨今の小型で、高速、かつ高性能なモバイル・アプリケーションの重要課題である。いわゆるシステム・オン・チップ（ＳｏＣ）設計において、電力消費量を低減させるための共通の技術は、システムを異なるパワードメインに分割することである。例えば、粗いレベルで、コンピュータ論理とキャッシュは独自の供給電圧で動作するように設計され得る。同じチップに複数のプロセッシング・コアを提供するシステム（すなわち、マルチ・コア・システム）において、複数のパワードメインは、各コアについて動的電圧周波数スケーリング（ＤＶＦＳ）を容易にすることが求められている。一般に、微細な粒度のパワードメインを提供することは、システムの電力効率を低下させることで知られており、電力の壁問題への取組みへのおもしろいアプローチだと考えられる。上述されたように、マルチドメイン設計は、信頼できるクロスドメインデータ転送を保証し、ならびにクロスドメインデータトラヒックを管理するために、ドメイン境界にいくつかのタイプのレベルシフタ回路構成要素を必要とする。しかし、小型で、高速、かつ高性能のアプリケーションにレベルシフタ回路構成要素を提供するための既知の試みは、領域使用量、電力消費量、書き込み時間遅延、パワーレールの密集、などの種々の性能パラメータにおける非効率さが原因で非実用的であった。これらの取り組みは、微粒状のマルチパワードメインシステム設計の幅広く受け入れを妨げてきた。
[0006]マルチパワードメインを横断して動作するマルチステージ・フリップフロップ（例えば、マスター・スレーブ・フリップフロップ）とレベルシフタを一体化するための既知の試みの例は、Ｆｕｊｉｏ Ｉｓｈｉｈａ， Ｌｅｖｅｌ ｃｏｎｖｅｒｓｉｏｎ ｆｏｒ Ｄｕａｌ−Ｓｕｐｐｌｙ Ｓｙｓｔｅｍｓ， ｉｎ Ｔｒａｎｓ． ＶＬＳＩ Ｓｙｓｔｅｍ， ２００４、および、Ｈ． Ｍａｈｍｏｏｄｉ−Ｍｅｉｍａｎｄ， Ａ ｔｏｐ−ｄｏｗｎ ｌｏｗ ｐｏｗｅｒ ｄｅｓｉｇｎ ｔｅｃｈｎｉｑｕｅ ｕｓｉｎｇ
ｃｌｕｓｔｅｒｅｄ ｖｏｌｔａｇｅ ｓｃａｌｉｎｇ ｗｉｔｈ ｖａｒｉａｂｌｅ
ｓｕｐｐｌｙ -ｖｏｌｔａｇｅ ｓｃｈｅｍｅ， ｉｎ Ｐｒｏｃ． ＣＩＣＣ， １９９８を含む。しかし、誘発された領域の不利益とローカルセルレベル内にマルチ電力供給電圧を提供することの難しさが２Ｄ ＩＣ設計における幅広い受け入れを妨げている。これらの設計の欠陥は、（ｉ）パスゲートを経由する高電力ステージから低電力ステージまでのフィードバック信号パスの存在、（ｉｉ）レベルシフタステージ上の書き込み拡張の考慮の欠如を含んでおり、そのことが、遅延、漏電および動的電力を増加させることになる。これらの欠陥は、より小型のフェザーサイズ設計(feather size designs)においてはより深刻である。
[0007]従って、領域使用量、電力消費量、電力ドメインを介したクロストーク、書き込み時間遅延、パワーレールの密集、などを含む種々の性能パラメータに対処およびそれらを改良する集積回路レベルシフタ設計および実装技術を必要としている。
[0008]開示された実施例は、２つの異なるパワードメインで動作する記憶素子間で同期されたデータを確実かつ効率的に転送するクロスパワードメインインターフェースを実装するためのデバイスおよび方法を提供する。記憶素子は、マスター・フリップフロップが、あるパワードメインで動作し、ならびにスレーブ・フリップフロップが別のパワードメインで動作するマスター・スレーブ・フリップフロップ回路として実装され得る。あるパワードメインにおけるマスター・ステージは、フリップフロップセットアップ＆ホールドタイムを決定し、およびスレーブ・ステージは、ｃｌｏｃｋ−Ｑを決定し、また論理レベルシフタとしても機能する。スレーブ・フリップフロップとレベルシフタは、容易な書き込み、高速、および低い切り替えエネルギーに適した大きさにされ得るヘッダセルおよび６個のトランジスタ ＳＲＡＭセルとして実装され得る。開示された実施例は、第１のパワードメインと第２のパワードメインの間のデータパスにおいて共通のソースｎチャンネルＭＯＳＦＥＴの差動対として実装され得る分離回路構成要素を用いて分離の課題を解決する。書き込み拡張回路は、レベル変換効率（すなわち、ロジック１書き込み拡張(logic one write enhancement)）を拡張しおよび変換電力を低減するように提供される。ヘッダセルは、自己誘導電力（Ｖｄｄ）崩壊を提供する「常時ＯＮ」ＰチャンネルＭＯＳＦＥＴヘッダとして実装され得る書き込み拡張機能を含み得る。さらに利点は、双方向ティアモノリシック３Ｄ ＩＣにクロスパワードメインインターフェースを実装することによって実現される。クロスパワードメインインターフェースの２つの電力レールは、３Ｄ ＩＣの２つの区分されたティアに容易に配置され、その結果、電力レール物理ルーティング密集問題を低減する。
[0009]開示された実施例の１つの観点は、パワードメインＡで動作する第１のステージと、パワードメインＢで動作する第２のステージと、データを格納するための第１の手段を有する第１のステージと、データをレベルシフトおよび格納するための手段を有する第２のステージと、第１のティアと、第２のティアと、第１のティアは、第１のステージと電力を第１のステージに提供するための手段を備え、および第２のティアは、第２のステージと電力を第２のステージに提供するための手段を備える、を含むマルチステージ回路構成を有するマルチティア集積回路を提供する。第１のステージに電力を提供するための手段は、第１のパワーレールを備え得、および電力を第２のステージに提供するための手段は、第２のパワーレールを備え得る。マルチティア回路は、第１のステージと該第２のステージの間でデータを運搬するための手段を含み得、およびデータを運搬するための手段は、ヴィアのネットワークを備え得る。ヴィアは、モノリシック・インターティア・ヴィアを備え得る。
[0010]開示された実施例の別の観点は、マルチステージ回路を設計する方法を提供し、ステップは、パワードメインＡで動作する第１のステージ回路を設計することと、パワードメインＢで動作する第２のステージ回路を設計することと、レベルシフタ記憶回路構成要素を該第２のステージ回路に組み込むことと、ここにおいて、該レベルシフタ記憶回路構成要素は、パワードメインＢにパワードメインＡで受信されたデータをシフトし、および該シフトされたデータを該レベルシフタ記憶回路構成要素に書き込む、第１のステージ回路と第１のステージパワーレールをマルチティア構成の第１のティアに設置することと、および該第２のステージ回路と第２のステージパワーレールを該マルチティア構成の第２のティアに設置することを備える。
[0011]開示された実施例の別の観点は、マルチステージ回路を設計する方法を提供し、ステップは、パワードメインＡで動作する第１のステージ記憶回路を設計することと、パワードメインＢで動作する第２のステージ回路構成要素を設計することと、レベルシフタ記憶回路構成要素を該第２のステージ回路構成要素に組み込むことと、ここにおいて、該レベルシフタ記憶回路構成要素は、パワードメインＢにパワードメインＡから受信されたデータをシフトし、および該シフトされたデータを該レベルシフタ記憶回路構成要素に書き込むレベルシフト機能を含む、書き込み拡張機能を該レベルシフタ記憶回路構成要素に組み込むことと、ここにおいて、該書き込み拡張回路構成要素は、該シフトされたデータを該レベルシフタ記憶回路構成要素に書き込む効率を向上する、該レベルシフタ記憶回路構成要素のサイズと電力消費量を低減することと、分離回路構成要素を該第２の記憶回路構成要素に組み込むことと、ここにおいて、該分離回路構成要素は、パワードメインＡで動作する該第１のステージ記憶回路構成要素とパワードメインＢで動作する該第２のステージ回路構成要素の間のクロストークを制限する、必要に応じて、該レベルシフタ記憶回路構成要素の該サイズまたは電力消費量を低減または該設計をさらに調整することと、必要に応じて、該分離回路構成要素の該設計、サイズおよび／または電力消費量を調整することを備える。方法は、該第２のステージ回路構成要素の該サイズ、電力消費量、および／または書き込み効率が最適化されているかを評価し、必要に応じて、該レベルシフタ記憶回路構成要素の該サイズまたは電力消費量を低減または該設計をさらに調整し、および必要に応じて、該分離回路構成要素の該設計、サイズ、および／または電力消費量を調整するステップをさらに含む。
[0012]添付の図面は、開示された実施例の説明の助けとなるように提示され、および単に実施例の例示のために提供されるものであってそれらを限定するものではない。
[0013]図１は、開示された実施例のブロック図である。 [0014]図２は、種々の性能パラメータが開示された実施例によってどのように改善され得るかを示す表である。 [0015]図３は、開示された実施例の２つのティアの例を示すブロック図である。 [0016]図４は、開示された実施例の方法を示すフロー図である。 [0017]図５は、開示された実施例の別の方法を示すフロー図である。 [0018]図６は、図１に示されたブロック図のより詳細の実装である。 [0019]図６ａは、図６に示された回路について、時間の経過に伴う特定の電圧信号のパスを示したグラフである。 [0020]図７は、モノリシック集積回路として開示された実施例のフリップフロップの実装の横断面図である。
詳細な説明
[0021]本発明の観点は、下記の説明において開示され、ならびに、関連する図面は、本発明の特定の実施例に関する。代わりの実施例は、本発明の範囲から逸脱することなく考案され得る。さらに、本発明の周知の要素は、詳細に説明されないか、あるいは本発明の関連する詳細を曖昧にしないために省略されるであろう。
[0022]用語「例示的」は、「例、実例、または図解としての役割を果たすことを」を意味するためにここで用いられる。「例示的な」とここに記載された任意の実施例は、他の実施例よりも必ずしも好適であるまたは利点があるとして解釈されるべきではない。同様に、用語「本発明の実施例」は、本発明の全ての実施例が、論じられた特徴、動作の利点またはモードを含むことを必要としていない。
[0023]ここで用いられた用語は、特定の具体例のみを記載する目的のためのものであって、ならびに本発明の実施例を限定することを意図するものではない。ここで用いられたように、単数形の「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が別段明らかに示唆していないのであれば、複数形も含むことを意図している。「備える（comprises）」、「備える（comprising）」、「含む（includes）」および／または「含む（including）が、」ここで用いられる場合、決まった特徴、整数、ステップ、動作、要素、および／または構成要素の存在を特定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を除外するものではない。
[0024]さらに、多くの実施例が、例えば、計算デバイスの要素によって実行される一連の動作の観点から説明される。ここで説明される種々の動作は、特定の回路（例えば、アプリケーション特定集積回路（ＡＳＩＣ））、１つまた複数のプロセッサによって実行されるプログラム命令、またはその両方の組合せによって実行され得ることが認識されるだろう。さらに、ここに記載される一連の動作は、実行されると、関連のプロセッサにここに記載された機能を実行させるコンピュータ命令の対応するセットを記憶しているコンピュータ可読記憶媒体の任意の形式の範囲内で全体に具体化されると考えられ得る。したがって、本発明の種々の観点は、多数の異なる形式において具体化され得、その全てが請求された主題の範囲内であると考えられる。さらに、ここで説明される実施例のそれぞれについて、任意のこういった実施例の対応形式は、例えば、説明された動作を実行する「ように構成された論理」として説明され得る。
[0025]次に関連の動作環境の概要に関して、細粒状のマルチパワードメインは、パフォーマンスおよび電力管理のための最新のＳｏＣ（すなわちシステム・オン・チップ）設計において有利である。パワードメインを横断して同期されたデータ転送は、論理レベルシフタを必要とする。クロスドメインレベルシフタは、相当量のエリアペナルティとドメイン間を交差するＶｄｄを導き得る異なる電源をさらに必要とする。さらに、これらのパワードメインを介したデータ転送は、例えば、（１）追加のレベルシフタを必要とすることが、かなり大きな領域を使用する結果となる、（２）クロスドメインレベルシフタは、Ｖｄｄが領域間をトリッピングする危険を冒す、（３）ローカルセルレベルにある複数の電力供給レールもまた、さらなるエリアペナルティを引き起こす、を含む多くの課題を課す。これらおよび他の課題を克服するために、開示された実施例は、コンパクトなクロスドメインデータ転送インターフェースとして集積レベルシフタを有する記憶素子を提案する。開示された実施例はさらに、電源を区分されたティアに分割するために３Ｄ集積回路技術を用い、それによってローカルパワーレールの密集を回避し、さらにはクロストークを最小限にする。
[0026]下記でさらに詳細に説明しかつ例示するように、記憶素子は、モノリシック３Ｄ技術を用いる異なるパワードメインを横断してデータを転送するレベルシフタと一体化されたフリップフロップ回路として実装され得る。実施例は一般的に、低電力デジタル集積回路（ＩＣ）および３Ｄ ＩＣ設計の分野に含まれる。さらに具体的に、本開示は、マスター・スレーブ・フリップフロップの内部にレベルシフタを一体化する、ならびに、（ｉ）フリップフロップ（ＦＦ）回路、（ｉｉ）ＦＦ回路の範囲内に一体化された異なるパワードメインを横断するレベルシフタ、（ｉｉｉ）自己誘導電力崩壊技術(self-induced power collapsing technique)による書き込み時間遅延を短縮する、（ｉｖ）モノリシック３Ｄ ＩＣ技術を用いてＦＦ電源を異なる複数のティアに分割すること、（ｖ）３Ｄ ＩＣのティア間のクロスパワードメインデータ転送、を包含する異なる複数の３Ｄ ＩＣティアに配列された異なるパワードメインを横断するデータパスを提供する、ことによる、クロスドメインデータ転送インターフェースの回路トポロジーとモノリシック３Ｄ ＩＣの実装を説明する。
[0027]次に、特定の開示された実施例について、図１は、開示された実施例のマルチステージ回路１０のブロック図である。示されたように、マルチステージ回路１０は、パワードメインＢで動作する第２のステージ４０と共にパワードメインＡで動作する第１のステージ２６を含む。パワードメインＡは、パワードメインＢとは異なる。論理回路は、マルチステージ回路１０の中へ入るおよび出るデータ（例えば、Ｄ、Ｍｓｎｄ、Ｍｓｎｄ＿ｎ、Ｑ）を伝達する。クロック回路構成要素８０は、論理１２、１４とマルチステージ回路１０の種々の同期コンポーネントにクロック信号（ｃｌｋ）を提供する。データパス１６、１８、２０、２２、２４は、種々の回路にデータとクロック信号を送信するために提供される。第１のステージ２６は、パワードメインＡで動作する記憶回路構成要素２８を含む。第２のステージ４０は、分離回路構成要素４２および記憶機能６１を有するレベルシフタ記憶回路構成要素（ＬＳＳＣ）６０、レベルシフト機能６３および／または書き込み拡張機能６５を含み、全てはパワードメインＢで動作する。
[0028]ＬＳＳＣ６０は、レベルシフトおよびデータ記憶機能の両方を実行する。さらに具体的に、ＬＳＳＣ６０は、パワードメインＢにパワードメインＡから受信されたデータをシフトし、該シフトされたパワードメインＢのデータをＬＳＳＣ６０に書き込む。分離回路構成要素４２は、パワードメインＡの電圧信号とパワードメインＢの電圧信号の間を分離し、それによって、パワードメインＡの信号とパワードメインＢの信号の間のクロストークに関する可能性を下げる。書き込み拡張機能６５は、ＬＳＳＣ６０にシフトされた、パワードメインＢのデータを書き込むのに要する時間によって生じる遅延（すなわち、書き込み時間遅延）を短縮することによって全体の効率を向上させる。
[0029]開示された実施例の１つの重要な観点、および特に図１に示される実施例、は、それらが主要な回路の構成部品（例えばＬＳＳＣ６０）のサイズが縮小されるのを可能にすることである。開示されたＬＳＳＣ６０が、（図６および図７に示され、かつ下記でさらに詳細に示されるように）金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のアレイとして実装される場合、重要なパフォーマンスの利益（例えば、電力消費量と領域使用量）は、ＭＯＳＦＥＴのサイズが縮小されるのにしたがって実現され得る。
[0030]第２のステージ４０とその構成部品（４２、６０）は、第２のステージ４０が、ＬＳＳＣ６０を、既知のレベルシフタ記憶回路構成要素のパフォーマンスペナルティ（例えば、領域使用量、電力消費量、書き込み遅延、など）なしに実装され得るのに十分な小さいサイズにすることを可能にする。下記でさらに詳細に記載されるように、開示された第２のステージ４０は、従来のスレーブ・ステージのフットプリントと実質的に同じくらい縮小され得る。分離回路構成要素４２は、パワードメインＡおよびＢの間のクロストークを除去し、それによってＬＳＳＣ６０のサイズが既知のレベルシフタ記憶回路の実装よりも十分に縮小されることを可能にする。ＬＳＳＣ６０のサイズを縮小することによって、全体の領域、および、第２のステージ４０の電力消費量を低減する。ＬＳＳＣ６０の相対的により小さい領域とより少ない電力消費量のおかげで、データの書き込み速度と効率が改良される。ＬＳＳＣ６０へのデータ書き込みをより簡単かつ早くするために、書き込み拡張機能６５に対してもさらに改良が行われる。分離回路構成要素４２と書き込み拡張機能６５は、ほんの僅かなアクティブ素子を有するシンプルな設計として実装され得、その結果、それらの電力消費量および領域使用量を相対的に低く設定する。したがって、分離回路構成要素４２と書き込み拡張６５が効率（より少ないクロストーク、より優れた書き込み速度）を向上する一方で、ＬＳＳＣ６０のサイズを縮小することは領域使用量と電力消費量を低減させる。第２のステージ４０に比較的単純な分離回路構成要素４２と比較的単純な書き込み拡張回路構成要素６５を追加することによる領域使用量と電力消費量のわずかな増加は、ＬＳＳＣ６０のサイズとフットプリントを縮小しかつ分割された論理レベルシフタの必要性を除去することによる領域と電力の節約による短所を補って余りある。
[0031]したがって、ここに記載および例示された回路構成を利用すると、ＬＳＳＣ６０の領域使用量と電力消費量が著しく低減することが理解され得る。例えば、下記に開示される実施例の後（図６に示される）６Ｔ（６個のトランジスタ）書き込み拡張ＳＲＡＭ（ＷＥＳ）構成６０ｃとしてＬＳＳＣ６０を実装する場合、６Ｔ ＳＲＡＭのフットプリント領域は、クロス・カップル・インバータ・ラッチを縮小することによって、既定の技術のノードにある従来のビットセル・フットプリントの８０％以下になり得る。このことは、入力信号（ｍｓｎｄ）がｈｉｇｈにあり（その一方で、相補的な入力ｍｓｎｄ＿ｎはｌｏｗにある）、かつ内部のＮｏｄｅ Ｂｉｔをｈｉｇｈ（パワードメインＢのＶｄｄ）にチャージすることをラッチセルにさせるときに、内部のＮｏｄｅ Ｂｉｔ＿ｎを接地に引き寄せる差動ｎチャネルＭＯＳＦＥＴ入力トランジスタ（４４、４６）によって提供される付加的なプルダウン強度によって実現され、その結果、ＬＳＳＣ６０ｃ内のトランジスタは、書き込み動力と効率を向上させるために比例して縮小され得る。
[0032]図２は、図１に示された第２のステージ回路４０を用いて実現され得る電力消費量、領域使用量およびＩＣ遅延の利益の例を示す表である。図２は、図１に示された第２のステージ回路４０に対して、従来の第２のステージレベルシフタと記憶回路の電力消費量、領域使用量およびＩＣ遅延を比較する。例示の目的のために、従来の設計の記憶回路構成要素はフリップフロップ（ＦＦ）回路である。同じく例示と比較の目的のために、従来のレベルシフタ＋ＦＦ設計の第２のステージ電力消費量全体への貢献は、任意に１．００に設定され、従来のレベルシフタ＋ＦＦ設計の領域使用量全体への貢献は、任意に１．００に設定され、および、ＩＣ遅延への貢献は１．００に任意に設定される。第２のステージレベルシフタと記憶素子６１、６３は、それらの電力消費量が、例えば、０．５０になり、ならびにそれらの領域使用量が、例えば、０．５０になるまで継続的に低減される。分離回路構成要素４２は、それが、あまり大量の追加の電力消費を誘発しないように、わずかなアクティブ素子を有する単純な回路として実装され、かつその領域使用量は、例えば、０．１２５である。書き込み拡張６５は、それが、影響を及ぼす量の付加的な電力消費を誘発しないように、わずかなアクティブ素子を有する単純な回路として実装され、かつその領域使用量は、例えば、０．１２５である。下記で説明されるさらに詳細な実施例において、書き込み拡張はレベルシフタによって提供されるため、これらの実施例に関して、領域使用量への書き込み拡張の貢献は実質的にゼロである。さらに、書き込み拡張６５は、第２のステージの記憶装置６１のための書き込み時間が、例えば、０．５０となるように書き込み遅延を低減させる。したがって、結合された第２のステージ回路構成要素４０は、全体で０．５０の電力消費量、全体で０．７５の領域使用量、および全体で０．５０の書き込み時間遅延を有する。そのため、開示された実施例にしたがった結合された第２のステージ回路構成要素４０は、上述された、改良された書き込み効率と共に、電力消費量および領域使用量の節約を実現する。上述された実施例は、レベルシフトおよび記憶回路構成要素に、マルチステージ回路１０の全体の回路構成要素領域の約／およそ７０％以下を備えることを可能にし、ならびにレベルシフタ統合マスター・スレーブ・フリップフロップ設計の全体は、従来のＦＦ＋シフタ設計のフットプリント全体の約／およそ５０％以下を備える。マルチステージ回路構成要素の回路構成要素領域全体は各ステージの回路構成要素領域の和と称されることが留意されるべきである。
[0033]図３は、パワードメインＢで動作する第２のティア１０４と共にパワードメインＡで動作する第１のティア１０２を有するマルチティア回路１００に実装されるマルチステージ回路構成要素１０ａを示す。マルチティア回路１０ａの第１のステージ２６ａは第１のティア１０２にあり、マルチティア回路１０ａの第２のステージ４０は第２のティア１０４上にある。第２のステージ４０ａは、図１に示された第２のステージ回路構成要素（４２、６５）を含んでもよいし含まなくてもよい。各パワードメインＡおよびＢは一般に、それ自体の所有するパワーレール１０６、１０８を必要とする。マルチステージ回路１００に実装されたマルチステージ回路構成要素１０ａは、パワーレール１０６が第１のティア１０２に実装され、ならびにパワーレール１０８が第２のティア１０４に実装されることを可能にする。ティアごとのパワーレールの密集は、マルチステージ回路構成要素１０ａの単一のティアよりも低減される。
[0034]図４および図５は、開示された実施例の設計技法をさらに示す工程のフロー図である。図４は、図１に示された回路トポロジーのための設計技法２００をさらに示し、図５は、図３に示された回路トポロジーのための設計技法３００をさらに示す。図４および図５に示された一連の設計のステップは、例示の目的のためだけに示されており、実際の実施において、このステップは、示された順番で実行されても良いし、されなくても良い。例えば、ＬＳＳＣ６０のサイズを縮小することは、設計の過程における他のステップより前、後、あるいは同時に実行され得る反復し継続する評価である。図４に示すように、ステップ２０２における設計技法２００は、パワードメインＡで動作する第１のステージ記憶回路構成要素（ＦＳＳＣ）２６、２８を選択および／または設計する。ステップ２０４は、パワードメインＢで動作する第２のステージ回路構成要素（ＳＳＣ）４０を設計および／または選択する。ステップ２０６は、記憶機能６１とレベルシフト機能６３をＳＳＣ４０に組み込み、そこにおいて、レベルシフト６３は、パワードメインＢにパワードメインＡから受信されたデータをシフトし、そして記憶装置６１に該データを書き込む。ステップ２０８は、ＬＳＳＣ６０のサイズおよび電力消費量を低減させる。ステップ２１０は、ＳＳＣ４０に分離回路構成要素４２を組み込み、そこにおいて、分離回路構成要素４２は、パワードメインＡで動作するＦＳＳＣ２６、２８およびパワードメインＢで動作するＳＳＣ４０の間のクロストークを制限する。ステップ２１２はＳＳＣ４０に書き込み拡張（ＷＥ）６５を組み込み、そこにおいて、ＷＥ６５はＬＳＳＣ６０にデータを書き込む効率を向上させる。ステップ２１４は、必要に応じて、ＬＳＳＣ６０のサイズおよび／または電力消費量を低減および／または設計をさらに調整する。ステップ２１６は、必要に応じて、分離回路構成要素４２の設計、サイズおよび／または電力消費量を調整する。ステップ２２０は、ＳＳＣ４０のフットプリント、電力消費量および／または書き込み効率が最適化されているかどうかを評価する。最適化されていない場合、設計技法２００は、ステップ２１４に戻り、必要に応じて、ＬＳＳＣ６０のサイズおよび／または電力消費量を低減および／または設計をさらに調整する。ステップ２２０における問い合わせへの回答がｙｅｓの場合、設計技法２００は、ステップ２２２へと続き、ＦＳＳＣ２６とそれと関連する第１のパワーレールＡ１０６をマルチティア構成１００の第１のティア１０２に設置する。ステップ２２４は、ＳＳＣ４０とそれと関連する第２のパワーレール１０８をマルチティア構成１００の第２のティア１０４に設置する。
[0035]図５は、図３に示された回路トポロジー１００に関する例示的な設計技法３００を示す。図５に示されたように、ステップ３０２は、パワードメインＡで動作するＦＳＣ２６を選択および／または設計する。ステップ３０４は、パワードメインＢで動作するＳＳＣ４０ａを選択および／または設計する。ステップ３０６は、ＬＳＳＣ６０ａをＳＳＣ４０ａに組み込み、そこにおいて、ＬＳＳＣ６０ａはパワードメインＢにパワードメインＡで受信されたデータをシフトしかつシフトされたデータをＬＳＳＣ６０ａに書き込む。ステップ３０８は、ＦＳＣ２６ａとそれと関連する第１のステージパワーレール１０６をマルチティア構成１００の第１のティア１０２に設置する。最後に、ステップ３１０は、マルチティア構成１００の第２のティア１０４にＳＳＣ４０ａとそれと関連する第２のステージパワーレール１０８を設置する。
[0036]図６は、図１に示されたマルチステージ回路１０のより詳細な実装であるマルチステージ回路１０ｃを示す。マルチステージ回路１０ｃは、マスター・スレーブ・フリップフロップ構成において示され、そこにおいて、第１のステージ記憶回路２８ｃは、パワードメインＡで動作するマスター・フリップフロップ回路として実装され、第２のステージ記憶回路４０ｃは、スレーブ・フリップフロップ構成６１ｃ、分離回路構成４２ｃ、および書き込み拡張回路構成６５ｃとして実装され、全てはパワードメインＢで動作する。クロック回路構成要素８０ｃは、マルチステージ回路１０ｃの種々の同期コンポーネントにクロック信号（ｃｌｋ）を提供する。
[0037]マスター・フリップフロップ回路２８ｃは、図示のように構成された、第１のインバータ３０、第２のインバータ３４、および第３のインバータ３６を含む。スレーブ記憶回路４０ｃは、マスター・フリップフロップ２８ａからデータ（Ｍｓｎｄ）を同期的に受信し、パワードメインＢにパワードメインＡからその受信されたデータをシフトさせ、かつそのデータを記憶回路構成要素６１ｃに書き込む。分離回路構成要素４２ｃは、第１の入力ｎチャネルＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）４４、第２の差動入力ｎチャネルＭＯＳＦＥＴ４６、および、データを正しい出力Ｑ状態に変換し、かつ図示のように構成された出力Ｑに分離を提供するインバータ４８を含む。書き込み拡張６５ｃは、図示のように構成された第１のＰチャネルＭＯＳＦＥＴ５２として実装される。レベルシフタ記憶回路６０ａは、図示のように構成された第２のＰチャネルＭＯＳＦＥＴ６２、第３のＰチャネルＭＯＳＦＥＴ６４、第３のｎチャネルＭＯＳＦＥＴ６６、第４のｎチャネルＭＯＳＦＥＴ６８、第５のｎチャネルＭＯＳＦＥＴ７０および第６のｎチャネルＭＯＳＦＥＴ７２を含む６Ｔ ＳＲＡＭ構成として実装される。クロック回路構成要素８０ａは、図示のように構成された、圧電結晶すなわちパスゲート３２、第４のインバータ７４および第５のインバータ７６として実装される。
[0038]マルチステージ回路１０ｃの動作は次に、図６および図６ａに示される電圧／時間グラフと関連して説明される。動作において、入力データＤは、パワードメインＡ内のマスター・フリップフロップ２８ｃに同期的に格納される。パワードメインＡ内のマスター・フリップフロップ２８ｃは、ＦＦセットアップ＆ホールドタイムを決定する。データＤ（０または１）は、ＤをＤ＿ｎへ反転し、かつ入力に対して電圧分離の役割をするインバータ３０に到達する。クロック信号がｈｉｇｈ（１）に向かうと、パスゲート３２がターンオンされ、データＤ＿ｎは、データＤ＿ｎをＤに戻すように書き換えるインバータ３４に伝播し、かつ「Ｍｓｎｄ」における出力状態Ｄをスレーブ・ステージにおけるｎチャネルＭＯＳＦＥＴ４４のゲートに提示する。相補的なＤ＿ｎはまた、ｎチャネルＭＯＳＦＥＴ４６のゲートにＭｓｎｄ＿ｎにおいて提示される。次に、クロック信号がｌｏｗ（０）に向かうと、パスゲート３２はオフされる。同時に、インバータ３６は、共役クロック信号によってイネーブルされ、バック・ツー・バック・インバータ・ラッチループを遮断し、そして記憶機能が生じるのをイネーブルする。データＤは次に、次のクロックサイクルまでインバータ３０に提示される任意の後続のデータの状態（０または１）に関わらず、マスター・ステージに格納される。この点について、全ての動作は、パワードメインＡにおいて行われ、その結果、格納されおよび出力されたデータは全て、パワードメインＡの電圧レベルによって定義される。
[0039]Ｍｓｎｄデータは、第１のｎチャネルＭＯＳＦＥＴ４４に提供され、ならびに相補的なＭｓｎｄ＿ｎは、第２のｎチャネルＭＯＳＦＥＴ４６に提供される。Ｍｓｎｄデータがパスゲートトランジスタ７０に配される従来のアプローチとは異なり、ｎチャネルＭＯＳＦＥＴ（４４、４６）は、（１）ドメインＡとドメインＢの間の電源供給を分離し、（２）スレーブ・ステージデータ入力ポートとして機能し、（３）入力信号が、改良された書き込み性能を用いて縮小されることを記憶ユニット６１ｃに可能にするｈｉｇｈにある時に、追加のプルダウン強度を提供する、役割を果たす。
[0040]ＭｓｎｄデータＤがパワードメインＡのＶｄｄレベルにおいてｈｉｇｈ（１）である場合、ｎチャネルＭＯＳＦＥＴ４４はターンオンされ、その一方で、アクセストランジスタ７０はクロック信号（ｃｌｋ）によってターンオンされる（選択される）。この組み合わされた動作は、図６に示されるように、「ｂｉｔ＿ｎ」をｌｏｗ（０）に引き寄せる役割をする。ｂｉｔ＿ｎがｌｏｗまで移動するので、それは、Ｖｄｄ−Ｖｂｉｔ＿ｎがＰチャネルＭＯＳＦＥＴ６４の閾値電圧より高くなるときに、ＰチャネルＭＯＳＦＥＴ６４をターンオンし、およびＶｂｉｔ＿ｎがｎチャネルＭＯＳＦＥＴ６８の閾値電圧より低くなるときに、ｎチャネルＭＯＳＦＥＴ６８をシャットオフする。その結果、ノード「ｂｉｔ」は、電源Ｖｄｄによってチャージされ、および「ビット」レベル（電圧）がＶｄｄに向かって上昇し続けるのにつれて、それは順番に、ＰチャネルＭＯＳＦＥＴ６２をシャットオフし、ｎチャネルＭＯＳＦＥＴ６６をターンオンし、正のフィードバックラッチがその結果イネーブルされ、「ビット」をＶｄｄにプッシュする一方で、「ｂｉｔ＿ｎ」を接地にすばやく引き寄せる。その結果、データＤによって定義された新しい状態は、記憶セル６１ｃに記録される（書き込まれる）。インバータ４８は次に、ｌｏｗ（０）にある「ｂｉｔ＿ｎ」をｈｉｇｈ（１）にあるＱに反転する役割をする。動作のこの部分はパワードメインＢにおいて行われるので、出力ｈｉｇｈはまた、ドメインＢの正確なＶｄｄレベルを有する。この時点で、パワードメインＡの電圧レベルにある入力ｈｉｇｈ（Ｄ＝１）は、パワードメインＢの電圧レベルにある出力ｈｉｇｈ（Ｑ＝１）に成功裏に転送される。同様に、ＭｓｎｄデータＤがｌｏｗ（０）である場合、Ｍｓｎｄ＿ｎはｈｉｇｈ（１）にある。ｎチャネルトランジスタ４６とＰチャネルトランジスタ６２がターンオンされると、ｂｉｔ＿ｎをＶｄｄによってチャージされようにしむけ、データを記憶セル６１ｃに書き込み、次には、高いｂｉｔ＿ｎ信号（１）を正確な低出力データ（Ｑ＝０）にコンバートする。
[0041]したがって、マルチステージ回路１０ｃは、２つの異なるパワードメインを横断して入力データＤを正確な出力Ｑ状態に転送する。書き込み効率の付加的な拡張は、記憶回路構成要素６１ｃと電源を接続するＰチャネルＭＯＳＦＥＴ５２に常駐する自己誘導電力崩壊（ＳＩＰＣ）回路構成要素を用いて提供される。上述されたように、記憶回路構成要素６１ｃは、例えば、「ｂｉｔ＿ｎ」をｈｉｇｈ（１）からｌｏｗ（０）に切り替えるおよび「ｂｉｔ」をｌｏｗ（０）からｈｉｇｈ（１）に切り替えるなどのように記憶状態を設定するためにラッチ関数を提供する。切替え速度は、どれくらい速く「ｂｉｔ＿ｎ」電圧が引き下げられ得るかによって最初に決定される。しかし、「ｂｉｔ」電圧がＶｄｄからＶｂｉｔ＿ｎまでチャージアップされない初期トランジェントの間、トランジスタ６２は「ｂｉｔ＿ｎ」をチャージし続けるオン状態にある。「ｂｉｔ＿ｎ」の電圧は、Ｐチャネルトランジスタ６２によるプルアップおよびｎチャネルトランジスタ４４および６６によるプルダウンによる相反する力によって決定されるものではない。ＳＩＰＣは、トランジスタ６２および６４に負荷をかけるノードＳにある内部バイアシング電圧を抑制することによってトランジェント（過渡）問題を克服する。トランジェント期間に、電流は、Ｐチャネルトランジスタ５２に常に伝導している。トランジスタは、トランジェントにあるＶｄｄ供給から十分な電圧降下、例えば、２０％−３０％の電圧降下を配するが、記憶セルが図６ａに示されるようなラッチを開始するときにＶｄｄに回復するような大きさにされる。このような拡張だけでｃｌｋ−ｔｏ−Ｑ遅延に対しておおよそ２０％の改良を実現する。
[0042]図７は、パワードメインＡで動作する第１のティア１０２ｄとパワードメインＢで動作する第２のティア１０４ｄを有するモノリシック３Ｄ集積回路１００ｄに実装された図６のマスター・スレーブ・ＦＦ回路１０ｃの一部の例示的な横断面図を示す。断面図は、全ての相互接続を示すことを意図する実装例ではない。例示された設計は、モノリシック３Ｄ集積回路で用いられ、それは、マルチパワードメインデータ転送インターフェースを実現するために各ティアに単一のパワーレール（不図示）を必要とするだけである。これは、配置領域を大幅に縮小し、かつ物理設計の複雑さを低減することができる。マスター・ステージとスレーブ・レベルシフタステージは、類似したトランジスタの全体幅を有し、およびより良いフットプリント効率のために均等に２つのティア１０２および１０４に分割される。図７は、設計のマスターおよびスレーブ・ステージがモノリシックインターティアのヴィアによって接続されるかどうかの例を表す。ＭＩＶ１（１１２）は、図６のティア０におけるマスター・ステージのパスゲートトランジスタ３０のドレイン（Ｄ）からティア１におけるスレーブ・ステージの入力トランジスタ４６（不図示）への接続を示し、Ｍｓｎｄ＿ｎへのクロスティアデータパスを提供する。ＭＩＶ２（１１６）は、図６のティア０におけるインバータ３４の出力からティア１におけるスレーブ・ステージの入力トランジスタ４４（不図示）への接続を示し、Ｍｓｎｄｎへのクロスティアデータパスを提供する。ＭＩＶ３（１１４）は、図６のクロック・ジェネレータ・ブロック８０によって供給されるクロックへのリンクであり得る。各ティアにおけるＮＭＯＳとＰＭＯＳおよび接点であるＭ１、Ｍ２、Ｖ１は、マスターおよびスレーブ・ステージの対応する回路構成要素の回路を接続する構成部分である。１つの実施例は、図７に示される接続のために金属製の２つの層を使用する。
[0043]したがって、開示された実施例は、パワードメインを横断して効率的に動作する非常にコンパクトで、信頼性が高く、かつ低電力な構成部品および回路であること理解できる。開示された実施例は、遅延の改善とエネルギー節約の両方をさらに提供する。１つの実施例において、それは既知のアプローチに比べて４０％のｃｌｏｃｋ−Ｑ遅延の低減および５０％を超える電力節約を実現する。エネルギー−遅延の積は５５％低減される。改良された性能パラメータと低減された構成部品のフットプリントは、設計の耐性を確かなものにし、かつ３Ｄ集積回路の実装技術は、今後のマルチパワードメイン３Ｄ ＩＣシステムにおけるクロスティア、クロスドメイン同期データの転送(cross domain synchronized data transfer)にとって必須である。さらに、レベルシフタ記憶装置の縮小化はまた、書き込み速度と効率に寄与する。全体的な書き込み拡張技術はしたがって、２つの主要な構成部分、（１）自己誘導電力崩壊技術(self-induced power collapsing technique)（例えば、ＰチャネルＭＯＳＦＥＴヘッダセル）、それによって書き込みの動力および時間を低減する、（２）レベルシフタ記憶装置ラッチペアのフットプリントを縮小する、これによって、チャージ容量を低減し、これは差動入力トランジスタ（分離のための）が書き込み動作中の余分なプルダウン強度を提供するため可能である、を含む。
[0044]前述の開示と例示は、本発明の実施を示し、その一方で、様々な変更および修正が添付の請求項によって定義されるような本発明の範囲から逸脱することなくここで行われることが留意されるべきである。例えば、ここに記載された本発明の実施例にしたがった方法の請求項の機能、ステップおよび／または動作は、任意の特定の順序で実行される必要はない。さらに、本発明の要素は、単数で記載または請求され得るが、単数への限定が明らかに述べられていない場合、複数が検討される。
[0045]当業者はまた、ここで開示された実施例に関連して記載された種々の例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子機器、コンピュータソフトウェアまたはそれらの組合せとして実装され得ることを理解するだろう。ハードウェアとソフトウェアのこの互換性を明示的に例示するために、様々な例示的な部品、ブロック、モジュール、回路、およびステップが、それらの機能の観点から一般的に上記で説明されてきた。こういった機能が、ハードウェアまたはプロセッサとして実装されるかどうかは、特定のアプリケーションおよび全体のシステムに課せられた設計の制限に依存する。当業者は、各特定のアプリケーションに関する様々な点で記載された機能を実施し得るが、こういった実施の決定は、本発明の範囲から逸脱の原因になると解釈されるべきではない。
[0046]ここに開示された実施例に関連して記載された方法、シーケンス、および／またはアルゴリズムは、プロセッサによって実行されるハードウェア、ソフトウェアモジュールまたはその２つの組合せにおいて直接具体化され得る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、リムーバブル・ディスク、ＣＤ−ＲＯＭ、または当技術分野において周知の記憶媒体の任意の他の形式に属し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し、および記憶媒体へ情報を書き出すためにプロセッサに結合される。代わりに、記憶媒体は、プロセッサに統合され得る。従って、本発明の実施例は、開示および請求された実施例を実行するための方法を具体化するコンピュータ可読媒体を含み得る。従って、本発明は、例示された具体例に限定されることはなく、かつここに記載された機能を実行するための手段は、本発明の実施例に含まれる。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
マルチティア集積回路（１００）であって、
パワードメインＡで動作する第１のステージ（２６ａ）とパワードメインＢで動作する第２のステージ（４０ａ）を備えるマルチステージ回路構成（１０ａ）と、
データを格納するための第１の手段（２８）を備える前記第１のステージと、
データをレベルシフトおよび格納するための手段（６０ａ）を備える前記第２のステージと、
第１のティア（１０２）と、
第２のティア（１０４）と、
前記第１のステージと前記第１のステージに電力を提供するための手段（１０６）を備える前記第１のティアと、および
前記第２のステージと前記第２のステージに電力を提供するための手段（１０８）を備える前記第２のティアと、
を備える、集積回路。
［Ｃ２］
前記第１のステージに電力を提供するための前記手段は第１のパワーレールを備え、および、
前記第２のステージに電力を提供するための前記手段は第２のパワーレールを備える、
Ｃ１に記載の集積回路。
［Ｃ３］
前記第１のステージと前記第２のステージの間でデータを運搬するための手段（１１０）をさらに備える、Ｃ２に記載の集積回路。
［Ｃ４］
データを運搬するための前記手段は、ヴィアのネットワークを備える、Ｃ３に記載の集積回路。
［Ｃ５］
ヴィアの前記ネットワークは、モノリシック・インターティア・ヴィアを備える、Ｃ４に記載の集積回路。
［Ｃ６］
マルチステージ回路構成（１０）であって、
パワードメインＡで動作する第１のステージ（２６）と、
データを格納するための第１の手段（２８）を備える前記第１のステージと、
パワードメインＢで動作する第２のステージ（４０）と、
パワードメインＢで動作する前記第２のステージからパワードメインＡで動作する前記第１のステージを分離するための手段（４２）を備える前記第２のステージと、および、
パワードメインＢにデータをレベルシフトおよび格納するための手段（６１、６３）をさらに備える前記第２のステージと、
を備える、構成。
［Ｃ７］
レベルシフトおよび格納するための前記手段は、レベルシフトおよび格納するための前記手段にデータ書き込みを拡張するための手段（６５）をさらに備える、
Ｃ６に記載の構成。
［Ｃ８］
第１のティア（１０２）および第２のティア（１０４）と、
前記第１のステージと前記第１のステージに電力を提供するための手段（１０６）を備える前記第１のティアと、および
前記第２のステージと前記第２のステージに電力を提供するための手段（１０８）を備える前記第２のティアと、
をさらに備える、Ｃ７に記載の構成。
［Ｃ９］
前記第１のステージに電力を提供するための前記手段は第１のパワーレールを備え、および、
前記第２のステージに電力を提供するための前記手段は第２のパワーレールを備える、
Ｃ８に記載の構成。
［Ｃ１０］
前記第１のステージと前記第２のステージの間でデータを運搬するための手段（１１０）をさらに備える、Ｃ９に記載の構成。
［Ｃ１１］
データを運搬するための前記手段は、ヴィアのネットワークを備える、Ｃ１０に記載の構成。
［Ｃ１２］
ヴィアの前記ネットワークは、モノリシック・インターティア・ヴィアを備えるＣ１１に記載の構成。
［Ｃ１３］
データを格納するための前記手段は、マスター・フリップフロップ（２８ｃ）を備え、
データをレベルシフトおよび格納するための前記手段は、スレーブ・フリップフロップとレベルシフタ回路構成要素（４０ｃ）を備える、
Ｃ７に記載の構成。
［Ｃ１４］
前記スレーブ・フリップフロップとレベルシフタは、複数のＳＲＡＭトランジスタ（６１ｃ）を備える、Ｃ１３に記載の構成。
［Ｃ１５］
データをレベルシフトおよび格納するための前記手段は、前記マルチステージ回路構成の回路構成要素領域全体のおよそ７０％より少なくを占める、
Ｃ１３に記載の構成。
［Ｃ１６］
分離するための前記手段は、共通のソースｎチャネルＭＯＳＦＥＴ（４４、４６）を備える、Ｃ６に記載の構成。
［Ｃ１７］
拡張するための前記手段は、常時動作を行うＰチャネルＭＯＳＦＥＴヘッダ（５２）を備える、Ｃ７に記載の構成。
［Ｃ１８］
マルチステージ回路構成（１０ｃ）であって、
パワードメインＡで動作する第１のステージ（２８ｃ）と、
パワードメインＢで動作する第２のステージ（４０ｃ）と、
レベルシフタ記憶回路構成要素（６１ｃ、６５ｃ）を備える前記第２のステージと、および、
分離回路構成要素（４２ｃ）をさらに備える前記第２のステージと、
を備える、構成。
［Ｃ１９］
前記レベルシフタ記憶回路構成要素は、書き込み拡張機能（５２）をさらに備える、Ｃ１８に記載の構成。
［Ｃ２０］
第１のティア（１０２）および第２のティア（１０４）と、
前記第１のステージと第１のステージパワーレール（１０６）を備える前記第１のティアと、および、
前記第２のステージと第２のステージパワーレール（１０８）を備える前記第２のティアと、
をさらに備える、Ｃ１９に記載の構成。
［Ｃ２１］
前記第１のステージと前記第２のステージの間でデータを送信するためのヴィアのネットワークをさらに備える、Ｃ２０に記載の構成。
［Ｃ２２］
ヴィアの前記ネットワークは、モノリシック・インターティア・ヴィアを備える、Ｃ２１に記載の構成。
［Ｃ２３］
前記第１のステージは、第１のフリップフロップ回路（２８ｃ）を備え、および、
前記レベルシフタ記憶回路構成要素は、第２のフリップフロップ回路（４０ｃ）を備える、
Ｃ１９に記載の構成。
［Ｃ２４］
前記第１のフリップフロップ回路は、マスター・フリップフロップ構成を備え、および
前記第２のフリップフロップ回路は、スレーブ・フリップフロップ構成を備える、
Ｃ１８に記載の構成。
［Ｃ２５］
前記スレーブ・フリップフロップ構成は、ＳＲＡＭセル（６１ｃ）を備える、Ｃ２４に記載の構成。
［Ｃ２６］
前記分離回路構成要素は、パワードメインＡで動作する前記第１のステージとパワードメインＢで動作する前記レベルシフタ記憶回路構成要素の間のクロストークを制限する、Ｃ１８に記載の構成。
［Ｃ２７］
前記分離回路構成要素は、差動ｎチャネルＭＯＳＦＥＴ（４４、４６）を備える、Ｃ２６に記載の構成。
［Ｃ２８］
前記書き込み拡張は、前記レベルシフタ記憶回路構成要素に前記データを書き込む前記効率を向上する、Ｃ１９に記載の構成。
［Ｃ２９］
前記書き込み拡張は、ＰチャネルＭＯＳＦＥＴ（５２）を備える、Ｃ２８に記載の構成。
［Ｃ３０］
マルチステージ回路を設計する方法であって、
ステップは、
パワードメインＡで動作する第１のステージ回路を設計すること（３０２）と、
パワードメインＢで動作する第２のステージ回路を設計すること（３０４）と、
前記第２のステージ回路にレベルシフタ記憶回路構成要素を組み込むこと（３０６）と、ここにおいて、前記レベルシフタ記憶回路は、パワードメインＢにパワードメインＡで受信されたデータをシフトし、および、前記レベルシフタ記憶に前記シフトされたデータを書き込む、
マルチティア構成の第１のティアに前記第１のステージ回路と第１のステージパワーレールを設置すること（３０８）と、および
前記マルチティア構成の第２のティアに前記第２のステージ回路と第２のステージパワーレールを設置すること（３１０）と、
を備える、
方法。
［Ｃ３１］
マルチステージ回路を設計する方法（２００）であって、
ステップは、
パワードメインＡで動作する第１のステージ記憶回路を設計すること（２０２）と、
パワードメインＢで動作する第２のステージ回路構成要素を設計すること（２０４）と、
前記第２のステージ回路構成要素にレベルシフタ記憶回路構成要素を組み込むこと（２０６）と、ここにおいて、前記レベルシフタ記憶回路構成要素は、パワードメインＢにパワードメインＡから受信されたデータをシフトし、および、前記レベルシフタ記憶回路構成要素に前記シフトされたデータを書き込む、
前記レベルシフタ記憶回路構成要素に書き込み拡張を組み込むこと（２１２）と、ここにおいて、前記書き込み拡張は、前記レベルシフタ記憶回路構成要素に前記シフトされたデータを書き込む効率を向上する、
前記レベルシフタ記憶回路構成要素のサイズと電力消費量を低減すること（２０８）と、
前記第２の記憶回路構成要素に分離回路構成要素を組み込むこと（２１０）と、ここにおいて、前記分離回路構成要素は、パワードメインＡで動作する前記第１のステージ記憶回路構成要素とパワードメインＢで動作する前記第２のステージ回路構成要素の間のクロストークを制限する、
必要に応じて、前記レベルシフタ記憶回路構成要素の前記サイズまたは電力消費量を低減することまたは前記設計をさらに調整すること（２１４）、
必要に応じて、前記分離回路構成要素の前記設計、サイズおよび／または電力消費量を調整すること（２１６）、
を備える、
方法。
［Ｃ３２］
前記第２のステージ回路構成要素の前記サイズ、電力消費量、および／または書き込み効率が最適化されているかを評価する（２２０）、
必要に応じて、前記レベルシフタ記憶回路構成要素の前記サイズまたは電力消費量を低減することまたは前記設計をさらに調整する、および、
必要に応じて、前記分離回路構成要素の前記設計、サイズ、および／または電力消費量を調整する、
ステップを、
さらに備える、Ｃ３１に記載の方法。
［Ｃ３３］
マルチティア構成の第１のティアに前記第１のステージ記憶回路構成要素と第１のステージパワーレールを設置する（２２２）、および、
前記マルチティア構成の第２のティアに前記第２の記憶回路と第２のステージパワーレールを設置する（２２４）、
ステップを、
さらに備える、Ｃ３２に記載の方法。
［Ｃ３４］
前記第１のステージは、第１のフリップフロップ回路（２８ｃ）を備え、および、
前記レベルシフタ記憶回路構成要素は、第２のフリップフロップ回路（４０ｃ）を備える、
Ｃ３１に記載の方法。
［Ｃ３５］
前記第１のフリップフロップ回路は、マスター・フリップフロップ構成を備え、および、
前記第２のフリップフロップ回路は、スレーブ・フリップフロップ構成を備える、
Ｃ３４に記載の方法。
［Ｃ３６］
前記スレーブ・フリップフロップ構成は、ＳＲＡＭセル（６１ｃ）を備える、Ｃ３５に記載の方法。
［Ｃ３７］
前記分離回路構成要素は、パワードメインＡで動作する前記第１のステージとパワードメインＢで動作する前記レベルシフタ記憶回路構成要素の間のクロストークを制限する、
Ｃ３４に記載の方法。
［Ｃ３８］
前記分離回路構成要素は、差動ｎチャネルＭＯＳＦＥＴ（４４、４６）を備える、
Ｃ３７に記載の方法。
［Ｃ３９］
前記書き込み拡張は、前記レベルシフタ記憶回路構成要素に前記データを書き込む効率を向上する、Ｃ３１に記載の方法。
［Ｃ４０］
前記書き込み拡張は、ＰチャネルＭＯＳＦＥＴ（５２）を備える、Ｃ３９に記載の方法。

Claims (13)

  1. マルチステージ回路構成であって、
    パワードメインＡで動作する第１のステージと、
    データを格納するための第１の手段を備える前記第１のステージと、
    パワードメインＢで動作する第２のステージと、
    パワードメインＢで動作する前記第２のステージからパワードメインＡで動作する前記第１のステージを分離するための手段を備える前記第２のステージと、および、
    パワードメインＢにデータをレベルシフトおよび格納するための手段をさらに備える前記第２のステージと、
    を備え、
    レベルシフトおよび格納するための前記手段は、レベルシフトおよび格納するための前記手段にデータを書き込むとき、書き込みデータ遅延を低減するための自己誘導電力崩壊（ＳＩＰＣ）回路のための手段をさらに備え、
    データを格納するための前記手段は、フリップフロップのマスターステージを備え、データをレベルシフトおよび格納するための前記手段は、フリップフロップのスレーブステージおよびレベルシフタ回路構成要素を備え、前記フリップフロップの前記スレーブステージおよび前記レベルシフタ回路構成要素は、６Ｔ ＳＲＡＭ構成として実装されており、
    分離するための前記手段は、共通のソースｎチャネルＭＯＳＦＥＴおよびインバータを備え、
    前記共通のソースｎチャネルＭＯＳＦＥＴは、第１の入力ｎチャネルＭＯＳＦＥＴおよび第２の差動入力ｎチャネルＭＯＳＦＥＴを備え、
    前記第１のステージの出力データＭｓｎｄは、前記第１の入力ｎチャネルＭＯＳＦＥＴのゲートに提供され、
    前記Ｍｓｎｄの反転されたデータＭｓｎｄ＿ｎは、前記第２の差動入力ｎチャネルＭＯＳＦＥＴのゲートに提供され、
    前記第１の入力ｎチャネルＭＯＳＦＥＴのドレインは、前記インバータ、ならびにレベルシフトおよび格納するための前記手段に接続され、
    前記第２の差動入力ｎチャネルＭＯＳＦＥＴのドレインは、レベルシフトおよび格納するための前記手段に接続され、
    前記第１の入力ｎチャネルＭＯＳＦＥＴは、前記Ｍｓｎｄがｈｉｇｈにあるとき、書き込み動作中の追加のプルダウン強度を提供し、
    前記第２の差動入力ｎチャネルＭＯＳＦＥＴは、前記Ｍｓｎｄ＿ｎがｈｉｇｈにあるとき、書き込み動作中の追加のプルダウン強度を提供し、
    自己誘導電力崩壊回路のための前記手段は、前記フリップフロップの前記スレーブステージと電源を接続するｐチャネルＭＯＳＦＥＴを備え、前記ｐチャネルＭＯＳＦＥＴは、前記フリップフロップの前記スレーブステージがラッチを開始するときに前記電源の電圧Ｖｄｄに回復するような大きさにされる、構成。
  2. 第１のティアおよび第２のティアと、
    前記第１のステージと前記第１のステージに電力を提供するための手段を備える前記第１のティアと、および
    前記第２のステージと前記第２のステージに電力を提供するための手段を備える前記第２のティアと、
    をさらに備える、請求項１に記載の構成。
  3. 前記第１のステージに電力を提供するための前記手段は第１のパワーレールを備え、および、
    前記第２のステージに電力を提供するための前記手段は第２のパワーレールを備える、
    請求項２に記載の構成。
  4. 前記第１のステージと前記第２のステージの間でデータを運搬するための手段をさらに備える、請求項３に記載の構成。
  5. データを運搬するための前記手段は、ヴィアのネットワークを備える、請求項４に記載の構成。
  6. ヴィアの前記ネットワークは、モノリシック・インターティア・ヴィアを備える請求項５に記載の構成。
  7. フリップフロップの前記スレーブステージと前記レベルシフタ回路構成要素は、複数のＳＲＡＭトランジスタを備える、請求項１に記載の構成。
  8. データをレベルシフトおよび格納するための前記手段は、前記マルチステージ回路構成の回路構成要素領域全体のおよそ７０％より少なくを占める、
    請求項１に記載の構成。
  9. マルチステージ回路構成であって、
    パワードメインＡで動作する第１のステージと、
    パワードメインＢで動作する第２のステージと、
    を備え、
    前記第２のステージは、レベルシフタ記憶回路構成要素を備え、
    前記第２のステージは、分離回路構成要素をさらに備え、
    前記レベルシフタ記憶回路構成要素は、前記レベルシフタ記憶回路構成要素にデータを書き込むとき、書き込みデータ遅延を低減するための自己誘導電力崩壊（ＳＩＰＣ）回路構成要素をさらに備え、
    前記第１のステージは、フリップフロップ回路の第１のステージを備え、
    前記レベルシフタ記憶回路構成要素は、フリップフロップ回路の第２のステージおよびレベルシフタを備え、前記フリップフロップ回路の前記第２のステージおよび前記レベルシフタは、６Ｔ ＳＲＡＭ構成として実装されており、
    前記分離回路構成要素は、共通のソースｎチャネルＭＯＳＦＥＴおよびインバータを備え、
    前記共通のソースｎチャネルＭＯＳＦＥＴは、第１の入力ｎチャネルＭＯＳＦＥＴおよび第２の差動入力ｎチャネルＭＯＳＦＥＴを備え、
    前記第１のステージの出力データＭｓｎｄは、前記第１の入力ｎチャネルＭＯＳＦＥＴのゲートに提供され、
    前記Ｍｓｎｄの反転されたデータＭｓｎｄ＿ｎは、前記第２の差動入力ｎチャネルＭＯＳＦＥＴのゲートに提供され、
    前記第１の入力ｎチャネルＭＯＳＦＥＴのドレインは、前記インバータおよび前記レベルシフタ記憶回路構成要素に接続され、
    前記第２の差動入力ｎチャネルＭＯＳＦＥＴのドレインは、前記レベルシフタ記憶回路構成要素に接続され、
    前記第１の入力ｎチャネルＭＯＳＦＥＴは、前記Ｍｓｎｄがｈｉｇｈにあるとき、書き込み動作中の追加のプルダウン強度を提供し、
    前記第２の差動入力ｎチャネルＭＯＳＦＥＴは、前記Ｍｓｎｄ＿ｎがｈｉｇｈにあるとき、書き込み動作中の追加のプルダウン強度を提供し、
    前記自己誘導電力崩壊回路構成要素は、前記フリップフロップ回路の前記第２のステージと電源を接続するｐチャネルＭＯＳＦＥＴを備え、前記ｐチャネルＭＯＳＦＥＴは、前記フリップフロップ回路の前記第２のステージがラッチを開始するときに前記電源の電圧Ｖｄｄに回復するような大きさにされる、構成。
  10. フリップフロップ回路の前記第１のステージは、フリップフロップ構成のマスターステージを備え、および
    フリップフロップ回路の前記第２のステージは、フリップフロップ構成のスレーブステージを備える、
    請求項９に記載の構成。
  11. フリップフロップ構成の前記スレーブステージは、ＳＲＡＭセルを備える、請求項１０に記載の構成。
  12. 前記分離回路構成要素は、パワードメインＡで動作する前記第１のステージとパワードメインＢで動作する前記レベルシフタ記憶回路構成要素の間のクロストークを制限する、請求項９に記載の構成。
  13. マルチステージ回路を設計するコンピュータ実装された方法であって、
    ステップは、
    前記コンピュータが、パワードメインＡで動作する第１のステージ記憶回路を設計することと、
    前記コンピュータが、パワードメインＢで動作する第２のステージ回路構成要素を設計することと、
    前記コンピュータが、前記第２のステージ回路構成要素にレベルシフタ記憶回路構成要素を組み込むことと、ここにおいて、前記レベルシフタ記憶回路構成要素は、パワードメインＢにパワードメインＡから受信されたデータをシフトし、および、前記レベルシフタ記憶回路構成要素に前記シフトされたデータを書き込み、
    前記コンピュータが、前記レベルシフタ記憶回路構成要素に自己誘導電力崩壊（ＳＩＰＣ）回路構成要素を組み込むことと、ここにおいて、前記自己誘導電力崩壊回路構成要素は、前記レベルシフタ記憶回路構成要素に前記シフトされたデータを書き込むとき、書き込みデータ遅延を低減し、
    前記コンピュータが、前記第２のステージ回路構成要素に分離回路構成要素を組み込むことと、
    ここにおいて、前記第１のステージ記憶回路は、フリップフロップ回路の第１のステージを備え、前記レベルシフタ記憶回路構成要素は、フリップフロップ回路の第２のステージおよびレベルシフタを備え、前記フリップフロップ回路の前記第２のステージおよび前記レベルシフタは、６Ｔ ＳＲＡＭ構成として実装されており、
    を備え、
    前記分離回路構成要素は、共通のソースｎチャネルＭＯＳＦＥＴおよびインバータを備え、
    前記共通のソースｎチャネルＭＯＳＦＥＴは、第１の入力ｎチャネルＭＯＳＦＥＴおよび第２の差動入力ｎチャネルＭＯＳＦＥＴを備え、
    前記第１のステージの出力データＭｓｎｄは、前記第１の入力ｎチャネルＭＯＳＦＥＴのゲートに提供され、
    前記Ｍｓｎｄの反転されたデータＭｓｎｄ＿ｎは、前記第２の差動入力ｎチャネルＭＯＳＦＥＴのゲートに提供され、
    前記第１の入力ｎチャネルＭＯＳＦＥＴのドレインは、前記インバータおよび前記レベルシフタ記憶回路構成要素に接続され、
    前記第２の差動入力ｎチャネルＭＯＳＦＥＴのドレインは、前記レベルシフタ記憶回路構成要素に接続され、
    前記第１の入力ｎチャネルＭＯＳＦＥＴは、前記Ｍｓｎｄがｈｉｇｈにあるとき、書き込み動作中の追加のプルダウン強度を提供し、
    前記第２の差動入力ｎチャネルＭＯＳＦＥＴは、前記Ｍｓｎｄ＿ｎがｈｉｇｈにあるとき、書き込み動作中の追加のプルダウン強度を提供し、
    前記自己誘導電力崩壊回路構成要素は、前記フリップフロップ回路の前記第２のステージと電源を接続するｐチャネルＭＯＳＦＥＴを備え、前記ｐチャネルＭＯＳＦＥＴは、前記フリップフロップ回路の前記第２のステージがラッチを開始するときに前記電源の電圧Ｖｄｄに回復するような大きさにされる、
    方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9385088B2 (en) 2009-10-12 2016-07-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US12080743B2 (en) 2010-10-13 2024-09-03 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US12094892B2 (en) 2010-10-13 2024-09-17 Monolithic 3D Inc. 3D micro display device and structure
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US12068187B2 (en) 2010-11-18 2024-08-20 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and DRAM memory cells
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US12100611B2 (en) 2010-11-18 2024-09-24 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8832478B2 (en) 2011-10-27 2014-09-09 Intel Corporation Enabling a non-core domain to control memory bandwidth in a processor
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US9064077B2 (en) * 2012-11-28 2015-06-23 Qualcomm Incorporated 3D floorplanning using 2D and 3D blocks
US9098666B2 (en) * 2012-11-28 2015-08-04 Qualcomm Incorporated Clock distribution network for 3D integrated circuit
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US12051674B2 (en) 2012-12-22 2024-07-30 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US9536840B2 (en) 2013-02-12 2017-01-03 Qualcomm Incorporated Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US12094965B2 (en) 2013-03-11 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US12100646B2 (en) 2013-03-12 2024-09-24 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US9171608B2 (en) 2013-03-15 2015-10-27 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US9013235B2 (en) * 2013-07-16 2015-04-21 Qualcomm Incorporated Monolithic three dimensional (3D) flip-flops with minimal clock skew and related systems and methods
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US12094829B2 (en) 2014-01-28 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure
JP6328974B2 (ja) 2014-03-28 2018-05-23 株式会社メガチップス 半導体装置及び半導体装置の設計手法
US9256246B1 (en) * 2015-01-29 2016-02-09 Qualcomm Incorporated Clock skew compensation with adaptive body biasing in three-dimensional (3D) integrated circuits (ICs) (3DICs)
US9483598B2 (en) * 2015-02-09 2016-11-01 Qualcomm Incorporated Intellectual property block design with folded blocks and duplicated pins for 3D integrated circuits
US9537471B2 (en) * 2015-02-09 2017-01-03 Qualcomm Incorporated Three dimensional logic circuit
US9508615B2 (en) 2015-02-09 2016-11-29 Qualcomm Incorporated Clock tree synthesis for low cost pre-bond testing of 3D integrated circuits
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
GB2540741B (en) * 2015-07-14 2018-05-09 Advanced Risc Mach Ltd Clock signal distribution and signal value storage
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US9722611B2 (en) 2015-09-01 2017-08-01 Samsung Electronics Co., Ltd. Semiconductor circuits
US10033386B2 (en) 2015-09-01 2018-07-24 Samsung Electronics Co., Ltd. Semiconductor circuits
KR102386907B1 (ko) 2015-09-10 2022-04-14 삼성전자주식회사 반도체 집적 회로
US9824174B2 (en) 2015-09-11 2017-11-21 Qualcomm Incorporated Power-density-based clock cell spacing
US12100658B2 (en) 2015-09-21 2024-09-24 Monolithic 3D Inc. Method to produce a 3D multilayer semiconductor device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
CN115942752A (zh) 2015-09-21 2023-04-07 莫诺利特斯3D有限公司 3d半导体器件和结构
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
DE102015218959A1 (de) * 2015-09-30 2017-03-30 Zf Friedrichshafen Ag Diagnose eines Steuergeräts
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US12120880B1 (en) 2015-10-24 2024-10-15 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US9960769B2 (en) * 2015-12-17 2018-05-01 Nxp B.V. Power-domain optimization
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US10318694B2 (en) 2016-11-18 2019-06-11 Qualcomm Incorporated Adaptive multi-tier power distribution grids for integrated circuits
US10141045B2 (en) * 2016-12-15 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. Dual rail device with power detector for controlling power to first and second power domains
US9929733B1 (en) 2017-02-21 2018-03-27 Qualcomm Incorporated Connection propagation for inter-logical block connections in integrated circuits
US10256796B2 (en) 2017-03-03 2019-04-09 Qualcomm Incorporated Master-slave level shifter array architecture with pre-defined power-up states
CN106960087B (zh) * 2017-03-13 2020-05-19 上海华力微电子有限公司 一种时钟分布网络结构及其生成方法
US10833078B2 (en) * 2017-12-04 2020-11-10 Tokyo Electron Limited Semiconductor apparatus having stacked gates and method of manufacture thereof
US10796068B2 (en) * 2018-09-11 2020-10-06 Samsung Electronics Co., Ltd. Standard cell design system, standard cell design optimization method thereof, and semiconductor design system
CN109818492B (zh) * 2019-01-28 2021-01-22 上海华虹宏力半导体制造有限公司 一种可降低干扰的二级电源产生电路
CN109960851B (zh) * 2019-02-22 2023-04-28 南方电网科学研究院有限责任公司 一种基于不同电压域的数据传输方法及握手协议电路
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
CN112084733B (zh) * 2020-08-14 2024-06-21 深圳天狼芯半导体有限公司 芯片的时钟树布图方法及装置
US11719738B2 (en) 2020-10-15 2023-08-08 Samsung Display Co., Ltd. Two-domain two-stage sensing front-end circuits and systems
US11455454B2 (en) * 2020-11-24 2022-09-27 Arm Limited Methods and apparatuses for concurrent coupling of inter-tier connections
CN115224936A (zh) * 2021-04-15 2022-10-21 瑞昱半导体股份有限公司 具有自适应机制的电压转换电路
US12061853B2 (en) 2021-04-21 2024-08-13 Arm Limited Multi-dimensional network interface
CN114239475B (zh) * 2021-12-17 2023-05-16 郑州信大华芯信息科技有限公司 低频数模混合模块时钟结构及扫描链设计方法
US12087387B2 (en) * 2022-03-02 2024-09-10 Samsung Electronics Co., Ltd. Methods and systems for managing read operation of memory device with single ended read path

Family Cites Families (143)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3593348B2 (ja) 1992-12-29 2004-11-24 富士通株式会社 集積回路
JPH07176688A (ja) 1993-12-20 1995-07-14 Mitsubishi Electric Corp 半導体集積回路
US5495419A (en) 1994-04-19 1996-02-27 Lsi Logic Corporation Integrated circuit physical design automation system utilizing optimization process decomposition and parallel processing
JPH08129576A (ja) * 1994-11-01 1996-05-21 Matsushita Electric Ind Co Ltd 半導体装置のマスクレイアウト設計方法
US5724557A (en) 1995-07-10 1998-03-03 Motorola, Inc. Method for designing a signal distribution network
US5760478A (en) 1996-08-20 1998-06-02 International Business Machines Corporation Clock skew minimization system and method for integrated circuits
US6374200B1 (en) 1997-02-03 2002-04-16 Fujitsu Limited Layout apparatus for laying out objects in space and method thereof
JP3577404B2 (ja) * 1997-08-27 2004-10-13 株式会社東芝 電圧レベル変換機能付ラッチ回路及びフリップフロップ回路
US6037822A (en) 1997-09-30 2000-03-14 Intel Corporation Method and apparatus for distributing a clock on the silicon backside of an integrated circuit
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
US6295636B1 (en) * 1998-02-20 2001-09-25 Lsi Logic Corporation RTL analysis for improved logic synthesis
JP4085459B2 (ja) 1998-03-02 2008-05-14 セイコーエプソン株式会社 ３次元デバイスの製造方法
US6022770A (en) * 1998-03-24 2000-02-08 International Business Machines Corporation NVRAM utilizing high voltage TFT device and method for making the same
US6260182B1 (en) 1998-03-27 2001-07-10 Xilinx, Inc. Method for specifying routing in a logic module by direct module communication
US6305001B1 (en) 1998-06-18 2001-10-16 Lsi Logic Corporation Clock distribution network planning and method therefor
US6125217A (en) 1998-06-26 2000-09-26 Intel Corporation Clock distribution network
US7157314B2 (en) 1998-11-16 2007-01-02 Sandisk Corporation Vertically stacked field programmable nonvolatile memory and method of fabrication
FR2797713B1 (fr) 1999-08-20 2002-08-02 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
JP2001160612A (ja) 1999-12-01 2001-06-12 Takehide Shirato 半導体装置及びその製造方法
US7483329B2 (en) 2000-01-06 2009-01-27 Super Talent Electronics, Inc. Flash card and controller with integrated voltage converter for attachment to a bus that can operate at either of two power-supply voltages
KR100549258B1 (ko) 2000-06-02 2006-02-03 주식회사 실트론 에스오아이 웨이퍼 제조 방법
US6834380B2 (en) 2000-08-03 2004-12-21 Qualcomm, Incorporated Automated EMC-driven layout and floor planning of electronic devices and systems
US6627985B2 (en) 2001-12-05 2003-09-30 Arbor Company Llp Reconfigurable processor module comprising hybrid stacked integrated circuit die elements
US6754877B1 (en) * 2001-12-14 2004-06-22 Sequence Design, Inc. Method for optimal driver selection
US6730540B2 (en) 2002-04-18 2004-05-04 Tru-Si Technologies, Inc. Clock distribution networks and conductive lines in semiconductor integrated circuits
JP4131119B2 (ja) * 2002-04-19 2008-08-13 富士通株式会社 半導体集積回路設計方法及び半導体集積回路設計プログラム
DE10226915A1 (de) 2002-06-17 2004-01-08 Infineon Technologies Ag Verfahren zum Verändern von Entwurfsdaten für die Herstellung eines Bauteils sowie zugehörige Einheiten
US7209378B2 (en) 2002-08-08 2007-04-24 Micron Technology, Inc. Columnar 1T-N memory cell structure
US6979630B2 (en) 2002-08-08 2005-12-27 Isonics Corporation Method and apparatus for transferring a thin layer of semiconductor material
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7508034B2 (en) 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
US7042756B2 (en) 2002-10-18 2006-05-09 Viciciv Technology Configurable storage device
US6965527B2 (en) 2002-11-27 2005-11-15 Matrix Semiconductor, Inc Multibank memory on a die
US7138685B2 (en) 2002-12-11 2006-11-21 International Business Machines Corporation Vertical MOSFET SRAM cell
JP4554152B2 (ja) 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
US6727530B1 (en) 2003-03-04 2004-04-27 Xindium Technologies, Inc. Integrated photodetector and heterojunction bipolar transistors
US6911375B2 (en) 2003-06-02 2005-06-28 International Business Machines Corporation Method of fabricating silicon devices on sapphire with wafer bonding at low temperature
US8071438B2 (en) 2003-06-24 2011-12-06 Besang Inc. Semiconductor circuit
US7107200B1 (en) 2003-10-03 2006-09-12 Sun Microsystems, Inc. Method and apparatus for predicting clock skew for incomplete integrated circuit design
JP2005252048A (ja) * 2004-03-05 2005-09-15 Nec Electronics Corp 半導体集積回路装置及びその製造方法
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7546571B2 (en) 2004-09-08 2009-06-09 Mentor Graphics Corporation Distributed electronic design automation environment
US20060190889A1 (en) 2005-01-14 2006-08-24 Cong Jingsheng J Circuit floorplanning and placement by look-ahead enabled recursive partitioning
US7218549B2 (en) * 2005-01-31 2007-05-15 Kabushiki Kaisha Toshiba Memory cell with stability switch for stable read operation and improved write operation
WO2006135780A1 (en) 2005-06-10 2006-12-21 The Regents Of The University Of California Fast dual-vdd buffer insertion and buffered tree construction for power minimization
EP1907957A4 (en) 2005-06-29 2013-03-20 Otrsotech Ltd Liability Company INVESTMENT METHODS AND SYSTEMS
US7280397B2 (en) 2005-07-11 2007-10-09 Sandisk 3D Llc Three-dimensional non-volatile SRAM incorporating thin-film device layer
DE102005039365B4 (de) 2005-08-19 2022-02-10 Infineon Technologies Ag Gate-gesteuertes Fin-Widerstandselement, welches als pinch - resistor arbeitet, zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis und Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis
US7663620B2 (en) 2005-12-05 2010-02-16 Microsoft Corporation Accessing 2D graphic content using axonometric layer views
US20070244676A1 (en) 2006-03-03 2007-10-18 Li Shang Adaptive analysis methods
US7579654B2 (en) 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
KR20080038535A (ko) 2006-10-30 2008-05-07 삼성전자주식회사 스택형 반도체 장치의 제조 방법
WO2008078661A1 (en) * 2006-12-25 2008-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7859117B2 (en) 2007-02-27 2010-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Clocking architecture in stacked and bonded dice
JP4957297B2 (ja) * 2007-03-06 2012-06-20 セイコーエプソン株式会社 半導体装置の製造方法
US7669152B1 (en) 2007-03-13 2010-02-23 Silicon Frontline Technology Inc. Three-dimensional hierarchical coupling extraction
US7739642B2 (en) 2007-05-02 2010-06-15 Cadence Design Systems, Inc. Optimizing integrated circuit design through balanced combinational slack plus sequential slack
US7624364B2 (en) 2007-05-02 2009-11-24 Cadence Design Systems, Inc. Data path and placement optimization in an integrated circuit through use of sequential timing information
US8513791B2 (en) 2007-05-18 2013-08-20 International Business Machines Corporation Compact multi-port CAM cell implemented in 3D vertical integration
US20080291767A1 (en) 2007-05-21 2008-11-27 International Business Machines Corporation Multiple wafer level multiple port register file cell
US7796092B2 (en) 2007-05-24 2010-09-14 The Boeing Company Broadband composite dipole antenna arrays for optical wave mixing
US7459716B2 (en) 2007-06-11 2008-12-02 Kabushiki Kaisha Toshiba Resistance change memory device
US8046727B2 (en) 2007-09-12 2011-10-25 Neal Solomon IP cores in reconfigurable three dimensional integrated circuits
US8136071B2 (en) 2007-09-12 2012-03-13 Neal Solomon Three dimensional integrated circuits and methods of fabrication
US8059443B2 (en) 2007-10-23 2011-11-15 Hewlett-Packard Development Company, L.P. Three-dimensional memory module architectures
US7710796B2 (en) * 2007-11-06 2010-05-04 International Business Machines Corporation Level shifter for boosting wordline voltage and memory cell performance
JP2009164480A (ja) 2008-01-09 2009-07-23 Toshiba Corp 抵抗変化メモリ装置
US7622955B2 (en) 2008-04-17 2009-11-24 Texas Instruments Incorporated Power savings with a level-shifting boundary isolation flip-flop (LSIFF) and a clock controlled data retention scheme
US8218377B2 (en) * 2008-05-19 2012-07-10 Stmicroelectronics Pvt. Ltd. Fail-safe high speed level shifter for wide supply voltage range
US8716805B2 (en) 2008-06-10 2014-05-06 Toshiba America Research, Inc. CMOS integrated circuits with bonded layers containing functional electronic devices
US8060843B2 (en) * 2008-06-18 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Verification of 3D integrated circuits
US8006212B2 (en) 2008-07-30 2011-08-23 Synopsys, Inc. Method and system for facilitating floorplanning for 3D IC
EP2161755A1 (en) 2008-09-05 2010-03-10 University College Cork-National University of Ireland, Cork Junctionless Metal-Oxide-Semiconductor Transistor
US8230375B2 (en) 2008-09-14 2012-07-24 Raminda Udaya Madurawe Automated metal pattern generation for integrated circuits
WO2010062644A2 (en) 2008-10-28 2010-06-03 The Regents Of The University Of California Vertical group iii-v nanowires on si, heterostructures, flexible arrays and fabrication
US8531204B2 (en) 2008-11-13 2013-09-10 Nxp, B.V. Testable integrated circuit and test method therefor
US20100140790A1 (en) 2008-12-05 2010-06-10 Seagate Technology Llc Chip having thermal vias and spreaders of cvd diamond
US8146032B2 (en) 2009-01-30 2012-03-27 Synopsys, Inc. Method and apparatus for performing RLC modeling and extraction for three-dimensional integrated circuit (3D-IC) designs
US7884004B2 (en) 2009-02-04 2011-02-08 International Business Machines Corporation Maskless process for suspending and thinning nanowires
WO2010098151A1 (ja) 2009-02-24 2010-09-02 日本電気株式会社 半導体装置およびその製造方法
US8214790B2 (en) * 2009-03-04 2012-07-03 Oracle America Low RC global clock distribution
US8258810B2 (en) 2010-09-30 2012-09-04 Monolithic 3D Inc. 3D semiconductor device
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US7964916B2 (en) 2009-04-14 2011-06-21 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8115511B2 (en) 2009-04-14 2012-02-14 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8341501B2 (en) * 2009-04-30 2012-12-25 International Business Machines Corporation Adaptive endurance coding of non-volatile memories
WO2010134019A2 (en) 2009-05-19 2010-11-25 Ramot At Tel Aviv University Ltd. Vertical junction pv cells
US8422273B2 (en) 2009-05-21 2013-04-16 International Business Machines Corporation Nanowire mesh FET with multiple threshold voltages
ES2558341T3 (es) * 2009-08-26 2016-02-03 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Circuito de derivación y protección para un módulo solar y procedimiento para el control de un módulo solar
US7955940B2 (en) 2009-09-01 2011-06-07 International Business Machines Corporation Silicon-on-insulator substrate with built-in substrate junction
US8426309B2 (en) 2009-09-10 2013-04-23 Lockheed Martin Corporation Graphene nanoelectric device fabrication
JP2013506917A (ja) 2009-09-30 2013-02-28 サンプリファイ システムズ インコーポレイテッド 圧縮及び復元を用いたマルチ・プロセッサの波形データ交換の改善
US8164089B2 (en) 2009-10-08 2012-04-24 Xerox Corporation Electronic device
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8247895B2 (en) 2010-01-08 2012-08-21 International Business Machines Corporation 4D device process and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8298875B1 (en) 2011-03-06 2012-10-30 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US20120305893A1 (en) 2010-02-19 2012-12-06 University College Cork-National University of Ireland ,Cork Transistor device
US8450779B2 (en) 2010-03-08 2013-05-28 International Business Machines Corporation Graphene based three-dimensional integrated circuit device
US8315084B2 (en) 2010-03-10 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fully balanced dual-port memory cell
JP5629309B2 (ja) 2010-03-15 2014-11-19 株式会社日立製作所 半導体装置およびそのテスト方法
US20110272788A1 (en) 2010-05-10 2011-11-10 International Business Machines Corporation Computer system wafer integrating different dies in stacked master-slave structures
US8395942B2 (en) 2010-05-17 2013-03-12 Sandisk Technologies Inc. Junctionless TFT NAND flash memory
CN101907881B (zh) * 2010-06-04 2012-05-23 西安电子科技大学 可编程式数字脉冲发生器
US8332803B1 (en) 2010-06-28 2012-12-11 Xilinx, Inc. Method and apparatus for integrated circuit package thermo-mechanical reliability analysis
US7969193B1 (en) 2010-07-06 2011-06-28 National Tsing Hua University Differential sensing and TSV timing control scheme for 3D-IC
CN102315197B (zh) * 2010-07-09 2013-04-17 中国科学院微电子研究所 3d集成电路结构以及检测芯片结构是否对齐的方法
JP5395009B2 (ja) * 2010-07-30 2014-01-22 株式会社半導体理工学研究センター サブスレッショルドｓｒａｍのための電源電圧制御回路及び制御方法
TWI562313B (en) 2010-09-06 2016-12-11 shu lu Chen Electrical switch using a recessed channel gated resistor structure and method for three dimensional integration of semiconductor device
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
CN201956999U (zh) * 2010-10-15 2011-08-31 北京工业大学 3d多米诺集成电路时钟网络
WO2012077280A1 (ja) 2010-12-09 2012-06-14 パナソニック株式会社 三次元集積回路の設計支援装置及び設計支援方法
US8691179B2 (en) 2011-01-04 2014-04-08 Korea Institute Of Science And Technology Method for fabricating graphene sheets or graphene particles using supercritical fluid
US8409957B2 (en) 2011-01-19 2013-04-02 International Business Machines Corporation Graphene devices and silicon field effect transistors in 3D hybrid integrated circuits
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
JP5684590B2 (ja) 2011-01-28 2015-03-11 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
FR2972077B1 (fr) 2011-02-24 2013-08-30 Thales Sa Composant electronique, procede de fabrication et utilisation de graphene dans un composant electronique
WO2012119053A1 (en) 2011-03-02 2012-09-07 King Abdullah University Of Science And Technology Cylindrical-shaped nanotube field effect transistor
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
FR2973938A1 (fr) 2011-04-08 2012-10-12 Soitec Silicon On Insulator Procédés de formation de structures semi-conductrices collées, et structures semi-conductrices formées par ces procédés
US8685825B2 (en) 2011-07-27 2014-04-01 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
US8683416B1 (en) 2011-07-28 2014-03-25 Juniper Networks, Inc. Integrated circuit optimization
FR2978605B1 (fr) 2011-07-28 2015-10-16 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice comprenant une couche fonctionnalisee sur un substrat support
FR2978604B1 (fr) 2011-07-28 2018-09-14 Soitec Procede de guerison de defauts dans une couche semi-conductrice
US8576000B2 (en) * 2011-08-25 2013-11-05 International Business Machines Corporation 3D chip stack skew reduction with resonant clock and inductive coupling
US8803233B2 (en) 2011-09-23 2014-08-12 International Business Machines Corporation Junctionless transistor
TWI573198B (zh) 2011-09-27 2017-03-01 索泰克公司 在三度空間集積製程中轉移材料層之方法及其相關結構與元件
US8580624B2 (en) 2011-11-01 2013-11-12 International Business Machines Corporation Nanowire FET and finFET hybrid technology
TWI456739B (zh) 2011-12-13 2014-10-11 Nat Univ Tsing Hua 三維記憶體晶片之控制結構
KR101606305B1 (ko) 2011-12-28 2016-03-24 인텔 코포레이션 적층된 트랜지스터들을 포함하는 집적회로 장치 및 그 제조방법
JP5456090B2 (ja) 2012-03-13 2014-03-26 株式会社東芝 半導体装置およびその製造方法
KR20130126036A (ko) 2012-05-10 2013-11-20 삼성전자주식회사 트랜지스터를 구비한 반도체 소자
US8737108B2 (en) 2012-09-25 2014-05-27 Intel Corporation 3D memory configurable for performance and power
US8701073B1 (en) 2012-09-28 2014-04-15 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for across-chip thermal and power management in stacked IC designs
US9490811B2 (en) 2012-10-04 2016-11-08 Efinix, Inc. Fine grain programmable gate architecture with hybrid logic/routing element and direct-drive routing
US9098666B2 (en) * 2012-11-28 2015-08-04 Qualcomm Incorporated Clock distribution network for 3D integrated circuit
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US20140225218A1 (en) 2013-02-12 2014-08-14 Qualcomm Incorporated Ion reduced, ion cut-formed three-dimensional (3d) integrated circuits (ic) (3dics), and related methods and systems
US9536840B2 (en) 2013-02-12 2017-01-03 Qualcomm Incorporated Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods
US9171608B2 (en) 2013-03-15 2015-10-27 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods

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