JP2020520218A - 動的内部電源ノードへの供給電圧の提供 - Google Patents

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Abstract

【課題】他の一群の回路の動的内部電源ノードに供給電圧を提供するための回路および方法を開示する。【解決手段】回路は、一定の電源電圧を供給する静的電源に並列に結合された異なるチャネル型の第１のトランジスタおよび第２のトランジスタを含む。この回路はさらに、第１のトランジスタと第２のトランジスタの間の共通ノードに接続された第１の端子および動的内部電源ノードに接続された第２の端子を有する磁性インダクタであり、動的内部電源ノードに結合された少なくとも１つの静電容量と共振することにより、動的内部電源ノードに、前記一定の電源電圧の大きさよりも大きな大きさを有するブースト電圧を供給する、磁性インダクタを含む。【選択図】図４

Description

本発明は一般に集積回路に関し、詳細には、同期論理回路および他の回路用の共振仮想電源ブースタ（resonant virtual supply booster）であって、オンチップ統合磁性インダクタ（on-chip integrated magnetic inductor）を使用する共振仮想電源ブースタに関する。
静的および動的論理回路は、メモリおよび論理デバイス内で使用されて、論理演算を実行し記憶機能を提供するための最小限のダイ面積で高周波動作を提供する。同期静的論理回路と同期動的論理回路はともに、論理ブロックの出力値が状態を評価しまたは変化させる時間の前およびそのような時間中の回路の動作が入力論理または記憶セル値から決定される制御された評価時間（evaluation time）を有する。
時に「マクロ」と呼ばれる論理回路の群は、記憶セル値の読出しもしくは書込みまたは論理組合せの決定を提供するために電源電流が引き込まれるある期間を除いて電力消費を低減させるように、存在する回路内で電力管理されている。例えば、動的論理回路は、組合せ出力または記憶セル値を生成するために信号ノードが１つの電圧で事前充電され、次いで選択的に放電されるときを除いて、電流を引き込まないこと、または非常に低い漏れ電流レベルを有することがある。静的論理回路または記憶セルがかなりの電流を引き込むのは、状態変化が起こるときだけである。
論理回路が評価を実行していないときにはディスエーブルすることができ、もしくは低い電圧に設定することができる仮想電源ノード、または多数の電源を使用してクリティカルな（critical）回路により高い電圧を供給することができる仮想電源ノードを含む論理回路は実現されている。いくつかの実施態様では、静的電源電圧を低減させるために、ブースト・トランジスタを含めることによって、評価段階中に論理回路に供給される電源電圧をブーストする回路が提供されている。このようなブースティングは、全体の電源電圧要件を低下させる。しかしながら、仮想電源ノード電圧の電圧を変化させる際に消費されるエネルギーは、得られる利点を相殺する。これは、仮想電源ノードには多数のデバイスが接続されているため、仮想電源ノードが通常、大きな分路静電容量（shunt capacitance）を有するためである。
したがって、同期論理および予測可能な評価時間を有する他の論理のための仮想電源回路であって、全体の電源電圧およびエネルギー消費の低減を提供する仮想電源回路を提供することが望ましいであろう。
本発明の一態様によれば、回路が提供される。この回路は、他の一群の回路の動的内部電源ノード（dynamic internal power supply node）に供給電圧を提供するためのものである。この回路は、一定の電源電圧を供給する静的電源に並列に結合された異なるチャネル型の第１のトランジスタおよび第２のトランジスタを含む。この回路はさらに、第１のトランジスタと第２のトランジスタの間の共通ノードに接続された第１の端子および動的内部電源ノードに接続された第２の端子を有する磁性インダクタであり、動的内部電源ノードに結合された少なくとも１つの静電容量と共振することにより、動的内部電源ノードに、前記一定の電源電圧の大きさよりも大きな大きさを有するブーストされた電圧（以後、ブースト電圧）を供給する、磁性インダクタを含む。
本発明の別の態様によれば、回路が提供される。この回路は、他の一群の回路の動的内部電源ノードに供給電圧を提供するためのものである。この回路は、並列に結合された異なるチャネル型の第１のトランジスタおよび第２のトランジスタであり、動的内部電源ノードに接続された端子および実質的に一定の電源電圧を供給する静的電源に接続された別の端子をそれぞれが有する、第１のトランジスタおよび第２のトランジスタを含む。この回路はさらに、静的電源に接続された第１の端子および動的内部電源ノードに接続された第２の端子を有する磁性インダクタであり、動的内部電源ノードに結合された少なくとも１つの静電容量と共振することにより、動的内部電源ノードに、前記一定の電源電圧の大きさよりも大きな大きさを有するブースト電圧を供給する、磁性インダクタを含む。
本発明の別の態様によれば、回路が提供される。この回路は、他の一群の回路の動的内部電源ノードに供給電圧を提供するためのものである。この回路は、並列に結合された異なるチャネル型の第１のトランジスタおよび第２のトランジスタであり、一定の電源電圧を供給する静的電源に接続された非ゲート端子および第１のトランジスタと第２のトランジスタの間の共通ノードに接続された別の非ゲート端子をそれぞれが有する、第１のトランジスタおよび第２のトランジスタを含む。第１のトランジスタのゲートおよび第２のトランジスタの２つのゲートがブースト・クロックに接続されている。この回路はさらに、第１のトランジスタと第２のトランジスタの間の共通ノードに接続された第１の端子および動的内部電源ノードに接続された第２の端子を有する磁性インダクタであり、ブースト・クロックの位相に応答して、動的内部電源ノードに結合された少なくとも１つの静電容量と共振することにより、動的内部電源ノードに、前記一定の電源電圧の大きさよりも大きな大きさを有するブースト電圧を供給する、磁性インダクタを含む。
本発明の別の態様によれば、方法が提供される。この方法は、他の一群の回路の動的内部電源ノードに供給電圧を提供する集積回路を形成するためのものである。この方法は、一定の電源電圧を供給する静的電源に並列に結合された異なるチャネル型の第１のトランジスタおよび第２のトランジスタを形成することを含む。この方法はさらに、第１のトランジスタと第２のトランジスタの間の共通ノードに接続された第１の端子および動的内部電源ノードに接続された第２の端子を有するオンチップ磁性インダクタであり、動的内部電源ノードに結合された少なくとも１つの静電容量と共振することにより、動的内部電源ノードに、前記一定の電源電圧の大きさよりも大きな大きさを有するブースト電圧を供給する、オンチップ磁性インダクタを形成することを含む。
本発明の別の態様によれば、方法が提供される。この方法は、他の一群の回路の動的内部電源ノードに供給電圧を提供する集積回路を形成するためのものである。この方法は、並列に結合された異なるチャネル型の第１のトランジスタおよび第２のトランジスタであり、動的内部電源ノードに接続された端子および実質的に一定の電源電圧を供給する静的電源に接続された別の端子をそれぞれが有する、第１のトランジスタおよび第２のトランジスタを形成することを含む。この方法はさらに、静的電源に接続された第１の端子および動的内部電源ノードに接続された第２の端子を有するオンチップ磁性インダクタであり、動的内部電源ノードに結合された少なくとも１つの静電容量と共振することにより、動的内部電源ノードに、前記一定の電源電圧の大きさよりも大きな大きさを有するブースト電圧を供給する、オンチップ磁性インダクタを形成することを含む。
これらの特徴および利点ならびにその他の特徴および利点は、本発明の例示的な実施形態の以下の詳細な説明から明らかになる。以下の詳細な説明は、添付図面とともに読まれるべきである。
以下の説明は、好ましい実施形態の詳細を、以下の図を参照して提供する。
例示的な集積回路（ＩＣ）を示す、本発明の一実施形態に基づく図である。 仮想電源／ブースト回路の第１の例を示す、本発明の一実施形態に基づく図である。 異なる表現を使用して描かれた、図２に示された仮想電源／ブースト回路の第１の例を示す、本発明の一実施形態に基づく図である。 異なる表現を使用して描かれた、図２に示された仮想電源／ブースト回路の第１の例を示す、本発明の一実施形態に基づく図である。 仮想電源／ブースト回路の第２の例を示す、本発明の一実施形態に基づく図である。 異なる表現を使用して描かれた、図５に示された仮想電源／ブースト回路の第２の例を示す、本発明の一実施形態に基づく図である。 仮想電源／ブースト回路の第３の例を示す、本発明の一実施形態に基づく図である。 異なる表現を使用して描かれた、図７に示された仮想電源／ブースト回路の第３の例を示す、本発明の一実施形態に基づく図である。 同期論理回路および他の回路用の共振仮想電源ブースタであって、オンチップ統合磁性インダクタを使用する共振仮想電源ブースタを形成するための例示的な設計フローの、本発明の一実施形態に基づくブロック図である。 例えば半導体ＩＣの論理設計、シミュレーション、試験、レイアウトおよび製造において使用される例示的な設計フローの、本発明の一実施形態に基づくブロック図である。 図３の仮想電源／ブースト回路内の信号を示す、本発明の一実施形態に基づく波形図である。 仮想電源／ブースト回路を製造するための例示的な方法を示す、本発明の一実施形態に基づく図である。 仮想電源／ブースト回路を製造するための例示的な方法を示す、本発明の一実施形態に基づく図である。 仮想電源／ブースト回路を製造するための例示的な方法を示す、本発明の一実施形態に基づく図である。 仮想電源／ブースト回路を製造するための例示的な方法を示す、本発明の一実施形態に基づく図である。 仮想電源／ブースト回路を製造するための例示的な方法を示す、本発明の一実施形態に基づく図である。 仮想電源／ブースト回路を製造するための例示的な方法を示す、本発明の一実施形態に基づく図である。 仮想電源／ブースト回路を製造するための例示的な方法を示す、本発明の一実施形態に基づく図である。 仮想電源／ブースト回路を製造するための例示的な方法を示す、本発明の一実施形態に基づく図である。 仮想電源／ブースト回路を製造するための例示的な方法を示す、本発明の一実施形態に基づく図である。 仮想電源／ブースト回路を製造するための例示的な方法を示す、本発明の一実施形態に基づく図である。
本発明は、同期論理回路および他の回路用の共振仮想電源ブースタであって、オンチップ統合磁性インダクタを使用する共振仮想電源ブースタを対象としている。この他の回路は、メモリ回路または論理とメモリを組み合わせた回路とすることができる。
一実施形態では、共振仮想電源ブースタが、電力を供給する動的内部電源ノード、例えば前述の同期論理回路および他の回路に電力を供給する動的内部電源ノードに接続される。一実施形態では、共振仮想電源ブースタが、待機モードの間、活動モードの間よりも低い電力を動的内部電源ノードに提供することができる。
共振仮想電源ブースタ内で磁性インダクタを使用することの利点は、磁性インダクタが、従来のインダクタに比べてはるかに大きなインダクタンスを可能にすることにある。さらに、磁性インダクタによって、かなり高いＱを所望の周波数において達成することができる。例えば、マクロの上方に強磁性または磁性インダクタを直接に配置することによって、ＱおよびＬ損失ならびに全体面積を低減させることができる。
本発明は、メモリ・デバイス、プロセッサならびに低電圧および低動力動作が望ましい他の回路などの論理回路を含むデバイスに関する。典型的な静的電源の代わりに、仮想電源レール（virtual power supply rail）を使用して、電源レール電圧、したがって所与の「マクロ」内または回路ブロック内の回路が活動中でないときの漏れに起因する電力消費を低減させる。本明細書に開示された例示的なデバイスでは、仮想電源レール電圧を動的にブーストするための１つまたは複数の技法が含まれるときに、静的電源電圧をさらに低減させることができ、この技法は、磁性インダクタを使用して共振回路を形成すること、または多数の共振もしくは非共振ブースト回路を配列して使用可能な電圧ブーストの量を増大させること、あるいはその両方にまで及ぶ。この共振ブースト構成では、仮想電源レール電圧をブーストするために使用されるエネルギーが蓄積され、ブースト期間後に電圧が低下するときにリサイクルされる。この電圧低下は、論理回路内における評価を制御するクロックに関係したタイミングを有する。このクロックは、動的論理回路内における事前充電サイクルおよび評価サイクルを制御するクロック、または静的論理回路内における状態変化のタイミングを調整するクロックとすることができ、この用語が本明細書で使用されるときと同様に、これも、評価とみなされる。
したがって、本発明は、仮想電源レール・ブースタ回路、ならびに低減された電力消費および供給電圧要件を提供する動作方法として実施される。
一実施形態では、ブースタ回路が、実質的に一定の電源電圧を一群の論理回路に供給する静的電源に一群の論理回路の動的内部電源ノードを結合する第１のトランジスタを含む。この第１のトランジスタは、動的論理回路に対する評価および静的論理回路に対する状態変化を制御する一群の論理回路の機能クロックと同期がとられたブースト・クロックの第１の位相に応答してディスエーブルされる。ブースタ回路はさらに、動的内部電源ノードに結合されたインダクタを含み、このインダクタは、一群の論理回路の評価時間に対応するブーストの第２の位相に従って第１のトランジスタがディスエーブルされたときに、インダクタが、動的内部電源ノードに結合された静電容量と共振することにより、動的内部電源ノードの電圧の大きさが、電源電圧の大きさよりも大幅に大きな値まで増大するように、動的内部電源ノードに結合された少なくとも１つの静電容量と共振する。動的内部電源ノードの電圧を上昇させるために使用されるエネルギーは、インダクタによって蓄積され、リサイクルされる。ＦｉｎＦＥＴデバイスとすることができる第２のブースト・トランジスタを、クロックの別の位相によって制御して、クロックの立ち上がりエッジを結合し共振ブーストを開始することができる。クロックの他の位相は、ブースト・クロック信号の遅延信号とすることができる。本発明のさまざまな実施形態は、「第２のブースト・トランジスタ」としてＦｉｎＦＥＴデバイスを使用することを記述するが、本発明の思想を維持しつつ、他の型のトランジスタを使用することもできることが理解される。例えば、本発明の思想を維持しつつ、マルチゲート・トランジスタ、ゲート−オール−アラウンド（ＧＡＡ）トランジスタなどを、本発明の教示に従って使用することもできる。実際に、本発明の思想を維持しつつ、カーボン・ナノチューブおよびその他の技術を使用することもできる。本明細書に提供された本発明の教示が与えられれば、本発明のこれらの変形実施形態およびその他の変形実施形態は、当業者によって容易に決定される。
別の実施形態では、動的内部電源ノードにおける電圧上昇量を増大させるために共振ブースト回路が連続的に刺激されるように、ブースタ回路が、クロックの異なる位相によって制御される多数のブースト・トランジスタを含んでよく、いくつかの実施形態では、多数のインダクタが、多数のブースト・デバイスを介して動的内部電源ノードに結合され、電圧上昇量を増大させるために連続して刺激され得る。
次に図、具体的には図１を参照すると、本発明の一実施形態に従って例示的な集積回路（ＩＣ）１１０が示されている。ＩＣ１００は、プロセッサ集積回路、メモリ・デバイス、または論理および記憶を含む別の超大規模集積回路（ＶＬＳＩ）を表すことができる。ＩＣ１１０内では、論理回路群１１１（または「マクロ」）が、例示的な論理ゲート１１２、ラッチ１１４およびメモリ１１６を含み、これらの全ての要素には、電圧ＶＤＤＶを有する動的内部電源ノード１０５から動作電力が供給される。論理回路群１１１が動作していないときに、またはこの例の場合には論理回路群１１１内の回路が状態変化を生み出す準備ができていないときに電力消費を低減させるために、この電圧ＶＤＤＶを動的に変化させることができる。論理回路群１１１内の状態変化は、クロック発生器１１８から提供される１つまたは複数のクロック信号によって同期がとられる。例示的なクロック発生器１１８は、高周波クロックを生成する位相ロック・ループ（ＰＬＬ）１２４、ならびにこの高周波クロックからクロック信号ｌｃｋを含むさまざまなクロック位相および制御信号を生成するディバイダ論理（divider logic）１２６を含み、クロック信号ｌｃｋは、プログラマブル・タイミング・ブロック１２２の入力に提供される。プログラマブル・タイミング・ブロック１２２は、論理回路群１１１に提供されるクロック信号ｌｃｋ０、ｌｃｋ１、ｌｃｋ２、および論理回路群１１１内の仮想電源／ブースト回路１２０に提供されるブースト・クロックｂｏｏｓｔを生成する。
仮想電源／ブースト回路１２０に含まれる技法は、動的回路群１１１内の性能要件を依然として満たしつつ、仮想電源／ブースト回路１２０の入力に供給され集積回路１１０内の他の回路を動作させる静的電源電圧ＶＤＤの値を低減させることを可能にすべく、動的内部電源ノード１０５上に、静的電源電圧ＶＤＤよりもかなり大きな電圧ＶＤＤＶのピーク・ブースト値を生成する。ブースト電圧ＶＤＤＶを提供する特定の技法については図２〜８を参照して後に説明する。仮想電源／ブースト回路１２０は一般に、例示的な論理ゲート１１２、ラッチ１１４およびメモリ１１６に供給される電圧の値が性能に関して最もクリティカルな特定の時刻に出力電圧ＶＤＤＶのブーストされた部分値を合わせるように、電圧ＶＤＤＶを発生させる。このことは、仮想電源／ブースト回路１２０に供給する静的電源電圧ＶＤＤの静的値を低下させることを可能にする。出力電圧ＶＤＤＶのブーストされた部分は一般に、クロック信号ｌｃｋ０、ｌｃｋ１、ｌｃｋ２によって静的または動的評価が開始される前のセットアップ期間（set-up interval）に配置される。ｌｃｋ０、ｌｃｋ１、ｌｃｋ２およびブースト・クロックｂｏｏｓｔのタイミングが瞬時周波数、電圧ならびに他の環境および回路条件に対して最適化されるように、プログラマブル・タイミング・ブロック１２２は、バッファ／インバータとセレクタとによって形成されたタップ付き遅延線（tapped delay line）１２８を含む。しかしながら、図１に示された集積回路１１０は単なる例であり、その代わりに固定クロック・バッファ・チェーンを使用することもできる。ラッチ、メモリおよび論理をそれらのタイミング・ルールに従ってブーストするため、一実施形態では、ブースト・ブロック１２０に到来する信号（ブースト）を、異なる程度にバッファリングすることができる。したがって、このブースト・レベルは、適切なタイミング・ルールに従って送達される。
次に図２を参照すると、本発明の一実施形態に従って、仮想電源／ブースト回路２００の第１の例が示されている。仮想電源／ブースト回路２００は、図１の集積回路１１０の仮想電源／ブースト回路１２０を実装する目的に使用することができる。図２の例には、メモリ・セルのアレイ２９０を有する仮想電源／ブースト回路２００が示されており、アレイ２９０は、電圧Ｖｄｄｖによって給電され、ワード線（Ｗｌ＿０からＷｌ＿ｎ）およびビット線（ｂｌｃ０からｂｌｔ０）によって制御される。仮想電源／ブースト回路２００は、第１のトランジスタＰ１および第２のブースト・トランジスタＮ１を含む。ブースト・トランジスタＮ１はｎ型ＦｉｎＦＥＴによって実装され、そのゲートは、「ＩＮ」信号（本明細書では相互に交換可能に「ブースト」信号とも呼ばれる）によって制御される。ｎ型ＦｉｎＦＥＴは、大きなゲート−ボディ容量結合を有し、このような用途に対して有利である。待機時、「ＩＮ」は「Ｌｏｗ」であり、したがって仮想アレイ供給電圧「Ｖｄｄｖ」は「Ｖｄｄ」にある。そのドレインおよびソースがともに「Ｖｄｄ」にあるとき、ブースタｎＦＥＴ Ｎ１の完全に空乏化したボディも「Ｖｄｄ」にある。仮想電源／ブースト回路２００はさらに、これらのトランジスタ（Ｐ１およびＮ１）とメモリ・セル（図示せず）の間にインダクタＬ１を含む。インダクタＭＬ１は、磁性材料でできているかもしくは磁性材料を含んでいるか、またはその両方である（本明細書では相互に交換可能に「磁性インダクタ」ＭＬ１と呼ばれる）。
読出し操作の間、「ＩＮ」信号は「Ｈｉｇｈ」に上昇し、したがってトランジスタＰ１をオフにする。ゲート信号「ＩＮ」のこの上昇は、ブースタ・トランジスタＮ１のフローティング・ボディに容量結合され、したがってボディ電位をＶＤＤよりもかなり高いレベルにする。
そのため、ブースタ・トランジスタＮ１のソース・ノード（仮想アレイ電源ノードである）は、ボディ−ソース静電容量によって容量結合される。
磁性インダクタＭＬは、最初にセル電源（cell supply）を落ち込ませ、次いで供給電圧を上昇させることによって、ブーストされた電源（boosted supply）を共振させ、書込み能力を助ける。
図３を参照すると、本発明の一実施形態に従って、図２に示された仮想電源／ブースト回路２００の第１の例が、異なる表現３００を使用して描かれている。異なる表現３００は、図２のＮ１およびＰ１を一対のインバータ３８１（相互に交換可能に「ブースタ」とも呼ばれる）として示しており、さらに磁性インダクタＭＬ１を含む。具体的には、このブースタおよび磁性インダクタＭＬ１は、図１に描かれたゲート１１２、ラッチ１１４およびメモリ１１６に関して示されている。共振強磁性ブースタ・インダクタである磁性インダクタＭＬ１は、Ｎ１の出力と仮想電源／ブースト回路２００の出力「ＯＵＴ」（Ｖｄｄｖ）の間に接続されている。磁性インダクタＭＬ１は、２重電源（dual supply）を排除すべく、ブーストされた電源をブーストし、共振させるのを助ける。
図４を参照すると、本発明の一実施形態に従って、図２に示された仮想電源／ブースト回路２００の第１の例が、異なる表現４００を使用して描かれている。異なる表現４００は、動的内部電源ノード１０５に接続された全てのデバイス（例えばゲート、ラッチ、メモリ）の分路静電容量ＣＳＨＵＮＴ、および任意選択で仮想電源／ブースト回路に含めることができる追加の静電容量Ｃ１を示している。したがって、以下の説明は、ＣＳＨＵＮＴおよびＣ１に関してなされる。
第１のトランジスタＰ１は、ブースト・クロックｂｏｏｓｔがデアサート（de-assert）されているとき、すなわちこの例では低電圧状態にあるときに、出力仮想電源電圧ＶＤＤＶを静的電源電圧ＶＤＤの値にクランプする。第２のブースト・トランジスタＮ１のボディは当初、入力クロック信号ｂｏｏｓｔがデアサートされているときに静的電源電圧ＶＤＤの値を有する。ブースト・クロックｂｏｏｓｔの立ち上がりエッジは、ブースト・トランジスタＮ１のゲートを介して磁性インダクタＭＬ１の端子に容量結合され、この端子は、ブースト・トランジスタＮ１がオンになったときに第１トランジスタＰ１およびブースト・トランジスタＮ１を動的内部電源ノード１０５に結合する。ブースト・クロックｂｏｏｓｔの立ち上がりエッジの前に磁性インダクタＭＬ１を流れる電流はゼロであり、ブースト・トランジスタＮ１のボディは静的電源電圧ＶＤＤの値にあるため、ブースト・クロックｂｏｏｓｔのエッジが磁性インダクタＭＬ１を介して動的内部電源ノード１０５に結合されると、磁性インダクタＭＬ１を流れる電流は急速に増大し、それによって動的内部電源ノード電圧ＶＤＤＶが上昇し、波形は、磁性インダクタＭＬ１の直列共振周波数と静電容量ＣＳＨＵＮＴおよび静電容量Ｃ１との組合せによって制御される。しかしながら、ブースト・トランジスタＮ１もオンになっており、さらに、分路静電容量ＣＳＨＵＮＴは、動的内部電源ノード１０５に接続されたデバイスの漏れおよび有効電流と並列であるため、全体の静電容量との磁性インダクタＭＬ１の共振挙動は減衰され、ブースト・トランジスタＮ１の導通は、動的内部電源ノード電圧ＶＤＤＶが静的電源電圧ＶＤＤよりも大幅に低下することを防ぐように機能する。一般に、内部電源ノード電圧ＶＤＤＶはＶＤＤ−ＶＴよりも低くなるべきではない。ＶＴはブースト・トランジスタＮ１のしきい電圧である。
次に図５を参照すると、本発明の一実施形態に従って、仮想電源／ブースト回路５００の第２の例が示されている。仮想電源／ブースト回路５００は、図１の集積回路１１０の仮想電源／ブースト回路１２０を実装する目的に代替として使用することができる。この例は、図３と類似の表現を使用して（すなわち図１に描かれたゲート１１２、ラッチ１１４およびメモリ１１６に関して）描かれている。仮想電源／ブースト回路５００は図３の仮想電源／ブースト回路３００と類似しており、そのため、以下では、仮想電源／ブースト回路５００と仮想電源／ブースト回路３００の間の相違だけを説明する。仮想電源／ブースト回路５００では、磁性インダクタＭＬ１を横切って（磁性インダクタＭＬ１と並列に）相互接続コンデンサＣ２が追加されている。ＩＮ０を動的に変化させ、ＩＮ０がｈｉｇｈになると、ＶＤＤＶは供給電圧よりも高い値に結合し、その電圧をよりいっそう押し上げまたはブーストする。したがって、相互接続コンデンサＣ２はブースト・コンデンサの働きをする。
図６を参照すると、本発明の一実施形態に従って、図５に示された仮想電源／ブースト回路５００の第２の例が、異なる表現６００を使用して描かれている。異なる表現６００は、動的内部電源ノード１０５に接続された全てのデバイス（例えばゲート、ラッチ、メモリ）の分路静電容量ＣＳＨＵＮＴ、および任意選択で仮想電源／ブースト回路に含めることができる追加の静電容量Ｃ１を示している。図５と同様に、磁性インダクタＭＬ１を横切って（磁性インダクタＭＬ１と並列に）相互接続コンデンサＣ２が追加されている。
次に図７を参照すると、本発明の一実施形態に従って、仮想電源／ブースト回路７００の第３の例が示されている。仮想電源／ブースト回路７００は、図１の集積回路１１０の仮想電源／ブースト回路１２０を実装する目的に代替として使用することができる。仮想電源／ブースト回路７００は図３の仮想電源／ブースト回路３００と類似しており、そのため、以下では、仮想電源／ブースト回路７００と仮想電源／ブースト回路３００の間の相違だけを説明する。仮想電源／ブースト回路７００では、磁性インダクタＭＬ１が、電源電圧Ｖｄｄとブースタ３８９の出力（すなわち仮想電源／ブースト回路７００の出力「ＯＵＴ」（Ｖｄｄｖ））との間に接続されている。したがって、磁性インダクタＭＬ１の１つの端子とＦｉｎＦＥＴ Ｎ１のソースおよびドレインは電圧Ｖｄｄに共通して接続され、磁性インダクタＭＬ１のもう一方の端子は、電圧Ｖｄｄｖ（動的内部電源ノード１０５）に接続される。
図８を参照すると、本発明の一実施形態に従って、図７に示された仮想電源／ブースト回路７００の第３の例が、異なる表現８００を使用して描かれている。異なる表現８００は、動的内部電源ノード１０５に接続された全てのデバイス（例えばゲート、ラッチ、メモリ）の分路静電容量ＣＳＨＵＮＴ、および任意選択で仮想電源／ブースト回路に含めることができる追加の静電容量Ｃ１を示している。図６と同様に、磁性インダクタＭＬ１は、電源電圧Ｖｄｄとブースタ３８９の出力（すなわち仮想電源／ブースト回路７００の出力「ＯＵＴ」（Ｖｄｄｖ））との間に接続されている。
図９を参照すると、本発明の一実施形態に従って、同期論理回路および他の回路用の共振仮想電源ブースタであって、オンチップ統合磁性インダクタを使用する共振仮想電源ブースタを形成するための例示的な方法９００のブロック図が示されている。
ステップ９１０で、標準フロント・エンド・オブ・ライン（ＦＥＯＬ）ＣＭＯＳを製造する。
ステップ９２０で、標準ミドル・オブ・ライン（ＭＯＬ）を製造する。
ステップ９３０で、インダクタへのコンタクトを含むバック・エンド・オブ・ライン（ＢＥＯＬ）を製造する。
ステップ９４０で、誘電体絶縁層を堆積させる。
ステップ９５０で、磁性インダクタを製造する。
図１０を参照すると、本発明の一実施形態に従って、例えば半導体ＩＣの論理設計、シミュレーション、試験、レイアウトおよび製造において使用される例示的な設計フロー１０００が示されている。設計フロー１０００は、上で説明し、図１〜８に示した設計構造もしくはデバイスまたはその両方の論理的に等価の表現または他の態様で機能的に等価の表現を生成するために設計構造またはデバイスを処理するためのプロセス、機械もしくは機構、またはこれらの組合せを含む。データ処理システム上で実行されまたは他の態様で処理されたときに、ハードウェア構成要素、回路、デバイスまたはシステムの論理的、構造的もしくは機械的に等価の表現またはその他の態様で機能的に等価の表現を生成するデータもしくは命令またはその両方を含めるために、設計フロー１０００によって処理もしくは生成された設計構造、または設計フロー１０００によって処理され生成された設計構造を、機械可読の伝送媒体または記憶媒体上にコード化することができる。機械は、限定はされないが、回路、構成要素、デバイスまたはシステムの設計、製造またはシミュレーションなどのＩＣ設計プロセスで使用される任意の機械を含む。例えば、機械は、リソグラフィ機械、マスクを生成するための機械もしくは機器（例えばｅビーム・ライタ）またはその両方、設計構造をシミュレートするためのコンピュータもしくは機器、製造もしくは試験プロセスで使用される任意の装置、あるいは設計構造の機能的に等価の表現を任意の媒体にプログラムするための任意の機械（例えばプログラマブル・ゲート・アレイをプログラムするための機械）を含むことができる。
設計フロー１０００は、設計されている表現のタイプに応じて変化することができる。例えば、特定用途向け集積回路（ＡＳＩＣ）を構築するための設計フロー１０００が、標準構成要素を設計するための設計フロー１０００、または設計をプログラマブル・アレイ、例えばＡｌｔｅｒａ Ｉｎｃ．またはＸｉｌｉｎｘ，Ｉｎｃ．によって提供されているプログラマブル・ゲート・アレイ（ＰＧＡ）もしくはフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）にインスタンス化するための設計フロー１０００とは異なることがある。
図１０は、設計プロセス１０１０によって処理されることが好ましい入力設計構造１０２０を含む、このような多数の設計構造を示す。入力設計構造１０２０は、ハードウェア・デバイスの論理的に等価の機能表現を生成するために設計プロセス１０１０によって生成および処理される論理的シミュレーション設計構造とすることができる。それに加えてまたはその代わりに、入力設計構造１０２０は、設計プロセス１０１０によって処理されたときにハードウェア・デバイスの物理構造の機能表現を生成するデータもしくはプログラム命令またはその両方を含むこともできる。機能設計特徴を表現しているのか、もしくは構造設計特微を表現しているのか、またはその両方であるのかに関わらず、コア開発者／設計者によって実施されているものなどの電子計算機援用設計（electronic computer-aided design：ＥＣＡＤ）を使用して、入力設計構造１０２０を生成することができる。機械可読のデータ伝送、ゲート・アレイまたは記憶媒体上にコード化されているとき、入力設計構造１０２０は、例えば図１〜８に示されたものなどの電子構成要素、回路、電子もしくは論理モジュール、装置、デバイスまたはシステムをシミュレートし、あるいはそれらを他の手法で機能的に表現するために、設計プロセス１０１０内の１つまたは複数のハードウェア・モジュールもしくはソフトウェア・モジュールまたはその両方によってアクセスおよび処理することができる。そのため、入力設計構造１０２０は、設計またはシミュレーション・データ処理システムによって処理されたときに、回路または他のレベルのハードウェア論理設計を機能的にシミュレートし、または他の手法で表現する、人間もしくは機械またはその両方が読むことができるソース・コード、コンパイル済みの構造、ならびにコンピュータ実行可能コード構造を含む、ファイルまたは他のデータ構造を含むことができる。このようなデータ構造は、ＶｅｒｉｌｏｇおよびＶＨＤＬなどのより低いレベルのＨＤＬ設計言語、またはＣもしくはＣ＋＋などのより高いレベルの設計言語、あるいはその両方に準拠し、もしくはそのような言語と両立し、またはその両方である、ハードウェア記述言語（hardware-description language：ＨＤＬ）設計エンティティまたは他のデータ構造を含むことができる。
設計プロセス１０１０は、図１〜８に示された構成要素、回路、デバイスまたは論理構造の設計／シミュレーション機能等価物を合成し、変換し、または他の手法で処理して、入力設計構造１０２０などの設計構造を含むことができるネットリスト（Netlist）１０８０を生成するためのハードウェア・モジュールもしくはソフトウェア・モジュール、またはその両方を使用し、それらを含むことが好ましい。ネットリスト１０８０は例えば、集積回路設計内の他の要素および他の回路への接続を記述するワイヤ、個別構成要素、論理ゲート、制御回路、１０１０のデバイス、モデルなどのリストを表す、コンパイルされたデータ構造、または他の手法で処理されたデータ構造を含むことができる。ネットリスト１０８０は、デバイスの設計仕様およびパラメータに応じてネットリスト１０８０が１回または数回再合成される反復プロセスを使用して合成することができる。本明細書に記載された他の設計構造タイプと同様に、ネットリスト１０８０を、機械可読データ記憶媒体上に記録すること、またはプログラマブル・ゲート・アレイにプログラムすることができる。この媒体は、磁気もしくは光学ディスク・ドライブ、プログラマブル・ゲート・アレイ、コンパクト・フラッシュまたは他のフラッシュ・メモリなどの不揮発性記憶媒体とすることができる。それに加えてまたはその代わりに、この媒体を、システム・メモリもしくはキャッシュ・メモリ、バッファ空間、または、インターネットもしくは他の適当なネットワーキング手段を介してデータ・パケットがその上で伝送され、中間位置で記憶され得る電気伝導性もしくは光伝導性のデバイスおよび材料とすることもできる。
設計プロセス１０１０は、ネットリスト１０８０を含むさまざまな入力データ構造タイプを処理するためのハードウェアおよびソフトウェア・モジュールを含むことができる。このようなデータ構造タイプは例えば、ライブラリ要素１０３０内に存在することができ、所与の製造技術（例えばさまざまな技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）に対する、モデル、レイアウトおよび記号表現を含む、共通して使用される一組の要素、回路およびデバイスを含むことができる。データ構造タイプはさらに、設計仕様１０４０、特性評価データ１０５０、検証データ１０６０、設計ルール１０７０および試験データ・ファイル１０８５を含むことができ、試験データ・ファイル１０８５は、入力試験パターン、出力試験結果および他の試験情報を含むことができる。設計プロセス１０１０はさらに、例えば、応力分析、熱分析、機械的事象シミュレーション、プロセス・シミュレーション、例えばキャスティング、成形およびダイ・プレス成形などの操作に対するプロセス・シミュレーションなどの標準機械設計プロセスを含むことができる。機械設計分野の技術者は、本発明の範囲および思想を逸脱しない、設計プロセス１０１０で使用される可能な機械設計ツールおよび用途の範囲を理解することができる。設計プロセス１０１０はさらに、タイミング分析、検証、設計ルール確認、位置およびルート操作などの標準回路設計プロセスを実行するためのモジュールを含むことができる。
入力設計構造１０２０を、図示された支援データ構造の一部また全部と一緒に、（適用可能な場合には）追加の機械設計またはデータとともに処理して、第２の設計構造１０９０を生成するために、設計プロセス１０１０は、ＨＤＬコンパイラおよびシミュレーション・モデル構築ツールなどの論理および物理設計ツールを使用し、それらのツールを含む。設計構造１０９０は、機械デバイスおよび構造のデータ（例えばＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ ＸＴ、ＪＴ、ＤＲＧ、またはこのような機械設計構造を記憶もしくはレンダリングするのに適した他の形式で記憶された情報）の交換に使用されるデータ形式（data format）で、記憶媒体またはプログラマブル・ゲート・アレイ上に存在する。入力設計構造１０２０と同様に、設計構造１０９０も、伝送またはデータ記憶媒体上に存在し、ＥＣＡＤシステムによって処理されたときに、図１〜８に示された本発明の実施形態のうちの１つまたは複数の実施形態の論理的に等価の形態または他の態様で機能的に等価の形態を生成する、１つまたは複数のファイル、データ構造または他のコンピュータ・コード化データもしくは命令を含むことが好ましい。１つの実施形態では、設計構造１０９０が、図１〜８に示されたデバイスを機能的にシミュレートするコンパイルされた実行可能ＨＤＬシミュレーション・モデルを含んでよい。
設計構造１０９０はさらに、集積回路のレイアウト・データの交換に使用されるデータ形式、または記号的データ形式（例えばＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、またはこのような設計データ構造を記憶するのに適した他の形式で記憶された情報）、あるいはその両方を使用することができる。設計構造１０９０は、例えば記号的データ、マップ・ファイル、試験データ・ファイル、設計内容ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属レベル、バイア、形状、製造ライン内の経路指定のためのデータ、ならびに上で説明し、図１〜８および１２〜２１に示したデバイスまたは構造を生成するために製造業者またはその他の設計者／開発者が必要とするその他のデータなどの情報を含むことができる。設計構造１０９０は次いで段階１０９５に進むことができ、そこで設計構造１０９０は例えば、テープアウト（tape-out）に進み、製造に対してリリースされ、マスク・ハウスに対してリリースされ、別の設計ハウスに送られ、顧客に戻される、等が行われる。
図１１を参照すると、本発明の一実施形態に従って、図３の仮想電源／ブースト回路３００内における波形が示されている。時刻ｔ０に、ブースト・クロックｂｏｏｓｔが立ち上がり、トランジスタＰ１をオフにする。それによってインダクタＬ１の両端間の電圧が上昇する。ブースト・クロックｂｏｏｓｔはさらに、ブースト・トランジスタＮ１のゲートを介してブースト・トランジスタＮ１のソースに結合する。このことは、動的内部電源ノード電圧ＶＤＤＶの電圧上昇にさらに寄与する。次のサイクルの時刻ｔ１においてブースト・クロックｂｏｏｓｔがアサートされると、インダクタＬ１が、動的内部電源ノード電圧ＶＤＤＶをトランジスタＰ１のソースから分離しているため、トランジスタＰ１のソース端子およびブースト・トランジスタＮ１のソースは静的電源電圧ＶＤＤにクランプされ、その間に、動的内部電源ノード電圧ＶＤＤＶは、正弦波の形状をたどり続け、ブースト・クロック信号ブーストの次のデアサーションの直前にピークに達する。図１１に示されているように、時刻ｔ２に、ブースト・クロックｂｏｏｓｔがデアサートされたとき、動的内部電源ノード電圧ＶＤＤＶは、静的電源電圧ＶＤＤよりもかなり大きく、ブースト・クロックｂｏｏｓｔがデアサートされたときを評価する動的回路のためのセットアップ時間を、１つの期間の間、保証するのに十分であった。一例として、立ち下がりエッジを介して回路ブロックの評価を制御するディジタル回路クロックｄｌｃｋが示されている。ブースト電圧が、静的電源電圧ＶＤＤのより低い値において達成されるであろう性能、すなわちブースト回路３００なしで達成されるであろう性能よりも性能を向上させるクリティカルなタイミング期間の間、動的内部電源ノード電圧ＶＤＤＶがブースト値を有するようにすべく、ブースト・クロックｂｏｏｓｔのタイミングが、（メモリ記憶またはメモリ読出しを含む）論理回路の状態評価を制御する別のクロックに対してどのように制御されるのかを示すために、例示的なセットアップ期間ｔＳＵが示されている。仮想電源／ブースト回路３００が、動的内部電源ノード電圧ＶＤＤＶのタイミング調整された増大を提供するだけでなく、この増大を生み出すのに必要なエネルギーが、ブースト・クロックｂｏｏｓｔのアサーションの前の時間の間、インダクタＬ１に蓄積され、ブースト・クロックｂｏｏｓｔの次のデアサーション、すなわち次の評価の前に、動的内部電源ノード電圧ＶＤＤＶの次のピークを生成するのを助けるために使用される。このエネルギーは、動的内部電源ノード１０５に接続された全てのデバイスの大きな分路静電容量ＣＳＨＵＮＴのため、かなり大きくなる。
図１２〜２１は、本発明の一実施形態に従って、仮想電源／ブースト回路を製造するための例示的な方法１２００を示す。方法１２００に関しては、例示のため、ある種の材料が指定されている。しかしながら、本発明は、記載された材料だけに限定されるものではなく、したがって、本発明の思想を維持しつつ、他の材料を使用することもできることを理解すべきである。本明細書に提供された本発明の教示が与えられれば、使用することができる他の材料は、当業者によって容易に理解される。
図１２を参照すると、ステップ１２０５で、ウェーハ基板１３０１を用意する。
図１３を参照すると、ステップ１２１０で、回路用のフロント・エンド・オブ・ライン（ＦＥＯＬ）／バック・エンド・オブ・ライン（ＢＥＯＬ）層１３０２を形成し、ＦＥＯＬ／ＢＥＯＬ層１３０２内に共振クロック回路１３０３を形成する。
図１４を参照すると、ステップ１２１５で、磁性インダクタを追加するためのシーケンスを処理する。一実施形態では、ステップ１２１５が例えば、低ｋの層またはＳｉＯ２誘電体１３０４を追加することを含むことができる。
図１５を参照すると、ステップ１２２０で、磁性インダクタを追加するためのシーケンスの処理を継続する。一実施形態では、ステップ１２２０が例えば、従来のリソグラフィおよびエッチング、ならびに続く金属充填および化学機械研磨によって、下部ワイヤ・レベル１３０５を形成することを含むことができる。
図１６を参照すると、ステップ１２２５で、磁性インダクタを追加するためのシーケンスの処理を継続する。一実施形態では、ステップ１２２５が例えば、積層磁性材料１３０６を堆積させることを含むことができる。一実施形態では、積層磁性材料１３０６が、磁性材料ＦｅＴａＮもしくはＦｅＮｉもしくはＦｅＡｌＯまたはこれらの組合せを含むコバルト（Ｃｏ）であって、限定はされないが二酸化シリコンもしくは窒化シリコンまたはその両方を含む誘電体材料と積層されたコバルト（Ｃｏ）からなる。
図１７を参照すると、ステップ１２３０で、磁性インダクタを追加するためのシーケンスの処理を継続する。一実施形態では、ステップ１２３０が例えば、磁性材料にパターンを形成することを含むことができる。一実施形態では、磁性材料のパターン形成が例えば、酸化物ハード・マスク１３０７およびフォトリソグラフィ・プロセスを使用してレジスト像１３０８を形成することを含むことができる。
図１８を参照すると、ステップ１２３５で、磁性インダクタを追加するためのシーケンスの処理を継続する。一実施形態では、ステップ１２３５が例えば、磁性材料にさらにパターンを形成することを含むことができる。一実施形態では、磁性材料のパターン形成が例えば、酸化物ハード・マスク１３０７およびフォトリソグラフィ・プロセスをさらに使用することを含むことができる。
図１９を参照すると、ステップ１２４０で、磁性インダクタを追加するためのシーケンスの処理を継続する。一実施形態では、ステップ１２４０が例えば、誘電体１３０８を堆積させることおよび平坦化することを含むことができる。
図２０を参照すると、ステップ１２４５で、磁性インダクタを追加するためのシーケンスの処理を継続する。一実施形態では、ステップ１２４５が例えば、コンタクト１３０９を含むコンタクト・レベルを形成することを含むことができる。
図２１を参照すると、ステップ１２５０で、磁性インダクタを追加するためのシーケンスの処理を継続する。一実施形態では、ステップ１２５０が例えば、上部ワイヤ・レベル１３１０を形成することを含むことができる。一実施形態では、上部ワイヤ・レベル１３１０が、上部誘電体１３１０Ａを堆積させ、従来のリソグラフィおよびエッチングを実行することによって形成される。その結果形成された誘電体トレンチにライナ、シードおよび極板金属（これらはひとまとめにして図参照符号１３１０Ｂによって示されている）が充填され、次いで、この金属が、誘電体１３１０Ａの上面まで平坦化される。
本発明の諸態様は、例示的な所与のアーキテクチャに関して説明されるが、本発明の諸態様の範囲内で、他のアーキテクチャ、構造、基板材料ならびにプロセス特徴およびプロセス・ステップを変更することができることを理解すべきである。
層、領域または基板などの１つの要素が別の要素「上に」ある、または別の要素「の上に」あると書かれているとき、その要素はその別の要素上に直接にあることがあり、または介在要素が存在することもあることも理解される。それに対して、１つの要素が別の要素「上に直接に」または「の上に直接に」あると書かれているとき、介在要素は存在しない。１つの要素が別の要素に「接続されている」または「結合されている」と書かれているとき、その要素はその別の要素に直接に接続もしくは結合されていることがあり、または介在要素が存在することもあることも理解される。それに対して、１つの要素が別の要素に「直接に接続されている」または「直接に結合されている」と書かれているとき、介在要素は存在しない。
本発明の実施形態は、集積回路チップの設計を含むことができ、その設計は、グラフィカル・コンピュータ・プログラミング言語で作成することができ、コンピュータ記憶媒体（例えばディスク、テープ、物理ハード・ドライブまたは仮想ハード・ドライブ、例えば記憶アクセス・ネットワーク内の仮想ハード・ドライブ）に記憶することができる。設計者が、チップを製造せず、またはチップを製造するために使用されるフォトリソグラフィ・マスクを製造しない場合、設計者は、物理的手段によって（例えば設計を記憶した記憶媒体のコピーを提供することによって）、または電子的に（例えばインターネットを介して）、作成した設計を、このようなエンティティに直接にまたは間接的に送ることができる。記憶された設計は次いで、フォトリソグラフィ・マスクの製造のために適切な形式（例えばＧＤＳＩＩ）に変換される。フォトリソグラフィ・マスクは通常、ウェーハ上に形成される当該チップ設計の多数のコピーを含む。フォトリソグラフィ・マスクは、エッチングまたは他の手法で処理するウェーハのエリア（もしくはウェーハ上の層またはその両方）を画定するために利用される。
本明細書に記載された方法を、集積回路チップの製造において使用することができる。製造者は、その結果として製造された集積回路チップを、未加工ウェーハの形態で（すなわちパッケージ化されていない多数のチップを有する単一のウェーハとして）、裸のダイとして、またはパッケージ化された形態で配布することができる。この最後のケースでは、単一のチップ・パッケージ（例えばマザーボードに貼付されたリードを有するプラスチック担体または他のより高レベルの担体）内、またはマルチチップ・パッケージ（例えば表面相互接続もしくは埋込み相互接続またはその両方を有するセラミック担体）内にチップが取り付けられる。いずれにせよ、このチップは、（ａ）マザーボードなどの中間製品の部分または（ｂ）最終製品の部分として、他のチップ、個別回路要素もしくは他の信号処理デバイス、またはこれらの任意の組合せと統合される。この最終製品は、玩具および他のローエンド用途から、ディスプレイ、キーボードまたは他の入力デバイスおよび中央処理装置を有する先進のコンピュータ製品までにわたる、集積回路チップを含む任意の製品であることができる。
材料化合物は、記載された要素、例えばＳｉＧｅに関して説明されることも理解すべきである。これらの化合物は、その化合物内の元素を異なる割合で含む。例えば、ＳｉＧｅはＳｉｘＧｅ１−ｘを含み、ここでｘは１以下である、等である。加えて、他の元素を化合物内に含むこともでき、それらの元素は、本発明の原理に従って依然として機能することができる。加えて、その化合物に他の元素を含めることもでき、それらの元素は、本発明の原理に従って依然として機能することができる。本明細書では、追加の元素を含む化合物を合金と呼ぶ。
本明細書において、「１つの実施形態」または「一実施形態」、およびこれらの表現の異形表現が使用されているとき、このことは、その実施形態に関連して記載された特定の特徴、構造、特性などが少なくとも１つの実施形態に含まれることを意味する。したがって、句「１つの実施形態では」または「一実施形態では」の出現、および本明細書のさまざまな位置に現れる他の異形表現は、それらの全てが必ず同じ実施形態を指しているというわけではない。
例えば「Ａ／Ｂ」、「ＡもしくはＢまたはその両方」および「ＡとＢのうちの少なくとも１つ」の場合のような、以下での「／」、「〜もしくは〜またはその両方」および「〜のうちの少なくとも１つ」のうちのいずれかの使用は、列挙された１番目の選択肢（Ａ）だけの選択、または列挙された２番目の選択肢（Ｂ）だけの選択、または両方の選択肢（ＡおよびＢ）の選択を包含することが意図されているものと理解されたい。別の例として、「Ａ、ＢもしくはＣまたはこれらの組合せ」および「Ａ、ＢおよびＣのうちの少なくとも１つ」の場合、このような言い回しは、列挙された１番目の選択肢（Ａ）だけの選択、または列挙された２番目の選択肢（Ｂ）だけの選択、または列挙された３番目の選択肢（Ｃ）だけの選択、または列挙された１番目および２番目の選択肢（ＡおよびＢ）だけの選択、または列挙された１番目および３番目の選択肢（ＡおよびＣ）だけの選択、または列挙された２番目および３番目の選択肢（ＢおよびＣ）だけの選択、または全ての３つの選択肢（ＡおよびＢおよびＣ）の選択を包含することが意図されている。本技術分野の技術者および関連技術分野の技術者には容易に分かることだが、このことは、列挙されたアイテムと同じ数のアイテムにまで拡張することができる。
本明細書で使用される用語は、特定の実施形態を説明することだけが目的であり、それらの用語が例示的な実施形態を限定することは意図されていない。本明細書で使用されるとき、単数形の「ａ」、「ａｎ」および「ｔｈｅ」は、そうでないことが文脈から明らかである場合を除き、複数形も含むことが意図されている。また、本明細書で使用されたとき、用語「備える（comprises）」、「備えている（comprising）」、「含む（includes）」もしくは「含んでいる（including）」、またはこれらの組合せは、明示された特徴、整数、ステップ、動作、要素もしくは構成要素またはそれらの組合せの存在を指定するが、その他の１つもしくは複数の特徴、整数、ステップ、動作、要素、構成要素もしくはこれらのグループまたはこれらの組合せの存在または追加を排除しないことが理解される。
説明を容易にするため、図に示された別の要素または特徴に対する１つの要素または特徴の関係を記述するために、「の下方（beneath）」、「よりも下（below）」、「下部（lower）」、「よりも上（above）」、「上部（upper）」などの空間に関する相対的な用語が本明細書において使用されることがある。空間に関するこれらの相対的な用語は、図に描かれた向きに加えて、装置の使用または操作の異なる向きを包含することが意図されていることが理解される。例えば、図に示された装置が裏返された場合、別の要素または特徴の「下方に」または「下に」にあると記載された要素は、その別の要素または特徴「よりも上」にあることになる。したがって、用語「よりも下」は、上方と下方の両方の向きを包含しうる。これとは異なる向き（９０度回転させた向きまたはその他の向き）に装置が配置されることもあり、その場合、本明細書で使用される空間に関する相対的な用語はそれに応じて解釈することができる。それに加えて、層が、２つの層「の間に」あると書かれているときには、その層は２つの層の間の唯一の層であることがあり、または１つもしくは複数の介在層が存在することもあることも理解される。
本明細書では、さまざまな要素を説明するために第１、第２などの用語が使用されることがあるが、それらの要素は、これらの用語によって限定されるものではないことが理解される。それらの用語は、１つの要素を別の要素から区別するためだけに使用される。したがって、本発明の範囲から逸脱することなく、下で論じられる第１の要素が第２の要素と呼ばれることがある。
システムおよび方法の好ましい実施形態（これらの実施形態は例示目的であることが意図されており、限定を目的としたものではない）を説明したが、上記の教示を考慮して、当業者は、修正および変更を加えることができることに留意されたい。したがって、添付の特許請求項によって概要が示された本発明の範囲に含まれる変更を、開示された特定の実施形態に実施することができることを理解すべきである。このように、本発明の諸態様を、特許法が要求する詳細（details）および特殊性（particularity）とともに説明したが、請求し、特許証による保護を要望するものは、添付の特許請求項に記載されている。

Claims (18)

  1. 他の一群の回路の動的内部電源ノードに供給電圧を提供するための回路であって、
    一定の電源電圧を供給する静的電源に並列に結合された異なるチャネル型の第１のトランジスタおよび第２のトランジスタと、
    前記第１のトランジスタと前記第２のトランジスタの間の共通ノードに接続された第１の端子および前記動的内部電源ノードに接続された第２の端子を有する磁性インダクタであり、前記動的内部電源ノードに結合された少なくとも１つの静電容量と共振することにより、前記動的内部電源ノードに、前記一定の電源電圧の大きさよりも大きな大きさを有するブースト電圧を供給する、前記磁性インダクタと
    を備える、回路。
  2. 他の一群の回路の動的内部電源ノードに供給電圧を提供するための回路であって、
    並列に結合された異なるチャネル型の第１のトランジスタおよび第２のトランジスタであり、前記動的内部電源ノードに接続された端子および実質的に一定の電源電圧を供給する静的電源に接続された別の端子をそれぞれが有する、前記第１のトランジスタおよび前記第２のトランジスタと、
    前記静的電源に接続された第１の端子および前記動的内部電源ノードに接続された第２の端子を有する磁性インダクタであり、前記動的内部電源ノードに結合された少なくとも１つの静電容量と共振することにより、前記動的内部電源ノードに、前記一定の電源電圧の大きさよりも大きな大きさを有するブースト電圧を供給する、前記磁性インダクタと
    を備える、回路。
  3. 他の一群の回路の動的内部電源ノードに供給電圧を提供するための回路であって、
    並列に結合された異なるチャネル型の第１のトランジスタおよび第２のトランジスタであり、一定の電源電圧を供給する静的電源に接続された非ゲート端子および前記第１のトランジスタと前記第２のトランジスタの間の共通ノードに接続された別の非ゲート端子をそれぞれが有し、前記第１のトランジスタのゲートおよび前記第２のトランジスタの２つのゲートがブースト・クロックに接続された、前記第１のトランジスタおよび前記第２のトランジスタと、
    前記第１のトランジスタと前記第２のトランジスタの間の前記共通ノードに接続された第１の端子および前記動的内部電源ノードに接続された第２の端子を有する磁性インダクタであり、前記ブースト・クロックの位相に応答して、前記動的内部電源ノードに結合された少なくとも１つの静電容量と共振することにより、前記動的内部電源ノードに、前記一定の電源電圧の大きさよりも大きな大きさを有するブースト電圧を供給する、前記磁性インダクタと
    を備える、回路。
  4. 前記少なくとも１つの静電容量とは異なるコンデンサであり、前記コンデンサの第１の端子が、前記第１のトランジスタと前記第２のトランジスタの間の前記共通ノードに接続され、前記コンデンサの第２の端子が前記動的内部電源ノードに接続されるように、前記磁性インダクタに並列に接続された、前記コンデンサをさらに備える、請求項１または３に記載の回路。
  5. 前記他の一群の回路の中の動的論理回路に対する評価および静的論理回路に対する状態変化を制御する前記他の一群の回路の機能クロックと同期がとられたブースト・クロックの第１の位相に応答して、前記第１のトランジスタがディスエーブルされる、請求項１ないし３のいずれか一項に記載の回路。
  6. 前記ブースト・クロックの第２の位相中に前記第１のトランジスタがディスエーブルにされていることに応答して、前記磁性インダクタが前記少なくとも１つの静電容量と共振して、前記動的内部電源ノードに前記ブースト電圧を供給する、請求項５に記載の回路。
  7. 評価時間中および前記状態変化中に前記ブースト電圧を提供するために、前記動的論理回路に対する前記評価時間および前記静的論理回路に対する前記状態変化に対応するタイミングで、前記ブースト・クロックの前記第２の位相が提供される、請求項６に記載の回路。
  8. 前記第２のトランジスタが、ブースト・クロックに結合された２つのゲート端子、前記動的内部電源ノードに接続されたソース端子、および前記静的電源に接続されたドレイン端子を有する、請求項１ないし３のいずれか一項に記載の回路。
  9. 前記第１のトランジスタが、前記第２のトランジスタの前記２つのゲート端子に結合されたゲート端子、前記第２のトランジスタの前記ソース端子に接続されたソース端子、および前記第２のトランジスタの前記ドレイン端子に接続されたドレイン端子を有する、請求項８に記載の回路。
  10. 前記第２のトランジスタが、前記第１のトランジスタのゲート端子に接続された２つのゲート端子を有し、それによって、前記第２のトランジスタが、ブースト・クロックの第１の位相によってイネーブルされ、前記第２のトランジスタが、前記第１のトランジスタのソース端子に接続されたソース端子を有し、それによって、前記第１のトランジスタおよび前記第２のトランジスタが、前記磁性インダクタおよび前記少なくとも１つの静電容量を前記静的電源に結合する、請求項１に記載の回路。
  11. 前記第２のトランジスタが、前記第１のトランジスタのゲート端子に接続された２つのゲート端子を有し、それによって、前記第２のトランジスタが、ブースト・クロックの第１の位相によってイネーブルされ、前記第２のトランジスタが、前記第１のトランジスタのソース端子に接続されたソース端子を有する、請求項２に記載の回路。
  12. 前記他の一群の回路が、前記動的内部電源ノードとリターン・ノードの間に接続されており、前記少なくとも１つの静電容量が、前記他の一群の回路に由来する分路静電容量を含む、請求項１ないし３のいずれか一項に記載の回路。
  13. 前記他の回路が、論理回路、メモリ回路、および論理要素とメモリ要素の両方を有する回路からなるグループから選択された、請求項１ないし３のいずれか一項に記載の回路。
  14. 他の一群の回路の動的内部電源ノードに供給電圧を提供する集積回路を形成するための方法であって、
    一定の電源電圧を供給する静的電源に並列に結合された異なるチャネル型の第１のトランジスタおよび第２のトランジスタを形成すること、ならびに
    前記第１のトランジスタと前記第２のトランジスタの間の共通ノードに接続された第１の端子および前記動的内部電源ノードに接続された第２の端子を有するオンチップ磁性インダクタであり、前記動的内部電源ノードに結合された少なくとも１つの静電容量と共振することにより、前記動的内部電源ノードに、前記一定の電源電圧の大きさよりも大きな大きさを有するブースト電圧を供給する、前記オンチップ磁性インダクタを形成すること
    を含む、方法。
  15. 他の一群の回路の動的内部電源ノードに供給電圧を提供する集積回路を形成するための方法であって、
    並列に結合された異なるチャネル型の第１のトランジスタおよび第２のトランジスタであり、前記動的内部電源ノードに接続された端子および実質的に一定の電源電圧を供給する静的電源に接続された別の端子をそれぞれが有する、前記第１のトランジスタおよび前記第２のトランジスタを形成すること、ならびに
    前記静的電源に接続された第１の端子および前記動的内部電源ノードに接続された第２の端子を有するオンチップ磁性インダクタであり、前記動的内部電源ノードに結合された少なくとも１つの静電容量と共振することにより、前記動的内部電源ノードに、前記一定の電源電圧の大きさよりも大きな大きさを有するブースト電圧を供給する、前記オンチップ磁性インダクタを形成すること
    を含む、方法。
  16. 前記少なくとも１つの静電容量とは異なるコンデンサであり、前記コンデンサの第１の端子が、前記第１のトランジスタと前記第２のトランジスタの間の共通ノードに接続され、前記コンデンサの第２の端子が前記動的内部電源ノードに接続されるように、前記磁性インダクタに並列に接続された、前記コンデンサを形成することをさらに含む、請求項１５に記載の方法。
  17. 供給電圧を提供するための回路であって、
    一定の電源電圧を供給する静的電源に結合された第１のトランジスタおよび第２のトランジスタと、
    前記第１のトランジスタと前記第２のトランジスタの間の共通ノードに接続された第１の端子および動的内部電源ノードに接続された第２の端子を有する磁性インダクタであり、前記動的内部電源ノードに結合された少なくとも１つの静電容量と共振することにより、前記動的内部電源ノードに、前記一定の電源電圧に対するブースト電圧を供給する、前記磁性インダクタと
    を備える、回路。
  18. 供給電圧を提供する集積回路を形成するための方法であって、
    一定の電源電圧を供給する静的電源に並列に結合された第１のトランジスタおよび第２のトランジスタを形成すること、ならびに
    前記第１のトランジスタと前記第２のトランジスタの間の共通ノードに接続された第１の端子および動的内部電源ノードに接続された第２の端子を有するオンチップ磁性インダクタであり、前記動的内部電源ノードに結合された少なくとも１つの静電容量と共振することにより、前記動的内部電源ノードに、前記一定の電源電圧に対するブースト電圧を供給する、前記オンチップ磁性インダクタを形成すること
    を含む、方法。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09223799A (ja) * 1995-10-13 1997-08-26 Siliconix Inc 多重ゲートｍｏｓｆｅｔ
JP2001284533A (ja) * 2000-03-29 2001-10-12 Oki Electric Ind Co Ltd オンチップ・コイルとその製造方法
JP2006013111A (ja) * 2004-06-25 2006-01-12 Internatl Business Mach Corp <Ibm> 磁気コアを有するオンチップ・インダクタ
JP2006340476A (ja) * 2005-06-01 2006-12-14 Mitsumi Electric Co Ltd 電流共振型マルチフェーズｄｃ／ｄｃコンバータおよびその制御方法
US20170025948A1 (en) * 2015-07-23 2017-01-26 International Business Machines Corporation Resonant virtual supply booster for synchronous digital circuits having a predictable evaluate time

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8089323B2 (en) 2006-08-05 2012-01-03 Min Ming Tarng Green technology: green circuit and device designs of green chip
EP1094465A1 (de) * 1999-10-20 2001-04-25 Infineon Technologies AG Speichereinrichtung
TW511419B (en) * 2000-10-10 2002-11-21 Primarion Inc Microelectronic magnetic structure, device including the structure, and methods of forming the structure and device
JP4997122B2 (ja) * 2008-01-15 2012-08-08 株式会社リコー 電源供給回路及びその動作制御方法
JP2011049424A (ja) 2009-08-28 2011-03-10 Sony Corp 半導体デバイス
US8315123B2 (en) * 2010-12-20 2012-11-20 Arm Limited Wordline voltage control within a memory
CN102158096B (zh) * 2011-05-11 2013-11-20 南京博兰得电子科技有限公司 一种非隔离式谐振变换器
JP5888754B2 (ja) 2011-05-18 2016-03-22 国立大学法人 東京大学 集積回路装置
US9037856B2 (en) 2012-07-18 2015-05-19 Nexenta Systems, Inc. System and method for distributed deduplication of encrypted chunks
US8742817B2 (en) * 2012-08-31 2014-06-03 Advanced Micro Devices, Inc. Controlling impedance of a switch using high impedance voltage sources to provide more efficient clocking
US8960404B2 (en) 2012-10-01 2015-02-24 Jcm American Corporation Bezel assembly for data reception
TWI458242B (zh) * 2012-11-16 2014-10-21 Ind Tech Res Inst 直流轉換電路
US9692300B2 (en) 2013-03-13 2017-06-27 Schneider Electric USA, Inc. Supply regulation circuit with energy efficient digital control
US9405357B2 (en) 2013-04-01 2016-08-02 Advanced Micro Devices, Inc. Distribution of power gating controls for hierarchical power domains
CN103199593B (zh) 2013-04-26 2015-02-04 无锡中星微电子有限公司 一种充电管理电路和系统
US9135987B2 (en) * 2013-07-01 2015-09-15 Internatinal Business Machines Corporation FinFET-based boosting supply voltage circuit and method
CN103633840B (zh) * 2013-11-29 2016-06-22 华南理工大学 一种单开关高增益升压dc/dc变换器
US9563263B2 (en) 2013-12-19 2017-02-07 Intel Corporation Graphics processor sub-domain voltage regulation
JP6469999B2 (ja) 2014-09-11 2019-02-13 ローム株式会社 ブートストラップ回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09223799A (ja) * 1995-10-13 1997-08-26 Siliconix Inc 多重ゲートｍｏｓｆｅｔ
JP2001284533A (ja) * 2000-03-29 2001-10-12 Oki Electric Ind Co Ltd オンチップ・コイルとその製造方法
JP2006013111A (ja) * 2004-06-25 2006-01-12 Internatl Business Mach Corp <Ibm> 磁気コアを有するオンチップ・インダクタ
JP2006340476A (ja) * 2005-06-01 2006-12-14 Mitsumi Electric Co Ltd 電流共振型マルチフェーズｄｃ／ｄｃコンバータおよびその制御方法
US20170025948A1 (en) * 2015-07-23 2017-01-26 International Business Machines Corporation Resonant virtual supply booster for synchronous digital circuits having a predictable evaluate time

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