JP6307506B2 - 共振クロッキングモードと通常のクロッキングモードとの間の遷移 - Google Patents

Description

開示される実施形態は、集積回路内のクロック分配ネットワークに関し、より具体的には、共振クロッキングモードから通常のクロッキングモードに共振クロックネットワークを切り替えることに関する。

クロック分配ネットワークは、クロックネットワークに接続された寄生容量に少なくとも部分的に起因して、今日の最高性能のデジタル回路内の総電力消費量のかなりの部分を占める。電力消費量を減少させることは、大部分の電子回路にとって、特にモバイルアプリケーション用の回路にとって重要である。共振クロッキングは、クロック分配ネットワークと関連付けられた電力消費量を減少させるための１つの手法である。しかしながら、共振クロッキングは、多くの現在のマイクロプロセッサまたは他の集積回路システムに利用され得る幅広い周波数の全てにおいて、うまく機能しているわけではない。

いくつかの実施形態では、方法は、クロックネットワークを共振動作モードに切り替える場合に、インダクタをクロックネットワークに結合する第１の複数のスイッチを、間隔を置いてオンにすることを含む。

いくつかの実施形態では、方法は、共振動作モードからクロックネットワークを切り替える場合に、インダクタをクロックネットワークに結合する複数のスイッチを、間隔を置いてオフにすることを含む。

いくつかの実施形態では、集積回路は、インダクタと、前記インダクタをクロックネットワークに選択的に結合する第１のスイッチバンクを形成する第１の複数のスイッチと、を含む。制御論理は、クロックネットワークを共振動作モードに切り替える場合に、各スイッチを、間隔を置いてオンにする。

いくつかの実施形態では、集積回路は、インダクタと、前記インダクタをクロックネットワークに選択的に結合する複数のスイッチと、を含む。制御論理は、共振動作モードからクロックネットワークを切り替える場合に、インダクタをクロックネットワークに接続する各スイッチを、間隔を置いてオンにするように構成されている。

いくつかの実施形態では、非一時的コンピュータ可読媒体は、集積回路の機能記述を符号化するコンピュータ可読データ構造を記憶し、前記集積回路は、インダクタと、前記インダクタをクロックネットワークに選択的に結合する第１のスイッチバンクを形成する第１の複数のスイッチと、を含む。集積回路は、クロックネットワークを共振動作モードに切り替える場合に、各スイッチを、間隔を置いてオンにするように構成された制御論理をさらに含む。

開示される実施形態は、添付図面を参照することによってより良く理解することができ、その多くの目的、機能および利点が当業者に明らかになる。

共振クロッキングおよび通常のクロッキングの両方をサポートする共振クロックシステムの一実施形態を示す図である。 共振クロッキングおよび通常のクロッキングの両方をサポートする共振クロックシステムの一実施形態を示す図である。 図１Ａの実施形態に関連する例示的な波形を示す図である。 クロックネットワークおよび当該クロックネットワークに接続された複数のインダクタを駆動する複数のクロックドライバを有する共振クロックシステムの一実施形態を示す図である。 一実施形態によるスイッチバンクの一例を示す図である。 図４Ａのスイッチバンクに関連する制御信号のアサーションの例示的なタイミングを示す図である。 スイッチバンク内の各スイッチに割り当てられたスイッチバンク４００の一部の例を示す図である。 スイッチバンクを有効にするための例示的な制御論理を示す図である。 ２段階のターンオンを有する一実施形態の例示的なクロック波形を示す図である。 ３つのクロックドメインを有するクロックネットワークの一実施形態に対する段階的なターンオンの例示的な制御信号を示す図である。 ３つのクロックドメインを有するクロックネットワークの一実施形態に対する段階的なターンオンの例示的な制御論理を示す図である。 共振モードから抜ける場合に生じ得る電圧オーバーシュートを示す図である。 モードスイッチをオフにすることによって引き起こされ得る信頼性の懸念に対処するためにインダクタと並列に接続されたスロットルスイッチを有する一実施形態を示す図である。 共振モードを段階的にオフにするようにイネーブル信号のターンオフを間隔を置いて行う一実施形態を示す図である。 共振モードから抜ける場合に一実施形態におけるスイッチバンクのスイッチを無効にする（オフにする）ための例示的な制御論理を示す図である。 複数のクロックドメインを有するクロックネットワークに対して段階的なターンオフソリューションを提供する一実施形態を示す図である。

異なる図面で用いられる同一の符号は、類似または同一の項目を示している。

クロック分配ネットワークは、クロックネットワークに接続された寄生容量により、今日の最高性能のデジタル回路内の総電力消費量のかなりの部分を占める。エネルギー効率のより良いクロック分配を実装するための１つの技術は、共振クロッキングである。図１Ａは、共振クロッキングおよび通常のクロッキングの両方をサポートする共振クロックシステム１００の簡略化モデルを示す図である。共振クロックシステム１００の明確な特徴は、共振クロックシステム１００の一部を形成するクロックネットワーク１０２の寄生容量１０３と並列に接続されたインダクタ１０１の使用である。クロックドライバの役割は、ＬＣシステムの寄生抵抗で失われたエネルギーのみを補充することである。したがって、共振クロッキングは、エネルギー効率を実現するために効率的なＬＣ共振に依存する。寄生抵抗のない理想的なインダクタおよび配線の場合には、クロックネットワークは、ゼロエネルギー散逸で発振する。共振クロッキングは、共振周波数に近い周波数において最も効率的となる。

共振周波数よりはるかに低い周波数で共振クロックネットワークを駆動することは、プロセッサの正常な動作を妨げる異常なクロック波形をもたらす。

最新のマイクロプロセッサおよび他の集積回路は、単一周波数で共振させるために設計された純粋な共振クロックネットワークによってサポートされ得ない周波数範囲にわたって動作する。いくつかの実施形態では、デュアルクロックモードの使用をもたらす。共振周波数に近い周波数では、プロセッサは、共振クロックモードで動作する。共振クロッキングがロバストに動作され得る範囲外の周波数では、プロセッサは、通常（conventional）のモードで機能する。いくつかの実施形態では、図１Ａに示されるように、インダクタを有する直列経路に沿ったモードスイッチ１０５を使用することによって行われ得る。モードスイッチ１０５（ＭＳｗ）は、インダクタをクロックネットワークに結合するために共振動作（ｒｃｌｋ）中には閉鎖され、ネットワークからインダクタを切断するために通常のモード（ｃｃｌｋ）では開放される。いくつかの実施形態では、モードスイッチ１０５（ＭＳｗ）は、図１Ａに示されるように位置する。コンデンサ１０９，１１１は、インダクタ１０１のｎ１ノードがＡＣセンスで接地するように接続されるのを保証するために、含まれてもよい。このことは、ノードｎ１がクロック信号の自然ＤＣ値を獲得するようにインダクタにわたるＤＣ低下（電流増加につながる）を回避し、同時に、インダクタ１０１およびクロックネットワークの容量性負荷が並列ＬＣタンク回路のようにみなされ、コンデンサ１０９，１１１が接地接続のように現れるように、共振周波数で非常に低いインピーダンスを提供する。

モードスイッチ１０５は、クロックノード１１３とインダクタ１０１との間に配置されるように図１Ａの実施形態に示されているが、インダクタ１０１とコンデンサ回路１０７との間や、図１Ｂに示すように、電力端子とコンデンサ１０９との間のトランジスタ１１５と、コンデンサ１１１と接地端子との間のトランジスタ１１７とによって形成されたモードスイッチを有するヘッダフッタ構成などのように、様々な他の配置が可能である。

図２は、（図１Ａにおける）クロック信号、ＭＳｗイネーブル信号およびｎ＿バイパス（図１Ａにおけるｎ１）の波形を示す図である。ＭＳｗイネーブル信号は、図１Ａに示すＭＳｗ＿ｅｎｘおよびＭＳｗ＿ｅｎ制御信号を用いて、モードスイッチ１０５のｐＦＥＴおよびｎＦＥＴをオンにする（閉鎖する）ときを示している。図２は、図１Ａにおけるクロックシステムが通常のクロックモード（モードスイッチ１０５が開放される）から共振モード（モードスイッチ１０５が閉鎖される）に遷移するときの波形を示している。ノードｎ０上の電圧がＶＤＤ／２（クロック信号（ｃｌｋ）ピークの約半分）に近くない場合、ＭＳｗスイッチ１０５の閉鎖は、クロックネットワーク１０２の相当な負荷をもたらす。クロックネットワークのこの急激な負荷は、クロックの立ち上がり／立ち下がり時間の上昇、および、２０１でのクロック振幅の低下によって見られるようにクロック波形に悪影響を与える。クロック波形への影響は、システム内のタイミング故障をもたらし得る。さらに、タンクコンデンサ回路１０７を充電するためにスイッチを流れる高電流は、信号エレクトロマイグレーションの影響をもたらすことがあり、これは、この部分の寿命に影響を与える。

ＭＳｗスイッチの配置にかかわらず、通常のモードと共振モードとの間の遷移は、クロックへの悪影響を回避するために制御された様式で実行される必要性を生じる。本明細書に記載された実施形態は、クロックの休止電圧へのコンデンサ回路１０７の制御された充電を実行することによって、コンデンサ回路１０７の充電によって引き起こされるクロックネットワークの急激な負荷を回避する。

図３は、クロックネットワークおよび当該クロックネットワークに接続された複数のインダクタ１０１を駆動する複数のクロックドライバ３０３を有する共振クロックシステム３００の一実施形態の簡略化されたハイレベル図である。共振クロックシステム３００は、典型的に、コア全体にわたって分配され、複数のドライバによって駆動される。実施形態では、ドライバおよび／またはインダクタによってサービスが提供されるクロックネットワークの各領域は、クロックドメインであるとみなされ得る。クロックネットワークは、いくつかの、個別の、接続されたクロックドメインで構成されている。

いくつかの実施形態では、クロックドメインが同じ周波数で発振するように、クロック負荷がクロックネットワークを介してしっかりと接続されたｍ個のクロックドメインに分割されることが（一般性を失うことなく）想定される。簡略化のために、各ドメインは、ドライバによって駆動され、ドメインに接続されたインダクタを有することが想定される。クロック波形の変形の原因は、コンデンサ回路１０７を有するネットワークの突然の負荷である。突然の負荷の問題に対する１つのソリューションは、コンデンサ回路１０７のより段階的な充電を可能にし、それによりネットワーク上の電流要求を減少させることである。インダクタにつき複数のモード（ＭＳｗ）スイッチを実装してスイッチバンク３０６を形成すること、および、スイッチバンク３０６内の両方のスイッチ３０７をオンにすることを制御することによって、インダクタは、スイッチバンク３０６内の個々のスイッチ３０７が間隔を置いてターンオンすることによって、クロック波形を低下させずにオンにされ得る。また、ドメイン上の異なるスイッチバンク３０６を間隔を置いてオンにすることは、クロック波形の劣化を回避するのにさらに役立ち得る。

図４Ａは、例えばモードスイッチ１０５等の単一モードスイッチが、共振モードの段階的なターンオンを可能にする様式でオンにされる３つの並列スイッチ４０１，４０３，４０５（ｎ＝３）として実装されるスイッチバンク４００の一例を示す図である。図４Ｂは、ｎ＝３の場合、スイッチ４０１，４０３，４０５の各々が、最初にｅｎ＜０＞がアサートされ、次にｅｎ＜１＞がアサートされ、最後にｅｎ＜２＞がアサートされるように、スイッチをオンにする制御信号のアサーションの例示的なタイミングを示す図である。図４Ｂは、各スイッチのｎＦＥＴおよびｐＦＥＴデバイスに対する制御信号ＭＳｗ＿ｅｎおよびＭＳｗ＿ｅｎｘではなく、説明を容易にするために、イネーブル信号ｅｎ＜０＞、ｅｎ＜１＞およびｅｎ＜２＞を示しているが、各スイッチのｐＦＥＴおよびｎＦＥＴデバイスに対するスイッチ制御信号は、ｅｎ＜０＞、ｅｎ＜１＞およびｅｎ＜２＞について示されるように間隔が設けられていることに留意されたい。したがって、スイッチ４０５は、ｅｎ＜０＞のアサーションに応じてオンになり、スイッチ４０３は、ｅｎ＜１＞のアサーションに応じてオンになり、スイッチ４０１は、ｅｎ＜２＞に応じてオンになる。スイッチバンク４００内の各スイッチ間の正確な相対駆動強度割り当ては、エレクトロマイグレーション制限と、スイッチが有効にされる相対時間とに基づいて最適化され得る。図４Ｃは、スイッチバンク内の各スイッチに割り当てられたスイッチバンク４００の一部の例を示す図である。スイッチバンク４００内のスイッチ４０１間の正確な相対駆動強度割り当ては、エレクトロマイグレーション制限と、スイッチが有効にされる相対時間とに基づいて最適化され得る。スイッチのタイミングおよび数は例示であり、様々な実施形態では、特定のクロッキングシステムの必要性によって決定されたタイミング、スイッチの数および駆動強度を有することができる。

図４Ｄは、図４Ｂに示す制御信号を生成することによってスイッチバンク４００を有効にするための例示的な制御論理（状態機械）を示す図である。共振モードに入る制御信号を受信すると、制御信号ｅｎ＜０＞は、４１１でアサートされて、スイッチＭＳｗ＜０＞をオンにする。第１の遅延時間（遅延１）後、第２の状態４１５に入り、ここで制御信号ｅｎ＜１＞がアサートされて、スイッチＭＳｗ＜１＞をオンにする。第２の遅延（遅延２）後、状態機械は第３の状態４１７に入り、ここで制御信号ｅｎ＜２＞がアサートされて、ＭＳｗ＜２＞をオンにする。全てのスイッチがオンにされると、インダクタは、クロックネットワークに完全に接続される。状態間の遅延は、カウンタまたはいくつかの他のタイミング機構を用いて実装されてもよい。遅延の長さは、同じであってもよいし、異なっていてもよい。図４Ｄでは、１つのタイプの制御回路を示しているが、他の制御手法が利用されてもよい。

図５は、２段階のターンオンソリューション（ｎ＝２）を用いて取得したクロック、ｎ＿バイパス（図１におけるｎ１）およびＭＳｗイネーブル信号の例示的なクロック波形を示す図である。図５に示すように、第１のイネーブルが５０１で生じ、第２のイネーブルが５０３で生じる。クロック波形に見られ得るように、図２とは異なり、共振モードを有効にすることによって引き起こされるクロック振幅の低下がない。

いくつかの実施形態では、スイッチのバンクを使用して、ＭＳｗ抵抗を段階的に減少させて、ネットワークからコンデンサ回路１０７内に流れる電流を制御する。しかしながら、一般的には、例えばモード（ＭＳｗ）スイッチのゲート電圧を制御してモードスイッチ（ＭＳｗ）を段階的にオンにすることなど、のように段階的な遷移を可能にする他の技術も同様の結果をもたらすことができる。

実施形態では、同様に完全なコアコンテキストで段階的ターンオンを一般化することによって、ＭＳｗスイッチの間隔を置いたターンオンの考えを拡大することができる。したがって、いくつかの実施形態では、ＭＳｗを（例えば、図４Ａおよび図４Ｂによって示されるように）構成するスイッチバンクだけに間隔を置くのでなく、図３に示すｍ個のドメインの各々のＭＳｗスイッチの各々のターンオンにも間隔を置くことができる。コンデンサ回路１０７がネットワークを読み込む時間に間隔を置くことによって、全てのコンデンサ回路１０７によって必要とされる電荷が時間をかけて広がり、ネットワークからの電流引き込みを減少させ、クロック信号への影響を減少させる。図６Ａは、各ＭＳｗスイッチが２つのスイッチを有する３つのクロックドメイン（ｍ＝３、ｎ＝２の場合）を有するクロックネットワークのための段階的なターンオンソリューションに対する例示的な制御信号を示す図である。図６Ｂは、図６Ａに示す制御信号を生成することによって、３つのドメインのスイッチバンクを有効にするための例示的な制御論理（状態機械）を示す図である。共振モードに入る制御信号を受信すると、制御信号ｅｎ＿０＜０＞は、状態６０１で有効またはアサートされて、バンク０内のスイッチＭＳｗ＜０＞をオンにする。第１の遅延時間（遅延１）後、状態機械は第２の状態６０３に入り、ここで制御信号ｅｎ＿０＜１＞およびｅｎ＿１＜０＞がアサートされて、バンク０内のスイッチＭＳｗ＜１＞およびバンク１内のスイッチＭＳｗ＜０＞の各々をオン（有効）にする。第２の遅延（遅延２）後、状態機械は第３の状態６０５に入り、ここで制御信号ｅｎ＿１＜１＞およびｅｎ＿２＜０＞がアサートされて、バンク１内のスイッチＭＳｗ＜１＞およびバンク２内のスイッチＭＳｗ＜０＞の各々をオン（有効）にする。第３の遅延後、状態機械は第４の状態６０７に入り、ここで制御信号ｅｎ＿２＜１＞がアサートされて、バンク２内のＭＳｗ＜１＞をオン（有効）にする。様々な遅延は、カウンタまたはいくつかの他のタイミング機構を用いて実装され得ることに留意されたい。遅延の長さは、同じであってもよいし、異なっていてもよい。図６Ｂは、１つのタイプの制御回路を示しているが、他の制御手法が利用されてもよい。

本明細書に記載された実施形態は、クロック信号を損なうことなく、共振クロックシステムが通常のクロッキングと共振クロッキングとの間で遷移することを可能にし、それにより性能低下を回避する。

通常のクロッキング動作モードから共振クロッキング動作モードに変換することと関連付けられた問題に加えて、共振クロッキング動作モードから非共振クロッキング動作モードに変換することは、重大な課題をもたらす。図１Ａを再び参照すると、モードスイッチ１０５を流れるゼロまたはゼロに近い電流をインダクタ１０１が有しないときに当該モードスイッチ１０５が非共振動作モードに遷移するために開放される場合には、モードスイッチ１０５の開放は、図１Ａにおけるノードｎ０でのモードスイッチ１０５とインダクタ１０１との間の接合部で電圧の急激なオーバーシュートを引き起こす。

図７は、モードスイッチ１０５のトランジスタのゲート端子に供給されるＭＳｗ＿ｅｎおよびＭＳｗ＿ｅｎｘ制御信号が７０１でデアサートされる場合にノードｎ０（図１Ａにおける）で生じ得る電圧オーバーシュートであって、モードスイッチ１０５を開放し、クロックネットワーク１０２からインダクタ１０１を切断し得る電圧オーバーシュートを示す図である。図７は、ＭＳｗ＿ｅｎのデアサーションのみを示すことに留意されたい。ノードｎ０で結果として得られたオーバーシュート７０３は、しばしば電圧源レールを超え、ゲート端子とドレイン端子との間の高いゲート酸化膜応力により、モードスイッチ１０５の動作への信頼性の脅威をもたらす。

電圧オーバーシュートの問題が図１Ａに示す実施形態において記載されたが、この問題は、図１Ｂに示す実施形態等の他の直列接続したモードスイッチの変形で存在する。図１Ｂでは、ノードｎ１，ｎ２（トランジスタ１１５，１１７とコンデンサとの間）の電圧は、潜在的な電圧オーバーシュートによって、同様の信頼性の懸念を引き起こす。

電圧オーバーシュートに対処するための１つの方法は、インダクタ電流がゼロまたはゼロに近い時点でモードスイッチが開放するのを保証することである。しかしながら、そのソリューションは、ロバストに実装することが難しく、供給電圧がシステムの動作の過程で変化するシステムに対して実質的に複雑化される。電流がゼロである瞬間にモードスイッチのゲート信号が遷移することを保証するシステムを設計することは、設計を著しく複雑化するフィードバックベースのシステムを必要とする。

いくつかの実施形態では、図８を参照すると、スロットルスイッチ８０１（ＴＳｗ）は、モードスイッチのタイミングの悪いターンオフによって引き起こされた信頼性の懸念に対処するために、インダクタ１０１と並列に接続されている。スロットルスイッチ８０１は、共振クロッキングモード中に開放され、モードスイッチ１０５が開放すると同時に閉鎖される。モードスイッチが開放すると同時にスロットルスイッチ８０１を閉鎖することによって、段階的に減衰するインダクタ内の電流は、もはや（オーバーシュートを引き起こす）高インピーダンスに見えず、その代わりに、スロットルスイッチを循環し、インダクタを通って戻る低インピーダンス経路を有する。

しかしながら、スロットルスイッチ８０１を追加するのではなく、いくつかの実施形態では、モードスイッチを構成するスイッチのバンクを段階的にオンにして、モードスイッチを段階的にオフにする制御を使用することができる。したがって、図９に示すように、イネーブル信号のターンオフは、例えば、図３および図４のスイッチバンクに対する共振モードを段階的にオフにするように間隔が置かれてもよい。最初に、ｅｎ＜０＞がデアサートされて、対応するスイッチをオフにし、次にｅｎ＜１＞がデアサートされ、最後にｅｎ＜２＞がデアサートされて、対応するスイッチをオフにし、それにより図７に示すオーバーシュートを回避する。

図１０は、図９に示す制御信号を生成することによって、スイッチバンク４００（図４Ａ）を無効にするための例示的な制御論理（状態機械）を示す図である。共振モードから出る制御信号を受信すると、制御信号ｅｎ＜０＞が１００１でデアサートされ、スイッチＭＳｗ＜０＞をオフにする。第１の遅延時間（遅延１）後、第２の状態１００３に入り、ここで制御信号ｅｎ＜１＞がデアサートされて、スイッチＭＳｗ＜１＞をオフにする。第２の遅延（遅延２）後、第３の状態１００５に入り、ここで制御信号ｅｎ＜２＞がデアサートされて、スイッチＭＳｗ＜２＞をオフにする。遅延は、カウンタまたはいくつかの他のタイミング機構を用いて実装されてもよい。遅延は、同じであってもよいし、異なっていてもよい。図１０は、１つのタイプの制御回路を示すが、他の制御手法が利用されてもよい。図４Ｃに示すアサート順序は、図１０に示すデアサート順序と異なっていてもよく、制御信号のアサーションおよびデアサーションのタイミングおよび順序は、独立して決定され得ることに留意されたい。スイッチバンクのスイッチを形成するトランジスタの大きさは、異なっていてもよく、スイッチバンクのスイッチがスイッチバンクの別のスイッチと異なる電流量を搬送することを可能にすることにも留意されたい。

同様に、より包括的な手法が取られてもよく、いくつかの実施形態では、同様に完全なコアコンテキストで段階的なターンオフを一般化することによって、ＭＳｗスイッチの間隔を置いたターンオフの考えを拡大することができる。したがって、いくつかの実施形態では、ＭＳｗ（図４Ａ、図４Ｂおよび図４Ｃに示す）を構成するスイッチバンクのターンオフに間隔を置くだけでなく、図３に示すｍ個のドメインの各々のＭＳｗスイッチの各々のターンオフに間隔を置くことができる。図１１は、各ＭＳｗスイッチが２つのスイッチを有する３つのクロックドメイン（ｍ＝３、ｎ＝２の場合）を有するクロックネットワークのための例示的な段階的ターンオフソリューションを示す図である。１１０１では、ドメイン０のｅｎ＿０＜０＞がオフにされる。１１０５では、ｅｎ＿０＜１＞が１１０７のｅｎ＿１＜０＞とともにオフにされる。１１０７では、ｅｎ＿１＜１＞が１１０９のｅｎ＿２＜０＞とともにオフにされる。最後に、１１１１では、ｅｎ＿２＜１＞がオフにされる。図１１の手法は、各ドメインのスイッチバンク内のドメインと個々のスイッチとの両方のターンオフに間隔を置く。

したがって、本明細書に記載された実施形態は、クロックシステムが共振クロッキングモードから通常の非共振クロッキングモードに遷移するとき、考えられる電圧オーバーシュートによる信頼性の懸念に対処する。

回路および物理的構造は、本明細書の実施形態を説明する際に一般的に想定されたが、最新の半導体設計および製造では、物理的構造および回路は、その後の設計、シミュレーション、試験または製造段階で使用するためにデータ構造としてコンピュータ可読媒体に具体化され得ることがよく認識されている。例えば、このようなデータ構造は、回路の機能記述または回路のシステムを符号化することができる。機能的な記述データ構造は、例えば、レジスタ転送言語（ＲＴＬ）、Ｖｅｒｉｌｏｇにおけるハードウェア記述言語（ＨＤＬ）、または、設計、シミュレーションおよび／もしくは試験に使用されるいくつかの他の言語で符号化されてもよい。また、本明細書に記載された実施形態に対応するデータ構造は、例えば、Ｇｒａｐｈｉｃ Ｄａｔａｂａｓｅ Ｓｙｓｔｅｍ ＩＩ（ＧＤＳＩＩ）データで符号化され、集積回路を製造するために使用されるフォトマスク生成のための集積回路レイアウトおよび／または情報を機能的に記述することができる。本明細書に記載された実施形態の機能的な記述態様を含む他のデータ構造は、製造プロセスの１つ以上のステップに使用されてもよい。

コンピュータ可読媒体としては、有形コンピュータ可読媒体、例えば、ディスク、テープ、または、他の磁気、光学もしくは電子記憶媒体が挙げられる。回路、システムおよび方法の符号化をコンピュータ可読媒体に有するこの媒体に加えて、コンピュータ可読媒体は、本明細書に記載された実施形態またはその一部を実装するために使用され得る命令およびデータを記憶することができる。データ構造は、１つ以上のプロセッサ上で実行するソフトウェアによって、ハードウェア上で実行するファームウェアによって、または、ソフトウェアとファームウェアとハードウェアとの組み合わせによって、設計、シミュレーション、試験もしくは製造段階の一部として利用されてもよい。

本明細書に記載された実施形態の説明は、例示であり、以下の特許請求の範囲を限定することを意図していない。例えば、実施形態は、マイクロプロセッサに限定されない。むしろ、本明細書に記載されたソリューションは、一般的な集積回路に適用される。以下の特許請求の範囲内から逸脱することなく、本明細書に記載された説明に基づいて、本明細書に開示された実施形態の他の変形および修正がなされてもよい。

Claims (11)

1. クロックネットワークを共振動作モードに切り替える場合に、インダクタの第１のノードを前記クロックネットワークに結合する第１の複数のスイッチを、間隔を置いてオンにすることと、
   前記クロックネットワークを共振動作モードに切り替える場合に、前記インダクタの第２のノードに結合されたコンデンサ回路を充電することであって、前記コンデンサ回路は、前記インダクタの第２のノードと第１の電源ノードとの間に結合された第１のコンデンサと、前記インダクタの第２のノードと接地ノードとの間に結合された第２のコンデンサと、を含む、ことと、
   前記クロックネットワークを前記共振動作モードに切り替える場合に、第２のインダクタを前記クロックネットワークに結合する第２の複数のスイッチを、間隔を置いてオンにすることと、
   前記第２の複数のスイッチをオンにすることと、前記第１の複数のスイッチをオンにすることとの間に間隔を置くことと、
   を含む、方法。
2. 共振動作モードから前記クロックネットワークを切り替える場合に、前記クロックネットワークから前記インダクタを切断するために、前記インダクタを前記クロックネットワークに結合する前記第１の複数のスイッチを、間隔を置いてオフにすることをさらに含む、請求項１に記載の方法。
3. 前記インダクタを前記クロックネットワークに結合するための前記間隔の置き方と、前記インダクタを前記クロックネットワークから切断するための前記間隔の置き方とは、前記複数のスイッチをオンまたはオフにするための少なくともタイミングまたは順序において異なる、請求項２に記載の方法。
4. クロックネットワークを共振動作モードから切り替える場合に、インダクタを前記クロックネットワークに結合する第１の複数のスイッチを、間隔を置いてオフにすることと、
   前記クロックネットワークを共振動作モードから切り替える場合に、第２のインダクタを前記クロックネットワークに結合する第２の複数のスイッチを、間隔を置いてオフにすることと、
   前記第２の複数のスイッチをオフにすることと、前記第１の複数のスイッチをオフにすることとの間に間隔を置くことと、
   を含む、方法。
5. インダクタと、
   前記インダクタの第１のノードをクロックネットワークに選択的に結合する第１のスイッチバンクを形成する第１の複数のスイッチと、
   前記クロックネットワークを共振動作モードに切り替える場合に、前記第１の複数のスイッチを間隔を置いてオンにするように構成された制御論理と、
   前記インダクタの第２のノードと第１の電源ノードとの間に結合された第１のコンデンサと、前記インダクタの第２のノードと接地ノードとの間に結合された第２のコンデンサと、を含むコンデンサ回路と、
   第２のインダクタを前記クロックネットワークに結合する第２の複数のスイッチを含む第２のスイッチバンクと、を備え、
   前記制御論理は、前記第２のスイッチバンクをオンにすることと、前記第１のスイッチバンクをオンにすることとの間に間隔を置くように構成されている、
   集積回路。
6. 前記共振動作モードから抜けるために前記クロックネットワークから前記インダクタを切断する場合に、前記第１の複数のスイッチを、間隔を置いてオフにするように構成された制御論理をさらに備える、請求項５に記載の集積回路。
7. 前記クロックネットワークは、複数のクロックドメインを備え、各クロックドメインは、インダクタと、前記インダクタを前記クロックドメインの各々に結合するスイッチバンクと、を含む、請求項５又は６に記載の集積回路。
8. 前記第１の複数のスイッチのうち第１のスイッチに用いられる第１のトランジスタの大きさは、前記第１の複数のスイッチのうち第２のスイッチに用いられる第２のトランジスタの大きさと異なっており、前記第１のスイッチは、前記第２のスイッチと異なる電流量を搬送することが可能である、請求項５〜７の何れかに記載の集積回路。
9. インダクタと、
   前記インダクタをクロックネットワークに選択的に結合する第１の複数のスイッチと、
   前記クロックネットワークを共振動作モードから切り替える場合に、前記クロックネットワークから前記インダクタを切断するために、前記スイッチを、間隔を置いてオフにするように構成された制御論理と、
   第２のインダクタを前記クロックネットワークに結合する第２の複数のスイッチと、を備え、
   前記制御論理は、前記第１の複数のスイッチをオフにすることと、前記第２の複数のスイッチをオフにすることとの間に間隔を置くようにさらに構成されている、
   集積回路。
10. 前記クロックネットワークは、複数のクロックドメインを備え、各クロックドメインは、インダクタと、前記インダクタを前記クロックドメインの各々に結合する複数のスイッチによって形成されたスイッチバンクと、を含む、請求項９に記載の集積回路。
11. 前記第１の複数のスイッチのうち第１のスイッチに用いられる第１のトランジスタの大きさは、前記第１の複数のスイッチのうち第２のスイッチに用いられる第２のトランジスタの大きさと異なっており、前記第１のスイッチは、前記第２のスイッチと異なる電流量を搬送することが可能である、請求項９又は１０に記載の集積回路。

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