JP2010178053A - 中央演算処理装置 - Google Patents

Abstract

【課題】非周期信号に対する消費電力を低減可能な中央演算処理装置を提供する。
【解決手段】変調回路２は、入力信号の“１”に対して、変調回路２に含まれるインダクタンス素子、バスライン１および浮遊容量３からなる共振回路を共振させる。また、変調回路２は、入力信号の“０”に対してを変調回路２に含まれるインダクタンス素子をダミー容量素子に接続し、インダクタンス素子およびダミー容量素子からなる共振回路を共振させる。
【選択図】図１

Description

この発明は、中央演算処理装置に関し、特に、消費電力を低減した中央演算処理装置に関するものである。

従来の金属配線を用いた大規模集積回路（ＬＳＩ：Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）においては、配線の浮遊容量を充電および放電する際に、クロック信号の一周期当たり、それぞれ、（ＣＶ^２）／２（Ｃ：容量、Ｖ：電圧）のエネルギーが直列抵抗（駆動トランジスタおよび配線の抵抗）において熱エネルギーとして消費される。

このため、クロック周波数に比例して消費電力が増大し、現状のパーソナルコンピュータの中央演算処理用のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の消費電力は、４ＧＨｚのクロック周波数において１００Ｗに達し、クロック周波数を４ＧＨｚ以上に上げることは実用上困難な状況になっている。

ＣＰＵの消費電力の約１／３は、長距離クロック信号の分配配線において消費されており、さらに約１／３は、長距離バスラインにおいて消費されており、残りの約１／３は、ローカル配線およびロジックゲートにおいて消費されている。

このうち、周期的なクロック配線においては、チップ上の配線全体を共振させ、電気信号のエネルギーを浮遊容量とインダクタンスとの間で循環させ、熱として消費せずに再利用することによって超低消費電力で、かつ、超高速（数十ＧＨｚ）で同期を取ってクロック信号を分配する方法が提案されている（特許文献１）。

この方法は、伝送線路の両端にコイルを接続し、２つのコイルと伝送線路とによって共振させ、定在波を立たせる方法である。

特開２００７−３２９８９４号公報

しかし、周期性の無いバスラインにおいては、従来、低消費電力を実現する方法は無かった。

そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、非周期信号に対する消費電力を低減可能な中央演算処理装置を提供することである。

この発明によれば、中央演算処理装置は、入力信号をｎ（ｎは２以上の整数）ビット単位で処理する中央演算処理装置であって、ｎ個の第１の共振回路と、ｎ個の第２の共振回路と、演算処理装置とを備える。ｎ個の第１の共振回路は、ｎビットに対応して設けられ、各々がバスラインを含むとともに入力信号の対応するビット値が論理ハイレベルを示す第１のビット値であるとき共振する。ｎ個の第２の共振回路は、ｎビットに対応して設けられ、各々が入力信号の対応するビット値が論理ローレベルを示す第２のビット値であるとき共振する。演算処理装置は、ｎ個の第１の共振回路に含まれるｎ個のバスラインに接続され、ｎ個のバスライン上の定在波に基づいて演算処理を行なう。

好ましくは、ｎ個の第１の共振回路の各々は、バスラインと、インダクタンス素子と、第１のスイッチ回路とを含む。第１のスイッチ回路は、第１のビット値に応じてインダクタンス素子をバスラインに接続し、第１のビット値を構成する電圧をバスラインに供給する。ｎ個の第２の共振回路の各々は、インダクタンスと、ダミー容量素子と、第２のスイッチ回路とを含む。第２のスイッチ回路は、第２のビット値に応じてインダクタンス素子の接続先をバスラインからダミー容量に切換えるとともに、第２のビット値を構成する電圧をダミー容量素子に供給する。

好ましくは、中央演算処理装置は、駆動アンプをさらに備える。駆動アンプは、バスライン上のエネルギーの減少分を第１のバスラインに補充する。

好ましくは、ダミー容量素子の容量は、バスラインの浮遊容量と略同じである。

好ましくは、インダクタンス素子のインダクタンスは、バスラインの自己インダクタンスよりも大きい好ましくは、。

好ましくは、第１のスイッチ回路は、バスライン上の電圧が零であるタイミングでインダクタンス素子をバスラインに接続する。第２のスイッチ回路は、バスライン上の電圧が零であるタイミングでインダクタンス素子の接続先をバスラインからダミー容量素子に切換える。

好ましくは、ｎ個の第１の共振回路に含まれ、バスラインを構成するｎ個のバスラインは、略平行に配置される。

好ましくは、ｎ個の第１の共振回路に含まれ、バスラインを構成するｎ個のバスラインは、メッシュ状に配置される。

この発明による中央演算処理装置においては、入力信号の対応するビット値が第１のビット値であるとき、第１の共振回路が共振し、入力信号の対応するビット値が第２のビット値であるとき、第２の共振回路が共振する。その結果、入力信号のビット値が第１のビット値および第２のビット値のいずれからなっていても、共振回路の共振が維持され、第１の共振回路に含まれるバスラインの自己インダクタンス分のエネルギーだけが消費される。

したがって、この発明によれば、非周期信号に対する消費電力を低減できる。

この発明の実施の形態による中央演算処理装置の構成を示す概念図である。 図１に示す変調回路の構成を示す回路図である。 図１に示す変調回路における変調方法を説明するための図である。 図１に示すバスラインおよび変調回路の詳細図である。 データ、電圧および方形波のタイミングチャートである。 シミュレーションの条件を説明するための図である。 他のバスラインの概念図である。

本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。

図１は、この発明の実施の形態による中央演算処理装置の構成を示す概念図である。図１を参照して、この発明の実施の形態による中央演算処理装置１０は、バラスライン１，４，７と、変調回路２，５，８と、演算処理装置（ＭＰＵ：Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１１と、メモリ１２と、入出力回路１３とを備える。

バスライン１は、変調回路２を介してＭＰＵ１１に接続され、メモリ１２および入出力回路１３に直接接続される。変調回路２は、バスライン１とＭＰＵ１１との間に接続される。

バスライン４は、ＭＰＵ１１および入出力回路１３に直接接続され、変調回路５を介してメモリ１２に接続される。変調回路５は、バスライン４とメモリ１２との間に接続される。

バスライン７は、ＭＰＵ１１に直接接続され、変調回路８を介して入出力回路１３に接続される。

バスライン１は、ＭＰＵ１１から出力されたデータを伝送する。変調回路２は、ＭＰＵ１１がデータをバスライン１へ出力するとき、後述する方法によって、データに応じてバスライン１上の電圧を変調する。

バスライン４は、メモリ１２から出力されたデータを伝送する。変調回路５は、メモリ１２がデータをバスライン４へ出力するとき、後述する方法によって、データに応じてバスライン４上の電圧を変調する。

バスライン７は、入出力回路１３から出力されたデータを伝送する。変調回路８は、入出力回路１３がデータをバスライン７へ出力するとき、後述する方法によって、データに応じてバスライン７上の電圧を変調する。

ＭＰＵ１１は、変調回路２を介してバスライン１に接続され、バスライン４，７に直接接続されている。そして、ＭＰＵ１１は、単安定マルチバイブレータ回路を内蔵している。

ＭＰＵ１１は、メモリ１２からのデータをバスライン４を介して受け、その受けたデータに基づいて各種の演算処理を行なう。そして、ＭＰＵ１１は、その演算結果を変調回路２を介してバスライン１へ出力し、メモリ１２または入出力回路１３へ出力する。

メモリ１２は、バスライン１に直接接続され、変調回路５を介してバスライン４に接続されている。そして、メモリ１２は、単安定マルチバイブレータ回路を内蔵している。

メモリ１２は、バスライン１上のデータを受け、その受けたデータを格納する。また、メモリ１２は、その格納したデータを変調回路５を介してバスライン４へ出力する。

入出力回路１３は、バスライン１，４に直接接続され、変調回路８を介してバスライン７に接続されている。そして、入出力回路１３は、単安定マルチバイブレータ回路を内蔵している。

入出力回路１３は、入力信号を外部から受け、その受けた入力信号を変調回路８を介してバスライン７へ出力する。また、入出力回路１３は、バスライン１上のデータを受け、その受けたデータを出力信号として外部へ出力する。

なお、バスライン１，４，７には、それぞれ、浮遊容量３，６，９が接続されている。

図２は、図１に示す変調回路２の構成を示す回路図である。図２を参照して、変調回路２は、駆動アンプ２１と、インダクタンス素子２２と、スイッチ回路２３と、ダミー容量素子２４とを含む。

駆動アンプ２１は、スイッチ回路２３に接続される。インダクタンス素子２２は、駆動アンプ２１の出力端子およびスイッチ回路２３の入力端子と接地ノードとの間に接続される。

スイッチ回路２３は、駆動アンプ２１の出力端子と、端子ＴＭ１，ＴＭ２との間に接続される。ダミー容量素子２４は、端子ＴＭ２と接地ノードとの間に接続される。端子ＴＭ１は、バスライン１に接続される。

スイッチ回路２３は、ＭＰＵ１１からの制御信号ＣＴＬ１に応じて端子ＴＭ１に接続され、ＭＰＵ１１からの制御信号ＣＴＬ２に応じて端子ＴＭ２に接続される。

駆動アンプ２１は、スイッチ回路２３が端子ＴＭ１に接続されると、スイッチ回路２３を介してバスライン１へ後述する共振周波数のサイン波形の電圧を供給する。駆動アンプ２１は、スイッチ回路２３が端子ＴＭ２に接続されると、スイッチ回路２３を介して接続されるダミー容量素子２４とインダクタンス素子２２とで構成される共振回路に、その共振周波数に等しいサイン波形の電圧を供給する。即ち、駆動アンプ２１は、これら共振器の抵抗成分による電圧減衰を補う働きをする。

インダクタンス素子２２は、バスライン１の自己インダクタンスＬ_ＳＥＬＦ１よりも大きいインダクタンスを有する。ダミー容量素子２４は、浮遊容量３（＝Ｃ_Ｌ１）と略同じ容量を有する。そして、インダクタンス素子２２およびダミー容量素子２４は、スイッチ回路２３が端子ＴＭ２に接続されると、共振回路を構成し、共振する。

なお、制御信号ＣＴＬ１は、０Ｖの電圧からなり、制御信号ＣＴＬ２は、正の電圧からなる。

また、図１に示す変調回路５，８の各々は、図２に示す変調回路２と同じ構成からなる。したがって、変調回路５の端子ＴＭ１は、バスライン４に接続され、変調回路５のインダクタンス素子２２は、バスライン４の自己インダクタンスＬ_ＳＥＬＦ２よりも大きいインダクタンスを有する。また、変調回路５のダミー容量素子２４は、浮遊容量６（＝Ｃ_Ｌ２）と略同じ容量を有する。さらに、変調回路８の端子ＴＭ１は、バスライン７に接続され、変調回路８のインダクタンス素子２２は、バスライン７の自己インダクタンスＬ_ＳＥＬＦ３よりも大きいインダクタンスを有する。さらに、変調回路８のダミー容量素子２４は、浮遊容量９（＝Ｃ_Ｌ３）と略同じ容量を有する。

図３は、図１に示す変調回路２における変調方法を説明するための図である。図３を参照して、ＭＰＵ１１は、データの“１”をバスライン１へ出力するとき、スイッチ回路２３をバスライン１へ接続するための制御信号ＣＴＬ１を生成してスイッチ回路２３へ出力する。また、ＭＰＵ１１は、データの“０”をバスライン１へ出力するとき、スイッチ回路２３をダミー容量素子２４へ接続するための制御信号ＣＴＬ２を生成してスイッチ回路２３へ出力する。

スイッチ回路２３は、データの“１”に対応してＭＰＵ１１から制御信号ＣＴＬ１を受けると、端子ＴＭ１に接続される。そして、駆動アンプ２１は、スイッチ回路２３を介してバスライン１へ次に述べる共振回路ＯＳＣ１の共振周波数のサイン波形の電圧を供給する。その結果、バスライン１、インダクタンス素子２２および浮遊容量３からなる共振回路ＯＳＣ１が構成され、共振回路ＯＳＣ１が共振する。

その後、スイッチ回路２３は、データの“０”に対応してＭＰＵ１１から制御信号ＣＴＬ２を受けると、端子ＴＭ２に接続される。その結果、インダクタンス素子２２およびダミー容量素子２４からなる共振回路ＯＳＣ２が構成され、共振回路ＯＳＣ２が共振する。

駆動アンプ２１は、スイッチ回路２３を介して共振回路ＯＳＣ２へ共振回路ＯＳＣ２の共振周波数のサイン波形の電圧を補給する。

このように、ＭＰＵ１１からデータの“１”が出力されると、バスライン１、インダクタンス素子２２および浮遊容量３からなる共振回路ＯＳＣ１が共振し、ＭＰＵ１１からデータの“０”が出力されると、インダクタンス素子２２およびダミー容量素子２４からなる共振回路ＯＳＣ２が共振する。

したがって、ＭＰＵ１１からデータがバスライン１へ出力されると、常に共振が持続される。そして、データが“１”から“０”に切り換わると、共振回路が共振回路ＯＳＣ１から共振回路ＯＳＣ２へ切り換わる。このとき、共振回路ＯＳＣ１が有するエネルギーは、バスライン１の自己インダクタンスＬ_ＳＥＬＦ１によって消費される分を除いて共振回路ＯＳＣ２へ移行する。

その結果、エネルギー回収率を従来よりも高くでき、消費電力を低減できる。

なお、変調回路５，８における変調方法も、上述した変調回路２における変調方法と同じである。

図４は、図１に示すバスライン１および変調回路２の詳細図である。図４を参照して、中央演算処理装置１０がｎ（ｎは２以上の整数）ビット単位で演算を行なう場合、バスライン１は、ｎ個のバスライン１０１〜１０ｎからなり、変調回路２は、ｎ個の変調回路２０１〜２０ｎからなり、浮遊容量３は、ｎ個の浮遊容量３１〜３ｎからなる。

このように、ｎ個のバスライン１０１〜１０ｎ、ｎ個の変調回路２０１〜２０ｎ、およびｎ個の浮遊容量３１〜３ｎは、ｎビットに対応して設けられる。

バスライン１１〜１ｎは、略平行に配置される。

そして、ｎ個の変調回路２０１〜２０ｎの各々は、変調回路２と同じ構成からなる。したがって、変調回路２０１のインダクタンス素子２２は、バスライン１０１の自己インダクタンスＬ_ＳＥＬＦ１よりも大きいインダクタンスＬ１を有する。また、変調回路２０２のインダクタンス素子２２は、バスライン１０２の自己インダクタンスＬ_ＳＥＬＦ１よりも大きいインダクタンスＬ１を有する。以下、同様にして、変調回路２０ｎのインダクタンス素子２２は、バスライン１０ｎの自己インダクタンスＬ_ＳＥＬＦ１よりも大きいインダクタンスＬ１を有する。

変調回路２０１のダミー容量素子２４は、浮遊容量３１と略同じ容量Ｃ_Ｄ１を有する。また、変調回路２０２のダミー容量素子２４は、浮遊容量３２と略同じ容量Ｃ_Ｄ１を有する。以下、同様にして、変調回路２０ｎのダミー容量素子２４は、浮遊容量３ｎと略同じ容量Ｃ_Ｄ１を有する。

そして、スイッチ回路２３は、ｐ型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ２３１と、ｎ型ＭＯＳトランジスタ２３２とからなる。

ｐ型ＭＯＳトランジスタ２３１は、ソースが端子ＴＭ１に接続され、ドレインが駆動アンプ２１およびインダクタンス素子２２に接続される。ｎ型ＭＯＳトランジスタ２３２は、ソースが駆動アンプ２１およびインダクタンス素子２２に接続され、ドレインが端子ＴＭ２に接続される。そして、ｐ型ＭＯＳトランジスタ２３１およびｎ型ＭＯＳトランジスタ２３２の各々は、ＭＰＵ１１から制御信号ＣＴＬ１または制御信号ＣＴＬ２をゲートに受ける。

変調回路２０１は、バスライン１０１に接続され、ＭＰＵ１１からの制御信号ＣＴＬ１に応じて、バスライン１０１、インダクタンス素子２２および浮遊容量３１からなる共振回路ＯＳＣ１１を構成し、共振回路ＯＳＣ１１を共振させる。

また、変調回路２０１は、ＭＰＵ１１からの制御信号ＣＴＬ２に応じて、インダクタンス素子２２およびダミー容量素子２４からなる共振回路ＯＳＣ１２を構成し、共振回路ＯＳＣ１２を共振させる。

これによって、ＭＰＵ１１からの“１”または“０”のデータがバスライン１０１へ出力される。

データの“１”に応じて共振回路ＯＳＣ１１が共振したとき、定在波がバスライン１０１上に立つ。そして、データの“０”に応じてスイッチ回路２３が端子ＴＭ１から端子ＴＭ２に切換えられると、共振回路ＯＳＣ１２が共振する。また、ダミー容量素子２２の容量Ｃ_Ｄ１は、浮遊容量３１（＝Ｃ_Ｌ１）と略同じである。

したがって、スイッチ回路２３が端子ＴＭ１から端子ＴＭ２へ切換えられても、共振回路ＯＳＣ１１が保持していたエネルギーは、バスライン１０１の自己インダクタンスＬ_ＳＥＬＦ１による消費分を除いて共振回路ＯＳＣ１２へ移動する。

変調回路２０２は、変調回路２０１と同じ構成からなり、バスライン１０２に接続される。そして、変調回路２０２は、変調回路２０１と同じ方法によって“１”または“０”のデータをバスライン１０２へ出力する。

以下、同様にして、変調回路２０ｎは、変調回路２０１と同じ構成からなり、バスライン１０ｎに接続される。そして、変調回路２０ｎは、変調回路２０１と同じ方法によって“１”または“０”のデータをバスライン１０ｎへ出力する。

その結果、バスライン１０１〜１０ｎ上のエネルギーの消費量は、従来よりも少なくなる。

なお、ＭＰＵ１１がデータをｎビット単位でバスライン１０１〜１０ｎへ出力するとき、バスライン１０１は、１ビット目のデータ受け、バスライン１０２は、２ビット目のデータを受け、以下同様にして、バスライン１０ｎは、ｎビット目のデータを受ける。

また、メモリ１２は、ＭＰＵ１１と同じ方法によって、変調回路５を介してデータをバスライン４へ出力する。さらに、入出力回路１３は、ＭＰＵ１１と同じ方法によって、変調回路８を介してデータをバスライン７へ出力する。

また、図１に示すバスライン４も、図４に示すバスライン１０１〜１０ｎからなり、図１に示す変調回路５も、図４に示す変調回路２０１〜２０ｎからなる。

さらに、図１に示すバスライン７も、図４に示すバスライン１０１〜１０ｎからなり、図１に示す変調回路８も、図４に示す変調回路２０１〜２０ｎからなる。

図５は、データ、電圧および方形波のタイミングチャートである。なお、以下においては、図４に示すバスライン１０１〜１０ｎにデータを入出力する場合を例にしてデータのバスラインへの入出力について説明する。

図５を参照して、データが１０１０１１０１００１からなる場合、ＭＰＵ１１は、データの１番目の“１”に応じて制御信号ＣＴＬ１を変調回路２０１〜２０ｎのスイッチ回路２３へ出力する。スイッチ２３は、制御信号ＣＴＬ１に応じて端子ＴＭ１に接続される。

その後、ＭＰＵ１１は、データの２番目の“０”に応じて制御信号ＣＴＬ２を変調回路２０１〜２０ｎのスイッチ回路２３へ出力する。スイッチ回路２３は、制御信号ＣＴＬ２に応じて端子ＴＭ２に接続される。

ＭＰＵ１１は、以下同様にして、制御信号ＣＴＬ１または制御信号ＣＴＬ２を変調回路２０１〜２０ｎのスイッチ回路２３へ出力する。そして、スイッチ回路２３は、制御信号ＣＴＬ１または制御信号ＣＴＬ２に応じて、バスライン１０１〜１０ｎまたはダミー容量素子２４に接続される。

スイッチ回路２３がバスライン１０１〜１０ｎおよびダミー容量素子２４のいずれに接続されても、インダクタンス素子２２は、共振回路ＯＳＣ１１および共振回路ＯＳＣ１２の両方の構成要素であり、常に共振に関与している。したがって、インダクタンス素子２２の両端の電圧Ｖ_Ｌは、周期的に変化するサイン波になる。

一方、バスライン１０１〜１０ｎは、データの“１”のみに応じて共振に関与するので、バスライン１０１〜１０ｎ上の電圧Ｖ_αは、データの“１”に対してのみ変化する断続的な波形となる。

したがって、ＭＰＵ１１がデータ（＝１０１０１１０１００１）をバスライン１０１〜１０ｎへ出力したとき、バスライン１０１〜１０ｎ上の電圧Ｖ_αは、データの“１”に対してのみ変化し、データの“０”に対してはゼロとなる波形からなる。

メモリ１２は、バスライン１０１〜１０ｎ上の電圧Ｖ_αを受け、その受けた電圧Ｖ_αを単安定マルチバイブレータによって方形波ＳＱＷＶに変換する。そして、メモリ１２は、方形波ＳＱＷＶをデジタル信号に変換する。

これによって、データ（＝１０１０１１０１００１）がバスライン１０１〜１０ｎを介してＭＰＵ１１からメモリ７へ入力される。

このように、データの“１”に対しては、バスライン１０１、インダクタンス素子２２、および浮遊容量３１からなる共振回路ＯＳＣ１１が共振し、データの“０”に対しては、インダクタンス素子２２、およびダミー容量素子２４からなる共振回路ＯＳＣ１２が共振するので、データの“０”に応じてスイッチ回路２３をバスライン１０１からダミー容量素子２４へ切換えても、共振が維持されるとともに、共振回路ＯＳＣ１１のエネルギーは、バスライン１０１の自己インダクタンスＬ_ＳＥＬＦ１による消費分を除いて共振回路ＯＳＣ１２へ移動する。

したがって、エネルギーの減少を少なくできる。その結果、消費電力を少なくできる。

バスライン１０２〜１０ｎへデータが出力されるときも同様である。

なお、ＭＰＵ１１は、データの“０”に応じて制御信号ＣＴＬ２をスイッチ回路２３へ出力するとき、バスライン１０１〜１０ｎ上の電圧がゼロになったタイミングで制御信号ＣＴＬ２をスイッチ回路２３へ出力する。また、ＭＰＵ１１は、制御信号ＣＴＬ１をスイッチ回路２３へ出力するとき、バスライン１０１〜１０ｎ上の電圧がゼロになったタイミングで制御信号ＣＴＬ１をスイッチ回路２３へ出力する。

また、メモリ１２は、上述したＭＰＵ１１と同じ方法によって、変調回路５を介してデータをバスライン４へ出力し、ＭＰＵ１１は、上述したメモリ１２と同じ方法によって、バスライン４上のデータを受ける。

さらに、入出力回路１３は、上述したＭＰＵ１１と同じ方法によって、変調回路８を介してデータをバスライン７へ出力し、ＭＰＵ１１は、上述したメモリ１２と同じ方法によって、バスライン７上のデータを受ける。

さらに、入出力回路１３は、上述したメモリ１２と同じ方法によって、バスライン１，４上のデータを受ける。

図６は、シミュレーションの条件を説明するための図である。図６を参照して、層間絶縁膜（ＳｉＯ_２膜）３０がシリコン基板２０上に形成されており、バスライン２１が層間絶縁膜３０上に形成されている。

この場合、層間絶縁膜３０の膜厚ｄは、２μｍであり、層間絶縁膜３０の比誘電率を２とした。そして、バスライン１０１は、厚みｔ、幅Ｗおよび長さＩ_Ｌを有する。厚みｔは、５μｍに設定され、幅Ｗは、５μｍに設定された。

そして、長さＩ_Ｌを４ｃｍ、１ｃｍ、５ｍｍおよび１ｍｍと変えたときのバスライン１０１の自己インダクタンスＬ_ＳＥＬＦ１、浮遊容量Ｃ_Ｌ１、共振回路の共振周波数ｆ_０、抵抗Ｒおよび共振回路の共振指数Ｑをシミュレーションした結果を表１に示す。

バスライン１０１の長さＩ_Ｌが１ｃｍであるとき、インダクタンス素子２２を接続しなければ、共振周波数ｆ_０は、３０ＧＨｚになる。

そして、Ｌ１＝１０ｎＨのインダクタンス素子２２をバスライン１０１に接続することによって、バスライン１０１、インダクタンス素子２２および浮遊容量３１からなる共振回路の共振周波数（＝１／（２π（Ｌ１＋Ｌ_ＳＥＬＦ１）^１／２）は、９ＧＨｚになる。

この場合、エネルギー回収率は、１−Ｌ_ＳＥＬＦ１／Ｌ１＝１−１ｎＨ／１０ｎＨ＝０．９（＝９０％）となる。したがって、従来に比べ、消費電力が１／１０になる。

このエネルギー回収率の演算は、バスライン１０１の自己インダクタンスＬ_ＳＥＬＦ１分のエネルギーが捨てられるので、自己インダクタンスＬ_ＳＥＬＦ１と外部インダクタンス（インダクタンス素子２２のインダクタンスＬ１）との比がエネルギー回収率になるという考え方に起因するものである。

このシミュレーション結果は、バスライン１０２〜１０ｎの各々についても同じであるので、バスライン１０１〜１０ｎからなるバスライン２へデータを入出力するときも、エネルギー回収率は、９０％になり、消費電力は、従来の１／１０になる。

このように、この発明による中央演算処理装置１０においては、高周波数で動作させた場合でも、非周期信号を伝送するバスライン上の消費電力を低減できることが解った。

図７は、他のバスラインの概念図である。図７を参照して、バスライン２は、バスライン１０１〜１１７からなる。そして、バスライン１０１〜１１７は、メッシュ状に配置される。バスライン１０１〜１１７の各々は、５ｍｍの長さを有する。

また、インダクタンス素子２２１〜２３２が２つのバスラインの交点と接地ノードとの間に接続される。そして、インダクタンス素子２２１〜２３２の各々は、５ｎＨのインダクタンスを有する。

この場合、インダクタンス素子２２１〜２３２を接続しなければ、共振周波数ｆ_０は、表１から１２１ＧＨｚになる。そして、５ｎＨのインダクタンスを有するインダクタンス素子２２１〜２３２を接続することによって共振周波数ｆ_０は、１０ＧＨｚになる。この場合、エネルギー回収率は、１−０．５ｎＨ／５ｎＨ＝０．９（＝９０％）である。

このように、バスライン１をメッシュ状に配置されたバスライン１０１〜１１７によって構成しても、９０％のエネルギー回収率が得られる。その結果、非周期信号を伝送するバスライン１における消費電力を低減できる。

なお、バスライン１をメッシュ状に配置されたバスライン１０１〜１１７によって構成した場合、２つのインダクタンス素子間の相互インダクタンスＭによって同期させる。

また、図１に示すバスライン４，７の各々を図７に示すようにメッシュ状に配置されたバスライン１０１〜１１７によって構成されてもよい。

特許文献１ににおいては、クロック信号に対して共振回路を適用してエネルギーの消費量を低減させることが記載されているが、クロック信号は、単純な周期信号であるので、共振回路の利用が容易である。

一方、この発明は、非周期信号に対して共振回路を適用してエネルギーの消費量を低減させている。このように、この発明は、従来、当業者によって共振回路の適用が困難であると考えられていた非周期信号に対して共振回路を適用した点に斬新性があり、非容易性がある。

なお、この発明の実施の形態においては、ｎ個のバスライン１０１〜１０ｎ、ｎ個の変調回路２０１〜２０ｎのｎ個のインダクタンス素子２２、ｎ個の変調回路２０１〜２０ｎのｎ個のスイッチ回路２３に含まれるｎ個のｐ型ＭＯＳトランジスタ２３１およびｎ個の浮遊容量３１〜３ｎは、ｎビットに対応して設けられた「ｎ個の第１の共振回路」を構成する。

また、この発明の実施の形態においては、ｎ個のバスライン１１〜１ｎ、ｎ個の変調回路２０１〜２０ｎのｎ個のインダクタンス素子２２、ｎ個の変調回路２０１〜２０ｎのｎ個のスイッチ回路２３に含まれるｎ個のｎ型ＭＯＳトランジスタ２３２およびｎ個の変調回路２０１〜２０ｎのｎ個のダミー容量素子２４は、ｎビットに対応して設けられた「ｎ個の第２の共振回路」を構成する。

さらに、この発明の実施の形態においては、ＭＰＵ１１は、「演算処理装置」を構成する。

さらに、この発明の実施の形態においては、バスライン１１〜１ｎをそれぞれバスライン２１〜２ｎに接続するスイッチ回路５１〜５ｎの各々は、「第１のスイッチ回路」を構成する。

さらに、この発明の実施の形態においては、バスライン１１〜１ｎをそれぞれダミー容量素子４１〜４ｎに接続するスイッチ回路５１〜５ｎの各々は、「第２のスイッチ回路」を構成する。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明は、非周期信号に対する消費電力を低減可能な中央演算処理装置に適用される。

１，４，７ バスライン、２，５，８ 変調回路、３，６，９ 浮遊容量、１０ 中央演算処理装置、１１ ＭＰＵ、１２ メモリ、１３ 入出力回路。

Claims (8)

1. 入力信号をｎ（ｎは２以上の整数）ビット単位で処理する中央演算処理装置であって、
   ｎビットに対応して設けられ、各々がバスラインを含むとともに前記入力信号の対応するビット値が論理ハイレベルを示す第１のビット値であるとき共振するｎ個の第１の共振回路と、
   ｎビットに対応して設けられ、各々が前記入力信号の対応するビット値が論理ローレベルを示す第２のビット値であるとき共振するｎ個の第２の共振回路と、
   前記ｎ個の第１の共振回路に含まれるｎ個のバスラインに接続され、前記ｎ個のバスライン上の定在波に基づいて演算処理を行なう演算処理装置とを備える中央演算処理装置。
2. 前記ｎ個の第１の共振回路の各々は、
   バスラインと、
   インダクタンス素子と、
   前記第１のビット値に応じて前記インダクタンス素子を前記バスラインに接続し、前記第１のビット値を構成する電圧を前記バスラインに供給する第１のスイッチ回路とを含み、
   前記ｎ個の第２の共振回路の各々は、
   前記インダクタンスと、
   ダミー容量素子と、
   前記第２のビット値に応じて前記インダクタンス素子の接続先を前記バスラインから前記ダミー容量に切換えるとともに、前記第２のビット値を構成する電圧を前記ダミー容量素子に供給する第２のスイッチ回路とを含む、請求項１に記載の中央演算処理装置。
3. 前記バスライン上のエネルギーの減少分を前記第１のバスラインに補充する駆動アンプをさらに備える、請求項２に記載の中央演算処理装置。
4. 前記ダミー容量素子の容量は、前記バスラインの浮遊容量と略同じである、請求項２に記載の中央演算処理装置。
5. 前記インダクタンス素子のインダクタンスは、前記バスラインの自己インダクタンスよりも大きい、請求項２に記載の中央演算処理装置。
6. 前記第１のスイッチ回路は、前記バスライン上の電圧が零であるタイミングで前記インダクタンス素子を前記バスラインに接続し、
   前記第２のスイッチ回路は、前記バスライン上の電圧が零であるタイミングで前記インダクタンス素子の接続先を前記バスラインから前記ダミー容量素子に切換える、請求項２から請求項５のいずれか１項に記載の中央演算処理装置。
7. 前記ｎ個の第１の共振回路に含まれ、前記バスラインを構成するｎ個のバスラインは、略平行に配置される、請求項２に記載の中央演算処理装置。
8. 前記ｎ個の第１の共振回路に含まれ、前記バスラインを構成するｎ個のバスラインは、メッシュ状に配置される、請求項２に記載の中央演算処理装置。

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