CN108566163A - 一种振荡器电路 - Google Patents

Abstract

本申请公开了一种振荡器电路，振荡器电路包括自启动模块、自适应电流产生模块、电容充放电模块和时钟产生逻辑模块；振荡器电路产生的时钟信号的振荡周期仅与第一电容和第一电阻的阻值有关，不随电源电压的变化而变化，具有高电源抑制比的优点，提升了振荡器电路的振荡精度。另外，振荡器电路中常导通的支路仅有第二晶体管、第三晶体管、第四晶体管和第五晶体管所在的支路，并且输入到时钟逻辑产生模块的信号为周期性窄脉冲信号，有利于降低时钟逻辑产生模块的功耗，因此，振荡器电路具有低功耗的优点。进一步的，本申请实施例提供的振荡器电路的电源无关电流产生模块中产生的充电电流和镜像电流与电源电压无关，具有很好的抗电源波动性能。

Description

一种振荡器电路

技术领域

本申请涉及集成电路技术领域，更具体地说，涉及一种振荡器电路。

背景技术

集成电路(Integrated Circuit，IC)是一种微型电子器件或部件。采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构。

振荡器电路作为集成电路中不可缺少的基本模块，广泛应用于模数转换器、数模转换器、接口电路和电源管理芯片中。振荡器电路通常利用固定偏置电流对电容进行充电，在电容上产生周期性锯齿波信号，再与阈值电压或者固定参考电平相比较，产生周期性方波信号。现有技术中的振荡器电路的电路结构如图1所示，主要包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第一电阻、第一电容和三个反相器构成，其具体连接关系参考图1；在工作过程中，第一晶体管和第一电阻所在支路产生充电电流I₁，同时在第二晶体管和第三晶体管所在支路产生镜像电流I₂，通过外界输入的第一时钟和第二时钟控制第四晶体管和第五晶体管的开关状态，从而实现对第一电容的充电和放电过程，从而产生如图2所示的波形信号，该波形信号经过三个反相器的整形过程后形成时钟信号输出。在上述过程中，充电电流和镜像电流的关系以及振荡器电路的振荡周期分别如公式(1)和(2)所示：

公式(1)和公式(2)中，T_osc为振荡器电路的振荡周期，V_THH为反相器的输入高电平阈值，V_THL为反相器的输入低电平阈值；V_SGP1为第一晶体管的栅源电压；VDD为电源电压，C₁为第一电容的电容值，R₁为第一电阻的电阻值。

从公式(2)中可以看出，振荡器电路的振荡周期不仅与第一电容的电容值和第一电阻的电阻值有关，还与电源电压等因素有关。这就导致现有技术中的振荡器电路的振荡器频率会随着电源电压的波动而出现漂移较大的问题。

发明内容

为解决上述技术问题，本申请提供了一种振荡器电路，以解决振荡器电路的振荡频率随着电源电压的波动而出现漂移较大的问题。

为解决上述技术问题，本申请实施例提供了如下技术方案：

一种振荡器电路，包括：自启动模块、电源无关电流产生模块、电容充放电模块和时钟产生逻辑电路；其中，

所述自启动模块包括：第一晶体管、第六晶体管和第二电阻；所述第一晶体管的源极与所述第六晶体管的源极连接，作为所述自启动模块的第一连接端，所述第一晶体管的栅极与所述第六晶体管的源极连接；所述第一晶体管的漏极与所述第六晶体管的栅极以及第二电阻的一端连接；所述第二电阻远离所述第一晶体管的一端为所述自启动模块的第二连接端；所述第六晶体管的漏极为所述自启动模块的第三连接端；

所述电源无关电流产生模块包括第二晶体管、第三晶体管、第七晶体管、第八晶体管、第十一晶体管、第十二晶体管、第一电阻和第三电阻；所述第二晶体管的源极与所述第三晶体管的源极以及所述自启动模块的第一连接端连接，所述第二晶体管的栅极与所述第三晶体管的栅极、第七晶体管的漏极以及第三电阻的一端连接；所述第三晶体管的漏极与所述第八晶体管的源极连接；所述第七晶体管的栅极与所述第八晶体管的栅极以及第三电阻远离第七晶体管的一端连接；所述第八晶体管的漏极与所述自启动模块的第三连接端连接；所述第十一晶体管的漏极与所述第十一晶体管的栅极以及所述自启动模块的第三连接端连接，所述第十一晶体管的源极与所述自启动模块的第二连接端连接；所述第十二晶体管的源极与所述第一电阻的一端连接；所述第一电阻远离所述第十二晶体管的一端与所述自启动模块的第二连接端连接；

所述电容充放电模块包括：第四晶体管、第五晶体管、第九晶体管、第十晶体管、第十三晶体管、第十四晶体管和第一电容；所述第四晶体管的源极与所述第五晶体管的源极以及所述自启动模块的第一连接端连接，所述第四晶体管的漏极与所述第九晶体管的源极连接；所述第五晶体管的栅极与所述自启动模块的第一连接端连接，所述第五晶体管的漏极与所述第十晶体管的源极连接；所述第九晶体管的漏极与所述第十三晶体管的漏极、第十四晶体管的栅极以及第一电容的一端均连接；所述第十晶体管的栅极与所述第七晶体管的栅极连接，所述第十晶体管的漏极与所述第十四晶体管的漏极连接；所述第十三晶体管的源极以及所述第一电容远离所述第九晶体管的一端与所述自启动模块的第二连接端连接；所述第十四晶体管的源极与所述自启动模块的第二连接端连接；

所述时钟逻辑产生模块包括第一输入端、反馈输入端和信号输出端，所述第一输入端接于所述第十晶体管的漏极与第十四晶体管的漏极的连接节点，所述反馈输出端与所述第十三晶体管的栅极连接，所述时钟逻辑产生电路用于通过所述第一输入端接收所述电容充放电模块产生的周期性窄脉冲信号，并对所述周期性窄脉冲信号进行处理后形成时钟信号通过所述信号输出端输出；

所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管均为第一型晶体管；

所述第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管均为第二型晶体管。

可选的，所述第一型晶体管为P型场效应晶体管；

所述第二型晶体管为N型场效应晶体管。

可选的，所述时钟产生逻辑模块包括：第一反相器、第二反相器、第三反相器和触发器；其中，

所述第一反相器、第二反相器和第三反相器依次串接，所述第一反相器的输入端接于所述第十晶体管的漏极和第十四晶体管的漏极的连接节点；

所述第三反相器的输出端与所述触发器的第一输入端连接，所述第三反相器的输出端与所述触发器的第一输入端的连接节点为所述时钟产生逻辑的反馈输出端；所述触发器的第一输出端作为所述时钟逻辑产生模块的信号输出端，所述触发器的第二输入端与所述触发器的第二输出端连接；

所述第一反相器、第二反相器和第三反相器用于对所述周期性窄脉冲信号进行整形处理；

所述触发器用于对整形处理后的周期性窄脉冲信号进行分频处理，以获得时钟信号并通过所述信号输出端输出。

一种振荡器电路，包括：自启动模块、电源无关电流产生模块、电容充放电模块和时钟产生逻辑电路；其中，

所述自启动模块包括：第一晶体管、第六晶体管和第二电阻；所述第一晶体管的源极与所述第六晶体管的源极连接，作为所述自启动模块的第一连接端，所述第一晶体管的栅极与所述第六晶体管的源极连接；所述第一晶体管的漏极与所述第六晶体管的栅极以及第二电阻的一端连接；所述第二电阻远离所述第一晶体管的一端为所述自启动模块的第二连接端；所述第六晶体管的漏极为所述自启动模块的第三连接端；

所述电源无关电流产生模块包括：第二晶体管、第三晶体管、第十一晶体管、第十二晶体管和第一电阻；所述第二晶体管的栅极与第二晶体管的源极和第三晶体管的栅极连接，所述第二晶体管的源极与所述第三晶体管的源极以及所述自启动模块的第一连接端连接；所述第二晶体管的漏极与所述第十二晶体管的漏极连接；所述第三晶体管的漏极与所述第十一晶体管的漏极以及所述自启动模块的第三连接端连接；所述第十一晶体管的漏极与所述第十一晶体管的栅极和第十二晶体管的栅极连接，所述第十一晶体管的源极与所述自启动模块的第二连接端连接；所述第十二晶体管的源极与所述第一电阻的一端连接，所述第一电阻远离所述第十二晶体管的一端与所述自启动模块的第二连接端连接；

所述时钟产生逻辑电路包括第四晶体管、第五晶体管、第十三晶体管、第十四晶体管和第一电容；所述第四晶体管的源极与所述第五晶体管的源极以及所述自启动模块的第一连接端连接，所述第四晶体管的漏极与所述第十三晶体管的漏极、第十四晶体管的栅极和第一电容的一端连接；所述第五晶体管的栅极与所述自启动模块的第一连接端连接，所述第五晶体管的漏极与所述第十四晶体管的漏极连接；所述第十三晶体管的源极与所述第十四晶体管的源极以及所述自启动模块的第二连接端连接，所述第一电容远离所述第四晶体管的一端与所述自启动模块的第二连接端连接；

所述时钟逻辑产生模块包括第一输入端、反馈输入端和信号输出端，所述第一输入端接于所述第十晶体管的漏极与第十四晶体管的漏极的连接节点，所述反馈输出端与所述第十三晶体管的栅极连接，所述时钟逻辑产生电路用于通过所述第一输入端接收所述电容充放电模块产生的周期性窄脉冲信号，并对所述周期性窄脉冲信号进行处理后形成时钟信号通过所述信号输出端输出；

所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管均为第一型晶体管；

所述第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管均为第二型晶体管。

可选的，所述第一型晶体管为P型场效应晶体管；

所述第二型晶体管为N型场效应晶体管。

可选的，所述时钟产生逻辑模块包括：第一反相器、第二反相器、第三反相器和触发器；其中，

所述第一反相器、第二反相器和第三反相器依次串接，所述第一反相器的输入端接于所述第十晶体管的漏极和第十四晶体管的漏极的连接节点；

所述第三反相器的输出端与所述触发器的第一输入端连接，所述第三反相器的输出端与所述触发器的第一输入端的连接节点为所述时钟产生逻辑的反馈输出端；所述触发器的第一输出端作为所述时钟逻辑产生模块的信号输出端，所述触发器的第二输入端与所述触发器的第二输出端连接；

所述第一反相器、第二反相器和第三反相器用于对所述周期性窄脉冲信号进行整形处理；

所述触发器用于对整形处理后的周期性窄脉冲信号进行分频处理，以获得时钟信号并通过所述信号输出端输出。

从上述技术方案可以看出，本申请实施例提供了一种振荡器电路，所述振荡器电路包括自启动模块、自适应电流产生模块、电容充放电模块和时钟产生逻辑模块；在工作过程中，当电源上电时，自适应电流产生模块开始时尚未建立，第二晶体管和第三晶体管关断；当电源电压上升到一定值时，自启动模块的第六晶体管导通，将第十二晶体管的栅极电压拉高，第二晶体管和第十二晶体管所在支路导通产生充电电流，并且由于充电电流的出现自启动模块关闭；此时振荡器电路脱离了初始关闭状态，同时充电电流分别在第三晶体管、第四晶体管和第五晶体管所在支路产生该充电电流的镜像电流；流经第四晶体管的镜像电流会对第一电容进行充电，第十四晶体管的栅源电压随之上升，直至第十四晶体管的漏极电压从高电平翻转为低电平，第十三晶体管的栅极从低电平翻转为高电平，第十三晶体管将第一电容上的电压拉为零，第十四晶体管的漏极电压从低电平被释放为高电平，接着第十三晶体管对第一电容的电压下拉过程结束，第四晶体管重新对第一电容充电，如此往复，使得电容充放电模块产生周期性窄脉冲信号，该脉冲信号经过时钟逻辑产生模块的处理后形成时钟信号通过所述信号输出端输出。所述振荡器电路产生的时钟信号的振荡周期仅与第一电容和第一电阻的阻值有关，不随电源电压的变化而变化，具有高电源抑制比的优点，提升了振荡器电路的振荡精度。

另外，由电路工作原理可得，所述振荡器电路中常导通的支路仅有第二晶体管、第三晶体管、第四晶体管和第五晶体管所在的支路，并且输入到时钟逻辑产生模块的信号为周期性窄脉冲信号，有利于降低时钟逻辑产生模块的功耗，因此，所述振荡器电路具有低功耗的优点。

进一步的，本申请实施例提供的振荡器电路的电源无关电流产生模块中产生的充电电流和镜像电流与电源电压无关，具有很好的抗电源波动性能。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中的振荡器电路的电路结构示意图；

图2为现有技术中输入到反相器中的波形示意图；

图3为本申请的一个实施例提供的一种振荡器电路的电路结构示意图；

图4为本申请的一个实施例提供的图3中NO1节点的电压波形示意图；

图5为本申请的一个实施例提供的图3中NO2节点的电压波形示意图；

图6为本申请的另一个实施例提供的一种振荡器电路的电路结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例提供了一种振荡器电路，如图3所示，包括：自启动模块10、电源无关电流产生模块20、电容充放电模块30和时钟产生逻辑电路40；其中，

所述自启动模块10包括：第一晶体管MP1、第六晶体管MP6和第二电阻R2；所述第一晶体管MP1的源极与所述第六晶体管MP6的源极连接，作为所述自启动模块10的第一连接端，所述第一晶体管MP1的栅极与所述第六晶体管MP6的源极连接；所述第一晶体管MP1的漏极与所述第六晶体管MP6的栅极以及第二电阻R2的一端连接；所述第二电阻R2远离所述第一晶体管MP1的一端为所述自启动模块10的第二连接端；所述第六晶体管MP6的漏极为所述自启动模块10的第三连接端；

所述电源无关电流产生模块20包括第二晶体管MP2、第三晶体管MP3、第七晶体管MP7、第八晶体管MP8、第十一晶体管MN1、第十二晶体管MN2、第一电阻R1和第三电阻R3；所述第二晶体管MP2的源极与所述第三晶体管MP3的源极以及所述自启动模块10的第一连接端连接，所述第二晶体管MP2的栅极与所述第三晶体管MP3的栅极、第七晶体管MP7的漏极以及第三电阻R3的一端连接；所述第三晶体管MP3的漏极与所述第八晶体管MP8的源极连接；所述第七晶体管MP7的栅极与所述第八晶体管MP8的栅极以及第三电阻R3远离第七晶体管MP7的一端连接；所述第八晶体管MP8的漏极与所述自启动模块10的第三连接端连接；所述第十一晶体管MN1的漏极与所述第十一晶体管MN1的栅极以及所述自启动模块10的第三连接端连接，所述第十一晶体管MN1的源极与所述自启动模块10的第二连接端连接；所述第十二晶体管MN2的源极与所述第一电阻R1的一端连接；所述第一电阻R1远离所述第十二晶体管MN2的一端与所述自启动模块10的第二连接端连接；

所述电容充放电模块30包括：第四晶体管MP4、第五晶体管MP5、第九晶体管MP9、第十晶体管MP10、第十三晶体管MN3、第十四晶体管MN4和第一电容C1；所述第四晶体管MP4的源极与所述第五晶体管MP5的源极以及所述自启动模块10的第一连接端连接，所述第四晶体管MP4的漏极与所述第九晶体管MP9的源极连接；所述第五晶体管MP5的栅极与所述自启动模块10的第一连接端连接，所述第五晶体管MP5的漏极与所述第十晶体管MP10的源极连接；所述第九晶体管MP9的漏极与所述第十三晶体管MN3的漏极、第十四晶体管MN4的栅极以及第一电容C1的一端均连接；所述第十晶体管MP10的栅极与所述第七晶体管MP7的栅极连接，所述第十晶体管MP10的漏极与所述第十四晶体管MN4的漏极连接；所述第十三晶体管MN3的源极以及所述第一电容C1远离所述第九晶体管MP9的一端与所述自启动模块10的第二连接端连接；所述第十四晶体管MN4的源极与所述自启动模块10的第二连接端连接；

所述时钟逻辑产生模块包括第一输入端、反馈输入端和信号输出端，所述第一输入端接于所述第十晶体管MP10的漏极与第十四晶体管MN4的漏极的连接节点，所述反馈输出端与所述第十三晶体管MN3的栅极连接，所述时钟逻辑产生电路用于通过所述第一输入端接收所述电容充放电模块30产生的周期性窄脉冲信号，并对所述周期性窄脉冲信号进行处理后形成时钟信号通过所述信号输出端输出；

所述第一晶体管MP1、第二晶体管MP2、第三晶体管MP3、第四晶体管MP4、第五晶体管MP5、第六晶体管MP6、第七晶体管MP7、第八晶体管MP8、第九晶体管MP9和第十晶体管MP10均为第一型晶体管；

所述第十一晶体管MN1、第十二晶体管MN2、第十三晶体管MN3和第十四晶体管MN4均为第二型晶体管。

在本实施例中，所述自启动模块10的第一连接端用于接收电源电压VDD，所述自启动模块10的第二连接端为接地端GND。

可选的，所述第一型晶体管为P型场效应晶体管；

所述第二型晶体管为N型场效应晶体管。

在本申请的一个实施例中，提供了一种可行的时钟产生逻辑模块的可行结构，仍然参考图3，所述时钟产生逻辑模块包括：第一反相器INV1、第二反相器INV2、第三反相器INV3和触发器QF1；其中，

所述第一反相器INV1、第二反相器INV2和第三反相器INV3依次串接，所述第一反相器INV1的输入端接于所述第十晶体管MP10的漏极和第十四晶体管MN4的漏极的连接节点；

所述第三反相器INV3的输出端与所述触发器QF1的第一输入端Clk连接，所述第三反相器INV3的输出端与所述触发器QF1的第一输入端Clk的连接节点为所述时钟产生逻辑的反馈输出端；所述触发器QF1的第一输出端Q’作为所述时钟逻辑产生模块的信号输出端Clk_OUT，所述触发器QF1的第二输入端D与所述触发器QF1的第二输出端Q连接；

所述第一反相器INV1、第二反相器INV2和第三反相器INV3用于对所述周期性窄脉冲信号进行整形处理；

所述触发器QF1用于对整形处理后的周期性窄脉冲信号进行分频处理，以获得时钟信号并通过所述信号输出端输出。

在所述振荡器电路的电源上电时，电源无关电流产生模块20开始时尚未建立，第二晶体管MP2和第三晶体管MP3关断；当电源电压上升到一定值时，自启动模块10的第六晶体管MP6导通，将第十二晶体管MN2的栅极电压拉高，第二晶体管MP2所在支路导通，产生充电电流IB，并且由于充电电流的出现自启动模块10关闭；此时振荡器电路脱离了初始关闭状态，同时充电电流分别在第三晶体管MP3、第四晶体管MP4和第五晶体管MP5所在支路产生该充电电流的镜像电流，充电电流的大小由公式(3)推导获得：

在公式(3)中，I_B表示充电电流；R₁表示第一电阻R1的电阻值；W₁表示NMOS管MN1的沟道宽度；W₂表示NMOS管MN2的沟道宽度；L₁表示NMOS管MN1的沟道长度；L₂表示NMOS管MN2的沟道长度；C_OX表示该工艺下的栅氧电容；u_n表示载流子迁移率。

从充电电流的表达式可以看出，该振荡器电路的充电电流与电源电压无关，具有很好的抗电源波动性能；

流经第四晶体管MP4的电流是充电电流的镜像电流，与充电电流的大小和变化趋势均相同，流经第四晶体管MP4的电流会对第一电容C1充电，第十四晶体管MN4的栅源电压V_GS14随之上升，直至第十四晶体管MN4的漏极电压V_D14从高电平翻转为低电平，第十三晶体管MN3的栅极电压从低电平翻转为高电平，第十三晶体管MN3将第一电容C1上的电压拉为零，第十四晶体管MN4的漏极电压V_D14从低电平被释放为高电平，接着第十三晶体管MN3对第一电容C1的电压下拉过程结束，第四晶体管MP4重新对第一电容C1充电，如此往复，使得电容充放电模块30产生周期性窄脉冲信号，该脉冲信号经过时钟逻辑产生模块的处理后形成时钟信号通过所述信号输出端输出。

该时钟信号的周期Tosc为：

令W₂/L₂＝W₄/L₄；

则可得：

在公式(4)中，V_GS4表示第四晶体管MP4的栅源电压，W₄表示第四晶体管MP4的沟道宽度；L₄表示第四晶体管MP4的沟道长度；W₂表示第二晶体管MP2的沟道宽度；L₂表示第二晶体管MP2的沟道长度；C_OX表示该工艺下的栅氧电容；u_n表示载流子迁移率，I_B为自适应电流产生模块产生的充电电流。

从公式(5)中可得，本申请实施例提供的振荡器电路产生的时钟信号的振荡周期仅与第一电容C1的电容值和第一电阻R1的电阻值有关，其不随电源电压变化，具有高电源抑制比的优点。

在本申请实施例提供的振荡器电路中，图3中节点NO1中的电压波形参考图4，图3中NO2中的电压波形参考图5；从图5中可以看出，电容充放电模块3030产生的周期性窄脉冲信号中只有高电平和低电平两种状态，和现有技术中的图2相比，不存在高电平和低电平的中间电压状态；而反相器在处理高电平和低电平的输入信号时，其功耗极低；并且由电路工作原理可得，所述振荡器电路中常导通的支路仅有第二晶体管MP2、第三晶体管MP3、第四晶体管MP4和第五晶体管MP5所在的支路，这均有利于降低时钟逻辑产生模块的功耗，因此，所述振荡器电路还具有低功耗的优点。在图4和图5中，横坐标T表示时间，纵坐标U表示幅度。

相应的，在一些对于镜像电流产生精度要求不是很高的应用场景，还可以利用本申请的另一个实施例提供的振荡器电路，如图6所示，所述振荡器电路包括：自启动模块10、电源无关电流产生模块20、电容充放电模块30和时钟产生逻辑电路40；其中，

所述自启动模块10包括：第一晶体管MP1、第六晶体管MP6和第二电阻R2；所述第一晶体管MP1的源极与所述第六晶体管MP6的源极连接，作为所述自启动模块10的第一连接端，所述第一晶体管MP1的栅极与所述第六晶体管MP6的源极连接；所述第一晶体管MP1的漏极与所述第六晶体管MP6的栅极以及第二电阻R2的一端连接；所述第二电阻R2远离所述第一晶体管MP1的一端为所述自启动模块10的第二连接端；所述第六晶体管MP6的漏极为所述自启动模块10的第三连接端；

所述电源无关电流产生模块20包括：第二晶体管MP2、第三晶体管MP3、第十一晶体管MN1、第十二晶体管MN2和第一电阻R1；所述第二晶体管MP2的栅极与第二晶体管MP2的源极和第三晶体管MP3的栅极连接，所述第二晶体管MP2的源极与所述第三晶体管MP3的源极以及所述自启动模块10的第一连接端连接；所述第二晶体管MP2的漏极与所述第十二晶体管MN2的漏极连接；所述第三晶体管MP3的漏极与所述第十一晶体管MN1的漏极以及所述自启动模块10的第三连接端连接；所述第十一晶体管MN1的漏极与所述第十一晶体管MN1的栅极和第十二晶体管MN2的栅极连接，所述第十一晶体管MN1的源极与所述自启动模块10的第二连接端连接；所述第十二晶体管MN2的源极与所述第一电阻R1的一端连接，所述第一电阻R1远离所述第十二晶体管MN2的一端与所述自启动模块10的第二连接端连接；

所述时钟产生逻辑电路40包括第四晶体管MP4、第五晶体管MP5、第十三晶体管MN3、第十四晶体管MN4和第一电容C1；所述第四晶体管MP4的源极与所述第五晶体管MP5的源极以及所述自启动模块10的第一连接端连接，所述第四晶体管MP4的漏极与所述第十三晶体管MN3的漏极、第十四晶体管MN4的栅极和第一电容C1的一端连接；所述第五晶体管MP5的栅极与所述自启动模块10的第一连接端连接，所述第五晶体管MP5的漏极与所述第十四晶体管MN4的漏极连接；所述第十三晶体管MN3的源极与所述第十四晶体管MN4的源极以及所述自启动模块10的第二连接端连接，所述第一电容C1远离所述第四晶体管MP4的一端与所述自启动模块10的第二连接端连接；

所述时钟逻辑产生模块包括第一输入端、反馈输入端和信号输出端，所述第一输入端接于所述第十晶体管MP10的漏极与第十四晶体管MN4的漏极的连接节点，所述反馈输出端与所述第十三晶体管MN3的栅极连接，所述时钟逻辑产生电路用于通过所述第一输入端接收所述电容充放电模块30产生的周期性窄脉冲信号，并对所述周期性窄脉冲信号进行处理后形成时钟信号通过所述信号输出端输出；

所述第一晶体管MP1、第二晶体管MP2、第三晶体管MP3、第四晶体管MP4、第五晶体管MP5和第六晶体管MP6均为第一型晶体管；

所述第十一晶体管MN1、第十二晶体管MN2、第十三晶体管MN3和第十四晶体管MN4均为第二型晶体管。

可选的，所述第一型晶体管为P型场效应晶体管；

所述第二型晶体管为N型场效应晶体管。

可选的，所述时钟产生逻辑模块包括：第一反相器INV1、第二反相器INV2、第三反相器INV3和触发器QF1；其中，

所述第一反相器INV1、第二反相器INV2和第三反相器INV3依次串接，所述第一反相器INV1的输入端接于所述第十晶体管MP10的漏极和第十四晶体管MN4的漏极的连接节点；

所述第三反相器INV3的输出端与所述触发器QF1的第一输入端Clk连接，所述第三反相器INV3的输出端与所述触发器QF1的第一输入端Clk的连接节点为所述时钟产生逻辑的反馈输出端；所述触发器QF1的第一输出端Q’作为所述时钟逻辑产生模块的信号输出端Clk_OUT，所述触发器QF1的第二输入端D与所述触发器QF1的第二输出端Q连接；

所述第一反相器INV1、第二反相器INV2和第三反相器INV3用于对所述周期性窄脉冲信号进行整形处理；

所述触发器QF1用于对整形处理后的周期性窄脉冲信号进行分频处理，以获得时钟信号并通过所述信号输出端输出。

其具体工作原理与图3所示的振荡器电路类似，本申请在此不做赘述。

综上所述，本申请实施例提供了一种振荡器电路，所述振荡器电路包括自启动模块10、自适应电流产生模块、电容充放电模块30和时钟产生逻辑模块；在工作过程中，当电源上电时，自适应电流产生模块开始时尚未建立，第二晶体管MP2和第三晶体管MP3关断；当电源电压上升到一定值时，自启动模块10的第六晶体管MP6导通，将第十二晶体管MN2的栅极电压拉高，第二晶体管MP2和第十二晶体管MN2所在支路导通产生充电电流，并且由于充电电流的出现自启动模块10关闭；此时振荡器电路脱离了初始关闭状态，同时充电电流分别在第三晶体管MP3、第四晶体管MP4和第五晶体管MP5所在支路产生该充电电流的镜像电流；流经第四晶体管MP4的镜像电流会对第一电容C1进行充电，第十四晶体管MN4的栅源电压随之上升，直至第十四晶体管MN4的漏极电压从高电平翻转为低电平，第十三晶体管MN3的栅极从低电平翻转为高电平，第十三晶体管MN3将第一电容C1上的电压拉为零，第十四晶体管MN4的漏极电压从低电平被释放为高电平，接着第十三晶体管MN3对第一电容C1的电压下拉过程结束，第四晶体管MP4重新对第一电容C1充电，如此往复，使得电容充放电模块30产生周期性窄脉冲信号，该脉冲信号经过时钟逻辑产生模块的处理后形成时钟信号通过所述信号输出端输出。所述振荡器电路产生的时钟信号的振荡周期仅与第一电容C1和第一电阻R1的阻值有关，不随电源电压的变化而变化，具有高电源抑制比的优点，提升了振荡器电路的振荡精度。

另外，由电路工作原理可得，所述振荡器电路中常导通的支路仅有第二晶体管MP2、第三晶体管MP3、第四晶体管MP4和第五晶体管MP5所在的支路，并且输入到时钟逻辑产生模块的信号为周期性窄脉冲信号，有利于降低时钟逻辑产生模块的功耗，因此，所述振荡器电路具有低功耗的优点。

进一步的，本申请实施例提供的振荡器电路的电源无关电流产生模块20中产生的充电电流和镜像电流与电源电压无关，具有很好的抗电源波动性能。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (6)

1.一种振荡器电路，其特征在于，包括：自启动模块、电源无关电流产生模块、电容充放电模块和时钟产生逻辑电路；其中，

所述自启动模块包括：第一晶体管、第六晶体管和第二电阻；所述第一晶体管的源极与所述第六晶体管的源极连接，作为所述自启动模块的第一连接端，所述第一晶体管的栅极与所述第六晶体管的源极连接；所述第一晶体管的漏极与所述第六晶体管的栅极以及第二电阻的一端连接；所述第二电阻远离所述第一晶体管的一端为所述自启动模块的第二连接端；所述第六晶体管的漏极为所述自启动模块的第三连接端；

所述电源无关电流产生模块包括第二晶体管、第三晶体管、第七晶体管、第八晶体管、第十一晶体管、第十二晶体管、第一电阻和第三电阻；所述第二晶体管的源极与所述第三晶体管的源极以及所述自启动模块的第一连接端连接，所述第二晶体管的栅极与所述第三晶体管的栅极、第七晶体管的漏极以及第三电阻的一端连接；所述第三晶体管的漏极与所述第八晶体管的源极连接；所述第七晶体管的栅极与所述第八晶体管的栅极以及第三电阻远离第七晶体管的一端连接；所述第八晶体管的漏极与所述自启动模块的第三连接端连接；所述第十一晶体管的漏极与所述第十一晶体管的栅极以及所述自启动模块的第三连接端连接，所述第十一晶体管的源极与所述自启动模块的第二连接端连接；所述第十二晶体管的源极与所述第一电阻的一端连接；所述第一电阻远离所述第十二晶体管的一端与所述自启动模块的第二连接端连接；

所述电容充放电模块包括：第四晶体管、第五晶体管、第九晶体管、第十晶体管、第十三晶体管、第十四晶体管和第一电容；所述第四晶体管的源极与所述第五晶体管的源极以及所述自启动模块的第一连接端连接，所述第四晶体管的漏极与所述第九晶体管的源极连接；所述第五晶体管的栅极与所述自启动模块的第一连接端连接，所述第五晶体管的漏极与所述第十晶体管的源极连接；所述第九晶体管的漏极与所述第十三晶体管的漏极、第十四晶体管的栅极以及第一电容的一端均连接；所述第十晶体管的栅极与所述第七晶体管的栅极连接，所述第十晶体管的漏极与所述第十四晶体管的漏极连接；所述第十三晶体管的源极以及所述第一电容远离所述第九晶体管的一端与所述自启动模块的第二连接端连接；所述第十四晶体管的源极与所述自启动模块的第二连接端连接；

所述时钟逻辑产生模块包括第一输入端、反馈输入端和信号输出端，所述第一输入端接于所述第十晶体管的漏极与第十四晶体管的漏极的连接节点，所述反馈输出端与所述第十三晶体管的栅极连接，所述时钟逻辑产生电路用于通过所述第一输入端接收所述电容充放电模块产生的周期性窄脉冲信号，并对所述周期性窄脉冲信号进行处理后形成时钟信号通过所述信号输出端输出；

所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第十晶体管均为第一型晶体管；

所述第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管均为第二型晶体管。

2.根据权利要求1所述的振荡器电路，其特征在于，所述第一型晶体管为P型场效应晶体管；

所述第二型晶体管为N型场效应晶体管。

3.根据权利要求1所述的振荡器电路，其特征在于，所述时钟产生逻辑模块包括：第一反相器、第二反相器、第三反相器和触发器；其中，

所述第一反相器、第二反相器和第三反相器依次串接，所述第一反相器的输入端接于所述第十晶体管的漏极和第十四晶体管的漏极的连接节点；

所述第三反相器的输出端与所述触发器的第一输入端连接，所述第三反相器的输出端与所述触发器的第一输入端的连接节点为所述时钟产生逻辑的反馈输出端；所述触发器的第一输出端作为所述时钟逻辑产生模块的信号输出端，所述触发器的第二输入端与所述触发器的第二输出端连接；

所述第一反相器、第二反相器和第三反相器用于对所述周期性窄脉冲信号进行整形处理；

所述触发器用于对整形处理后的周期性窄脉冲信号进行分频处理，以获得时钟信号并通过所述信号输出端输出。

4.一种振荡器电路，其特征在于，包括：自启动模块、电源无关电流产生模块、电容充放电模块和时钟产生逻辑电路；其中，

所述自启动模块包括：第一晶体管、第六晶体管和第二电阻；所述第一晶体管的源极与所述第六晶体管的源极连接，作为所述自启动模块的第一连接端，所述第一晶体管的栅极与所述第六晶体管的源极连接；所述第一晶体管的漏极与所述第六晶体管的栅极以及第二电阻的一端连接；所述第二电阻远离所述第一晶体管的一端为所述自启动模块的第二连接端；所述第六晶体管的漏极为所述自启动模块的第三连接端；

所述电源无关电流产生模块包括：第二晶体管、第三晶体管、第十一晶体管、第十二晶体管和第一电阻；所述第二晶体管的栅极与第二晶体管的源极和第三晶体管的栅极连接，所述第二晶体管的源极与所述第三晶体管的源极以及所述自启动模块的第一连接端连接；所述第二晶体管的漏极与所述第十二晶体管的漏极连接；所述第三晶体管的漏极与所述第十一晶体管的漏极以及所述自启动模块的第三连接端连接；所述第十一晶体管的漏极与所述第十一晶体管的栅极和第十二晶体管的栅极连接，所述第十一晶体管的源极与所述自启动模块的第二连接端连接；所述第十二晶体管的源极与所述第一电阻的一端连接，所述第一电阻远离所述第十二晶体管的一端与所述自启动模块的第二连接端连接；

所述时钟产生逻辑电路包括第四晶体管、第五晶体管、第十三晶体管、第十四晶体管和第一电容；所述第四晶体管的源极与所述第五晶体管的源极以及所述自启动模块的第一连接端连接，所述第四晶体管的漏极与所述第十三晶体管的漏极、第十四晶体管的栅极和第一电容的一端连接；所述第五晶体管的栅极与所述自启动模块的第一连接端连接，所述第五晶体管的漏极与所述第十四晶体管的漏极连接；所述第十三晶体管的源极与所述第十四晶体管的源极以及所述自启动模块的第二连接端连接，所述第一电容远离所述第四晶体管的一端与所述自启动模块的第二连接端连接；

所述时钟逻辑产生模块包括第一输入端、反馈输入端和信号输出端，所述第一输入端接于所述第十晶体管的漏极与第十四晶体管的漏极的连接节点，所述反馈输出端与所述第十三晶体管的栅极连接，所述时钟逻辑产生电路用于通过所述第一输入端接收所述电容充放电模块产生的周期性窄脉冲信号，并对所述周期性窄脉冲信号进行处理后形成时钟信号通过所述信号输出端输出；

所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管和第六晶体管均为第一型晶体管；

所述第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管均为第二型晶体管。

5.根据权利要求4所述的振荡器电路，其特征在于，所述第一型晶体管为P型场效应晶体管；

所述第二型晶体管为N型场效应晶体管。

6.根据权利要求5所述的振荡器电路，其特征在于，所述时钟产生逻辑模块包括：第一反相器、第二反相器、第三反相器和触发器；其中，

所述第一反相器、第二反相器和第三反相器依次串接，所述第一反相器的输入端接于所述第十晶体管的漏极和第十四晶体管的漏极的连接节点；

所述第三反相器的输出端与所述触发器的第一输入端连接，所述第三反相器的输出端与所述触发器的第一输入端的连接节点为所述时钟产生逻辑的反馈输出端；所述触发器的第一输出端作为所述时钟逻辑产生模块的信号输出端，所述触发器的第二输入端与所述触发器的第二输出端连接；

所述第一反相器、第二反相器和第三反相器用于对所述周期性窄脉冲信号进行整形处理；

所述触发器用于对整形处理后的周期性窄脉冲信号进行分频处理，以获得时钟信号并通过所述信号输出端输出。