CN110445467A - 一种振荡器电路 - Google Patents

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CN110445467A CN201910749148.8A CN201910749148A CN110445467A CN 110445467 A CN110445467 A CN 110445467A CN 201910749148 A CN201910749148 A CN 201910749148A CN 110445467 A CN110445467 A CN 110445467A
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Abstract

本申请实施例公开了一种振荡器电路中，时钟信号产生电路输出信号由第一电平切换为第二电平的阈值电压和由第二电平切换为第一电平的阈值电压均为同一预设电压，预设电压为所述时钟信号产生电路的导通电压，具体的，当充放电电路输出端的电压达到预设电压时，时钟信号产生电路导通，输出第二电平信号，使充放电电路给第一电容放电，当充放电电路输出端的电压小于预设电压时，时钟信号产生电路截止，输出第一电平信号，使充放电电路给第一电容充电，从而使得本申请中的时钟信号产生电路只需在第一电容两端的电压达到预设电压时，处于导通状态，大大降低了时钟信号产生电路的功耗，降低了包含该时钟信号产生电路的振荡器电路的功耗。

Description

一种振荡器电路
技术领域
本申请涉及半导体集成电路领域，尤其涉及一种振荡器电路。
背景技术
振荡器(oscillator)是一种能量转换装置，将直流电能转换为具有一定频率的交流电能，其构成的电路叫振荡器电路，所述振荡器电路作为集成电路中不可缺少的基本电路，广泛应用于模数转换器、数模转换器、接口电路和电源管理芯片中。然而，现有的振荡器电路的功耗较大。
发明内容
为解决上述技术问题，本申请实施例提供了一种振荡器电路，以降低其自身的功耗。
为解决上述问题，本申请实施例提供了如下技术方案：
一种振荡器电路，包括：启动电路、电流产生电路、充放电电路、第一电容和时钟信号产生电路，其中，
所述启动电路的第一输入端与电源电压端电连接，第二输入端接地，输出端与所述电流产生电路电连接，用于在预设时间段输出启动信号；
所述电流产生电路的第一输入端与电源电压端电连接，第二输入端接地，控制端与所述启动电路的输出端电连接，用于在所述启动信号的触发下，产生第一电流；
所述充放电电路的第一输入端与电源电压端电连接，第二输入端接地，第一控制端与所述电流产生电路的控制端电连接，第二控制端与所述时钟信号产生电路的输出端电连接，输出端与所述时钟信号产生电路的输入端电连接，在所述第一控制端输入导通电平信号时，导通所述电源电压端和接地端，并在所述时钟信号产生电路输出第一电平信号时，利用第二电流给第一电容充电，在所述时钟信号产生电路输出第二电平信号时，给第一电容放电；
所述时钟信号产生电路在所述时钟信号产生电路输入端的电压达到预设电压时，输出第二电平信号，在所述时钟信号产生电路输入端的电压小于预设值时输出第一电平信号；
其中，所述第一电平信号和所述第二电平信号不同，所述预设电压为所述时钟信号产生电路的导通电压，所述预设时间段为所述第一电流产生之前的时间段。
可选的，所述第二电流与所述第一电流为镜像电流。
可选的，所述电流产生电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第一电阻；
所述第一晶体管的第一端与所述电源电压端电连接，控制端与其第二端电连接，第二端与所述第三晶体管的第一端电连接；
所述第二晶体管的第一端与所述电源电压端电连接，控制端与所述第一晶体管的控制端电连接，第二端与所述第四晶体管的第一端电连接，所述第二晶体管和所述第四晶体管的公共端为所述电流产生电路的控制端；
所述第三晶体管的第一端与所述第一晶体管的第二端电连接，控制端与所述第四晶体管的第一端电连接，第二端与所述第一电阻的第一端电连接，所述第一电阻的第二端接地；
所述第四晶体管的第一端与所述第二晶体管的第二端电连接，控制端与所述第三晶体管和所述第一电阻的公共端电连接，第二端接地。
可选的，所述充放电电路包括：第五晶体管、第六晶体管和第七晶体管；
所述第五晶体管的第一端与所述电源电压端电连接，控制端与所述第二晶体管的控制端电连接，第二端为所述充放电电路的输出端，与所述时钟信号产生电路的输入端电连接；
所述第六晶体管的第一端与所述第五晶体管的第二端电连接，控制端为所述充放电电路的第一控制端，与所述电流产生电路的控制端电连接，第二端与所述第一电容的第一端电连接，所述第一电容的第二端接地；
所述第七晶体管的第一端与所述第六晶体管和所述第一电容的公共端电连接，控制端为所述充放电电路的第二控制端，与所述时钟信号产生电路的输出端电连接，第二端接地。
可选的，所述充放电电路还包括：滤波电路，所述滤波电路位于所述第六晶体管的控制端与所述电流产生电路的控制端之间，所述滤波电路的第一端与所述电流产生电路的控制端电连接，第二端与所述第六晶体管的控制端电连接，第三端接地。
可选的，所述滤波电路包括：第二电阻、第三电阻和第二电容；
所述第二电阻的第一端与所述电流产生电路的控制端电连接，第二端与所述第三电阻的第一端电连接；
所述第三电阻的第一端与所述第二电阻的第二端电连接，第二端与所述第六晶体管的控制端电连接；
所述第二电容的第一端与所述第二电阻和所述第三电阻的公共端电连接，第二端接地。
可选的，所述启动电路包括：第八晶体管、第九晶体管和第四电阻；
所述第八晶体管的第一端与所述电源电压端电连接，控制端与所述电流产生电路中所述第一晶体管的控制端电连接，第二端与所述第四电阻的第一端电连接，所述第四电阻的第二端接地；
所述第九晶体管的第一端与所述电源电压端电连接，控制端与所述第八晶体管和所述第四电阻的公共端电连接，第二端为所述启动电路的输出端，与所述电流产生电路的控制端电连接。
可选的，所述时钟信号产生电路包括：N个串联的反相器，N为不小于2的偶数。
可选的，还包括：分频电路，所述分频电路用于基于所述时钟信号产生电路的输出信号形成具有预设占空比的周期信号。
可选的，所述分频电路包括：D触发器，所述D触发器的输入端与所述时钟信号产生电路的输出端电连接，输出端输出具有预设占空比的周期信号。与现有技术相比，上述技术方案具有以下优点：
本申请实施例所提供的振荡器电路中，所述时钟信号产生电路输出信号由第一电平切换为第二电平的阈值电压和由第二电平切换为第一电平的阈值电压均为同一预设电压，所述预设电压为所述时钟信号产生电路的导通电压，具体的，当所述充放电电路输出端的电压达到预设电压时，所述时钟信号产生电路导通，输出第二电平信号，使所述充放电电路给第一电容放电，当所述充放电电路输出端的电压小于预设电压时，所述时钟信号产生电路截止，输出第一电平信号，使所述充放电电路给第一电容充电，从而使得本申请中的所述时钟信号产生电路只需在所述充放电电路输出端输出的电压达到预设电压时，处于导通状态，而在所述充放电电路输出端输出的电压小于所述预设电压的情况下，均处于截止状态，进而使得所述时钟信号产生电路仅在所述充放电电路输出端输出的电压达到预设电压产生功耗，其余时间均不产生功耗，即无需在所述充放电电路整个充放电过程中均产生功耗，大大降低了所述时钟信号产生电路的功耗，降低了包含该时钟信号产生电路的振荡器电路的功耗。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中所提供的一种振荡器电路的结构示意图；
图2为本申请实施例所提供的一种振荡器电路的结构示意图；
图3为本申请实施例所提供的又一种振荡器电路的结构示意图；
图4为本申请实施例所提供的另一种振荡器电路的结构示意图；
图5为本申请实施例所提供的再一种振荡器电路的结构示意图；
图6为本申请实施例所提供的又一种振荡器电路的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
目前，振荡器电路通常利用固定偏置电流对电容进行充电，在电容上产生周期性锯齿波信号，再与时钟信号产生电路的阈值电压或者固定参考电平比较，产生周期性方波信号。这种方案的振荡器电路结构易于实现，振荡器周期可调整范围广，因而得到了广泛应用。
具体的，如图1所示，现有技术中的振荡器电路在工作时，晶体管MP1与电阻R1产生充电电流IBP1，同时该充电电流IBP1会镜像产生相同大小的放电电流IBN1，在第一反相器INV2的输出端输出的CLK_OUTA信号为低电平信号时，晶体管MP4处于导通状态，晶体管MN3处于截止状态，此时该振荡器电路利用充电电流IBP1对电容C1进行充电，当第一电容两端的电压上升至施密特触发器SMT_INV1的高触发点VTHH时，施密特触发器SMT_INV1输出低电平信号，而与施密特触发器SMT_INV1输出端电连接的第一反相器INV2的输出端输出的CLK_OUTA信号为高电平信号，则晶体管MP4处于截止状态，晶体管MN3管处于导通状态，此时该振荡器电路对电容C1进行放电，当第一电容两端的电压下降至施密特触发器SMT_INV1的低触发点VTHL时，施密特触发器SMT_INV1输出高电平信号，而与施密特触发器SMT_INV1输出端电连接的第一反相器INV2的输出端输出的CLK_OUTA信号为低电平信号，则晶体管MP4处于导通状态，晶体管MN3管处于截止状态，此时该振荡器电路利用以充电电流IBP1对电容C1再次进行充电，循环往复，由此该振荡器电路的输出端产生周期性方波信号CLK_OUT。
具体该振荡器电路输出的周期性方波信号的周期TOSC为：
而IBP1＝IBN1＝(VDD-VSGP1)/R1(2)
将公式(2)带到公式(1)中，得到
其中，TOSC为振荡器电路的振荡周期，VTHH为施密特反相器SMT_INV1的高电平阈值，VTHL为施密特反相器的低电平阈值；VSGP1为晶体管MP1的源栅压降，VDD为电源电压。
实际使用中，发明人研究发现，振荡器电路稳定后，施密特触发器SMT_INV1的输入端电压VCA始终位于VTHL与VTHH之间，使得该施密特触发器SMT_INV1始终处于导通状态，从而使得施密特触发器SMT_INV1具有较大的动态功耗，进而使得包含施密特触发器SMT_INV1的振荡器电路的整体功耗比较大。
发明人进一步研究发现，上述公式(3)中TOSC的值不仅与R1，C1以及与晶体管的MP1的阈值电压(VSGP1)、施密特触发器SMT_INV1(VTHH，VTHL)有关，还与电源电压VDD有关，从而使得振荡器的振荡频率会随电源电压的变化、工艺的变化以及温度的变化产生较大的偏移。
基于上述研究的基础上，本申请实施例提供了一种振荡器电路，如图2所示，该振荡器电路包括：
启动电路10、电流产生电路20、充放电电路30、第一电容(图中未示出)和时钟信号产生电路40，其中，
所述启动电路10的第一输入端与电源电压端VDD电连接，第二输入端接地，输出端与所述电流产生电路20电连接，用于在预设时间段输出启动信号；
所述电流产生电路20的第一输入端与电源电压端VDD电连接，第二输入端接地，控制端与所述启动电路10的输出端电连接，用于在所述启动信号的触发下，产生第一电流；
所述充放电电路30的第一输入端与电源电压端VDD电连接，第二输入端接地，第一控制端与所述电流产生电路20的控制端电连接，第二控制端与所述时钟信号产生电路40的输出端电连接，输出端与所述时钟信号产生电路40的输入端电连接，在所述第一控制端输入导通电平信号时，导通所述电源电压端VDD和接地端，并在所述时钟信号产生电路40输出第一电平信号时，利用第二电流给第一电容充电，在所述时钟信号产生电路40输出第二电平信号时，给第一电容放电；
所述时钟信号产生电路40在所述充放电电路的输出端输出的电压达到预设电压时，输出第二电平信号，在所述充放电电路的输出端输出的电压小于预设值时输出第一电平信号；
其中，所述第一电平信号和所述第二电平信号不同，所述预设电压为所述时钟信号产生电路40的导通电压，所述预设时间段为所述第一电流产生之前的时间段。
在上述实施例的基础上，在本申请的一个实施例中，所述第一电平信号可以为高电平信号，所述第二电平为低电平信号；在本申请的其他实施例中，所述第一电平也可以为低电平信号，所述第二电平信号为高电平信号，本申请对此不做限定，具体视情况而定。
由上可知，本申请实施例所提供的振荡器电路中，所述时钟信号产生电路输出信号由第一电平切换为第二电平的阈值电压和由第二电平切换为第一电平的阈值电压均为同一预设电压，所述预设电压为所述时钟信号产生电路的导通电压，具体的，当所述充放电电路输出端的电压达到预设电压时，所述时钟信号产生电路导通，输出第二电平信号，使所述充放电电路给第一电容放电，当所述充放电电路输出端的电压小于预设电压时，所述时钟信号产生电路截止，输出第一电平信号，使所述充放电电路给第一电容充电，从而使得本申请中的所述时钟信号产生电路只需在所述充放电电路输出端输出的电压达到预设电压时，处于导通状态，而在所述充放电电路输出端输出的电压小于所述预设电压的情况下，均处于截止状态，进而使得所述时钟信号产生电路仅在所述充放电电路输出端输出的电压达到预设电压产生功耗，其余时间均不产生功耗，即无需在所述充放电电路整个充放电过程中均产生功耗，大大降低了所述时钟信号产生电路的功耗，降低了包含该时钟信号产生电路的振荡器电路的功耗。
另外，又由于所述时钟信号产生电路导通时间很短，从而进一步降低了所述时钟信号产生电路的功耗和包含该时钟信号产生电路的振荡器电路的功耗。
可选的，在本申请的实施例中，所述第二电流与所述第一电流为镜像电流，需要说明的是，所述第二电流可以等于所述第一电流，也可以与所述第二电流成预设比例。在本申请的其他实施例中，所述第二电流与所述第一电流为非镜像电流，对此，本申请并不做限定，具体视情况而定。
下面以所述第二电流与所述第一电流为镜像电流为例进行说明。
在本申请上述实施例的基础上，在本申请的一个实施例中，如图3所示，所述电流产生电路20包括：第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4和第一电阻R1；
所述第一晶体管Q1的第一端与所述电源电压端VDD电连接，控制端与其第二端电连接，第二端与所述第三晶体管Q3的第一端电连接；
所述第二晶体管Q2的第一端与所述电源电压端VDD电连接，控制端与所述第一晶体管Q1的控制端电连接，第二端与与所述第四晶体管Q4的第一端电连接，所述第二晶体管Q2与所述第四晶体管Q4的公共端为所述电流产生电路20的控制端；
所述第三晶体管Q3的第一端与所述第一晶体管Q1的第二端电连接，控制端与所述第四晶体管Q4的第一端电连接，第二端与所述第一电阻R1的第一端电连接，所述第一电阻R1的第二端接地；
所述第四晶体管Q4的第一端与所述第二晶体管Q2的第二端电连接，控制端与所述第三晶体管Q3和所述第一电阻R1的公共端电连接，第二端接地。
其中，所述电流产生电路20在所述启动信号10的触发下，产生第一电流。
需要说明的是，在本申请实施例中，所述第一晶体管和所述第二晶体管的类型相同，所述第三晶体管和所述第四晶体管的类型相同，可选的，第一晶体管为PMOS管，所述第二晶体管为PMOS管，所述第三晶体管为NMOS管，所述第四晶体管为NMOS管，但本申请对此并不做限定，在本申请的其他实施例中，也可以所述第一晶体管为NMOS管，所述第二晶体管为NMOS管，所述第三晶体管为PMOS管，所述第四晶体管为PMOS管，本申请对此不做限定，具体视情况而定。
下面以所述第一晶体管PMOS管，所述第二晶体管为PMOS管，所述第三晶体管为NMOS管，所述第四晶体管为NMOS管为例，继续对本申请实施例所提供的振荡器电路进行描述。
在本申请实施例中，所述电流产生电路20的具体工作过程包括：所述电流产生电路20的控制端输入所述启动电路10输出的启动信号，在所述启动信号的触发下，与所述电流产生电路20控制端电连接的所述第三晶体管Q3的控制端电位被拉高，使得所述第三晶体管Q3在其控制端的高电位(所述启动信号)和第二端输入的低电位(接地)作用下导通，所述第三晶体管Q3导通后，将所述第一晶体管Q1的第二端和控制端电位拉低，同时将所述第二晶体管Q2的控制端电位拉低，使得所述第一晶体管Q1在其第一端输入的高电位(电源电压端输入的信号)和控制端输入的低电位作用下导通，所述第二晶体管Q2在其第一端输入的高电位(电源电压端输入的信号)和控制端输入的低电位作用下导通。
所述第一晶体管Q1和所述第三晶体管Q3导通后，导通所述电源电压端与所述第一电阻R1的第一端，将所述第一电阻R1第一端的电位拉高，使得所述第四晶体管Q4在其控制端的高电位(即第一电阻第一端的电位)与其第二端输入的低电位(接地)作用下导通，使得所述第一电阻R1两端的电压为所述第四晶体管Q4控制端和其第二端之间的电压差，由于所述第四晶体管Q4的控制端和其第二端之间的电压差为固定电压差，因此，所述第四晶体管Q4导通后，可以在所述第一电阻R1中产生稳定的第一电流，所述第一电流的大小IBP1为所述第四晶体管Q4的控制端和其第二端之间的电压差/所述第一电阻R1的阻值。
在本申请上述实施例的基础上，在本申请的一个实施例中，继续如图3所示，所述充放电电路包括：第五晶体管Q5、第六晶体管Q6和第七晶体管Q7；
所述第五晶体管Q5的第一端与所述电源电压端VDD电连接，控制端与所述第二晶体管Q2的控制端电连接，第二端为所述充放电电路30的输出端，与所述时钟信号产生电路40的输入端电连接；
所述第六晶体管Q6的第一端与所述第五晶体管Q5的第二端电连接，控制端为所述充放电电路30的第一控制端，与所述电流产生电路20的控制端电连接(即与所述第三晶体管Q3的控制端电连接)，控制端与所述第一电容C1的第一端电连接，所述第一电容C1的第二端接地；
所述第七晶体管Q7的第一端与所述第六晶体管Q6和所述第一电容C1的公共端电连接，控制端为所述充放电电路30的第二控制端，与所述时钟信号产生电路40的输出端电连接，第二端接地。
可选的，在本申请的一个实施例中，所述第五晶体管为P型晶体管，所述第六晶体管为N型晶体管，所述第七晶体管为N型晶体管，但本申请对此并不做限定，在本申请的其他实施例中，所述第五晶体管、所述第六晶体管和所述第七晶体管还可以为其他类型的晶体管，只要保证所述第五晶体管和所述第二晶体管的类型相同，所述第六晶体管和所述第三晶体管的类型相同，所述第七晶体管可以满足在所述时钟信号产生电路40输出第一电平信号时，利用第二电流给第一电容充电，在所述时钟信号产生电路40输出第二电平信号时，给第一电容放电即可。
下面以所述第五晶体管为P型晶体管，所述第六晶体管为N型晶体管，所述第七晶体管为N型晶体管为例，对所述充放电电路的工作过程进行描述。
具体的，所述充放电电路30的工作过程包括：
由于所述第五晶体管Q5的控制端与所述第二晶体管Q2的控制端电连接，因此，当所述第二晶体管Q2的控制端输入低电位时，所述第五晶体管Q5的控制端也输入低电位，所述第五晶体管Q5在其第一端输入的高电位和控制端输入的低电位作用下导通；
所述第五晶体管Q5和所述第六晶体管Q6导通后，在所述第五晶体管Q5、所述第六晶体管Q6和第一电容C1所在的支路中产生第二电流对所述第一电容C1充电，直至所述第一电容C1的第一端的电压达到预设电压，即所述充放电电路30输出端的电压达到预设电压；
当第一电容C1第一端的电压达VC1到预设电压时，使得与所述时钟信号产生电路40的输入端电连接的所述第五晶体管Q5和第六晶体管Q6公共端的电压VQ6达到预设电压时，所述时钟信号产生电路40导通，输出第二电平信号，使与所述时钟信号产生电路40的输出端电连接的所述第七晶体管Q7导通，给第一电容C1进行快速放电，将第一电容C1第一端的电压VC1快速下拉为0，使得所述第五晶体管Q5和第六晶体管Q6之间的电压VQ6也快速下拉为0，此时，所述时钟信号产生电路40的输入端电连接的所述第五晶体管Q5和第六晶体管Q6公共端的电压VQ6小于预设电压，则所述时钟信号产生电路40处于截止状态，输出第一电平信号，使所述第七晶体管Q7处于截止状态(即第七晶体管Q7下拉解除)，再次利用第二电流IBP3给第一电容C1进行充电，如此往复，使时钟信号产生电路40产生周期性窄脉冲信号。
需要说明的是，第五晶体管Q5和第六晶体管Q6所在支路产生的电流为IBP3(即第二电流)，而且，第一晶体管Q1，第三晶体管Q3和R1所在支路产生的电流为IBP1(即第一电流)、第二晶体管Q2和第四晶体管Q4所在支路产生的电流为IBP2。
由于所述第五晶体管的控制端和所述第一晶体管的控制端电连接，所述第五晶体管的第一端和所述第一晶体管的第一端均连接至电源电压端，因此，所述第二电流和所述第一电流为镜像电流。同理，由于所述第二晶体管的控制端和所述第一晶体管的控制端电连接，所述第二晶体管的第一端和所述第一晶体管的第一端均连接至电源电压端，因此，所述第二晶体管和第四晶体管所在支路产生的电流IBP2和所述第一电流为镜像电流IBP1也为镜像电流。
需要说明的是，在本申请实施例中，如果所述第一晶体管、第二晶体管和所述第五晶体管的沟道尺寸相同，IBP1＝IBP2＝IBP3；如果所述第一晶体管、第二晶体管和所述第五晶体管的沟道尺寸不同，则IBP1＝AIBP2＝BIBP3，A为第一晶体管Q1的宽长比和第二晶体管Q2的宽长比的比值，B为第一晶体管Q1的宽长比和第五晶体管Q5的宽长比的比值。可选的，所述第一晶体管和所述第二晶体管的沟道尺寸相同。
还需要说明的是，所述时钟信号产生电路40在控制充放电电路30对第一电容C1进行充放电的过程中，会使得第一电容的第一端存在时钟噪声，并会通过第六晶体管Q6的第二端和控制端之间的寄生电容耦合到电流产生电路20中的第三晶体管Q3的控制端，从而对该偏置电路产生影响，导致该偏置电路中的第一电流IBP1产生抖动。
针对上述情况，如图4所示，本申请实施例中提供的充放电电路30还包括：滤波电路301，所述滤波电路301位于所述第六晶体管Q6的控制端与所述电流产生电路20的控制端之间，用于消除所述时钟信号产生电路40产生的时钟噪声对所述电流产生电路20的影响，具体的，所述滤波电路301的第一端与所述电流产生电路20的控制端电连接，第二端与所述第六晶体管Q6的控制端电连接，第三端接地。
继续如图4所示，在本申请的一个实施例中，所述滤波电路301包括：第二电阻R2、第三电阻R3和第二电容C2；
所述第二电阻R2的第一端与所述电流产生电路20的控制端电连接，第二端与所述第三电阻R3的第一端电连接；
所述第三电阻R3的第一端与所述第二电阻R2的第二端电连接，第二端与所述第六晶体管Q6的控制端电连接；
所述第二电容C2的第一端与所述第二电阻R2和所述第三电阻R3的公共端电连接，第二端接地，以使所述第二电阻R2、所述第三电阻R3和所述第二电容C1构成T型滤波网络，以消除所述时钟信号产生电路40产生的时钟噪声对所述电流产生电路20的影响，使所述电流产生电路20产生稳定的第二电流IBP3。
在本申请的上述任一实施例的基础上，在本申请的一个实施例中，如图5所示，所述启动电路10包括：第八晶体管Q8、第九晶体管Q9和第四电阻R4；
所述第八晶体管Q8的第一端与所述电源电压端VDD电连接，控制端与所述电流产生电路20中第一晶体管Q1的控制端电连接，第二端与所述第四电阻R4的第一端电连接，所述第四电阻R4的第二端接地；
所述第九晶体管Q9的第一端与所述电源电压端VDD电连接，控制端与所述第八晶体管Q8和所述第四电阻R4的公共端电连接，第二端为所述启动电路10的输出端，与所述电流产生电路的控制端电连接。
可选的，在本申请的一个实施例中，所述第八晶体管为PMOS管，所述第九晶体管为PMOS管，在本申请的其他实施例中，所述第八晶体管和所述第九晶体管还可以其他类型的晶体管组合，本申请对此不做限定，具体视情况而定。下面以所述第八晶体管为PMOS管，所述第九晶体管为PMOS管为例，对所述启动电路的工作过程进行描述。
具体的，所述启动电路的工作过程包括：起初所述第八晶体管Q8和所述第九晶体管Q9均处于关断状态，当电源电压端VDD接通电源后，所述电源电压端VDD开始上电，所述第九晶体管Q9的第一端与电源电压端VDD电连接，第二端通过第四电阻R4接地，当所述电源电压端VDD输入的电压信号上升至一定值时，所述第九晶体管Q9导通，所述第九晶体管Q9的输出端输出高电位信号给所述电流产生电路20，启动所述电流产生电路20，将所述电流产生电路20的第三晶体管Q3的控制端的电位拉高，使所述第三晶体管Q3导通，进而使得所述第一晶体管Q1导通，所述第二晶体管Q2、所述第四晶体管Q4导通，产生第一电流。
需要说明的是，由于所述第八晶体管的控制端与所述第一晶体管的控制端电连接，第一端与电源电压端电连接，当所述第一晶体管的控制端被拉低时，所述第八晶体管也会被导通，从而将所述第九晶体管的控制端电位拉高，所述第九晶体管关断，所述电流产生电路和充放电电路脱离了“零”简并点，产生电流IBP1和IBP2。
需要说明的是，虽然上述实施例中是以所述第八晶体管的控制端与所述第一晶体管的控制端电连接为例描述所述启动电路的工作过程的，但本申请对此并不做限定，在本申请的其他实施例中，所述第八晶体管的控制端还可以电连接其他位置，只要保证在所述电流产生电路产生第一电流之前，所述第八晶体管处于关断状态，以不影响所述第九晶体管的第二端输出启动信号，并在所述电流产生电路产生第一电流之后，所述第八晶体管处于导通状态，将所述第九晶体管关断，避免所述第九晶体管第二端输出的信号对所述电流产生电路产生第一电流后的工作过程造成影响即可。
在本申请的另一个实施例中，所述启动电路包括：第八晶体管、第九晶体管和第十晶体管，所述第十晶体管为常通晶体管；具体的，所述第八晶体管的第一端与所述电源电压端电连接，控制端作为所述启动电路的第一子输出端，第二端与所述第十晶体管的第一端电连接；
所述第九晶体管的第一端与所述电源电压端电连接，控制端与所述第八晶体管和所述第十晶体管的公共端电连接，第二端作为所述启动电路的第二子输出端；
所述第十晶体管的第二端接地。
需要说明的是，所述第十晶体管可以为NMOS常通晶体管，也可以为PMOS常通晶体管，具体的，当所述第十晶体管为NMOS常通晶体管时，所述第十晶体管的第一端与自身控制端电连接，当所述第十晶体管为PMOS常通晶体管时，所述第十晶体管的第二端与自身控制端电连接。
在上述任一实施例的基础上，在本申请的一个实施例中，当第七晶体管为NMOS管时，所述时钟信号产生电路包括：N个串联的反相器，N为不小于2的偶数。
下面以N为2为例对所述时钟信号产生电路40的工作过程进行描述，具体的，所述时钟信号产生电路40的工作过程：当第一电容C1两端的电压VC1达到预设电压时，使得所述第五晶体管Q5和第六晶体管Q6的公共端的电压VG6也达到预设电压，即与所述时钟信号产生电路40的第一反相器INV1电连接的所述充放电电路30的输出端达到预设电压，所述时钟信号产生电路40输出第二电平信号，具体的，当所述充放电电路30的输出端达到预设电压时，第一反相器INV1的输入端输入信号达到预设电压，输出端输出第一电平信号，与所述第一反相器INV1电连接的第二反相器INV2的输入端输入第一电平信号，输出端输出第二电平信号；当在所述第一电容C1两端的电压VC1小于预设电压时，使得与所述时钟信号产生电路40的第一反相器INV1电连接的所述第五晶体管Q5和第六晶体管Q6的公共端的电压VG6也小于预设电压，即与所述时钟信号产生电路40的第一反相器INV1电连接的所述充放电电路30的输出端输出的信号小于预设电压，所述时钟信号产生电路40输出第一电平信号，具体的，第一反相器INV1的输入端输入信号小于预设电压，输出端输出第二电平信号，与所述第一反相器INV1电连接的第二反相器INV2的输入端输入第二电平信号，输出端输出第一电平信号。可选的，在本申请实施例中，所述第一电平信号为低电平信号，所述第二电平信号为高电平信号。
需要说明的是，所述预设电压为反相器的高输入阈值电压，即所述反相器的导通阈值电压。
由上可知，本申请中提供的振荡器电路的反相器的输入端电位在零到所述反相器的阈值电压(即反相器中的NMOS管的栅源电压差VGSN_INV)之间变化，使得所述反相器仅在其输入端输入的电位达到阈值电压时导通，产生的电流非常小且时间很短，功耗较小，而现有的振荡电路中施密特反相器的输入端电位在VTHL和VTHH之间变化，在此过程中，所述施密特触发器始终处于常通的状态，功耗较大。
还需要说明的是，在充放电过程中，上述振荡器电路的时钟信号产生电路会输出周期性窄脉冲信号，然而该周期性脉冲信号的占空比会随着振荡器电路中各参数的不同而不同。
针对上述情况，在本申请上述任一实施例的基础上，如图6所示，在本申请的一个实施例中，振荡器电路还包括：分频电路50，所述分频电路50用于基于所述时钟信号产生电路40的输出信号形成具有预设占空比的周期信号，以使所述振荡器电路输出具有预设占空比的周期信号。
具体的，继续如图6所示，所述分频电路50包括：D触发器，所述D触发器的输入端Clk与所述时钟信号产生电路40的输出端电连接，输出端输出具有预设占空比的周期信号CKL-OUT。在本申请的其他实施例中还可以为其他的分频器件，本申请对此并不做限定，具体视情况而定。
需要说明的是，在本申请实施例中，所述预设占空比可以为任意值，可选的，在本申请的一个实施例中，所述预设占空比为50％，本申请对此并不限定，具体视情况而定。
继续如图6所示，在本申请的一个具体实施例中，第一晶体管Q1，第三晶体管Q3和第一电阻R1所在支路产生的电流IBP1，第二晶体管Q2，第四晶体管Q4所在支路产生的电流IBP2以及第五晶体管Q5和第六晶体管Q6所在支路产生的电流IBP3为镜像电流，其中，IBP1，IBP2和IBP3三者相等，且所述分频电路50输出的周期信号的预设占空比为50％，那么所述该周期信号CKL_OUT的周期TOSC为：
由于
因此，将公式(4)带到公式(3)中，得到
其中，VIH_INV1为所述第一反相器INV1的导通阈值电压，VGSN为第四晶体管Q4的控制端与第二端之间的电压差。
由上述公式(5)可知，本申请中的振荡器电路的振荡周期TOSC与第一电容C1、第一电阻R1、第四晶体管的控制端与第二端之间的电压差VGSN以及所述第一反相器INV1的导通阈值电压VIH_INV1有关。
由于上述公式中第一反相器INV1的导通阈值电压VIH_INV1由第一反相器中的NMOS管的栅极和源极的电压差VGSN_INV决定，因此，在第四晶体管为NMOS管时，VIH_INV1和VGSN的变化可以近似抵消，因此可得dTOSC≈dC1×dR1(6)，由该式可知，本申请中的振荡器电路的振荡周期TOSC只与第一电容C1和第一电阻R1有关，而与第四晶体管的控制端与第二端之间的电压差VGSN、所述第一反相器INV1的导通阈值电压VIH和电源电压VDD无关，从而使得所述振荡器电路的振荡频率不受电源电压变化的影响，也不会随着第四晶体管制作时的温度的变化以及工艺的变化产生较大的漂移，因此，本申请中的振荡器电路具有高精度，低功耗以及低温漂等特性。
需要说明的是，在本申请振荡器电路的一个振荡周期内，所述启动电路产的电流恒为VDD/R4，第一晶体管Q1，第三晶体管Q3和第一电阻R1所在支路产生的电流IBP1为恒定值，第二晶体管Q2和第四晶体管Q4所在支路产生的电流IBP2为恒定值，而第五晶体管Q5和第六晶体管Q6所在支路产生的电流IBP3，在一个振荡周期内会逐渐减小到0，而最大为IBP1/B。又由于时钟信号产生电路中的反相器的输出端为脉冲信号，且所述反相器的导通时间很短，因此反相器的平均动态功耗可以忽略，进而，在一个振荡周期内该振荡器电路的平均动态电流为：由此可见，本申请实施例所提供的包含该反相器的振荡器电路的平均动态电流较小，功耗较低，可广泛应用于模数转换器、数模转换器、射频、传感器和电源管理芯片中。
综上，本申请实施例中所提供的振荡器电路中，所述时钟信号产生电路输出信号由第一电平切换为第二电平的阈值电压和由第二电平切换为第一电平的阈值电压均为同一预设电压，所述预设电压为所述时钟信号产生电路的导通电压，具体的，当所述充放电电路输出端的电压达到预设电压时，所述时钟信号产生电路导通，输出第二电平信号，使所述充放电电路给第一电容放电，当所述充放电电路输出端的电压小于预设电压时，所述时钟信号产生电路截止，输出第一电平信号，使所述充放电电路给第一电容充电，从而使得本申请中的所述时钟信号产生电路只需在所述充放电电路输出端输出的电压达到预设电压时，处于导通状态，而在所述充放电电路输出端输出的电压小于所述预设电压的情况下，均处于截止状态，进而使得所述时钟信号产生电路仅在所述充放电电路输出端输出的电压达到预设电压产生功耗，其余时间均不产生功耗，即无需在所述充放电电路整个充放电过程中均产生功耗，大大降低了所述时钟信号产生电路的功耗，降低了包含该时钟信号产生电路的振荡器电路的功耗。
本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种振荡器电路，其特征在于，包括：启动电路、电流产生电路、充放电电路、第一电容和时钟信号产生电路，其中，
所述启动电路的第一输入端与电源电压端电连接，第二输入端接地，输出端与所述电流产生电路电连接，用于在预设时间段输出启动信号；
所述电流产生电路的第一输入端与电源电压端电连接，第二输入端接地，控制端与所述启动电路的输出端电连接，用于在所述启动信号的触发下，产生第一电流；
所述充放电电路的第一输入端与电源电压端电连接，第二输入端接地，第一控制端与所述电流产生电路的控制端电连接，第二控制端与所述时钟信号产生电路的输出端电连接，输出端与所述时钟信号产生电路的输入端电连接，在所述第一控制端输入导通电平信号时，导通所述电源电压端和接地端，并在所述时钟信号产生电路输出第一电平信号时，利用第二电流给第一电容充电，在所述时钟信号产生电路输出第二电平信号时，给第一电容放电；
所述时钟信号产生电路在所述时钟信号产生电路输入端的电压达到预设电压时，输出第二电平信号，在所述时钟信号产生电路输入端的电压小于预设值时输出第一电平信号；
其中，所述第一电平信号和所述第二电平信号不同，所述预设电压为所述时钟信号产生电路的导通电压，所述预设时间段为所述第一电流产生之前的时间段。
2.根据权利要求1所述的振荡器电路，其特征在于，所述第二电流与所述第一电流为镜像电流。
3.如权利要求2所述的振荡器电路，其特征在于，所述电流产生电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第一电阻；
所述第一晶体管的第一端与所述电源电压端电连接，控制端与其第二端电连接，第二端与所述第三晶体管的第一端电连接；
所述第二晶体管的第一端与所述电源电压端电连接，控制端与所述第一晶体管的控制端电连接，第二端与所述第四晶体管的第一端电连接，所述第二晶体管和所述第四晶体管的公共端为所述电流产生电路的控制端；
所述第三晶体管的第一端与所述第一晶体管的第二端电连接，控制端与所述第四晶体管的第一端电连接，第二端与所述第一电阻的第一端电连接，所述第一电阻的第二端接地；
所述第四晶体管的第一端与所述第二晶体管的第二端电连接，控制端与所述第三晶体管和所述第一电阻的公共端电连接，第二端接地。
4.如权利要求3所述的振荡器电路，其特征在于，所述充放电电路包括：第五晶体管、第六晶体管和第七晶体管；
所述第五晶体管的第一端与所述电源电压端电连接，控制端与所述第二晶体管的控制端电连接，第二端为所述充放电电路的输出端，与所述时钟信号产生电路的输入端电连接；
所述第六晶体管的第一端与所述第五晶体管的第二端电连接，控制端为所述充放电电路的第一控制端，与所述电流产生电路的控制端电连接，第二端与所述第一电容的第一端电连接，所述第一电容的第二端接地；
所述第七晶体管的第一端与所述第六晶体管和所述第一电容的公共端电连接，控制端为所述充放电电路的第二控制端，与所述时钟信号产生电路的输出端电连接，第二端接地。
5.如权利要求4所述的振荡器电路，其特征在于，所述充放电电路还包括：滤波电路，所述滤波电路位于所述第六晶体管的控制端与所述电流产生电路的控制端之间，所述滤波电路的第一端与所述电流产生电路的控制端电连接，第二端与所述第六晶体管的控制端电连接，第三端接地。
6.如权利要求5所述的振荡器电路，其特征在于，所述滤波电路包括：第二电阻、第三电阻和第二电容；
所述第二电阻的第一端与所述电流产生电路的控制端电连接，第二端与所述第三电阻的第一端电连接；
所述第三电阻的第一端与所述第二电阻的第二端电连接，第二端与所述第六晶体管的控制端电连接；
所述第二电容的第一端与所述第二电阻和所述第三电阻的公共端电连接，第二端接地。
7.如权利要求3所述的振荡器电路，其特征在于，所述启动电路包括：第八晶体管、第九晶体管和第四电阻；
所述第八晶体管的第一端与所述电源电压端电连接，控制端与所述电流产生电路中所述第一晶体管的控制端电连接，第二端与所述第四电阻的第一端电连接，所述第四电阻的第二端接地；
所述第九晶体管的第一端与所述电源电压端电连接，控制端与所述第八晶体管和所述第四电阻的公共端电连接，第二端为所述启动电路的输出端，与所述电流产生电路的控制端电连接。
8.如权利要求1所述的振荡器电路，其特征在于，所述时钟信号产生电路包括：N个串联的反相器，N为不小于2的偶数。
9.如权利要求1-8任一项所述的振荡器电路，其特征在于，还包括：分频电路，所述分频电路用于基于所述时钟信号产生电路的输出信号形成具有预设占空比的周期信号。
10.如权利要求9所述的振荡器电路，其特征在于，所述分频电路包括：D触发器，所述D触发器的输入端与所述时钟信号产生电路的输出端电连接，输出端输出具有预设占空比的周期信号。
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