CN107294506A - 晶体振荡器电路 - Google Patents
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Abstract
一种晶体振荡器电路,包括:晶振起振电路,所述晶振起振电路,具有第一输出端和第二输出端,所述晶振起振电路的第二输出端输出第一振荡信号;波形转换电路,用于将所述第一振荡信号转换为矩形波信号;第一电流源,用于输出第一电流,以驱动所述晶振起振电路;第二电流源,用于输出第二电流,与所述第一电流源并联并共同驱动所述晶振起振电路;脉冲生成电路,用于产生控制脉冲信号,以控制所述第二电流源在上电后输出所述第二电流,并在预设时间后停止输出所述第二电流。本发明在兼顾晶体振荡器电路的功耗的情况下,具有较短的启动时间。
Description
技术领域
本发明涉及电子技术领域,特别涉及一种晶体振荡器电路。
背景技术
晶体振荡器(Crystal Oscillator)简称为晶振,是一种高精度和高稳定度的振荡器,在电子电路应用中,可与其它元件配合产生特定振荡频率的标准脉冲信号作为时钟信号或为特定系统提供基准信号。
对于晶体振荡器电路来讲,启动时间过长是始终存在的问题之一。从量值的角度,低频的晶体振荡器电路在启动时约需要耗费几百毫秒或者几秒的启动时间,这远远慢于高频的晶体振荡器电路。而在晶体振荡器电路中,引起较长的启动时间的因素之一可以是晶体振荡器电路的环路增益过低。
图1是一种现有的晶体振荡器电路的电路图。如图1所示,现有的晶体振荡器电路100是一种较低功耗的晶体振荡器电路,可以包括:由晶体振荡器XTAL、第一负载电容C1、第二负载电容C2、反相器INV组成的晶振起振电路(图未示),其中,所述晶体振荡器XTAL的第一输出端和第二输出端分别连接所述晶振起振电路的第一输出端和第二输出端,所述第一负载电容C1的第一端连接所述晶振起振电路100的第一输出端,所述第一负载电容C1的第二端接地,所述第二负载电容C2的第一端连接所述晶振起振电路的第二输出端,所述第二负载电容C2的第二端接地,所述反相器INV的输入端和输出端分别连接所述晶振起振电路的第一输出端和第二输出端;晶体振荡器电路100还可以包括第一电流源I1,用于输出第一电流,以驱动所述晶振起振电路;晶体振荡器电路100还可以包括级联的至少一个缓冲器BUF(图中仅绘示出一个缓冲器BUF),用于将所述第一振荡信号转换为矩形波信号XC并输出。
现有技术中的晶体振荡器电路100面临着启动时间过长的问题。
发明内容
本发明解决的技术问题是如何降低晶体振荡器电路的启动时间。
为解决上述技术问题,本发明实施例提供一种晶体振荡器电路,包括:晶振起振电路,具有第一输出端和第二输出端,所述晶振起振电路的第二输出端输出第一振荡信号;波形转换电路,用于将所述第一振荡信号转换为矩形波信号;第一电流源,用于输出第一电流,以驱动所述晶振起振电路;还包括:第二电流源,用于输出第二电流,与所述第一电流源并联并共同驱动所述晶振起振电路;脉冲生成电路,用于产生控制脉冲信号,以控制所述第二电流源在上电后输出所述第二电流,并在预设时间后停止输出所述第二电流。
可选地,所述晶振起振电路包括:晶体振荡器,所述晶体振荡器的第一输出端和第二输出端分别连接所述晶振起振电路的第一输出端和第二输出端;第一负载电容,所述第一负载电容的第一端连接所述晶振起振电路的第一输出端,所述第一负载电容的第二端接地;第二负载电容,所述第二负载电容的第一端连接所述晶振起振电路的第二输出端,所述第二负载电容的第二端接地;反相器,所述反相器的输入端和输出端分别连接所述晶振起振电路的第一输出端和第二输出端。
可选地,所述脉冲生成电路包括:充电电路,具有充电节点,在上电时,电源向所述充电电路充电,所述充电节点输出第一脉冲信号;边沿调整电路,用于提高所述第一脉冲信号的边沿陡峭程度,以得到第二脉冲信号;延迟电路,用于对所述第二脉冲信号进行延迟,以输出第三脉冲信号;逻辑电路,用于对所述第二脉冲信号和所述第三脉冲信号进行逻辑运算,以输出所述控制脉冲信号。
可选地,所述充电电路包括:第一电阻和第一电容,所述第一电阻的第一端连接电源,所述第一电阻的第二端连接所述第一电容的第一端并连接所述充电节点,所述第一电容的第二端接地。
可选地,所述边沿调整电路包括级联的至少一个缓冲器。
可选地,所述延迟电路包括偶数个级联的反相器。
可选地,所述逻辑电路为与门,所述与门的第一输入端和第二输入端分别输入有所述第二脉冲信号和第三脉冲信号,所述与门的输出端输出所述控制脉冲信号。
可选地,所述反相器包括:第一PMOS晶体管和第一NMOS晶体管,其中,所述第一PMOS晶体管的栅极连接所述第一NMOS晶体管的栅极并连接所述反相器的输入端,所述第一PMOS晶体管的漏极连接所述第一NMOS晶体管的漏极并连接所述反相器的输出端,所述第一NMOS晶体管的源极接地,所述第一PMOS晶体管的源极连接所述第一电流源和第二电流源的输出端。
可选地,所述第二电流源包括第二PMOS晶体管,所述第二PMOS晶体管的源极连接电源,所述第二PMOS晶体管的栅极输入有所述控制脉冲信号,所述第二PMOS晶体管的漏极作为所述第二电流源的输出端。
可选地,所述波形转换电路包括级联的至少一个缓冲器。
与现有技术相比,本发明实施例的技术方案具有以下有益效果:
本发明实施例在现有技术的晶体振荡器电路受到第一电流源驱动的基础上增设了第二电流源,所述第二电流源用于输出第二电流,与第一电流源并联并共同驱动晶振起振电路,使得在不改变本实施例晶体振荡器电路的环路增益的基础上增加对所述晶振起振电路的驱动能力,使得本实施例晶体振荡器电路的启动时间得以降低;并且,本发明实施例晶体振荡器电路还包括了脉冲生成电路,用于产生控制脉冲信号,以控制所述第二电流源在上电后输出所述第二电流,并在预设时间后停止输出所述第二电流,所述第二电流源仅在本实施例晶体振荡器电路在开启时的预设时间内工作,可以在保证电路的低功耗特性的同时来降低电路的启动时间。
附图说明
图1是现有的一种晶体振荡器电路的电路图;
图2是本发明实施例晶体振荡器的一种示意性结构框图;
图3是本发明实施例晶体振荡器的另一种示意性结构框图;
图4是本发明实施例脉冲生成电路的示意性结构框图;
图5是本发明实施例中电源VDD、第二脉冲信号D2、第三脉冲信号D3以及控制脉冲信号Pulse的波形图;
图6是现有的和本发明实施例的晶体振荡器电路的启动时间的对比波形图。
具体实施方式
如背景技术部分所述,现有技术的晶体振荡器电路具有启动时间较长的问题。
本发明实施例公开一种晶体振荡器电路,在保证其低功耗特性的情况下而降低晶体振荡器电路的启动时间。
为使本发明的上述目的、特征和有益效果能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图2是本发明实施例晶体振荡器的一种示意性结构框图。
如图2所示,本发明实施例晶体振荡器电路200可以包括:
晶振起振电路10,具有第一输出端和第二输出端,所述晶振起振电路10的第二输出端输出第一振荡信号,第一振荡信号通常为正弦波信号但并不限于此;
波形转换电路20,用于将所述第一振荡信号转换为矩形波信号;
第一电流源I1,用于输出第一电流,以驱动所述晶振起振电路10;
第二电流源I2,用于输出第二电流,与所述第一电流源I1并联并共同驱动所述晶振起振电路10;
脉冲生成电路30,用于产生控制脉冲信号,以控制所述第二电流源I2在上电后输出所述第二电流,并在预设时间后停止输出所述第二电流。
在本发明实施例中,所述第一电流源I1和所述第二电流源I2共同驱动所述晶振起振电路10,使得在不改变本实施例晶体振荡器电路200的环路增益的基础上增加对所述晶振起振电路10的驱动能力,使得本实施例晶体振荡器电路200的启动时间得以降低。所述脉冲生成电路30相当于一种预充电电路,当电源VDD供电时,将产生一个脉冲信号,以控制所述第二电流源I2的打开或者关闭。当所述预充电电路工作时,第二电流源I2输出的电流较大,使得本实施例的晶体振荡器电路200能够得到快速地建立。而当晶体振荡器电路200进入正常工作状态后,所述脉冲生成电路30被关闭,第二电流源I2输出的电流被关断,因此,电路中的电流消耗不会再继续增加,保证了晶体振荡器电路200的低功耗特性。
在具体实施中,所述波形转换电路20可以包括级联的至少一个缓冲器BUF1,本实施例并不限制缓冲器的级数,图5中仅示出一级的缓冲器BUF1。
图3是本发明实施例晶体振荡器的另一种示意性结构框图。如图3所示,所述晶振起振电路10可以包括:
晶体振荡器XTAL(简称晶振),所述晶体振荡器XTAL的第一输出端和第二输出端分别连接所述晶振起振电路10的第一输出端和第二输出端;
第一负载电容C1,所述第一负载电容C1的第一端连接所述晶振起振电路10的第一输出端,所述第一负载电容C1的第二端接地;
第二负载电容C2,所述第二负载电容C2的第一端连接所述晶振起振电路10的第二输出端,所述第二负载电容C2的第二端接地;
反相器INV,所述反相器INV的输入端和输出端分别连接所述晶振起振电路10的第一输出端和第二输出端。
如本领域技术人员所熟知,本发明实施例中的晶振起振电路10可以是常规的并联谐振的晶振起振电路10,由于晶振在电气上可以等效成一个电容和一个电阻并联再串联一个电容的二端网络,此二端网络有两个谐振点,按照所述谐振点频率的高低区分,较低的频率对应为串联谐振,较高的频率对应为并联谐振。由于晶体自身的特性,这两个频率接近,在这个极窄的频率范围内,晶振等效为一个电感,所以只要晶振的两端并联上合适的负载电容就会组成并联谐振电路。需要说明的是,本发明实施例中的晶振起振电路10还适用于晶振的串联谐振电路,本发明实施例不进行特殊限制。
图4是本发明实施例脉冲生成电路30的示意性结构框图。
图5是图4中脉冲生成电路30中电源VDD、第二脉冲信号D2、第三脉冲信号D3以及控制脉冲信号Pulse的波形图。
结合图4和图5所示,在具体实施中,所述脉冲生成电路30可以包括:
充电电路301,具有充电节点A,在上电时,电源VDD向所述充电电路301充电,所述充电节点A输出第一脉冲信号D1;
边沿调整电路302,用于提高所述第一脉冲信号D1的边沿陡峭程度,以得到第二脉冲信号D2;
延迟电路303,用于对所述第二脉冲信号D2进行延迟,延迟时间为t,以输出第三脉冲信号D3;
逻辑电路304,用于对所述第二脉冲信号D2和所述第三脉冲信号D3进行逻辑运算,以输出所述控制脉冲信号Pulse。
当电源VDD上电时,所述充电电路301被充电,所述充电节点A输出的第一脉冲信号D1由低电平变化为高电平,经过所述边沿调整电路302后,第二脉冲信号D2的边沿陡峭程度增加,在逻辑电路304的作用下,所述脉冲信号Pulse的有效电平为低电平,并且在预设时间内的低电平作用下,所述第二电流源I2输出所述第二电流,当所述脉冲信号Pulse变化为高电平时,所述第二电流源I2停止输出所述第二电流。
在具体实施中,所述充电电路301可以包括:第一电阻R1和第一电容C1,所述第一电阻R1的第一端连接电源VDD,所述第一电阻R1的第二端连接所述第一电容C1的第一端并连接所述充电节点A,所述第一电容C1的第二端接地。
在具体实施中,所述边沿调整电路302可以包括级联的至少一个缓冲器BUF2。
在本实施例中,为了保证脉冲发生电路30的电平逻辑,所述延迟电路303可以包括偶数个级联的反相器,但是本实施例的延迟电路303亦可采用例如奇数个级联的反相器,并对应地在电路逻辑设计中进行调整,还可以采用其他类型的延迟电路303,不进行特殊限制。
所述逻辑电路304可以为与门,所述与门的第一输入端和第二输入端分别输入有所述第二脉冲信号D2和第三脉冲信号D3,所述与门的输出端输出所述控制脉冲信号Pulse。需要说明的是,如本领域技术人员所熟知,所述逻辑电路304可以采用任何数字逻辑电路304的组合来实现,因此,本实施例不进行特殊限制于阐述。
在具体实施中,所述反相器INV可以包括:第一PMOS晶体管和第一NMOS晶体管,其中,所述第一PMOS晶体管的栅极连接所述第一NMOS晶体管的栅极并连接所述反相器INV的输入端,所述第一PMOS晶体管的漏极连接所述第一NMOS晶体管的漏极并连接所述反相器INV的输出端,所述第一NMOS晶体管的源极接地,所述第一PMOS晶体管的源极连接所述第一电流源I1和第二电流源I2的输出端。
在具体实施中,所述第二电流源I2可以包括第二PMOS晶体管(图未示),所述第二PMOS晶体管的源极连接电源VDD,所述第二PMOS晶体管的栅极输入有所述控制脉冲信号Pulse,所述第二PMOS晶体管的漏极作为所述第二电流源I2的输出端。
图6是现有的和本发明实施例的晶体振荡器电路的启动时间的对比波形图。
如图6所示,现有的晶体振荡器电路的启动时间为78.3毫秒,而对比地,本发明实施例的晶体振荡器电路的启动时间为42.2毫秒,有效地降低了晶体振荡器电路的启动时间。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种晶体振荡器电路,包括:
晶振起振电路,具有第一输出端和第二输出端,所述晶振起振电路的第二输出端输出第一振荡信号;
波形转换电路,用于将所述第一振荡信号转换为矩形波信号;
第一电流源,用于输出第一电流,以驱动所述晶振起振电路;
其特征在于,还包括:
第二电流源,用于输出第二电流,与所述第一电流源并联并共同驱动所述晶振起振电路;
脉冲生成电路,用于产生控制脉冲信号,以控制所述第二电流源在上电后输出所述第二电流,并在预设时间后停止输出所述第二电流。
2.如权利要求1所述的晶体振荡器电路,其特征在于,所述晶振起振电路包括:
晶体振荡器,所述晶体振荡器的第一输出端和第二输出端分别连接所述晶振起振电路的第一输出端和第二输出端;
第一负载电容,所述第一负载电容的第一端连接所述晶振起振电路的第一输出端,所述第一负载电容的第二端接地;
第二负载电容,所述第二负载电容的第一端连接所述晶振起振电路的第二输出端,所述第二负载电容的第二端接地;
反相器,所述反相器的输入端和输出端分别连接所述晶振起振电路的第一输出端和第二输出端。
3.如权利要求1所述的晶体振荡器电路,其特征在于,所述脉冲生成电路包括:
充电电路,具有充电节点,在上电时,电源向所述充电电路充电,所述充电节点输出第一脉冲信号;
边沿调整电路,用于提高所述第一脉冲信号的边沿陡峭程度,以得到第二脉冲信号;
延迟电路,用于对所述第二脉冲信号进行延迟,以输出第三脉冲信号;
逻辑电路,用于对所述第二脉冲信号和所述第三脉冲信号进行逻辑运算,以输出所述控制脉冲信号。
4.如权利要求3所述的晶体振荡器电路,其特征在于,所述充电电路包括:第一电阻和第一电容,所述第一电阻的第一端连接电源,所述第一电阻的第二端连接所述第一电容的第一端并连接所述充电节点,所述第一电容的第二端接地。
5.如权利要求3所述的晶体振荡器电路,其特征在于,所述边沿调整电路包括级联的至少一个缓冲器。
6.如权利要求3所述的晶体振荡器电路,其特征在于,所述延迟电路包括偶数个级联的反相器。
7.如权利要求3所述的晶体振荡器电路,其特征在于,所述逻辑电路为与门,所述与门的第一输入端和第二输入端分别输入有所述第二脉冲信号和第三脉冲信号,所述与门的输出端输出所述控制脉冲信号。
8.如权利要求2所述的晶体振荡器电路,其特征在于,所述反相器包括:第一PMOS晶体管和第一NMOS晶体管,其中,所述第一PMOS晶体管的栅极连接所述第一NMOS晶体管的栅极并连接所述反相器的输入端,所述第一PMOS晶体管的漏极连接所述第一NMOS晶体管的漏极并连接所述反相器的输出端,所述第一NMOS晶体管的源极接地,所述第一PMOS晶体管的源极连接所述第一电流源和第二电流源的输出端。
9.如权利要求1所述的晶体振荡器电路,其特征在于,所述第二电流源包括第二PMOS晶体管,所述第二PMOS晶体管的源极连接电源,所述第二PMOS晶体管的栅极输入有所述控制脉冲信号,所述第二PMOS晶体管的漏极作为所述第二电流源的输出端。
10.如权利要求1所述的晶体振荡器电路,其特征在于,所述波形转换电路包括级联的至少一个缓冲器。
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