CN107463724A - 用于设计和制造半导体器件的方法以及相应的半导体器件 - Google Patents

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Abstract

本发明提出了用于设计半导体器件的方法、用于制造半导体器件的方法以及相应的半导体器件。在此电容结构或者与供电网络耦合，或者用于消除设计违规。

Description

用于设计和制造半导体器件的方法以及相应的半导体器件
技术领域
本申请涉及一种用于设计即草拟半导体器件的方法以及相应的计算机程序，还涉及一种用于制造半导体器件的方法以及相应制造的半导体器件。本申请特别是涉及以下这种方法和半导体器件，即在该方法和半导体器件中可在相对较晚的阶段修正在数字电路路径中的时序违规。
背景技术
在芯片设计周期的末期时常还存在设计违规，其必须在可生产半导体器件(例如具有集成电路的半导体芯片)之前予以修正。这种设计违规尤其可能是时序违规，如设置违规和保持违规。
在此，半导体器件的制造在这些工艺步骤中需要不同的掩膜，通过掩膜确定待生产的结构。半导体制造工艺通常分为前段制程(FEOL)和后段制程(BEOL)。FEOL包括直至第一金属层的所有工艺步骤，其中第一金属层不再属于FEOL。BEOL相应地包括从第一金属层起的所有工艺步骤。由此对于半导体器件的所有结构清楚的是，其是FEOL结构还是BEOL结构，即在FEOL工艺期间制造的还是在BEOL工艺期间制造的。
接近FEOL工艺尾声时在此还制造接触区，其用于FEOL结构与金属层、特别是与第一金属层的电耦合。这种接触区在时间上在构造扩散区和构造多晶区之后、然而在构造第一金属层之前制造。在本申请的范围中使用“不含接触构造的FEOL”的概念，以便表示除了接触区和构造接触区之外的FEOL工艺和/或FEOL结构。
在设计过程中，首先释放用于FEOL工艺的掩膜。通常几周之后才需要BEOL掩膜、特别是用于金属层的掩膜。因此理想的情况是，可纠正在BEOL工艺之内最后的设计违规、特别是时序违规，使得可尽快释放用于FEOL工艺的或至少用于不含接触构造的FEOL工艺的掩膜。
对此有各种传统的方法。在某些方法中，在设计中预先规定了备用部件，例如备用电路。这种备用电路例如可以是信号刷新电路，例如两个依次串联的反相器。于是，为了例如可以纠正在BEOL中的保持违规，则借助于在金属层中相应的金属连接在信号路径中接通这种备用电路，以引起延迟，从而消除保持违规。如果只设置相对较少的这种备用部件，可能发生的情况是，这些备用部件不是位于所需要的地方。另一方面，未使用的备用部件时常产生泄漏电流，因此不是所期望的，此外其还占用芯片面积，从而不应设置太多这种备用部件。因此该方法有缺点。
在某些情况下可行的另一可能性是改变在金属层中的信号路径，使得连接的电容增大，这同样可引起延迟。然而对此可能使信号传输变差，并且信号可能由于改变的导体路径变得更容易受到来自其他线路的串扰。这甚至可能使时序违规恶化。此外，这是难以自动化的或难以主要靠计算机辅助执行的过程，而可能和/或需要手动干预和经常多次迭代，从而难以预测何时将实际完成电路设计。
由US 9 083 325 B2已知另一可能性。
发明内容
因此本申请的目的在于，提供改进的方法来处理设计违规并可在设计的后期消除设计违规。
就此而言提供了一种根据本申请的用于草拟(设计)半导体器件的方法、一种根据本申请的计算机程序、一种根据本申请的用于制造半导体器件的方法以及一种根据本申请的半导体器件。本申请还定义了其他实施方式。
附图说明
下面参考附图详细阐述实施例。其中：
图1示出了根据一个实施例的用于设计半导体器件的方法的说明流程图，
图2示出了根据一个实施例的用于制造半导体器件的方法的说明流程图，
图3A和图3B示出了根据一个实施例的半导体器件的示意图，以及
图4A至图4D示出了根据一些实施例的电容单元结构的视图。
具体实施方式
下文中详细阐述了不同的实施例。这些实施例仅是说明性的，并且不旨在限制性。特别是具有多个特征、部件或过程的实施例的说明不应被解释为所有这些特征、部件或过程对于实施均是必要的。而是在其他实施例中某些特征、部件或过程也可被省略和/或通过替代的特征、部件或过程来代替。不同实施例的特征、部件或过程可彼此结合，除非另有规定。对其中一个实施例说明的变型方案、修改和其细节也适用于其它实施例。
在以下实施例的说明中，部分地参考前段制程(FEOL)工艺和结构以及后段制程(BEOL)工艺和结构。在此如开头所述FEOL包括直至第一金属层的半导体制造的所有工艺或所制造半导体器件的所有结构，但不包括第一金属层。BEOL包括从第一金属层起的所有工艺或结构且包含第一金属层。不含接触构造的FEOL表示除开头提到的接触区和构造该接触区之外的FEOL工艺或FEOL结构。
在这一问题范围中的半导体器件是任意类型的半导体器件，并且特别是包括构造在芯片上的集成电路。
在以下实施例中论述消除或减少设计违规、特别是时序违规的可能性。时序违规尤其可以是在数字电路中的设置违规或保持违规。在数字电路中往往必要的是，信号电平在时钟信号的边沿变化之前一定时间(设置时间)或之后一定时间(保持时间)保持某个值，以便例如可正确地采样信号。如果信号在设置时间之内改变其状态，则存在设置违规，并且如果信号在保持时间之内改变其状态，则存在保持违规。
本申请的实施例规定，这种时序违规可通过以下方式纠正，即在保持违规的情况下将电容耦合到传递信号的信号路径中以使信号延迟，并且在设置违规的情况下将电容耦合到相应的时钟信号路径中以使时钟信号延迟。尽管在下文中主要以保持违规为例，在此说明的技术也适用于设置违规或其他设计违规。
实施例规定，在许多电路设计中使用所谓的电容填充单元以使供电网络稳定。在此供电网络的概念通常涉及半导体器件的用于给半导体电路提供电能的部件，特别是位于供电电位的金属线。这种电容填充单元例如通常与正电源电压(例如VDD)和负电源电压(例如VSS)连接，以减小例如在接通开关晶体管时的电压尖峰或类似的效应。这种电容填充单元相对大量地常见于不同的传统设计中。在现在的实施例中，其中一些电容填充单元未与供电网络连接，而是例如与信号路径或时钟信号路径连接，以补偿时序违规。
以这种方式将现有的结构用于补偿时序违规。在此，在实施例中仅相对较少部分的电容填充单元被用于补偿设计违规，从而其余电容填充单元仍旧可执行在开关过程中稳定电压/电流的功能。在常规的电路设计中，这种电容填充单元特别是设置在执行半导体器件原本的器件功能的标准功能单元之间。现在对此借助于附图更详细地加以说明。
图1示出了根据实施例的草拟方法(设计方法，在本申请的范围中术语“设计”和“草拟”可同义使用)。在10中设计FEOL半导体结构，其中设置电容结构。电容结构特别是可实施为在标准功能单元之间的电容填充单元的形式。电容填充单元可具有相同的FEOL结构，也就是说在FEOL工艺中被相同地实现。在该设计阶段如有必要也可已补偿一些时序违规。在一些实施例中，然后可释放用于FEOL工艺或至少用于不含接触构造的FEOL工艺的掩膜。这使得在一些实施例中可较早地开始掩膜制造，并且相应较早地开始生产。
然后在11中确定BEOL结构、特别是在电容结构之间的金属连接的第一草案。在此电容结构特别是如上所述作为供电电容与器件的供电网络连接。
在12中确定由此得出的时序违规。这例如可借助于传统的静态时序分析(STA)进行，为此相应地可使用商用程序。
于是在13中为了补偿时序违规将器件的设计修改为使得在12中确定的用于补偿时序违规的第一部分电容结构不是与供电网络、而是与信号路径或时钟信号路径连接。在一些实施例中，对此仅修改BEOL设计、特别是金属层的构造。在这种情况下FEOL设计保持不变。此外在其他实施例中还修改接触区，而其余的FEOL设计、即不含接触构造的FEOL保持不变。
这种电容结构可使信号或时钟信号延迟，从而消除时序违规。此外在例如构成相对电源电压的电容的相应电容结构中，与一些传统解决方案相比减少了来自其他线路的串扰。与此相反，在纯金属电容中甚至可能出现信号的加速和/或串扰。这种电容结构特别是可被连接作为驱动器结构的附加负载，这促使从驱动器输出的信号有信号延迟。
在13中对此特别是可提供对合适的电容结构的自动搜索，合适的电容结构必要时彼此组合地提供足够的电容，以消除在12中确定的时序违规。在此可首先确定需要多大电容(例如以最小和最大电容值的形式)，以补偿时序违规。然后可在须连接电容结构的信号路径或时钟信号路径的附近进行对合适的电容结构的搜索。
第二部分电容结构，在这种情况下即没有在13中与信号路径或时钟信号路径连接的其余的电容结构则作为供电电容与器件的供电网络连接，如上文在11中所述。
如果在此仍然残留有不可在13中消除的时序违规，其还可利用传统方法如开头所述被消除。然而根据实现情况例如在上述过程12中可消除超过95％的保持违规。例如由此可对于一些实施例在40纳米工艺中消除所有在快工艺角中小于20ps的保持违规。
由此可消除在BEOL设计(必要时带有FEOL的接触区)中的时序违规，并且FEOL设计至少可基本保持不变，从而如上文所述例如可提早释放FEOL掩膜(必要时不包括用于构造接触区的掩膜)。只要可使用电容填充单元或其一部分以消除违规，则原则上其他设计违规也可以这种方式消除，也就是说不只是时序违规。
前文所述的过程10-13特别是可以一个或若干计算机程序的形式、例如作为现有设计程序的修改方案来实现，以便特别是如在11和13中所述相应地连接电容结构。然后这种计算机程序可在相应的计算机上运行，以便实现设计半导体器件。计算机程序例如可存在于电子可读数据载体上。
然后在14中基于在10-13中制定的设计例如在半导体工厂中生产半导体器件。在此使用传统的制造工艺。
现在开始参考图2详细地说明相应的制造方法。在图2的20中在基底(例如硅晶片或其他半导体晶片)上构造包括电容结构的半导体结构。这特别是可包括在FEOL工艺中。在此电容结构可构造为在功能单元之间的电容填充单元，这些功能单元用来构造用于半导体器件原本功能的部件。
在21中，第一部分(即第一份额)电容结构与信号路径或时钟信号路径电连接，例如通过金属连接。由此如参考图1所述可补偿时序违规。
然后在22中，第二部分(即第二份额)电容结构，例如未构成第一部分的其余电容结构与供电路径连接，以在运行中例如补偿在开关过程中的电流尖峰或电压尖峰。
由此特别是可实现不存在未被使用的电容结构，这可在一些实施例中减轻或消除开头所述的关于泄漏电流的问题。
值得注意的是，在21和22中的过程被作为流程图中的独立框图示出仅用于说明的目的。然而这些过程可同时进行，特别是对于金属层的构造以及必要时接触区的构造，从而在此不必将过程步骤分开来完成相应的连接。
为了进一步解释这一点，在图3A和图3B中示意性地示出了根据一个实施例的半导体器件30。在此图3A示出了例如在FEOL工艺(必要时不含接触构造)之后的半导体器件30。在此在半导体器件上实现了若干功能单元，在其中执行半导体器件的原本功能并且其可以是来自单元库的标准单元。在功能单元之间设置有电容填充单元(电容单元)。在图3A和图3B中，这些单元的数量、形状和布置在此仅用作示例。还值得注意的是，在图3A和图3B中给出的尺寸比例不一定是正确的。电容填充单元特别是也可明显小于功能单元，或者其同样也可大于一些功能单元。因此图3A和图3B仅可理解为说明性的示意性范例。
在图3的实施例中现在假设在功能单元31中会出现时序违规。为了消除该时序违规，如在图3B中示意性所示，将电容填充单元32如通过连接33所示在金属层内部与传递到功能单元31的、从功能单元31出来的或在功能单元31中的信号路径或时钟信号路径连接，使得产生消除时序违规的信号延迟或时钟信号延迟。而其余电容填充单元与供电网络耦合，这在图3B中以“电容单元，供电网络”示出。
值得注意的是，如果为了消除时序违规例如需要更大的电容，则在一些情况下也可将若干电容填充单元互连以消除时序违规。如前文所强调的，在图3A和图3B中的图示应仅理解为示意图。
接下来参考图4A至图4D说明电容结构的示例。在此图4A至图4D仅示出了一个用于说明电容结构实现的可能的示例，并且其他结构也是可行的，只要通过该结构可提供电容即可。在图4A至图4D中，图4A示出了电容结构在供电网络中的应用，并且图4B至图4D示出了图4A的用于与信号路径耦合以消除时序违规的不同变型方案。
在图4A至图4D中彼此相应的元件具有相同的附图标记并且不再赘述。特别是对于图4B至图4D仅对与图4A的区别加以说明。
图4A的电容结构例如可构造在硅半导体中和/或硅半导体上。该电容结构包括P型掺杂的扩散区43、n型掺杂的扩散区44和多晶硅结构45，该多晶硅结构在所示实施例中呈H型，然而也可具有其他形状。P型掺杂的扩散区43、n型掺杂的扩散区44和多晶硅结构45例如可在FEOL工艺中构造。
位于第一电源电压VDD上的供电路径以40标记，并且位于第二电源电压VSS上的供电路径以47标记，其中VDD如通常情况大于VSS。例如VDD可为+5V、+3.5V、+1.3V或更低，VSS可为0V，其中也可采用其他值。
在图4A的情况中，金属区41与供电路径40耦合，并且金属区46与供电路径47耦合。此外金属区41通过接触区42A、42B、42C与扩散区43耦合。金属区46以相似的方式通过接触区48A、48B和48C与扩散区44电连接。
因此，图4A的结构形成在供电路径40和供电路径47之间的电容，该电容如前文所述可用于减轻在晶体管开关过程中的电流尖峰或电压尖峰。
如果现在为了消除时序违规或其他设计违规需要特定单元的电容结构，则修改图4A的金属层的设计以及必要时修改接触区的设计。所说明的金属区(40、41、46、47)可在BEOL工艺中构造。如果仅修改金属区，则可使FEOL工艺保持不变。如果还附加地修改接触区(42A至42C、48A至48C)，则可使不含接触构造的FEOL工艺保持不变。
在图4B中示出了这种修改的第一实施例。在图4B中与图4A相反在金属区46和供电路径47之间的连接被分开。由此金属区可用作信号端子49，其与相应的信号路径或时钟信号路径连接，以消除时序违规。在该实施例中仅修改金属区。
在图4C中示出了另一可能性。在此接触区48A至48C被去除，以便将供电路径47与该结构电分离。设置了附加的金属区410，其通过接触区411A、411B和411C与扩散区44电耦合。在此接触区的数量应仅理解为示例并且可根据结构改变。
于是金属区410用作信号端子，其通过金属线路与相应的信号路径或时钟信号路径耦合，以消除时序违规。在图4C的实施例中须注意的是，附加的金属区410不应与现有的金属连接部冲突，而在图4B中不需要附加的金属区。
值得注意的是，分别在图4B和图4C中供电路径47与扩散区44电分离，并且由此则在用作信号端子的相应的金属区49或410和供电路径40之间形成电容。相反的方法也是可行的，在该相反的方法中将在供电路径40和扩散区43之间的电连接分开。
在图4D中示出了另一可能性。在图4D中图4A的结构仍然完全保留，并且提供附加的金属区412，其通过接触区413A、413B与多晶硅结构35电耦合。在此金属区412用作信号端子并且与信号路径或时钟信号路径耦合以消除时序违规。
由此这里以并联的方式构成相对VDD的电容和相对VSS的电容，这导致比在图4B和图4C的情况下总体更高的电容。相反地，在图4D的结构中可能比在图4B和图4C中产生更大的泄漏电流。因此可根据要求选择合适的结构。
在图4C和4D中，在此既修改金属区又修改接触区。
如在图4A至图4D中所示的电容结构，除了时序违规也可用于消除其他设计违规。例如在所谓的工艺天线违规(Prozessantennenverletzung)的情况下，可将构造在扩散区44和硅基底之间或者在扩散区43和基底之间的二极管与信号路径连接，以减轻这种违规。由此所述技术的应用并不局限于消除时序违规。
鉴于对变型和改型的上述说明可看出，所示实施例并不旨在进行限制。

Claims (23)

1.一种用于设计半导体器件的方法，包括：
设计包括多个电容结构的所述半导体器件的前段制程结构，
确定设计违规，
设计所述多个电容结构的第一部分电容结构的连接以补偿设计违规，以及
设计所述多个电容结构的第二部分电容结构与所述半导体器件的供电网络的连接。
2.根据权利要求1所述的方法，其中所述多个电容结构至少除了彼此间的接触区之外分别具有相同的前段制程结构。
3.根据权利要求1或2所述的方法，其中所述设计违规包括时序违规，并且其中所述第一部分电容结构的连接的设计包括所述第一部分电容结构与信号路径或时钟信号路径的连接的设计。
4.根据权利要求1至3中任一项所述的方法，其中所述第二部分电容结构包括所述多个电容结构的、不属于所述第一部分电容结构的所有电容结构。
5.根据权利要求1至4中任一项所述的方法，其中所述电容结构是在实现所述半导体器件的功能的功能单元之间的电容填充单元。
6.根据权利要求1至5中任一项所述的方法，其中所述多个电容结构的第二部分电容结构与所述半导体器件的供电网络的连接的设计包括在确定设计违规之前所有电容结构与所述供电网络的连接的设计，并且其中所述第二部分电容结构的连接的设计包括根据所确定的设计违规对所述第二部分电容结构的连接的修改。
7.根据权利要求1至6中任一项所述的方法，还包括基于所确定的设计违规自动确定哪些电容结构属于第一部分。
8.根据权利要求1至7中任一项所述的方法，还包括基于所述设计制造半导体器件。
9.一种具有程序代码的计算机程序，所述程序代码被构造为，当在处理器上运行所述程序代码时，实施根据权利要求1至7中任一项所述的方法。
10.一种用于制造半导体器件的方法，包括：
在前段制程工艺中制造具有多个电容结构的半导体结构，
在后段制程工艺中将所述电容结构的第一部分与信号路径或时钟信号路径连接，以及
在所述后段制程工艺中将所述电容结构的第二部分与供电路径连接。
11.根据权利要求10所述的方法，其中所述多个电容结构至少除了彼此间的接触区之外具有相同的前段制程结构。
12.根据权利要求10或11所述的方法，其中所述电容结构被制造为在实现所述半导体器件的功能的功能单元之间的电容填充单元。
13.根据权利要求10至12中任一项所述的方法，其中所述多个电容结构的制造包括在半导体基底中构造扩散区。
14.根据权利要求10至13中任一项所述的方法，其中所述多个电容结构的制造包括构造多晶硅结构。
15.根据权利要求10至14中任一项所述的方法，其中所述第一部分的连接和所述第二部分的连接在共同的工艺步骤中进行。
16.一种半导体器件，包括：
供电网络，
多个电容结构，其中所述多个电容结构至少除了彼此间的接触区之外具有相同的前段制程结构，其中所述电容结构的第一部分与信号路径或时钟信号路径电耦合，并且
其中所述电容结构的第二部分耦合在所述供电网络的两个供电路径之间。
17.根据权利要求16所述的半导体器件，其中所述电容结构被构造为在实现所述半导体器件的功能的功能单元之间的电容填充单元。
18.根据权利要求16或17所述的半导体器件，其中所述第二部分包括所述多个电容结构的、不被所述第一部分包含的所有电容结构。
19.根据权利要求16至18中任一项所述的半导体器件，其中所述电容结构包括第一扩散区和第二扩散区。
20.根据权利要求19所述的半导体器件，其中所述电容结构分别包括将所述第一扩散区与所述第二扩散区耦合的多晶结构。
21.根据权利要求19或20所述的半导体器件，其中在所述电容结构的第二部分中，所述第一扩散区与所述第一供电路径耦合，并且所述第二扩散区与所述第二供电路径耦合。
22.根据权利要求19至21中任一项所述的半导体器件，其中在所述第一部分的至少一个电容结构中，所述第一扩散区和所述第二扩散区中的一个分别与所述第一供电路径或所述第二供电路径中的一个耦合，并且所述第一扩散区和所述第二扩散区中的另一个与信号路径或时钟信号路径连接。
23.根据权利要求19至22中任一项所述的半导体器件，其中至少在所述第一部分的一个电容结构中，所述第一扩散区与所述第一供电路径连接，所述第二扩散区与所述第二供电路径连接，并且多晶结构与信号路径或时钟信号路径连接。
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